JP2001337821A - データ処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 高級言語でプログラムを作成した場合も、ビ
ット操作、特にビットの状態をパラメータなどとして保
存したりする場合の処理効率の向上を実現する。 【解決手段】 データ処理装置は、ビットアキュムレー
タとして、所定の汎用レジスタの所定のビット、例え
ば、汎用レジスタＲ０Ｌのビット０を用いるようにし、
同時に上位側７ビットを“０”にクリアするという、処
理をサポートする。このとき、データ処理装置は、例え
ば、アドレスａａ１のバイトデータのビットｎ１を、汎
用レジスタＲ０Ｌのビット０に格納するとともに、ビッ
ト７〜１を“０”にクリアする処理を指示する命令
（“ＢＬＤＳ ＃ｎ１，＠ａａ１”）を実行可能であ
る。これにより、“ｆｌａｇ＝ｉｏｐ１７”は、“ＢＬ
ＤＳ ＃７，＠ｉｏｐ１”と“ＭＯＶ．Ｂ Ｒ０Ｌ，
＠ｆｌａｇ”とによて実現でき、プログラムの簡素化、
プログラム容量の縮小や高速化に寄与できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロコンピュ
ータなどのデータ処理装置におけるビット転送やビット
演算等のビット操作を伴う処理の効率化に関し、例え
ば、半導体集積回路化されたマイクロコンピュータ、マ
イクロプロセッサ、データプロセッサ又はＣＰＵなどの
データ処理装置、特に機器組込み型のデータプロセッサ
に適用して有効な技術に関するものである。

【０００２】

【従来の技術】半導体集積回路で成るマイクロコンピュ
ータのプログラムを、Ｃ言語のような高級言語で記述す
ることが増えてきている。

【０００３】機器制御においては、マイクロコンピュー
タのＩ／Ｏポートなどの周辺機能にビット単位のデータ
を用いて処理することが多い。例えば、Ｉ／Ｏポートの
入力の状態を参照してプログラムの分岐を行なったりす
る。また、Ｉ／Ｏポートに所望の値を出力して、機器制
御を実現している。

【０００４】マイクロコンピュータのＣＰＵには、これ
らのビット単位のデータを容易に操作できるように、い
わゆるビット操作命令を持っている。ビット操作命令に
は、ビットデータの状態を検査するビットテスト（ＢＴ
ＳＴ）命令と、所定のビットデータの値を変更する命
令、例えば指定されたビットの値を“１”にセットする
ビットセット（ＢＳＥＴ）命令、指定されたビットの値
を“０”にクリアするビットクリア（ＢＣＬＲ）命令、
および指定されたビットの値を反転するビットノット
（ＢＮＯＴ）命令などがある。更に、キャリ（Ｃ）フラ
グをビットアキュムレータとして、ビット転送や、ビッ
ト演算を行う命令を持つものがある。例えば、汎用レジ
スタ又はメモリのオペランドの指定された１ビットをキ
ャリーフラグに転送するビットロード（ＢＬＤ）命令、
汎用レジスタ又はメモリのオペランドの指定された１ビ
ットにキャリーフラグの内容を転送するビットストア
（ＢＳＴ）命令等がある。

【０００５】

【発明が解決しようとする課題】例えばビット操作処理
として、第１のビットの状態を判定し、判定結果に応じ
て第２のビットをセット／クリアする場合、前記ビット
テスト命令を用いると、 ＢＴＳＴ ＃ｎ１，＠ａａ１ ＢＥＱ Ｌ１ ＢＳＥＴ ＃ｎ２，＠ａａ２ ＢＲＡ Ｌ２ Ｌ１：ＢＣＬＲ ＃ｎ２，＠ａａ２ Ｌ２：という処理で実現できる。これは、アドレス＠ａ
ａ１のデータのｎ１番目のビットの値を判定し、判定結
果が“０”であればラベルＬ１に分岐し、アドレス＠ａ
ａ２のデータのｎ２番目のビットを“０”にクリアし、
判定結果が“１”であればアドレス＠ａａ２のデータの
ｎ２番目のビットを“１”にセットしてラベルＬ２に抜
ける、という処理である。

【０００６】上記処理にキャリ（Ｃ）フラグをビットア
キュムレータとするビット転送命令ＢＬＤ，ＢＳＴを用
いれば、その処理は、 ＢＬＤ ＃ｎ１，＠ａａ１ ＢＳＴ ＃ｎ２，＠ａａ２ のように、より簡単なプログラムとして記述でき、プロ
グラム容量の縮小や高速化に寄与できる。

【０００７】Ｃ言語でソースプログラムを記述する場
合、ビットデータは、ビットフィールドで即ち構造体と
して宣言する。例えば、Ｉ／ＯポートＩＯＰ１の各ビッ
トは、 などと定義される。

【０００８】一方、パラメータは、 ｕｎｓｉｇｅｎｄ ｃｈａｒ ｆｌａｇ； などと定義される。キャラクタ型のパラメータｆｌａｇ
は、バイトサイズとされ、通常ＲＡＭ上に配置される。
前記ＩＯＰ１のビット７の内容を、前記パラメータｆｌ
ａｇに代入する記述である、 ｆｌａｇ＝ｉｏｐ１７； に対応する処理は、ｉｏｐ１７のビットの値を、バイト
サイズに符号なし拡張（上位７ビットを０とする）し
て、前記ｆｌａｇの領域に格納するという処理になる。
この処理は、 ＭＯＶ．Ｂ ＃００，Ｒ０Ｌ ＢＬＤ ＃７，＠ｉｏｐ１ ＢＳＴ ＃０，Ｒ０Ｌ ＭＯＶ．Ｂ Ｒ０Ｌ，＠ｆｌａｇ などとなる。即ち、レジスタＲ０Ｌに“０”を転送し、
ｉｏｐ１のビット７をキャリーフラグ（Ｃ）にロード
し、キャリーフラグ（Ｃ）をレジスタＲ０Ｌのビット０
に転送し、レジスタＲ０Ｌの値をアドレス＠ｆｌａｇの
領域に転送する。ビット転送命令（ＢＬＤ，ＢＳＴ）を
もつマイクロコンピュータであっても、符号なし拡張を
行なう必要があったりして、必ずしも効率がよくない、
ということが本発明者によって見出された。

【０００９】また、前記の通り、アドレス＠ｆｌａｇに
直接転送できる場合はよいが、格納先が配列などであっ
て、アドレス計算を必要とするような場合、ビットアキ
ュムレータとされるＣフラグは、算術演算の結果が反映
され、不所望に変化してしまう場合もあるから、一旦、
汎用レジスタに待避したり、実行順序を入れ替えたりす
る必要がある。このような事態を考慮するとなれば、Ｃ
コンパイラの開発効率を損なうことにもないり易い。

【００１０】本発明の目的は、機器制御用マイクロコン
ピュータ等のデータ処理装置において、Ｃ言語などの高
級言語でプログラムを作成した場合も、ビット操作、特
にビットの状態をパラメータなどとして保存したりする
場合の処理効率の向上を実現することにある。

【００１１】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１３】〔１〕データ処理装置は、ビットアキュム
レータとして、所定の汎用レジスタの所定のビット、例
えば、汎用レジスタＲ０Ｌのビット０を用いるように
し、同時に上位側７ビットを“０”にクリアするとい
う、処理をサポートする。このとき、データ処理装置
は、例えば、“ＢＬＤＳ ＃ｎ１，＠ａａ１”と表せる
命令（第１の所定の命令）を実行可能である。この命令
は、アドレスａａ１のバイトデータのビットｎ１を、汎
用レジスタＲ０Ｌのビット０に格納するとともに、ビッ
ト７〜１を“０”にクリアする処理を指示する命令であ
る。

【００１４】命令セットに、キャリ（Ｃ）フラグをビッ
トアキュムレータとする前記ビットロード（ＢＬＤ）命
令を持つ場合、前記ＢＬＤＳ命令実行において所定のビ
ットを抽出する回路手段をＢＬＤ命令と共通に利用し、
抽出したビットをビット０に格納し、上位側を“０”に
すたデータを生成する回路を設け、汎用レジスタＲ０Ｌ
への書込み信号を発生するようにすればよい。

【００１５】また、データ処理装置は、“ＢＳＴＳ ＃
ｎ２，＠ａａ２”と表せる命令を実行可能である。この
命令“ＢＳＴＳ ＃ｎ２，＠ａａ２”は、汎用レジスタ
Ｒ０Ｌのビット０を、アドレスａａ２のバイトデータの
ビットｎ２に格納する処理を指示する。このとき、汎用
レジスタＲ０Ｌの上位ビットは無視され、アドレスａａ
２の他のビットは保持される。

【００１６】命令セットに、汎用レジスタの指定された
１ビットにキャリーフラグ（Ｃ）の内容を転送するビッ
トストア（ＢＳＴ）命令を持つ場合、前記ＢＳＴＳ命令
実行において汎用レジスタＲ０Ｌのビット０を出力する
機能を新たに追加し、所定のビットへの挿入機能は共通
にすることができる。

【００１７】命令コードなどに余裕がある場合には、前
記ＢＬＤＳ命令、ＢＳＴＳ命令において、汎用レジスタ
をＲ０Ｌに固定することなく、他の汎用レジスタも利用
可能にしてよい。複数のビットを操作する場合などに、
プログラミングを容易にできる。

【００１８】また、前記ＢＬＤＳ命令、ＢＳＴＳ命令に
おいて、ビットアキュムレータを、前記汎用レジスタＲ
０Ｌのビット０とするか、キャリ（Ｃ）フラグとするか
を選択できるようにしてよい。マイクロコンピュータ又
はコンパイラの一方のみに、前記選択する手段（ＣＰＵ
ＣＲの設定）を設けてもよい。既存のプログラムの互換
性を維持することもできる。

【００１９】上記ＢＬＤＳ命令によって、前記“ｆｌａ
ｇ＝ｉｏｐ１７；”は、 ＢＬＤＳ ＃７，＠ｉｏｐ１ ＭＯＶ．Ｂ Ｒ０Ｌ，＠ｆｌａｇ とすることができ、より簡単なプログラムとし、プログ
ラム容量の縮小や高速化に寄与できる。

【００２０】汎用レジスタＲ０Ｌを使用しない限り、ア
ドレス計算を行なっても問題なく、Ｃコンパイラの開発
効率を損なうことが少ない。

【００２１】〔２〕更に好適な例においては、ビット転
送命令として、第１の所望のアドレスの所定のビットか
ら、第２の所望のアドレスの特定ビット例えばビット０
へ転送するようにし、同時に上位７ビットを０にクリア
する命令を実行できるようにしてよい。例えば、そのよ
うな命令（第２の所定の命令）は、 ＢＬＤＭＯＶ ＃ｎ１，＠ａａ１，＠ａａ２ と表すことができる。この命令は、アドレスａａ１のバ
イトデータのビットｎ１を、アドレスａａ２のバイトデ
ータのビット０に格納するとともに、ビット７〜１を０
にクリアするようにされる。上記ＢＬＤＭＯＶ命令によ
って、前記“ｆｌａｇ＝ｉｏｐ１７；”は、 ＢＬＤＭＯＶ ＃７，＠ｉｏｐ１，＠ｆｌａｇ とすることができ、より簡単なプログラムとし、プログ
ラム容量の縮小や高速化に寄与できる。汎用レジスタＲ
０Ｌを使用せずに転送でき、プログラム効率を向上する
ことができる。

【００２２】〔３〕また、別の例においては、ビット転
送命令として、第１の、所望のアドレスの所定のビット
から、第２の、所望のアドレスの所定のビットへ転送す
るようにしてもよい。この命令（第３の所定の命令）
は、例えば ＢＭＯＶ ＃ｎ１，＠ａａ１，＃ｎ２，＠ａａ２ と表すことができる。この命令は、アドレスａａ１のバ
イトデータのビットｎ１を、アドレスａａ２のバイトデ
ータのビットｎ２に格納するとともに、そのほかのビッ
トを保持するようにされる。即ち、ＢＬＤＳ命令とＢＳ
ＴＳ命令を同一の命令としたものである。Ｉ／Ｏポート
のビットの状態の保持に、ＲＡＭなどのバイトデータの
内、所要のビットデータのみを使用し、当該バイトデー
タの他のビットは、他の用途に有効に利用でき、ＲＡＭ
などのメモリの使用効率を向上することができる。特に
アセンブリ言語などで、プログラミングを行なう場合に
は、有効である。また、Ｃ言語などにおいても、ＲＡＭ
などにおくパラメータなどを、構造体として、ビットフ
ィールド宣言をおこなうことによって、ＲＡＭ上の１バ
イトに、複数のビットを配置することができ、ＲＡＭの
使用量を節約できる。内蔵メモリのみで動作する、いわ
ゆるシングルチップモード時などに有効である。

【００２３】また、前記汎用レジスタＲ０Ｌのビット０
や、キャリ（Ｃ）フラグなどのビットアキュムレータを
使用しないので、プログラム効率を向上し、使い勝手を
向上することができる。

【００２４】この例を拡張した命令として、上記一方の
メモリを汎用レジスタとした命令をサポートすることも
できる。即ち、デスティネーション側を汎用レジスタと
した命令として、 ＢＭＯＶ ＃ｎ１，＠ａａ１，＃ｎ２，Ｒｄ の命令は、アドレスａａ１のバイトデータのビットｎ１
を、汎用レジスタＲｄのバイトデータのビットｎ２に格
納するとともに、そのほかのビットを保持するようにさ
れる。

【００２５】また、ソース側を汎用レジスタとした命令
として、 ＢＭＯＶ ＃ｎ１，Ｒｓ，＃ｎ２，＠ａａ２ の命令は、汎用レジスタＲｓのバイトデータのビットｎ
１を、アドレスａａ２のバイトデータのビットｎ２に格
納するとともに、そのほかのビットを保持するようにさ
れる。

【００２６】さらに、ソース側、デスティネーション側
を汎用レジスタとした命令として、 ＢＭＯＶ ＃ｎ１，Ｒｓ，＃ｎ２，Ｒｄ の命令は、汎用レジスタＲｓのバイトデータのビットｎ
１を、汎用レジスタＲｄのバイトデータのビットｎ２に
格納するとともに、そのほかのビットを保持するように
される。これらの命令をサポートすることにより、命令
と使用するデータの指定との間の制限がなくなり、乃至
少なくなり、プログラミング性を向上できる。

【００２７】〔４〕ビット転送命令においては、ソース
／デスティネーションのメモリからＣＰＵ内部のラッチ
手段（ＴＲＤ、ＤＢＲ）への転送を行なう命令実行機能
（ｂｌｄ−１、ｂｓｔ−１）と、汎用レジスタまたはラ
ッチ手段から所定のビットを抽出したり（ｂｌｄ、ｂｍ
ｏｖ１）、また、ビットアキュムレータなどを所定のビ
ットへ代入したり（ｂｓｔ、ｂｍｏｖ２）する命令実行
機能を組合せるようにするとよい。

【００２８】メモリからの転送を行なう命令実行機能を
共通化したり、ビット操作自体を行なう命令実行機能
を、汎用レジスタに対するビット操作命令と共通化した
りして、論理規模の縮小や、開発期間の短縮を図ること
ができる。

【００２９】前記ラッチ手段の少なくとも１つ（ＴＲ
Ｄ）は所望のビットを抽出して出力する機能、所望のビ
ットのみを格納する機能を持つことによって、ＡＬＵの
論理構成や動作を複雑化したりすることなく、ビットア
キュムレータとの間のロード／ストアと同様の動作によ
って、任意ビット間のビット転送を実現できる。

【００３０】前記メモリからの転送を行なう命令実行機
能において、当該メモリの実効アドレスを、別のラッチ
手段（ＴＲＡ）に格納するとともに、前記ビット操作自
体を行なう命令実行機能は、結果を前記ラッチ手段（Ｔ
ＲＤ）に格納する。引き続き、メモリへの転送命令機能
を内部で生成し、前記アドレスを格納したラッチ手段の
内容をアドレスとして、前記演算結果を格納したラッチ
手段の内容をデータとして、メモリへの書込みを行なう
ようにする。メモリからラッチ手段へのデータ読み込
み、ラッチ手段の内容に基づくメモリへのライトは既存
の命令と共通化できるから、既存の命令動作を大きく変
更することなく、また、論理規模の増加を最小限にする
ことができる。

【００３１】前記ビットアキュムレータの選択を行なう
場合には、コンパイラなどの開発装置で、ビットアキュ
ムレータの選択を行なう手段を持つようにし、この選択
に基づいて、ＣＰＵの実行すべきプログラムを相違する
ようにすればよい。

【００３２】

【発明の実施の形態】図２には本発明に係るデータ処理
装置の一例であるＣＰＵ（例えば後述の図４に示される
ＣＰＵ１）に内蔵されている汎用レジスタ及び制御レジ
スタの構成例（プログラミングモデル）を示す。

【００３３】ＣＰＵは、３２ビット長の汎用レジスタを
８本持っている。汎用レジスタは、全て同一機能を持っ
ており、アドレスレジスタとしてもデータレジスタとし
ても使用することができる。

【００３４】データレジスタとしてしては３２ビット、
１６ビットおよび８ビットレジスタとして使用きる。ア
ドレスレジスタおよび３２ビットレジスタとしては、一
括して汎用レジスタＥＲ（ＥＲ０〜ＥＲ７）として使用
する。１６ビットレジスタとしては、汎用レジスタＥＲ
を分割して汎用レジスタＥ（Ｅ０〜Ｅ７）、汎用レジス
タＲ（Ｒ０〜Ｒ７）として使用する。これらは同等の機
能を持っており、１６ビットジスタを最大１６本まで使
用することができる。８ビットレジスタとしては、汎用
レジスタＲを分割して汎用レジスタＲＨ（Ｒ０Ｈ〜Ｒ７
Ｈ）、汎用レジスタＲＬ（Ｒ０Ｌ〜Ｒ７Ｌ）として使用
する。これらは同等の機能を持っており、８ビットレジ
スタを最大１６本まで使用することができる。各レジス
タ独立に使用方法を選択することができる。

【００３５】汎用レジスタＲ０Ｌのビット０には、ビッ
トアキュムレータとしての機能がある。ビットアキュム
レータの場合、ビット０以外の上位側ビットは、ライト
時“０”とされ、リード時に無視される。

【００３６】汎用レジスタＥＲ７には、汎用レジスタと
しての機能に加えて、スタックポインタ（ＳＰ）として
の機能が割り当てられており、例外処理やサブルーチン
分岐などで暗黙的に使用される。例外処理は割込み処理
を含む。

【００３７】ＰＣは２４ビットのプログラムカウンタ
で、ＣＰＵ１が次に実行する命令のアドレスを示す。特
に制限されないもののＣＰＵ１の命令は、すべて２バイ
ト（ワード）を単位としているため、最下位ビットは無
効であり、命令リード時には最下位ビットは０とみなさ
れる。

【００３８】ＣＣＲは８ビットのコンディションコード
レジスタで、ＣＰＵ１の内部状態を示している。割込み
マスクビット（Ｉ）とハーフキャリ（Ｈ）、ネガティブ
（Ｎ）、ゼロ（Ｚ）、オーバフロー（Ｖ）、キャリ
（Ｃ）の各フラグを含む８ビットで構成されている。キ
ャリフラグ（Ｃ）は、算術演算時のキャリ／ボロー、シ
フト／ローテートのキャリとしての動作に加えて、ビッ
トアキュムレータとしての機能を持つ。

【００３９】ＥＸＲは８ビットのレジスタで、割込みな
どの例外処理の制御を行なう。割込みマスクビット（Ｉ
２〜Ｉ０）とトレース（Ｔ）の各ビットを含んでいる。

【００４０】汎用レジスタ上のデータ構成例、メモリ空
間上のデータ構成、アドレッシングモードと実効アドレ
スの計算方法などについては、平成７年３月（株）日立
製作所発行『Ｈ８Ｓ／２６００シリーズＨ８Ｓ／２００
０シリーズプログラミングマニュアル』記載のＣＰＵと
同様である。

【００４１】ビットアキュムレータとして、前記レジス
タＲ０Ｌのビット０を使用するか、ＣＣＲのキャリ
（Ｃ）フラグを使用するかを選択可能にされる。その選
択は、後述の制御レジスタＣＰＵＣＲの所定のビットで
指定する。

【００４２】図１には本発明に係るデータ処理装置の一
例であるＣＰＵ１の命令セットに含まれるビット転送命
令（ＢＬＤＳ、ＢＳＴＳ、ＢＬＤＭＯＶ、ＢＭＯＶ）の
内容が例示される。

【００４３】ＢＬＤＳ命令は、“ＢＬＤＳ ＃ｎ１，
＜ＥＡ１＞”のアセンブラフォーマットを持つ。Ｒ０Ｌ
をビットアキュムレータとする場合、ソースデータの指
定されたビットを、汎用レジスタＲ０Ｌのビット０に格
納し、上位ビットは０とする。ソースデータは、汎用レ
ジスタまたはメモリであって、＜ＥＡ１＞で指定する。
指定ビットは、そのビット番号をｎ１で指定する。

【００４４】ＢＬＤＭＯＶ命令は、“ＢＬＤＭＯＶ ＃
ｎ１，＜ＥＡ１＞，＜ＥＡ２＞”のアセンブラフォーマ
ットを持つ。ＢＬＤＳ命令と同様であるが、結果は、汎
用レジスタＲ０Ｌではなく、デスティネーションのロケ
ーションに格納する。デスティネーションのロケーショ
ンは＜ＥＡ２＞で指定される。

【００４５】ＢＳＴＳ命令は、“ＢＳＴＳ ＃ｎ２，
＜ＥＡ２＞”のアセンブラフォーマットを持つ。Ｒ０Ｌ
をビットアキュムレータとする場合、汎用レジスタＲ０
Ｌのビット０を、デスティネーションデータの指定され
たビットに格納する。Ｒ０Ｌの上位ビットは無視し、デ
スティネーションデータの他のビットは保持する。デス
ティネーションのロケーションは、汎用レジスタまたは
メモリであって、＜ＥＡ２＞で指定する。指定ビット
は、そのビット番号をｎ２で指定する。

【００４６】ＢＭＯＶ命令は、“ＢＭＯＶ ＃ｎ１，＜
ＥＡ１＞，＃ｎ２，＜ＥＡ２＞”のアセンブラフォーマ
ットを持つ。ソースデータの指定されたビットを、デス
ティネーションデータの別の指定されたビットに格納す
る。ソースデータの他のビットは無視し、デスティネー
ションデータの他のビットは保持する。ソース、デステ
ィネーションのロケーションは、汎用レジスタまたはメ
モリであって、それぞれ＜ＥＡ１＞、＜ＥＡ２＞で指定
する。ソースデータ、デスティネーションデータの指定
ビットは、そのビット番号をそれぞれ、ｎ１、ｎ２で指
定する。

【００４７】図３には（１）ビット０固定転送命令であ
るビット転送命令（ＢＬＤＳ、ＢＳＴＳ、ＢＬＤＭＯ
Ｖ）、及び（２）任意ビット間のビット転送命令（ＢＭ
ＯＶ）の命令フォーマットを示す。

【００４８】ＢＬＤＳ命令は、汎用レジスタ上またはア
ドレス空間上のデータの所定のビットを、ビットアキュ
ムレータ（ＣまたはＲ０Ｌ［０］）に格納するものであ
る。

【００４９】ＢＳＴＳ命令は、ビットアキュムレータ
（ＣまたはＲ０Ｌ［０］）を、汎用レジスタ上またはア
ドレス空間上のデータの所定のビットに格納し、そのほ
かのビットは保持するものである。

【００５０】アドレッシングモードについては、代表的
にレジスタ直接と、絶対アドレス８ビットの場合のみを
示す。

【００５１】レジスタ直接の場合は、１ワードの命令コ
ードで、各命令の機能を示すオペレーションフィールド
（ｏｐ）と、ビット番号を指定するビットフィールド
（ｎ）３ビットと、汎用レジスタを指定するレジスタフ
ィールド（ｒ）４ビット、を有する。

【００５２】絶対アドレス８ビットの場合は、２ワード
の命令コードで、第１ワードに、オペレーションフィー
ルド（ｏｐ）とＥＡ拡張部である絶対アドレス（ＥＡ）
を持ち、第２ワードに、前記レジスタ直接同様に、オペ
レーションフィールド（ｏｐ）と、ビット番号を指定す
るビットフィールド（ｎ）３ビットを有する。

【００５３】第２ワードを、前記レジスタ直接の命令コ
ードと共通化する場合、データの所在を示すレジスタフ
ィールド（ｒ）４ビットが不要になる。ビットアキュム
レータを汎用レジスタＲ０Ｌと限定せずに、レジスタ指
定フィールド（ｒ）で指定した、任意のレジスタとする
ことができる。即ち、ＢＬＤＳ命令は、汎用レジスタ上
またはアドレス空間上のデータの所定のビットを、指定
した汎用レジスタのビット０に格納し、その上位ビット
を０とするようにする。ビットアキュムレータを汎用レ
ジスタＲ０Ｌと限定するより、柔軟な使用が可能にな
る。具体的には、複数のビットを操作するような場合
に、これに対応して、汎用レジスタを複数使用すること
ができる。

【００５４】オペレーションフィールドの内容は、各命
令を定義するために、適宜設定される。

【００５５】任意ビット間のビット転送命令ＢＭＯＶは
以下の通りである。レジスタ−レジスタ間の場合は、２
ワードの命令コードで、第１ワードに、オペレーション
フィールド（ｏｐ）と汎用レジスタを指定するレジスタ
フィールド（ｒ）４ビットを持ち、第２ワードに、オペ
レーションフィールド（ｏｐ）と、ソース用、デスティ
ネーション用ビット番号を指定するビットフィールド
（ｎ）各３ビット、を有する。

【００５６】また、メモリと汎用レジスタとの間のビッ
ト転送命令は、汎用レジスタ間のビット転送命令は、レ
ジスタ指定フィールド、ビット指定フィールドを２つず
つ必要とし、１ワードの命令コードでは実現できない。
２ワード命令の場合は、ＢＬＤＳ命令とＢＳＴＳ命令を
組合せたものと同等であるので、かかる汎用レジスタ間
のビット転送命令は定義しなくてもよいが、定義してあ
る方が、ビットアキュムレータを保持できるし、命令の
機能とアドレッシングモードの組合せが任意にできるの
で、使い易く、プログラム効率を向上できる。

【００５７】図４には本発明に係るデータ処理装置の一
例である前記ＣＰＵ１の構成例を示す。

【００５８】ＣＰＵ１は、命令フェッチと命令解読を行
って制御信号を生成する命令制御部（命令制御手段）２
と前記制御信号に基づいて演算を行って命令を実行する
実行部（命令実行手段）３から構成される。

【００５９】命令制御部２は、命令レジスタＩＲ、命令
変更部ＣＨＧ、命令デコーダＤＥＣ、レジスタセレクタ
ＲＳＥＬ、割込み制御部ＩＮＴを含む。

【００６０】命令レジスタＩＲには内部データバスＩＤ
Ｂから命令がロードされる。ロードされた命令は命令デ
コーダＤＥＣによって解読される。命令デコーダＤＥＣ
は、例えば、マイクロＲＯＭ或はＰＬＡ（Ｐｒｏｇｒａ
ｍａｂｌｅ Ｌｏｇｉｃ Ａｒｒａｙ）または布線論理で
構成される。命令デコーダＤＥＣの出力の一部が命令デ
コーダＤＥＣにフィードバックされている。これは各命
令コード内の遷移に用いるステージコード（ＴＭＧ）
と、命令コード間に用いる制御信号（ＭＯＤＳ、ＭＯＤ
Ｄ）を含む。

【００６１】図４では命令デコーダＤＥＣの一部の機能
が概念的に図示されているしている。転送命令コード
（ｂｌｄ−１、ｂｓｔ−１、ｍｏｖ−ｓｔ）は、ステー
トコード信号（ｎｘｔｔｍｇ）、割込みマスク信号（ｉ
ｎｔｍｓｋ）、メモリリード信号（ｒｅａｄ）、メモリ
ライト信号（ｗｒｉｔｅ）、テンポラリレジスタリード
／ライト信号（ＴＲＤｒ／ｗ、ＴＲＡｒ／ｗ：後述のｔ
ｒｄｇｂ、ｗｂｔｒｄ、ｂｉｔｔｒｄなどを含む）、制
御信号（ｍｏｄ：後述のＭＯＤＳ、ＭＯＤＤを含む）を
出力する。

【００６２】演算命令コード（ｅｘｅ：後述のｂｌｄ−
０、ｂｓｔ−０、ｂｌｄｓｔ−０、ｂｍｏｖ−０ａ、ｂ
ｍｏｖ−０ｂ）は、割込みマスク信号（ｉｎｔｍｓ
ｋ）、ソース汎用レジスタリード信号（Ｒｓｒｄ）、デ
スティネーション汎用レジスタリード／ライト信号（Ｒ
ｄｒ／ｗ）、汎用レジスタＲ０Ｌリード／ライト信号
（Ｒ０Ｌｒ／ｗ：後述のｒ０ｌｇｂ、ｗｂｒｏｌを含
む）、キャリフラグセット信号（Ｃｓｅｔ）、リードデ
ータバッファリード信号（ＤＢＲｒｄ：後述のｄｂｒｇ
ｂを含む）、テンポラリレジスタリード／ライト信号
（ＴＲＤｒ／ｗ：後述のｔｒｄｇｂ、ｗｂｔｒｄを含
む）、ＡＬＵ制御信号、及びデータ転送動作を内部生成
するための制御信号（ｍｋｍｏｖ）を出力する。

【００６３】命令デコーダＤＥＣはビットアキュムレー
タ選択信号を入力し、汎用レジスタＲ０Ｌリード／ライ
ト信号、キャリフラグセット信号が切り替えられる。ま
た、制御信号ＭＯＤＳ、ＭＯＤＤによって、使用するデ
ータの入力元／出力先が切り替えられる。デスティネー
ション側メモリ（ＭＯＤＤ＝１）の場合は、内部でライ
ト型転送命令と同等の動作を行なう命令コードを発生さ
せる信号（ｍｋｍｏｖ）を出力する。また、所定のビッ
トフィールド（図１、図３のｎ１、ｎ２）を、算術論理
演算器ＡＬＵ及びテンポラリレジスタＴＲＤに与える。
命令デコーダＤＥＣと命令実行の詳細については、後述
する。

【００６４】命令レジスタＩＲは、リードした命令を一
旦格納する。実行すべき命令は、命令デコーダＤＥＣに
出力される。

【００６５】命令変更部ＣＨＧは、リードした命令以外
の命令コードを、命令デコーダＤＥＣに与える場合に動
作し、そのほかの場合は、命令レジスタＩＲの内容を命
令デコーダＤＥＣに与える。リードした命令以外の命令
コードは、割込み制御部ＩＮＴの指示によって、割込み
などの例外処理を実行するとき、及び、命令デコーダＤ
ＥＣの指示（ｍｋｍｏｖ）によって、前記内部でライト
型転送命令と同等の動作を行なう命令コード（ｍｏｖ−
ｓｔ）を発生させるとき、などに用いる。

【００６６】割込み制御部ＩＮＴは、後述の図１４の割
込みコントローラ３２の出力する割込み要求信号を受け
付ける。また、命令デコーダＤＥＣの出力する割込みマ
スク信号を参照して、割込みがマスクされていなけれ
ば、命令変更部ＣＨＧに割込みを指示する。

【００６７】図１及び図３に示されるところの、複数の
命令コード（オペレーションフィールドを持つワード）
を一連のものとして実行する命令の場合には、それぞれ
の命令コードが割込みマスクを指示して、所定の組合せ
の命令コードの実行が割り込みによって途切れないよう
にされている。

【００６８】レジスタセレクタＲＳＥＬは、命令デコー
ダＤＥＣの指示と、命令コード中に含まれるレジスタフ
ィールドの情報に基づいて、汎用レジスタを選択する。
汎用レジスタＲ０Ｌをビットアキュムレータとして使用
する場合には、命令デコーダＤＥＣから直接指定可能に
なっている。

【００６９】実行部３には、汎用レジスタＥＲ０〜ＥＲ
７、プログラムカウンタＰＣ、コンディションコードレ
ジスタＣＣＲ、テンポラリレジスタＴＲＡ、ＴＲＤ、算
術論理演算器ＡＬＵ、分岐アドレス演算器ＡＵ、インク
リメンタＩＮＣ、リードデータバッファＤＢＲ、ライト
データバッファＤＢＷ、アドレスバッファＭＡを含む。
これらのブロックはＧＢバス、ＤＢバス、ＷＢバスによ
って相互に接続されている。テンポラリデータレジスタ
ＴＲＤには、ビット入出力機能を備える。

【００７０】図２に示される汎用レジスタＥＲ０〜ＥＲ
７、プログラムカウンタＰＣ、コンディションコードレ
ジスタＣＣＲ以外は、プログラミング上は参照できず、
マイクロコンピュータ内部の動作にのみ用いられる。即
ち、リードデータバッファＤＢＲ、ライトデータバッフ
ァＤＢＷ、アドレスバッファＭＡなどは、内部アドレス
バスＩＡＢ、内部データバスＩＤＢとのインタフェース
を採るために、一時的にデータをラッチするものであ
る。テンポラリレジスタＴＲＡ、ＴＲＤは、マイクロコ
ンピュータ内部の動作に適宜用いられる。

【００７１】リードデータバッファＤＢＲは、ＲＯＭ、
ＲＡＭ、内部Ｉ／Ｏレジスタ、或は図示はされない外部
メモリから、リードした命令コードやデータを一時的に
格納する。

【００７２】ライトデータバッファＤＢＷはＲＯＭ、Ｒ
ＡＭ、内部Ｉ／Ｏレジスタ、或は外部メモリへのライト
データを一時的に格納する。

【００７３】アドレスバッファＭＡは、ＣＰＵがリード
／ライトするアドレスを一時的に格納する。

【００７４】算術論理演算器ＡＬＵは、命令によって指
定される各種の演算や実効アドレスの計算などに用い
る。インクリメンタＩＮＣは、プログラムカウンタＰＣ
のインクリメントに用いられる。

【００７５】また、実行部３の各部は、汎用レジスタの
分割Ｅ（１６ビット）、Ｈ（８ビット）、Ｌ（８ビッ
ト）に対応して分割されている。メモリに対するビット
転送を行なう場合には、前記レジスタＴＲＡ、ＴＲＤ、
ＤＢＲなどを用いる。

【００７６】テンポラリレジスタＴＲＡは、デスティネ
ーション側データがメモリになるＢＳＴＳ、ＢＭＯＶ命
令の場合に、デスティネーションアドレスのリード時に
リードアドレスを格納し、データのデスティネーション
側メモリへのライト時に、デスティネーションアドレス
（リードアドレスと同じアドレス）を出力する。

【００７７】テンポラリレジスタＴＲＤは、ソース側デ
ータがメモリになるＢＬＤＳ、ＢＳＴＳ命令の場合など
に、ソース側データを一時格納し、演算命令コードの実
行時にソース側データを出力する。また、デスティネー
ション側データがメモリになるＢＳＴＳ、ＢＭＯＶ命令
の場合に、演算結果を一時格納し、データのデスティネ
ーション側メモリへのライト時に、ライトデータを出力
する。

【００７８】リードデータバッファＤＢＲは、更に、デ
スティネーション側データがメモリになる演算命令の場
合に、デスティネーション側データを一時格納し、演算
コードの実行時にソース側データを出力する。これら
の、レジスタＴＲＡ、ＴＲＤ、ＤＢＲは適宜他の場合に
も動作も行なうが、詳細な説明は省略する。

【００７９】図５には算術論理演算器ＡＬＵのビット転
送命令に関係する部分のブロック図が示される。そのほ
かのＡＬＵの機能については図示を省略する。

【００８０】算術論理演算器ＡＬＵは、デコーダ１０、
セレクタ１１、入力セレクタ１２、入力セレクタ１３、
論理演算回路１４、ゼロ検出回路１５、出力セレクタ１
６を含む。これらは、図示はされない制御信号によって
制御される。前記デコーダ１０は、命令コードに含まれ
るビット番号を示す情報（ｂｎ）を入力して、指定され
たビットのみ１とし、そのほかのビットを０としたパタ
ーンを生成する。

【００８１】前記セレクタ１１は、キャリフラグ（Ｃ）
と内部バスＤＢのビット０（ＤＢ［０］）を入力し、何
れかの入力をビットアキュムレータ選択信号で選択す
る。汎用レジスタＲ０Ｌをビットアキュムレータとする
場合には、所定のタイミングで、汎用レジスタＲ０Ｌの
内容が内部バスＤＢに出力されている。

【００８２】前記入力セレクタ１２は、内部バスＧＢと
デコーダ１０の出力（ｄｅｃｏｕｔ）を入力する。前記
入力セレクタ１３は、セレクタ１１が出力するビットア
キュムレータ（ｂａｃｃ）、レジスタＴＲＤの指定され
たビット（ｔｒｄｂｉｔ）及びデコーダ１０の出力（ｄ
ｅｃｏｕｔ）を入力する。

【００８３】前記論理演算回路１４は、入力セレクタ１
２，１３の出力に対して、所定の論理演算を行なう。前
記ゼロ検出回路１５は、論理演算回路１４の出力の全ビ
ットの論理和を生成する。出力セレクタ１６は、論理演
算回路１４の出力と、ゼロ検出回路１５の出力（ｚｏｕ
ｔ）を入力して、内部バスＷＢへの出力を行なう。

【００８４】ＢＬＤＳ命令の場合は、論理演算回路は論
理積演算動作を行なう。指定されたビットのみ、データ
の入力値が抽出され、他のビットは０となる。即ち、 ａｌｕｉｎ１［７：０］＝ｄａｔａ［７：０］＆ｄｅｃ
ｏｕｔ［７：０］； ａｌｕｉｎ２［７：０］＝ｄｅｃｏｕｔ［７：０］； である。

【００８５】論理演算回路１４の出力は、ゼロ検出回路
（論理和回路）１５に入力される。ゼロ検出回路１５の
出力は、入力に対する全ビットの論理和、即ち、 ｚｏｕｔ＝｜（ｄａｔａ［７：０］＆ｄｅｃｏｕｔ
［７：０］）； である。出力セレクタ１６は、ＢＬＤ命令のときは、ゼ
ロ検出回路１５の出力をビット０に出力し、そのほかの
ビットを“０”にするような選択を行う。即ち、 ａｌｕｏｕｔ［７：０］＝｛７’ｂ０００００００，ｚ
ｏｕｔ｝； である。

【００８６】更に、前記出力セレクタ１６の出力を汎用
レジスタＲ０Ｌへライトする指示が行われるようにされ
る。前記の通り、任意の汎用レジスタを使用可能とする
場合には、命令コードで指定された汎用レジスタへのラ
イトを指示するようにされる。

【００８７】なお、ＢＬＤ命令の結果を、汎用レジスタ
Ｒ０Ｌに格納するに当たって、上位ビットを０拡張せ
ず、符号拡張する場合には、 ａｌｕｏｕｔ［７：０］＝｛ｚｏｕｔ，ｚｏｕ
ｔ，．．．，ｚｏｕｔ｝； とすればよい。これにより、バイトデータＨ’００また
はＨ’ＦＦがライトされるのに等しくされる。

【００８８】ビット論理演算命令を持つ場合は、選択さ
れたビットのみ、データとビットアキュムレータを算術
論理演算器ＡＬＵに入力するようにし、論理演算回路１
４に所定の演算を指示するようにすればよい。論理演算
回路１４の入力セレクタ１２，１３を、下記のようにす
る。即ち、 ａｌｕｉｎ１［７：０］＝ｄａｔａ［７：０］＆ｄｅｃ
ｏｕｔ［７：０］； ａｌｕｉｎ２［７：０］＝ｂａｃｃ＆ｄｅｃｏｕｔ
［７：０］； である。

【００８９】入力セレクタ１３の場合、１ビットのｂａ
ｃｃを、８ビットのｄｅｃｏｕｔ［７：０］の各ビット
と論理積を採り、８ビットのａｌｕｉｎ２［７：０］を
得る。選択されたビットを、ビットアキュムレータの値
とし、そのほかのビットは０としたデータが入力され
る。

【００９０】結果は、ゼロ検出回路１５で検出され、即
ち、 ｚｏｕｔ＝｜（（ｄａｔａ［７：０］＜ｏｐ＞８｛ｂａ
ｃｃ｝）＆ｄｅｃｏｕｔ［７：０］）； と表現できる。ここで、＜ｏｐ＞は指定された論理演算
であり、論理積、論理和、排他的論理和である。これを
汎用レジスタＲ０Ｌにライトすることは、前記同様に実
現することができる。

【００９１】ＢＳＴＳ命令については、論理演算回路１
５の入力セレクタ１２を、下記のようにする。即ち、 ａｌｕｉｎ１［７：０］＝ｄａｔａ［７：０］＆￣ｄｅ
ｃｏｕｔ［７：０］； である。論理演算回路１５の入力セレクタ１３は、前記
ビット論理演算と同様にする。即ち、 ａｌｕｉｎ２［７：０］＝ｂａｃｃ ＆ ｄｅｃｏｕｔ
［７：０］； である。論理演算回路１５には論理積を指示することに
よって、指定されたビットはビットアキュムレータ、そ
のほかのビットは入力データとされて、ビットの挿入が
行われる。出力セレクタ１６は、論理演算回路１４の演
算結果を出力するようにする。即ち、各ビットは ａｌｕｏｕｔ ＝ ｄｅｃｏｕｔ？ ８｛ｂａｃｃ｝：
ｄａｔａ； と表現される。尚、記号？はｄｅｃｏｕｔにより、続く
記号：で区切られた前後の信号を選択することを意味す
る。

【００９２】算術論理演算器ＡＬＵの出力は、汎用レジ
スタに格納したり、テンポラリレジスタとデータライト
バッファなどを介して、所定のメモリにライト可能であ
る。

【００９３】ビットアキュムレータのセレクタ１１は、
ビットアキュムレータとして、キャリフラグ（Ｃ）また
は汎用レジスタＲ０Ｌのビット０（Ｒ０Ｌ［０］）の何
れを使用するかを、モード信号によって選択する。

【００９４】任意ビット間のビット転送命令（ＢＭＯ
Ｖ）については以下の通りである。第１モードの場合、
算術論理演算器ＡＬＵに入力されたソースデータの指定
されたビットをゼロ検出回路１５で検出して、テンポラ
リレジスタＴＲＤに格納したデスティネーションデータ
の別の指定されたビットに格納する。即ち、入力セレク
タ１２，１３の出力は、 ａｌｕｉｎ１［７：０］＝ｄａｔａ［７：０］＆ｄｅｃ
ｏｕｔ［７：０］； ａｌｕｉｎ２［７：０］＝ｄｅｃｏｕｔ［７：０］； とされ、ゼロ検出回路１５の出力は、 ｚｏｕｔ＝｜（ｄａｔａ［７：０］＆ｄｅｃｏｕｔ
［７：０］）； となり、ビットアキュムレータの代わりに、テンポラリ
レジスタの指定されたビットに格納する他は、前記ＢＬ
ＤＳ命令と同一である。ここでｄｅｃｏｕｔは、ソース
側のビット番号をデコードしたものである。

【００９５】第２モードの場合、テンポラリレジスタＴ
ＲＤに格納したソースデータの指定されたビット（ｔｒ
ｄｂｉｔ）を、算術論理演算器ＡＬＵに入力されたデス
ティネーションデータの、別の指定されたビットに格納
する。前記入力セレクタ１２，１３の出力は、 ａｌｕｉｎ１［７：０］＝ｄａｔａ［７：０］＆￣ｄｅ
ｃｏｕｔ［７：０］； ａｌｕｉｎ２［７：０］＝８｛ｔｒｄｂｉｔ｝＆ｄｅｃ
ｏｕｔ［７：０］； とされ、算術論理演算器ＡＬＵの出力は、 ａｌｕｏｕｔ＝ｄｅｃｏｕｔ？８｛ｔｒｄｂｉｔ｝：ｄ
ａｔａ； となり、ｂａｃｃの代わりに、ｔｒｄｂｉｔを使用する
他は、前記ＢＳＴＳ命令と同一である。ここでｄｅｃｏ
ｕｔは、デスティネーション側のビット番号をデコード
したものである。

【００９６】前記第１モード、第２モードとでは、命令
コード中の、ソース側／デスティネーション側のビット
番号フィールドが入れ替わっているので、デコーダ１０
に入力する命令コードのビット位置は共通にできる。

【００９７】図６にはテンポラリレジスタＴＲＤのブロ
ック図が示される。テンポラリレジスタＴＲＤは、レジ
スタ部２２に加えて、デコーダ２０、入力セレクタ２
１、出力セレクタ２３を含む。出力セレクタ２３の出力
ｔｒｄｂｉｔは図５の入力セレクタ１３に供給される。

【００９８】デコーダ２０は、命令コードに含まれるビ
ット番号を示す所定の情報（ｂｍ）を入力して、指定さ
れたビットのみ“１”とし、そのほかのビットを“０”
としたパターンを生成する（ｔｄｅｃｏｕｔ［７：
０］）。

【００９９】出力セレクタ２３で選択されるレジスタ部
２２の指定されたビットは、以下の論理式 ｔｒｄｂｉｔ＝｜（ｔｒｄ［７：０］＆ｔｄｅｃｏｕｔ
［７：０］）； で得られる。即ち、デコーダ２０の出力と、レジスタ部
２２の各ビットの論理積を採り、その全ビットの論理和
を採るものであって、セレクタを構成し、所望のビット
を抽出する。これは、任意ビット間のビット転送命令
（ＢＭＯＶ）の第２モードで使用する。このとき、ｔｄ
ｅｃｏｕｔは、ソース側のビット番号をデコードしたも
のである。ｔｒｄ［７：０］はレジスタ部２２の出力で
ある。

【０１００】入力セレクタ２１は、レジスタ部２２への
入力値を、 ｃａｓｅｘ（ｗｂｔｒｄ，ｄｂｔｒｄ，ｂｉｔｔｒｄ） １００：ｔｒｄｉｎ［７：０］＝ｗｂ［７：０］； ０１０：ｔｒｄｉｎ［７：０］＝ｄｂ［７：０］； ０１１：ｔｒｄｉｎ［７：０］ ＝（８｛ｚｏｕｔ｝ ＆ ｔｄｅｃｏｕｔ［７：０］）； ｜（ｄｂ［７：０］ ＆ ￣ｔｄｅｃｏｕｔ［７：０］）； ００１： ｔｒｄｉｎ［７：０］ ＝（８｛ｚｏｕｔ｝ ＆ ｔｄｅｃｏｕｔ［７：０］）； ｜（ｔｒｄ［７：０］＆ ￣ｔｄｅｃｏｕｔ［７：０］）； ０００： ｔｒｄｉｎ［７：０］＝ｔｒｄ［７：０］； のように選択する。即ち、制御信号ｗｂｔｒｄによっ
て、内部バスＷＢの内容が選択され、制御信号ｄｂｔｒ
ｄによって、内部バスＤＢの内容が選択される。また、
制御信号ｂｉｔｔｒｄによって、選択されたビットは、
ゼロ検出回路１５の出力が、その他のビットは、レジス
タ部２２の元の値が選択される。同時に、上記制御信号
（ｗｂｔｒｄ、ｄｂｔｒｄ、ｂｉｔｔｒｄ）によって、
所定のクロック（￣φ）に同期してライトが行われる。
これは以下のように記述できる。

【０１０１】 これは、任意ビット間のビット転送命令（ＢＭＯＶ）の
第１モードで使用する。このとき、ｔｄｅｃｏｕｔは、
デスティネーション側のビット番号をデコードしたもの
である。

【０１０２】以下に、本発明の命令の実行タイミングの
例を示す。特に制限はされないものの、内部データバス
は１６ビットであって、内蔵ＲＯＭ、ＲＡＭリード／ラ
イトを１ステートでリード／ライト可能とする。内蔵Ｒ
ＯＭ、ＲＡＭは、ＩＡＢをアドレスバスとし、ＩＤＢを
データバスとする。後述のＰＡＢ、ＰＤＢは接続されて
いないが、同様のタイミングを内部で生成している。以
下で説明する動作タイミングは、各動作サイクルＴｉで
クロック信号φの立ち上がりＣ１に同期され、クロック
信号φの立ち下がりＣ２に同期される。特に図示はしな
いが実際にはＣ２はクロック信号φの反転クロック信号
（若しくはノンオーバラップ信号）φ＃の立ち上がりに
同期するタイミングとされる。

【０１０３】前記デコーダＤＥＣの出力する制御信号に
は、その位相に応じて、ｃｏｎｔｒｏｌＡ、ｃｏｎｔｒ
ｏｌＢ、ｃｏｎｔｒｏｌＣがあり、制御対象によって、
位相が異なる。

【０１０４】ｃｏｎｔｒｏｌＡは、主として、バス制御
を行なう。バスコマンドやアドレス出力の制御を行な
う。

【０１０５】実行シーケンスの制御は、ｃｏｎｔｒｏｌ
Ｂで行い、制御信号ＴＭＧやＭＯＤＳ、ＭＯＤＤの出
力、制御信号ｉｎｔｍｓｋによる割込みの禁止、デステ
ィネーションにデータを書き戻すための命令コード（ｍ
ｏｖ−ｓｔ）の生成信号ｍｋｍｏｖの出力などを行な
う。また、算術論理演算器ＡＬＵに入力するデータの読
み出しの制御を行なう。

【０１０６】制御信号ｃｏｎｔｒｏｌＣは、算術論理演
算器ＡＬＵの制御と、演算結果の汎用レジスタ、テンポ
ラリレジスタなどへの書込みの指示を行なう。例えば、
命令リードを行なう場合は、制御信号ｃｏｎｔｒｏｌＡ
に含まれる所定の制御信号が活性状態になり、次のＣ２
から、以下の一連の動作を行なう。（１）ＰＣの内容が
内部バスＧＢに読み出され、アドレスバッファＡＢに転
送され、アドレスバスＩＡＢに出力される。（２）命令
リード（ｉｆ）を示すバスコマンドを出力する。（３）
インクリメンタＩＮＣに、内部バスＧＢ上のプログラム
カウンタＰＣの値を取り込み、＋２を指示する。（４）
次のＣ１（φ同期）で、内部バスＷＢ上のインクリメン
トされたプログラムカウンタＰＣ値を、プログラムカウ
ンタＰＣに書込む。

【０１０７】図７にはビット転送命令の第１の例（ＢＬ
ＤＳ＃７，＠ＦＦＦＦＦＥ）の実行タイミングが例示さ
れる。

【０１０８】Ｔ０のＣ２（φ＃同期）で、ＣＰＵ１のア
ドレスバッファＭＡからアドレス信号がアドレスバスＩ
ＡＢに出力される。Ｔ１のＣ１（φ同期）で、アドレス
バスＩＡＢの内容がアドレスバスＰＡＢに出力され、リ
ードサイクルが開始される。Ｃ２でリードデータが内部
データバスに得られ、これをＴ２のＣ１で命令レジスタ
ＩＲにラッチする。これは、命令コードの第１のワード
であり（ｂｌｄ−１）、指定したアドレスのデータをテ
ンポラリレジスタＴＲＤへ格納する。

【０１０９】引き続き、Ｔ２のＣ２で次のアドレス（＋
２された内容）がアドレスバスＩＡＢに出力され、この
リードデータがＴ３のＣ１で命令レジスタＩＲにラッチ
される。これは、命令コードの第２ワードであり（ｂｌ
ｄ−０）、指定されたビットをアキュムレータに格納す
る。以上の動作は以前の命令の実行の制御によって行わ
れ、相対的な関係が異なる場合もある。

【０１１０】直前の命令の実行が終了すると、命令のリ
ードから最も早く命令の実行が開始される場合には、Ｔ
２のＣ１で命令コード（ｂｌｄ−１）が命令デコーダＤ
ＥＣに入力されて、命令の内容が解読される。解読結果
に従って、制御信号を出力して、各部の制御を行う。即
ち、８ビット絶対アドレスのアドレッシングモードであ
るので、この絶対アドレスに基づき、ソースデータのリ
ードを行い、リード結果をテンポラリレジスタ（ＴＲ
Ｄ）に格納する。また、制御信号ＭＯＤＳ＝１とすると
ともに、割込み禁止ｉｎｔｍｓｋ＝１とする。

【０１１１】Ｔ２のＣ２で、命令コードの第１ワードの
ビット７〜０（ＩＲ［７：０］＝８’ｈＦＥ）の内容
（絶対アドレス）を内部バスＧＢに読み出して、アドレ
スバッファＭＡに入力する。このとき上位ビットは１拡
張される。アドレスバッファＭＡからアドレス信号がバ
スＩＡＢに出力される。

【０１１２】Ｔ３から、データがリードされる。また、
Ｔ３のＣ２で、プログラムカウンタＰＣの内容を内部バ
スＧＢに読み出して、アドレスバッファＭＡとインクリ
メンタＩＮＣに入力する。アドレスバッファＭＡからア
ドレス信号がバスＩＡＢに出力される。

【０１１３】Ｔ４のＣ１で前記リードデータが、リード
データバッファＤＢＲに格納される。更に、リードデー
タバッファＤＢＲから内部バスＤＢに出力され、算術論
理演算器ＡＬＵに入力する。算術論理演算器ＡＬＵの動
作は無操作とする。Ｔ４のＣ２で、リードデータが、算
術論理演算器ＡＬＵから内部バスＷＢに出力され、テン
ポラリレジスタＴＲＤに格納される。

【０１１４】Ｔ４のＣ１で、命令コード（ｂｌｄ−０）
が命令デコーダＤＥＣに入力されて、制御信号ＭＯＤＳ
とともに、命令の内容が解読される。解読結果に従っ
て、制御信号を出力して、各部の制御を行う。ＭＯＤＳ
信号が１にセットされているので、テンポラリレジスタ
ＴＲＤの指定されたビットをビットアキュムレータに転
送する。

【０１１５】前記の通り、Ｔ４のＣ１の制御信号ｃｏｎ
ｔｒｏｌＡによる命令リードとＰＣインクリメントの指
示に従い、Ｔ４のＣ２で、プログラムカウンタＰＣの内
容を内部バスＧＢに読み出して、アドレスバッファＭＡ
とインクリメンタＩＮＣに入力する。アドレスバッファ
ＭＡからアドレス信号がアドレスバスＩＡＢに出力され
る。Ｔ５のＣ１で、インクリメンタＩＮＣでインクリメ
ント（＋２）された結果が、内部バスＷＢを経由してプ
ログラムカウンタＰＣにライトされる。

【０１１６】一方、Ｔ４のＣ２のｃｏｎｔｒｏｌＢで、
算術論理演算器ＡＬＵの入力データの指示（ｔｒｄ＿ｇ
ｂ）を行い、Ｔ５のＣ１のｃｏｎｔｒｏｌＣで、ＡＬＵ
制御と、レジスタ格納の指示（ｗｂ＿ｒ０ｌ）を出力す
る。これに従って、テンポラリレジスタＴＲＤの内容を
内部バスＧＢに読み出して、算術論理演算器ＡＬＵに入
力する。算術論理演算器ＡＬＵはＢＬＤＳ命令を実行す
るために次の動作（ｂｌｄ）を行なう。算術論理演算器
ＡＬＵのデコーダ１０には、命令コードのビット６〜４
（ｏｐｃｏｄｅ［６：４］＝７）が与えられ、算術論理
演算器ＡＬＵの入力セレクタ１２はデコーダ１０の出力
（ｄｅｃｏｕｔ＝Ｈ’８０）と内部バスＧＢとの論理積
を、算術論理演算器ＡＬＵの入力セレクタ１３はデコー
ダ１０のデコード出力ｄｅｃｏｕｔを出力して、これら
の、論理積演算を行なう。結果が、ゼロ検出回路１５に
得られる（ｚｏｕｔ＝ｇｂ［７］＝ｔｒｄ［７］）。

【０１１７】汎用レジスタＲ０Ｌをビットアキュムレー
タとする場合には、内部バスＷＢの内容をＲ０Ｌに格納
する指示（ｗｂ＿ｒ０ｌ）がなされる。また、キャリフ
ラグ（Ｃ）をビットアキュムレータとする場合には、制
御信号ｗｂ＿ｒ０ｌの代わりに、ゼロ検出回路１５の結
果（ｚｏｕｔ）をキャリフラグに格納する指示を行なう
ようにする。

【０１１８】算術論理演算器ＡＬＵの出力セレクタ１６
により、ゼロ検出回路１５の結果をビット０とし、上位
を“０”とした出力データ（｛７’ｂ０００００００，
ｚｏｕｔ｝）が生成され、Ｔ５のＣ２で、内部バスＷＢ
に出力される。内部バスＷＢまたはゼロ検出回路１５の
内容が、前記指示に従って、汎用レジスタＲ０Ｌまたは
キャリフラグ（Ｃ）に格納される。

【０１１９】Ｔ５のＣ１で、バスＩＤＢの内容（次の命
令）が命令レジスタＩＲにラッチされ、デコーダＤＥＣ
に入力されて、命令の内容が解読される。解読結果に従
って、動作が行われる。Ｔ５のＣ２から命令リードを行
なう。

【０１２０】前記の通り、第１ワードと第２ワードが分
割されないために、Ｔ２のＣ２からＴ４のＣ２まで、連
続命令信号（ｉｎｔｍｓｋ）を出力する。本信号によっ
て、割込み要求などが発生していても、命令の実行を継
続することができる。

【０１２１】Ｒ０Ｌ以外の汎用レジスタを使用する場合
には、命令コードのビット３〜０（ｏｐ［３：０］）を
命令デコーダＤＥＣでデコードして、Ｔ５のＣ１で、前
記制御信号ｗｂ＿ｒ０ｌに代えて、指定された汎用レジ
スタへ、内部バスＷＢからの入力を行なう指示を行なう
ようにすればよい。

【０１２２】図８にはビット転送命令の第２の例（ＢＬ
ＤＭＯＶ ＃６，＠ＦＦＦＦＦＤ，＠ＦＦＦＦ００）の
実行タイミングを示す。

【０１２３】Ｔ２のＣ１で命令コード（ｂｌｄ−１）が
命令デコーダＤＥＣに入力されて、命令の内容が解読さ
れる。これは、前記ＢＬＤＳ命令の第１ワードと同様で
ある。Ｔ４のＣ１で命令コードの第２ワード（ｂｓｔ−
１）が命令デコーダＤＥＣに入力されて、命令の内容が
解読される。解読結果に従って、制御信号を出力して、
各部の制御を行う。即ち、８ビット絶対アドレスのアド
レッシングモードであるので、この絶対アドレスに基づ
き、デスティネーションデータのリードを行い、リード
結果をリードデータバッファＤＢＲに格納する。リード
に使用した実効アドレス（ＥＡ２＝ＦＦＦＦ００）は、
Ｔ５のＣ１でテンポラリレジスタＴＲＡに格納する。ま
た、制御信号ＭＯＤＤ＝１とする。第１ワードの出力し
た制御信号ＭＯＤＳ＝１を継続する。

【０１２４】Ｔ５のＣ１で命令コード（ｂｌｄｍｏｖ−
０）が命令デコーダＤＥＣに入力されて、制御信号ＭＯ
ＤＳ、ＭＯＤＤとともに、命令の内容が解読される。解
読結果に従って、制御信号を出力して、各部の制御を行
う。制御信号ＭＯＤＳ、ＭＯＤＤが１にセットされてい
るので、リードデータバッファＤＢＲの指定されたビッ
トを、ビット０とし、上位を０としたデータを、テンポ
ラリレジスタＴＲＤに格納するように制御を行なう。前
記同様に、Ｔ５のＣ１のｃｏｎｔｒｏｌＡによる命令リ
ードとプログラムカウンタＰＣのインクリメントを行な
う。

【０１２５】Ｔ５のＣ２のｃｏｎｔｒｏｌＢで、算術論
理演算器ＡＬＵの入力データの指示（ｄｂｒ＿ｇｂ）を
行い、Ｔ５のＣ１のｃｏｎｔｒｏｌＣで、算術論理演算
器ＡＬＵに対する制御と、レジスタ格納の指示（ｗｂ＿
ｔｒｄ）を出力する。これに従って、リードデータバッ
ファＲＤＢの内容を内部バスＧＢに読み出して、算術論
理演算器ＡＬＵに入力する。算術論理演算器ＡＬＵはＢ
ＬＤＳ命令と同様の動作を実行するために次の動作（ｂ
ｌｄ）を行なう。算術論理演算器ＡＬＵのデコーダ１０
には、命令コードのビット６〜４（ＩＲ［６：４］＝
６）が与えられ、算術論理演算器ＡＬＵの入力セレクタ
１２はデコーダ出力（ｄｅｃｏｕｔ＝Ｈ’４０）と内部
バスＧＢとの論理積を、算術論理演算器ＡＬＵの入力セ
レクタ１３はデコーダ１０のデコード出力を出力して、
これらの、論理積演算を行なう。結果が、ゼロ検出回路
１５に得られる（ｚｏｕｔ＝ｇｂ［６］＝ｄｂｒ
［６］）。

【０１２６】算術論理演算器ＡＬＵの出力セレクタ１６
により、ゼロ検出回路１５の結果をビット０とし、上位
を０とした出力データ（ｄａｔａ０＝｛７’ｂ００００
０００，ｚｏｕｔ｝）が生成され、Ｔ６のＣ２で、内部
バスＷＢに出力される。内部バスＷＢの内容が、前記指
示（ｗｂ＿ｔｒｄ）に従って、テンポラリレジスタＴＲ
Ｄに格納される。

【０１２７】Ｔ５のＣ２で、命令コード（ｍｏｖ−ｓ
ｔ）を発生する制御信号を生成し、当該命令コードは、
Ｔ６のＣ１から命令デコーダＤＥＣに入力する。この命
令コード（ｍｏｖ−ｓｔ）は、テンポラリレジスタＴＲ
Ａをアドレスレジスタとし、テンポラリレジスタＴＲＤ
をデータレジスタとする転送命令同様の動作を行う。即
ち、Ｔ６のＣ２で、テンポラリレジスタＴＲＡに格納さ
れているデスティネーション実効アドレス（ＥＡ２）を
ＧＢに読み出し、アドレスバッファＭＡを経由してアド
レスバスＩＡＢに出力するとともに、バイトデータライ
トのバスコマンドを発行する。Ｔ７のＣ２で、テンポラ
リレジスタＴＲＤに格納されている演算結果（ｄａｔａ
ｏ）をデータバスＤＢに読み出し、ライトデータバッフ
ァＤＢＷを経由して、データバスＩＤＢに出力して、デ
スティネーションのメモリアドレスに演算結果を書込
む。Ｔ７のＣ２から命令フェッチを行なうとともに、プ
ログラムカウンタＰＣのインクリメントを行なう。これ
によって、命令コード第２ワード（ｂｓｔ−１）で、命
令フェッチとＰＣインクリメントを行なわなかった分を
回復する。

【０１２８】デスティネーション側メモリにライトする
場合、命令コード（ｍｏｖ−ｓｔ）をＣＰＵ１の内部で
発生することにより、命令コードを短縮し、処理時間を
短縮することができる。テンポラリレジスタＴＲＡの内
容を参照することによって、再度実効アドレスの計算を
行なう必要がなく、更に、処理時間を短縮することがで
きる。既存の転送命令（ＭＯＶ．Ｂ Ｒ０Ｌ，＠ＥＲ
０）に類似する動作を採ることにより、設計を容易にす
ることができる。なお、命令コードの第１ワード（ｂｌ
ｄ−１）でも、共通化のため、テンポラリレジスタＴＲ
Ａへの格納を行なっている。

【０１２９】前記同様に、第１ワードと第２ワード以降
が分割されないために、Ｔ２のＣ２からＴ６のＣ２ま
で、連続命令信号（ｉｎｔｍｓｋ）を出力する。本信号
によって、割込み要求などが発生していても、命令の実
行を継続することができる。

【０１３０】図９にはビット転送命令の第３の例（ＢＳ
ＴＳ＃５，＠ＦＦＦＦ１０）の実行タイミングを示す。
Ｔ２のＣ１で命令コードの第１ワード（ｂｓｔ−１）が
命令デコーダＤＥＣに入力されて、命令の内容が解読さ
れる。解読結果に従って、制御信号を出力して、各部の
制御を行う。これは、図８の命令コードの第２ワード
（ｂｓｔ−１）と同一である。

【０１３１】Ｔ４のＣ１で、命令コードの第２ワード
（ｂｓｔ−０）が命令デコーダＤＥＣに入力されて、制
御信号ＭＯＤＤとともに、命令の内容が解読される。解
読結果に従って、制御信号を出力して、各部の制御を行
う。制御信号ＭＯＤＤが１にセットされているので、リ
ードデータバッファＤＢＲの指定されたビットに、汎用
レジスタＲ０Ｌのビット０を格納し、その他のビットを
保持して、テンポラリレジスタＴＲＤに格納するように
制御を行なう。

【０１３２】前記同様に、Ｔ３のＣ１のｃｏｎｔｒｏｌ
Ａによる命令リードとＰＣのインクリメントを行なう。

【０１３３】Ｔ３のＣ２のｃｏｎｔｒｏｌＢで、算術論
理演算器ＡＬＵの入力データの指示（ｄｂｒ＿ｇｂ、ｒ
０ｌ＿ｄｂ）を行い、Ｔ４のＣ１のｃｏｎｔｒｏｌＣ
で、算術論理演算器ＡＬＵに対する制御と、レジスタ格
納の指示（ｗｂ＿ｔｒｄ）を出力する。これに従って、
リードデータバッファＤＢＲの内容を内部バスＧＢに読
み出して、算術論理演算器ＡＬＵに入力する。また、汎
用レジスタＲ０Ｌの内容を内部バスＤＢに読み出す。算
術論理演算器ＡＬＵはＢＳＴＳ命令を実行するために次
の動作（ｂｓｔ）を行なう。算術論理演算器ＡＬＵのデ
コーダ１０には、命令コードのビット６〜４（ＩＲ
［６：４］＝５）と、内部バスＤＢのビット０（ビット
アキュムレータである汎用レジスタＲ０Ｌのビット０）
が与えられ、算術論理演算器ＡＬＵの入力セレクタ１２
はデコーダ１０の出力（ｄｅｃｏｕｔ＝Ｈ’２０）の反
転と内部バスＧＢとの論理積を、算術論理演算器ＡＬＵ
の入力セレクタ１３はデコーダ１０の出力とビットアキ
ュムレータの論理積（Ｈ’２０＆８｛ＤＢ［０］｝）を
出力して、これらの、論理積演算を行なう。

【０１３４】算術論理演算器ＡＬＵの出力セレクタ１６
に結果（｛２’ｂ００，ＤＢ［０］，５’ｂ００００
０｝）が生成され、Ｔ６のＣ２で、内部バスＷＢに出力
される。内部バスＷＢの内容が、前記指示（ｗｂ＿ｔｒ
ｄ）に従って、テンポラリレジスタＴＲＤに格納され
る。Ｔ４のＣ２で、命令コード（ｍｏｖ−ｓｔ）を発生
する制御信号を生成し、当該命令コードは、Ｔ５のＣ１
からデコーダＤＥＣに入力する。これは、図８と同一で
ある。

【０１３５】図１０にはビット転送命令の第４の例（Ｂ
ＭＯＶ ＃６，＠ＦＦＦＦＦＣ，＃５，＠ＦＦＦＦ２
１）の実行タイミングを示す。命令コードの第３ワード
以外の動作は、図８と同一である。

【０１３６】Ｔ５のＣ１で命令コード（ｂｍｏｖ−０
ｂ）が命令デコーダＤＥＣに入力されて、制御信号ＭＯ
ＤＳ、ＭＯＤＤとともに、命令の内容が解読される。解
読結果に従って、制御信号を出力して、各部の制御を行
う。制御信号ＭＯＤＳ、ＭＯＤＤが１にセットされてい
るので、テンポラリレジスタＴＲＤの指定されたビット
（ビット６）を、リードデータバッファＤＢＲの指定さ
れたビット（ビット５）に代入し、その他のビットを保
持したデータを、テンポラリレジスタＴＲＤに格納する
ように制御を行なう。算術論理演算器ＡＬＵは、ＢＭＯ
Ｖ命令の第２モード（ｂｍｏｖ２）で動作する。

【０１３７】前記同様に、Ｔ５のＣ１のｃｏｎｔｒｏｌ
Ａによる命令リードとプログラムカウンタＰＣのインク
リメントを行なう。

【０１３８】Ｔ３のＣ２のｃｏｎｔｒｏｌＢで、算術論
理演算器ＡＬＵの入力データの指示（ｄｂｒ＿ｇｂ）を
行い、Ｔ４のＣ１のｃｏｎｔｒｏｌＣで、算術論理演算
器ＡＬＵに対する制御と、レジスタ格納の指示（ｗｂ＿
ｔｒｄ）を出力する。これに従って、リードデータバッ
ファＤＢＲの内容を内部バスＧＢに読み出して、算術論
理演算器ＡＬＵに入力する。

【０１３９】算術論理演算器ＡＬＵはＢＭＯＶ命令の第
２モードを実行するために次の動作を行なう。算術論理
演算器ＡＬＵのデコーダ１０には、命令コードのビット
６〜４（ＩＲ［６：４］＝５）が与えられ、入力セレク
タ１２はデコーダ１０の出力（ｄｅｃｏｕｔ＝Ｈ’２
０）の反転と内部バスＧＢとの論理積を、入力セレクタ
１３はデコーダ１０の出力とテンポラリレジスタＴＲＤ
の指定されたビット（ビット６）ｔｒｄｂｉｔの論理積
（Ｈ’２０＆８｛ｔｒｄｂｉｔ｝）を出力して、これら
の、論理積演算を行なう。

【０１４０】出力セレクタ１６に結果（ｄａｔａ０＝
｛ＤＢＲ［７：６］，ｔｒｄｂｉｔ，ＤＢＲ［４：
０］｝）が生成され、Ｔ６のＣ２で、内部バスＷＢに出
力される。内部バスＷＢの内容が、前記指示（ｗｂ＿ｔ
ｒｄ）に従って、テンポラリレジスタＴＲＤに格納され
る。Ｔ４のＣ２で、命令コード（ｍｏｖ−ｓｔ）を発生
する制御信号を生成し、当該命令コードは、Ｔ５のＣ１
からデコーダＤＥＣに入力する。これは、図８と同一で
ある。

【０１４１】図１１にはビット転送命令の第５の例（Ｂ
ＭＯＶ ＃４，＠ＦＦＦＦＦＢ，＃３，Ｒ２Ｌ）の実行
タイミングを示す。全体的な動作は、概略、図７と同じ
であり、命令コードの第１ワード（ｂｌｄ−１）の動作
は、図７と同一である。

【０１４２】命令コードの第２ワードの動作は、概略、
図１０と同じであるが、指定された汎用レジスタ（デス
ティネーション汎用レジスタＲｄ＝Ｒ２Ｌ）を内部バス
ＧＢに読み出し、結果（ｄａｔａ０＝｛Ｒ２Ｌ［７：
４］，ｔｒｄｂｉｔ，Ｒ２Ｌ［２：０］｝）は、指定さ
れた汎用レジスタ（Ｒ２Ｌ）に格納して、終了する。

【０１４３】図１２にはビット転送命令の第６の例（Ｂ
ＭＯＶ ＃２，Ｒ３Ｈ，＃１，＠ＦＦＦＦ３２）の実行
タイミングを示す。命令コードの第２ワード以外の動作
は、図９と同一である。

【０１４４】Ｔ４のＣ１で、命令コード（ｂｍｏｖ−０
ａ）が命令デコーダＤＥＣに入力されて、制御信号ＭＯ
ＤＤとともに、命令の内容が解読される。制御信号ＭＯ
ＤＤが１にセットされているので、指定された汎用レジ
スタ（Ｒ３Ｈ）の指定されたビット（ビット２）をテン
ポラリレジスタＴＲＤの指定されたビット（ビット１）
に転送する。算術論理演算器ＡＬＵは、ＢＭＯＶ命令の
第１モードで動作する。

【０１４５】前記同様に、Ｔ４のＣ１のｃｏｎｔｒｏｌ
Ａによる命令リードとプログラムカウンタＰＣのインク
リメントを行なう。

【０１４６】Ｔ３のＣ２のｃｏｎｔｒｏｌＢで、算術論
理演算器ＡＬＵの入力データの指示（ｒｓ＿ｇｂ：Ｒ３
Ｈを指定するためｒ３ｈ＿ｇｂ）を行い、Ｔ４のＣ１の
ｃｏｎｔｒｏｌＣで、算術論理演算器ＡＬＵに対する制
御と、ゼロ検出回路１５の出力のレジスタ格納の指示
（ｂｉｔｔｒｄ）を出力する。これに従って、汎用レジ
スタＲ３Ｈの内容を内部バスＧＢに読み出して、算術論
理演算器ＡＬＵに入力する。

【０１４７】算術論理演算器ＡＬＵはＢＭＯＶ命令の第
１モードを実行するために次の動作（ｂｍｏｖ１）を行
なう。算術論理演算器ＡＬＵのデコーダ１０には、命令
コードのビット６〜４（ＩＲ［６：４］＝２）が与えら
れ、入力セレクタ１２はデコーダ１０の出力（ｄｅｃｏ
ｕｔ＝Ｈ’０２）の反転と内部バスＧＢとの論理積を、
入力セレクタ１３はデコーダ１０の出力を出力して、こ
れらの、論理積演算を行なう。

【０１４８】ゼロ検出回路１５に結果（ｚｏｕｔ＝｜
（Ｒ３Ｈ［７：０］＆ Ｈ’０２）＝Ｒ３Ｈ［２］）が
生成され、Ｔ６のＣ２で、前記指示（ｂｉｔｔｒｄ）に
従って、テンポラリレジスタＴＲＤのビット１に格納さ
れる。そのほかのビットは保持され、結果（ｄａｔａ０
＝｛ＴＲＤ［７：２］，ｚｏｕｔ，ＴＲＤ［０］｝）が
得られる。

【０１４９】Ｔ４のＣ２で、命令コード（ｍｏｖ−ｓ
ｔ）を発生する制御信号を生成し、当該命令コードは、
Ｔ５のＣ１からデコーダＤＥＣに入力する。これは、図
８と同一である。

【０１５０】図１３にはビット転送命令の第７の例（Ｂ
ＭＯＶ ＃７，Ｒ４Ｈ，＃６，Ｒ５Ｌ）の実行タイミン
グを示す。命令コードの第１ワード（ｍｏｖ−１）は、
指定された汎用レジスタ（Ｒ４Ｈ）をテンポラリレジス
タＴＲＤに転送する。これは既存の命令（ＭＯＶ．Ｂ
Ｒ４Ｈ，Ｒ０Ｌ）に類似する動作を採ることにより、設
計を容易にすることができる。第２ワードの動作は、図
１１と同一である。

【０１５１】図１４には本発明に係るデータ処理装置の
一例として前記ＣＰＵを内蔵するマイクロコンピュータ
が示される。

【０１５２】マイクロコンピュータ３０は、前記ＣＰＵ
１、システムコントローラ（ＳＹＳＣ）３１、割込コン
トローラ（ＩＮＴ）３２、ＣＰＵ１の処理プログラムな
どを格納するメモリであるＲＯＭ３３、ＣＰＵ１の作業
領域並びにデータの一時記憶用のメモリであるＲＡＭ３
４、タイマ３５、シリアルコミュニケーションインタフ
ェース（ＳＣＩ）３６、Ａ／Ｄ変換器３７、第１乃至第
９入出力ポートＩＯＰ１〜ＩＯＰ９、クロック発振器
（ＣＰＧ）３８等の機能ブロック若しくは機能モジュー
ルから構成され、公知の半導体製造技術により１つの半
導体基板上に形成される。

【０１５３】前記マイクロコンピュータ３０は、電源端
子として、グランドレベル（Ｖｓｓ）、電源電圧レベル
（Ｖｃｃ）、アナロググランドレベル（ＡＶｓｓ）、ア
ナログ電源電圧レベル（ＡＶｃｃ）、アナログ基準電圧
（Ｖｒｅｆ）の入力端子を有すると共に、専用制御端子
として、リセット（ＲＥＳ）、スタンバイ（ＳＴＢ
Ｙ）、モード制御（ＭＤ０、ＭＤ１）、クロック入力
（ＥＸＴＡＬ、ＸＴＡＬ）の各端子を有する。ＣＰＧ３
８の端子ＥＸＴＡＬ、ＸＴＡＬに接続される水晶発振子
またはＥＸＴＡＬ端子に入力れる外部クロックに基づい
て生成される基準クロック（システムクロック）φに同
期して、マイクロコンピュータ３０は動作を行う。この
基準クロック信号φの１周期をステートと呼ぶ。

【０１５４】マイクロコンピュータ３０の機能ブロック
は、内部バス３９によって相互に接続される。内部バス
３９は、アドレスバス、データバスの他、バスコマンド
やリード信号・ライト信号・バスサイズ信号などが伝達
されるコントロールバスを含む。特に図示はしないが、
前記の通り、内部アドレスバスはその位相によって、Ｉ
ＡＢ、ＰＡＢの２種類があり、内部データバスもその位
相によって、ＩＤＢ、ＰＤＢが存在する。ＩＡＢとＰＡ
Ｂ、ＩＤＢとＰＤＢは相互にインタフェースされる。内
部バスのデータバス幅は１６ビットとする。ＣＰＵ１は
内蔵ＲＯＭ３３、ＲＡＭ３４を１ステートでリード／ラ
イト可能とする。かかる内部バス３９を介して、ＣＰＵ
１は、前記機能ブロックやモジュールをリード／ライト
する。

【０１５５】ＲＯＭ３３は、ＣＰＵ１の処理プログラム
を格納する。フラッシュメモリやマスクＲＯＭであっ
て、フラッシュメモリの場合は、所定ＰＲＯＭライタで
使用者が書込むことが可能である。マスクＲＯＭは、使
用者が提供する所定のオブジェクトファイルに基づい
て、製造工程での書込みが行われる。ＲＡＭ３４は、前
記パラメータなどを保持したりする。

【０１５６】システムコントローラ（ＳＹＳＣ）３１
は、マイクロコンピュータ３０の全体の状態を制御（動
作モードや低消費電力状態）するとともに、ＣＰＵ１の
制御を行なう制御レジスタＣＰＵＣＲを持ち、前記ビッ
トアキュムレータとしてＣＣＲ又は汎用レジスタの何れ
を用いるか等を指示する制御情報が設定される。

【０１５７】タイマ３５、ＳＣＩ３６、Ａ／Ｄ変換器３
７、入出力ポートＩＯＰ１〜ＩＯＰ９、ＳＹＳＣ３１、
ＩＮＴ３２、ＣＰＧ３８が有する制御レジスタを総称し
て、内部Ｉ／Ｏレジスタと呼ぶ。これらには、ビット単
位で意味を持つビットやフラグが含まれる。例えば、出
力ポートや、割込み要因フラグなどがある。これらは、
Ｃ言語プログラムでは、構造体としてビットフィールド
宣言して取り扱われる。

【０１５８】各入出力ポートＩＯＰ１〜ＩＯＰ９は、ア
ドレスバス、データバス、バス制御信号あるいはタイマ
３５、ＳＣＩ３６、Ａ／Ｄ変換器３７の入出力端子と兼
用されている。すなわち、タイマ３５、ＳＣＩ３６、Ａ
／Ｄ変換器３７は、それぞれ入出力信号を有し、入出力
ポートと兼用にされた端子介して、外部と入出力される
ものである。例えばＩＯＰ５、ＩＯＰ６、ＩＯＰ７はタ
イマ３５の入出力端子と兼用、ＩＯＰ８はＳＣＩ３６の
入出力端子と兼用にされている。アナログデータの入出
力端子は、入出力ポートＩＯＰ９と兼用にされている。

【０１５９】前記マイクロコンピュータ３０にリセット
信号ＲＥＳが与えられると、ＣＰＵ１を始めとし、マイ
クロコンピュータ３０はリセット状態になる。このリセ
ットが解除されると、ＣＰＵ１は所定のアドレスからス
タートアドレスをリードして、このスタートアドレスか
ら命令のリードを開始するリセット例外処理を行う。こ
の後、ＣＰＵ１は逐次、ＲＯＭ３３などから命令をリー
ドし、解読して、その解読内容に基づいてデータの処理
或はＲＡＭ３４、タイマ３５、ＳＣＩ３６等とのデータ
転送を行う。即ち、ＣＰＵ１は、入出力ポートＩＯＰ１
〜ＩＯＰ９、Ａ／Ｄ変換器３７などか入力されるデー
タ、或はＳＣＩ３６などから入力される指示を参照しつ
つ、ＲＯＭ３３などに記憶されている命令に基づいて処
理を行い、その結果に基づいて、入出力ポートＩＯＰ１
〜ＩＯＰ９、タイマ３５などを使用しつて、外部に信号
を出力し、各種機器の制御を行うものである。

【０１６０】タイマ３５、ＳＣＩ３６、外部信号などの
状態を割込み信号として、ＣＰＵ１に伝達することがで
きる。割込信号は、Ａ／Ｄ変換器３７、タイマ３５、Ｓ
ＣＩ３６、入出力ポートＩＯＰ１〜ＩＯＰ９が出力し、
割込コントローラ（ＩＮＴ）３２はこれを入力して、所
定のレジスタなどの指定に基づて、ＣＰＵ１に割込要求
信号を与える。割込要因が発生すると、ＣＰＵ１に割込
要求信号が発生され、ＣＰＵ１は命令の切れ目で、実行
中の処理を中断し、例外処理状態を実行し、所定の処理
ルーチンに分岐し、所望の処理を行い、割込要因をクリ
アしたりする。所定の処理ルーチンの最後には、通常復
帰命令がおかれ、この命令を実行することによって前記
中断した処理を再開する。

【０１６１】図１５には前記ＣＰＵ１の開発環境の概略
が示される。使用者は、各種エディタなどを用いて、Ｃ
言語乃至アセンブリ言語でプログラムを作成する。これ
は通常、複数のモジュールに分割して作成される。

【０１６２】Ｃコンパイラ４０は、使用者の作成したそ
れぞれのＣ言語ソースプログラムを入力し、アセンブリ
言語ソースプログラム若しくはオブジェクトモジュール
を出力する。アセンブラ４１は、アセンブリ言語ソース
プログラムを入力し、オブジェクトモジュールを出力す
る。リンケージエディタ４２は、上記Ｃコンパイラ４０
やアセンブラ４１の生成した、複数のオブジェクトモジ
ュールを入力して、各モジュールの外部参照や相対アド
レスなどの解決を行い、１つのプログラムに結合して、
ロードモジュールを出力する。ロードモジュールは、シ
ミュレータ／デバッガ４３に入力して、パーソナルコン
ピュータなどのシステム開発装置上で、ＣＰＵ１の動作
をシミュレーションし、実行結果を表示し、プログラム
の解析や評価を行なうことができる。また、エミュレー
タ４４に入力して、実際の応用システム上などで動作す
る、いわゆるインサーキットエミュレーションを行な
い、マイクロコンピュータ全体としての、実動作の解析
や評価を行なうことができる。さらに、ロードモジュー
ルをＰＲＯＭライタ４５に入力して、マイクロコンピュ
ータ３０の内蔵ＲＯＭ３３がフラッシュメモリなどの場
合や、外部のフラッシュメモリなどに、作成したプログ
ラムをロードすることができる。必要に応じて、オブジ
ェクトコンバータなどによって、所望のフォーマットに
変換する。このほかに、ライブラリアンとして、汎用的
なサブルーチンなどを提供することもできる。

【０１６３】図１６には前記ＣＰＵ１のシステム開発装
置におけるビットアキュムレータの指定方法を例示す
る。ここでは、ＣＰＵ１の命令を選択する場合を示す。

【０１６４】（ａ）に例示されるように、パーソナルコ
ンピュータなどのシステム開発装置上のディスプレイで
プロンプトが表示された状態で、例えば、“ＳＥＴ Ｃ
ＰＵ＝ ＢＩＴＡＣＣ−Ｒ０Ｌ”と入力すればよいよう
にする。

【０１６５】或いは、（ｂ）に例示されるように、プロ
ンプトが表示された状態で、“ＳＥＴ ＣＰＵ”とコマ
ンドを入力し、これに対して、ＣＰＵの種類及び動作モ
ードのメニューを、例えば、“ＢＩＴＡＣＣ （１．Ｂ
ＩＴＡＣＣ−Ｒ０Ｌ、２．ＢＩＴＡＣＣ−Ｃ）”と表示
するとともに、メニュー番号の入力を要求し、使用者が
メニューの番号１〜２のいずれかを入力すればよいよう
にする。そのほかのオプションがある場合には、引き続
き入力可能にすればよい。

【０１６６】このほか、ウィンドウのドロップダウンメ
ニューで選択可能にしてもよいし、ワークステーション
などであれば、Ｃシェルコマンドとして入力することも
できる。かかる情報は、ＣＰＵ情報ファイル（ＣＰＵ定
義情報）などとして保存され、図１５の通りコンパイル
時などに参照される。更に、アセンブラやＣコンパイラ
などの、ソースプログラムの制御命令として、ビットア
キュムレータの選択などを入力することができる。

【０１６７】また、（ｃ）に例示されるようにＣコンパ
イラを実行する場合のオプションとして、設定してもよ
い。例えば、“ｃｃｏｍｐ−ｂｉｔａｃｃ＝ｒ０ｌ ｓ
ｏｕｒｃｅ．ｃ”と入力する。オプション「−ｂｉｔａ
ｃｃ＝ｒ０ｌ」でビットアキュムレータをＲ０Ｌとし、
「ｓｏｕｒｃｅ．ｃ」をコンパイルする。

【０１６８】Ｃコンパイラは、例えば、“ｆｌａｇ＝ｉ
ｏｐ１７；”に対し、キャリフラグ（Ｃ）をビットアキ
ュムレータとする場合には、 ＭＯＶ．Ｂ ＃００，Ｒ０Ｌ ＢＬＤ ＃７，＠ｉｏｐ１ ＢＳＴ ＃０，Ｒ０Ｌ ＭＯＶ．Ｂ Ｒ０Ｌ，＠ｆｌａｇ などのプログラムを生成し、ビットアキュムレータをＲ
０Ｌとする場合には、 ＢＬＤ ＃７，＠ｉｏｐ１ ＭＯＶ．Ｂ Ｒ０Ｌ，＠ｆｌａｇ などのプログラムを生成するようにされる。

【０１６９】これらは、Ｃソースプログラムの字句や意
味の解析を行い、最適化を行なう段階は共通にでき、そ
の後、ＣＰＵに応じたプログラムを生成する段階でのみ
相違される。

【０１７０】Ｃコンパイラは、選択された命令の種類及
び動作モードに従って、使用可能な、オペレーション、
データサイズ、アドレッシングモードの組合せで示され
る命令などを判別して、Ｃ言語によるプログラムを、Ｃ
ＰＵ１の命令に変換し、アセンブリ言語プログラムやオ
ブジェクトモジュールとして出力する。

【０１７１】Ｃコンパイラ自体には、Ｃ言語によるプロ
グラムを、ＣＰＵ１の命令に変換する機能の他、Ｃ＋＋
言語によるプログラムのコンパイルや、モジュール間最
適化などといった、ＣＰＵ１の命令セットとは直接関係
のない機能の向上が図られているが、ＣＰＵ毎の個別の
コンパイラでは、これらの機能向上を全ての個別のコン
パイラに適用しなければならない。本発明のように、共
通のＣコンパイラとしておけば、前記、ＣＰＵ１の命令
セットとは直接関係のない機能向上を図ることが容易に
なり、また、開発効率などを向上することができる。

【０１７２】前記レジスタＣＰＵＣＲの設定は上記ビッ
トアキュムレータの選択と同一であるようにする。これ
はアセンブリ言語で記述する場合には、レジスタＣＰＵ
ＣＲに設定すべき値をｘｙとして、 ＭＯＶ．Ｂ ＃ｘｙ，Ｒ０Ｌ ＭＯＶ．Ｂ Ｒ０Ｌ，＠ＣＰＵＣＲ とすればよい。Ｃ言語ソースプログラムに埋め込むこと
も可能である。Ｃ言語で、 ＣＰＵＣＲ＝ｘｙ； などとしてもよい。

【０１７３】以上説明したＣＰＵなどによれば、以下の
作用効果を得るものである。

【０１７４】〔１〕メモリ上のデータの任意のビット
を、所定の汎用レジスタ乃至メモリ上のデータの、所定
のビット（例えば、ビット０）に格納し、そのほかのビ
ットを固定的な値（０乃至符号拡張）などとする命令を
持つことにより、例えば、Ｃ言語で記述される、構造体
上のビットフィールド宣言された値の、キャラクタ型の
パラメータへの代入などを、容易に実行可能にし、命令
の実行時間を短縮したり、命令コード長を短縮したりす
ることができる。例えば、ＢＬＤＳ命令とＭＯＶ命令を
組合せることにより、従来技術における命令コード６ワ
ード、実行ステート数８ステートを、３ワード、５ステ
ートに短縮できる。機器制御用のマイクロコンピュータ
においてはかかる動作が頻出するから、効果は更に大き
くなる。ひいては、マイクロコンピュータの処理性能を
向上して、機器制御の高速化や高機能化などに寄与でき
る。Ｃ言語に即した命令を持つことによって、コンパイ
ルや最適化などの開発装置の開発効率の向上を図ること
ができる。

【０１７５】〔２〕ビットアキュムレータを、キャリフ
ラグ（Ｃ）ではなく、汎用レジスタとすることにより、
操作すべきビットを、ビットアキュムレータに保持した
まま、アドレス計算などのほかの演算の実行を可能にし
て、プログラミングを容易にすることができる。また、
ＢＳＴＳ命令や、そのほかのビット論理演算命令も、同
一のビットアキュムレータを使用して、ビット単位の論
理演算を容易に行なうことができる。

【０１７６】〔３〕ビットアキュムレータを、キャリフ
ラグ（Ｃ）とするか、汎用レジスタとするかを指定可能
にすることにより、多様な使用方法に対応できる。キャ
リフラグ（Ｃ）をビットアキュムレータとする既存のＣ
ＰＵが存在する場合には、このソフトウェア資産を有効
に利用することができる。キャリフラグ（Ｃ）をビット
アキュムレータとする場合には、汎用レジスタの本数が
十分に多くはない場合などであっても、限られた資源を
有効に利用することができる。

【０１７７】開発装置は、上記ビットアキュムレータを
選択する手段を持つことによって、Ｃコンパイラなどを
共通にし、開発効率を向上することができる。共通化に
よって、移植やメンテナンスの工数なども低減できる。
使用者も、ビットアキュムレータの使用方法に拘らず、
共通に利用可能であって、便利である。ビットアキュム
レータの使用方法を変更したり、両方のプログラムで比
較を行なったりすることが直ちに行なえるので、開発期
間の短縮に寄与したり、不所望の費用を抑止できる。

【０１７８】〔４〕ビットアキュムレータとして使用す
る汎用レジスタを選択可能にすることによって、複数の
ビットを操作するような場合に、プログラミングの柔軟
性を向上できる。例えば、 ｆｌａｇ１＝ｉｏｐ１７； ｆｌａｇ２＝ｉｏｐ２７； という場合において、ｆｌａｇ１とｆｌａｇ２を連続す
るアドレスに配置していれば、 ＢＬＤ ＃７，＠ｉｏｐ１，Ｒ０Ｌ ＢＬＤ ＃７，＠ｉｏｐ２，Ｒ０Ｈ ＭＯＶ．Ｗ Ｒ０，＠ｆｌａｇ などとして、メモリに対するライトを共通化して、高速
化を図ったりすることができる。

【０１７９】〔５〕任意のビットから別の任意のビット
への転送を可能にして、プログラミングを容易にし、実
行時間を短縮できる。内蔵ＲＡＭ上に、構造体のビット
フィールドなどを宣言して、複数のビットを保持して、
内蔵ＲＡＭの利用効率を向上することができる。ソース
及びデスティネーションを、汎用レジスタ／メモリか
ら、それぞれ独立に選択可能にして、プログラミングを
更に容易にできる。

【０１８０】〔６〕既存の、ビット転送命令の命令コー
ドと、その機械語や制御を共通化し、命令デコーダの、
従来の設計資産を有効に利用することができ、論理的な
規模の追加と変更を最小限にし、論理的・物理的規模の
増大を最小限にできる。また、開発に必要な期間を短縮
し、資源を節約することができる。

【０１８１】命令コードを複数のワードからなるように
し、メモリからの転送を行なう命令実行機能、ビット操
作自体を行なう命令実行機能、メモリへの転送命令機能
を別々の命令コードのワードで制御するようにし、それ
ぞれを既存の類似の命令と同様の動作を行なうように
し、開発期間を短縮することができる。前記メモリから
の転送を行なう命令実行機能やメモリへの転送命令機能
は、ビット転送命令の種類に共通に利用できるから、ま
た、ビット操作自体を行なう命令実行機能は、汎用レジ
スタに対するものと共通に利用できるから、論理規模の
増加を抑止できる。前記メモリからの転送を行なう命令
実行機能を共通にしておくことによって、アドレッシン
グモードの種類を増やすことも容易にできる。

【０１８２】〔７〕テンポラリレジスタＴＲＤの様なラ
ッチ手段には、指定されたビットの状態を判定する手段
を設け、算術論理演算器ＡＬＵなどに読み出したりする
ことなく、所定のビットの状態を判定できるようにする
ことにより、ビット転送命令の全体的な動作を変更する
ことなく、実現できるから、変更する部分を小さくし、
また論理的規模の増加を最小限にすることができる。同
様に、所定のビットのみの入力を行なう手段を設けるこ
とによって、変更する部分を小さくし、また論理的規模
の増加を最小限にすることができる。

【０１８３】任意ビット間のビット転送命令（ＢＭＯ
Ｖ）の第１モード、第２モードは、それぞれＢＬＤＳ命
令、ＢＳＴＳ命令とＡＬＵの動作を共通にでき、論理規
模の増加を抑止し、開発期間の短縮を図ることができ
る。

【０１８４】任意ビット間のビット転送命令（ＢＭＯ
Ｖ）の第１モード、第２モードとでは、命令コード中
の、ソース側／デスティネーション側のビット番号フィ
ールドを入れ替えて、デコーダに入力する命令コードの
ビット位置は共通にし、論理の簡略化を図ることができ
る。

【０１８５】以上本発明者等によってなされた発明を実
施例に限定されるものではなく、その要旨を逸しない範
囲において種々変更可能である。例えば、ビット０固定
転送と任意ビット間転送の両方を持つ必要はなく、一方
のみ、乃至それらの内の一部の命令やアドレッシングモ
ードのみであってもよい。

【０１８６】ビットアキュムレータは、汎用レジスタＲ
０Ｌのビット０とするか、キャリ（Ｃ）フラグとするか
の選択に限定されない。両方を使用可能にし、命令の種
類を別にしたり、アドレッシングモードなどで指定可能
にしてもよい。汎用レジスタＲ０Ｌのほか、任意の汎用
レジスタを指定可能にできることは前記の通りである。
ビット０を使用するほか、ビット７など、最上位ビット
としてもよい。上位のビットは、０とするほか、ビット
０と同じ内容（例えば、Ｈ’００、ＦＦを格納）にでき
ることは前記の通りである。これらを選択可能にした
り、命令やアドレッシングモードの種類などで指定可能
にしてもよい。

【０１８７】ビットを転送するソースまたはデスティネ
ーションのデータのサイズは、バイトに限定されず、ワ
ードなどであってもよく、当該ＣＰＵの持つデータサイ
ズに応じて適宜選択可能である。複数のサイズを使用可
能にしてもよい。

【０１８８】ビットを転送するソースまたはデスティネ
ーションのアドレッシングモードも、レジスタ直接や８
ビット絶対アドレスに限定されず、１６ビット乃至３２
ビット絶対アドレスやレジスタ間接など、当該ＣＰＵの
持つアドレッシングモードに応じて適宜使用可能であ
る。ソースとデスティネーションのアドレッシングモー
ドは相互に一致している必要はない。

【０１８９】上述の例では、ソースまたはデスティネー
ションのデータをリードする命令コードと、ビット転送
の演算動作を実行する命令コードと、実行結果をライト
する命令コードとに分けて実行するものとしたが、命令
コードの構成や、命令コードの解読方法や、命令の実行
方法については種々の方法を採ることができる。例え
ば、ＢＬＤＭＯＶ命令は、メモリ−メモリのＢＭＯＶ命
令と共通にシーケンスになるようにしてあるが、第２ワ
ードと第３ワードの順序を入れ替えて、デスティネーシ
ョンのメモリはリードを行なわず、演算結果（ＴＲＤ）
のライトのみを行なうようにしてもよい。この方が１ス
テートの短縮が可能である。この場合、ライト型転送命
令と同等の動作を行なう命令コード（ｍｏｖ−ｓｔ）の
生成は行なわないようにする。

【０１９０】制御信号は、ＭＯＤＳ、ＭＯＤＤを用いる
ものとしたが、そのほかの制御信号に分割することもで
きる。また、命令コードの基本単位１６ビットに限定す
る必要はなく、８ビット或いは３２ビットなど任意のビ
ット幅とできる。

【０１９１】ＣＰＵの内部構成、例えば、内部バスやＡ
ＬＵの構成や、動作タイミングなどは随時変更可能であ
ることは言うまでもない。マイクロコンピュータのその
他の機能ブロックについても何等制約されない。

【０１９２】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるマイク
ロコンピュータに適用した場合について説明したが、そ
れに限定されるものではなく、その他のマイクロコンピ
ュータまたはデータ処理装置も適用可能であり、本発明
は少なくとも、命令を解読して処理し、演算処理を行な
うデータ処理装置に適用することができる。

【０１９３】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【０１９４】すなわち、アドレス空間上のデータを読み
込んで、この所望のビットの状態を検出し、汎用レジス
タの所定のビット（例えば、ビット０）に格納するとと
もに、この汎用レジスタのその他のビットを所定の状態
（例えば０）とする命令（ＢＬＤＳ命令）を有すること
により、機器制御用マイクロコンピュータにおいて、Ｃ
言語などの高級言語でプログラムを作成した場合など
で、ビット操作（特にビットの状態をパラメータなどと
して保存する場合）の命令コード長を短縮し、実行時間
の短縮を実現することができる。上記において、汎用レ
ジスタではなく、所望のアドレス空間上に格納する命令
（ＢＬＤＭＯＶ命令）を持つことにより、更に、命令コ
ード長、実行時間の短縮を図ることができる。任意ビッ
ト間のビット転送命令（ＢＭＯＶ命令）を持つことによ
り、命令コード長、実行時間の短縮と、ＲＡＭなどのメ
モリの使用効率を向上することができる。

【図面の簡単な説明】

【図１】本発明に係るデータ処理装置の一例であるＣＰ
Ｕの命令セットに含まれるビット転送命令（ＢＬＤＳ、
ＢＳＴＳ、ＢＬＤＭＯＶ、ＢＭＯＶ）の全体的な説明図
である。

【図２】本発明に係るデータ処理装置の一例であるＣＰ
Ｕに内蔵されている汎用レジスタ及び制御レジスタの構
成例を示す説明図である。

【図３】ビット０固定転送命令であるビット転送命令
（ＢＬＤＳ、ＢＳＴＳ、ＢＬＤＭＯＶ）及び任意ビット
間のビット転送命令（ＢＭＯＶ）の命令フォーマット図
である。

【図４】本発明に係るデータ処理装置の一例であるＣＰ
Ｕの一例を示すブロック図である。

【図５】算術論理演算器のビット転送命令に関係する部
分を例示するブロック図である。

【図６】テンポラリデータレジスタの一例を示すブロッ
ク図である。

【図７】ビット転送命令の第１の例（ＢＬＤ ＃７，＠
ＦＦＦＦＦＥ）の実行タイミングを例示するタイミング
チャートである。

【図８】ビット転送命令の第２の例（ＢＬＤＭＯＶ ＃
６，＠ＦＦＦＦＦＤ，＠ＦＦＦＦ００）の実行タイミン
グを例示するタイミングチャートである。

【図９】ビット転送命令の第３の例（ＢＳＴ ＃５，＠
ＦＦＦＦ１０）の実行タイミングを例示するタイミング
チャートである。

【図１０】ビット転送命令の第４の例（ＢＭＯＶ ＃
６，＠ＦＦＦＦＦＣ，＃５，＠ＦＦＦＦ２１）の実行タ
イミングを例示するタイミングチャートである。

【図１１】ビット転送命令の第５の例（ＢＭＯＶ ＃
４，＠ＦＦＦＦＦＢ，＃３，Ｒ２Ｌ）の実行タイミング
を例示するタイミングチャートである。

【図１２】ビット転送命令の第６の例（ＢＭＯＶ ＃
２，Ｒ３Ｈ，＃１，＠ＦＦＦＦ３２）の実行タイミング
を例示するタイミングチャートである。

【図１３】ビット転送命令の第７の例（ＢＭＯＶ ＃
７，Ｒ４Ｈ，＃６，Ｒ５Ｌ）の実行タイミングを例示す
るタイミングチャートである。

【図１４】本発明に係るデータ処理装置の一例であるマ
イクロコンピュータを示すブロック図である。

【図１５】本発明に係るデータ処理装置の一例であるＣ
ＰＵの開発環境の概略を示す説明図である。

【図１６】本発明に係るデータ処理装置の一例であるＣ
ＰＵのシステム開発装置におけるビットアキュムレータ
の指定方法を例示する説明図である。

【符号の説明】

１ ＣＰＵ ２ 命令制御部 ３ 実行部 ＤＥＣ 命令デコーダ ＥＲ０〜ＥＲ７ 汎用レジスタ ＭＡ アドレスバッファ ＡＬＵ 算術論理演算器 １０ デコーダ １１ セレクタ １２ 入力セレクタ １３ 入力セレクタ １４ 論理演算回路 １５ ゼロ検出回路 １６ 出力セレクタ ＴＲＤ テンポラリデータレジスタ ２０ デコーダ ２１ 入力セレクタ ２２ レジスタ部 ２３ 出力セレクタ ＣＣＲ コンディションコードレジスタ ＰＣ プログラムカウンタ ３０ マイクロコンピュータ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 読み込んだ命令コードを命令制御手段で
   解読し、その命令を命令実行手段で実行するデータ処理
   装置であって、 前記命令実行手段は、命令実行に利用されるレジスタ手
   段及び演算手段を有し、 前記命令制御手段は第１の所定の命令を解読すると、命
   令実行手段に、アドレス空間上のデータを読み込ませ、
   前記データの所望のビットの状態を検出させ、前記レジ
   スタ手段を所定の状態に制御するものであり、 前記レジスタ手段の所定の状態は、前記レジスタ手段の
   所定のビットに前記データの所望のビットの状態が反映
   されるともに、前記レジスタ手段のその他のビットが一
   定の値にされる状態であることを特徴とするデータ処理
   装置。
2. 【請求項２】 前記命令制御手段は第２の所定の命令を
   解読すると、命令実行手段に、アドレス空間上のデータ
   を読み込ませ、前記データの所望のビットの状態を検出
   させ、アドレス空間上の別のデータを所定の状態に制御
   するものであり、 前記アドレス空間上の別のデータの所定の状態は、当該
   別のデータの所定のビットに前記データの所望のビット
   の状態が反映されるともに、当該別のデータのその他の
   ビットが一定の値にされる状態であることを特徴とする
   請求項１記載のデータ処理装置。
3. 【請求項３】 前記レジスタ手段として、フラグを格納
   する状態レジスタ手段と汎用レジスタ手段とを含み、 前記データの所望のビットの状態を反映させる前記レジ
   スタ手段として前記状態レジスタ手段又は汎用レジスタ
   手段との何れを対象とするかを指示する手段を有して成
   るものであることを特徴とする請求項１又は２記載のデ
   ータ処理装置。
4. 【請求項４】 前記命令制御手段は第３の所定の命令を
   解読すると、命令実行手段に、レジスタ手段又はアドレ
   ス空間上のデータを読み込ませ、前記データの所望のビ
   ットの状態を検出させ、検出した状態を、別のレジスタ
   手段又はアドレス空間上の別のデータの所望のビットの
   状態に反映させる制御を行なうものであることを特徴と
   する請求項１乃至３の何れか１項記載のデータ処理装
   置。
5. 【請求項５】 前記命令実行部はテンポラリデータラッ
   チ手段を有し、このテンポラリデータラッチ手段は、所
   望のビットの状態を出力する機能、所望のビットのみの
   入力を行なう機能の少なくとも一方を有し、前記テンポ
   ラリデータラッチ手段の出力が前記演算手段の入力に接
   続可能にされて成るものであることを特徴とする請求項
   ４記載のデータ処理装置。