KR950004453B1 - 한 레지스터의 내용을 다른 레지스터에 카피하는 레지스터 회로 - Google Patents

한 레지스터의 내용을 다른 레지스터에 카피하는 레지스터 회로 Download PDF

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Abstract

내용 없음.

Description

한 레지스터의 내용을 다른 레지스터에 카피하는 레지스터 회로
제1도는 본 발명의 실시예를 나타내는 회로 다이어그램.
제2도는 본 발명의 다른 실시예를 나타내는 회로 다이어그램.
제3도는 레지스터 회로가 적용되는 마이크로 컴퓨터 시스템을 나타내는 블럭 다이어그램.
제4도는 제3도에 도시된 DMA제어기의 동작을 나타내는 플로우챠트.
제5도는 제3도에 도시된 CPU의 인티럽션 처리 동작을 나타내는 플로우챠트.
* 도면의 주요부분에 대한 부호의 설명
20 : DMA제어기 30 : 인터럽션 제어기
40 : 직렬 데이타 수신 장치 110 : 프로그램 메모리
120 : 데이타 메모리
본 발명은 데이타를 일시적으로 기억하는 레지스터 회로에 관한 것으로, 특히, 마이크로 컴퓨터 및 DMA(직접 메모리 억세스)제어기 같은 마이크로제어기에 제공된 레지스터 회로에 관한 것이다.
레지스터 회로는 오퍼랜드 데이타, 상태 정보, 또는 제어 정보를 기억하는 기억 회로로써 마이크로제어기에서 폭 넓게 사용된다. 상기 레지스터 회로의 각 비트는 SRAM의 메모리 셀과 동일한 구성을 가지며, 정보를 보유하는 플립-플롭과, 상기 플립-플롭의 입/출력 단자와 데이타 입/출력 라인 사이에 접속되며 선택 신호에 의해 도통되는 전달 게이트를 구비한다. 선택 신호가 활성 레벨일 때, 상기 전달 게이트는 플립-플롭의 입/출력 단자를 데이타 입/출력 라인에 접속시킨다. 데이타 기록 동작시, 데이타 입/출력 라인은 기록될 데이타에 응답하여 구동된다. 그러므로 상기 플립-플롭은 상기 데이타를 기억한다. 다른한편 데이타 판독 동작시, 상기 플립-플롭에 기억된 데이타에 응답하여 입/출력 라인에 나타는 전입 레벨이 검출되여 상기 데이타를 얻는다.
마이크로제어기에 사용되는 레지스터 회로는 일반적으로 비교적 작은 기억 용량을 가지며, 그러므로 제한된 레지스터 수로 구성된다. 이러한 이유 때문에, 임의의 레지스터 또는 레지스터들이 여러 종류의 태스크처리 동작(task processing operation)을 위해 공통으로 사용된다. 이러한 레지스터에 기억된 오래된 데이타(old data)는 처리될 태스크 동작의 변환에 따라 파괴되는 것이 허용된다. 그러나, 이러한 오래된 데이타는 이전의 태스크 동작을 다시 시작하도록 남아있을 필요가 종종 있다. 이러한 경우, 태스크 동작의 변환에 응답하여, 이전 처리에 사용된 데이타는 다른 레지스터에서 세이브(save)되어야만 한다.
제어 레지스터를 살펴보면, 동작 모드 또는 상태를 변환시키기 위해 새로운 동작 모드의 새로운 정보로써 임의의 레지스터 내용을 제어 레지스터에 기억하는 것이 요구된다.
상기 목적을 위해, 당해 데이타는 대응 레지스터에서 맨처음 판독되고 그다음 목표(target) 레지스터에 기록된다. 다시말하면 데이타 판독 싸이클 및 데이타 기록 싸이클이 시작되어야만 된다. 마이크로제어기에서 버스 싸이클로 불리우는 이러한 싸이클을 수행하기 위하여, 여러 클럭 주기가 요구된다. 즉, 마이크로제어기의 동작에서 클럭 시간의 감소 요구에 대비하여 데이타의 단순 기억 또는 전달동안 다수의 클럭 주기가 요구된다.
그러므로, 본 발명의 목적은 짧은 시간내에 데이타 전달이 한 레지스터로부터 다른 레지스터로 수행되는 레지스터 회로를 제공하는 것이다.
본 발명의 다른 목적은 한 클럭 주기내에서 레지스터의 내용이 다른 레지스터에 카피되는 레지스터 회로를 제공하는 것이다.
본 발명의 또다른 목적은 레지스터들 사이에서의 데이타 전달이 임의의 버스 싸이클을 초기화하는 것없이도 수행되는 레지스터 회로를 제공하는 것이다.
본 발명에 따른 레지스터 회로는, 입/출력 데이타 라인과, 제1선택 신호에 응답하며, 제1플립-플롭의 입/출력 단자와 입/출력 데이타 라인사이에서 전기 통로를 형성하며 상기 입/출력 데이타 라인과 상기 제1플롭-플롭의 입/출력 단자사이에 제공된 제1전달 게이트와 제1플롭-플롭을 포함하는 제1레지스터와; 제2선택 신호에 응답하며 제2플립-플롭의 입/출력 단자와 입/출력 데이타 라인사이에서 전기 통로를 형성하며 상기 제2플립-플롭의 입/출력 단자와 상기 입/출력 데이타 라인 사이에 제공된 제2전달 게이트와 제2 플립-플롭을 포함하는 제2레지스터와 ; 제2플립-플롭의 입/출력 단자와 전원 단자 사이에서 직렬결합하며, 상기 제1플립-플롭에 기억된 데이타 및, 제1플립-플롭의 데이타를 카피 신호의 활성 레벨에 응답하여 제2플립-플롭에 카피시키는 제어 신호로 제공되는 제1 및 제트랜지스터를 포함하는 카피 제어회로를 구비한다.
그러므로, 제1레지스터에 기억된 데이타는 카피 신호의 활성에 의해서만 카피되어 제2레지스터에 세이브 또는 전달된다. 즉, 제1레지스터의 대용은 임의의 버스 싸이클을 초기화하는 것없이도 한 클럭 주기 내에서 제2레지스터에 전달된다.
본 발명의 다른 특징 및 목적은 첨부된 도면을 참조하여 상세히 기술하기로 한다.
제1도에 있어서, 본 발명의 한 실시예에 따른 레지스터회로(1000)는 제1레지스터(1001) 및 제2레지스터(1005)를 포함하며, 게다가, 본 발명에 따른 카피 제어 회로(1010)를 더 포함한다. 레지스터(1001) 및(1005)의 각각은 8-비트 구성이지만, 도면에서는 최하위 비트(LSB)와 최상위 비트(MSB)만 도시된다. 상기 비트는 동일한 구성을 가짐으로, 단지 LSB만 상세히 기술하기로 한다.
레지스터(1001)의 LSB는 두개의 인버터(1002,1003)로 구성되는 플립-플롭(1004)과, 상기 플립-플롭(1004)의 입/출력 단자중 하나인 N1과 LSB에 대한 데이타 입/출력 라인(1031)중 하나 사이에 접속된 N-채널 MOS트랜지스터 Q1과, 다른 입/출력 단자 N2와 다른 데이타 입/출력 라인(1032)사이에 접속된 N-채널 MOS 트랜지스터 Q2를 구비한다. 상기 트랜지스터 Q1 및 Q2는 전달 게이트로서 동작하며, 제2레지스터(1001)용 선택 신호 RSE1는 상기 트랜지스터(Q1, Q2)의 전달 게이트에 제공된다. 제2레지스터(1005)의 LSB는 제1레지스터의 것과 동일한 구성을 가진다. 즉, 제2레지스터(1005)의 LSB는 두개의 인버터(1006,1007)로 구성된 플립-플롭(1008)과, 상기 플립-플롭(1008)의 한 입/출력 단자 N5와 데이타 입/출력라인(1031)사이에 접속된 N-채널 MOS트랜지스터 Q3와, 다른 입/출력 단자 N6와 데이타 입/출력라인(1032)에 접속된 N-채널 MOS트랜지스터 Q4를 구비한다. 제2레지스터(1005)용 선택 신호 RSE2는 트랜지스터(Q3 및 Q4)의 게이트에 제공된다. 각각의 인버터(1002,1003,1006,1007)는 CMOS인버터이다.
카피 제어 회로(1010)에서 LSB용 회로는 4개의 N-채널 MOS 트랜지스터(Q5 내지 Q8)로 구성된다. 상기 트랜지스터(Q5, Q6)는 제2레지스터(1005)의 플립-플롭(1008)의 입/출력 단지 N5와 접지 단자사이에서 직렬로 접속되며, 반면에 상기 트랜지스터(Q7, Q8)는 플립-플릅(1008)의 다른 입/출력 단자 N6과 접지 단자 사이에서 직렬로 접속된다. 상기 트랜지스터(Q5, Q7)의 게이트는 플립-플롭(1004)의 입/출력 단자 N2, N1 각각에 접속된다. 카피-인에이브(copy-enable) 신호는 트랜지스터(Q6, Q8)의 게이트에 제공된다. 상기 트랜지스터(Q5, Q6)는 인버터(1007)의 구동 능력보다 더 높은 구동 능력을 가지며, 상기 트랜지스터(Q7, Q8)는 인버터(1006)의 구동 능력보다 더 높은 구동 능력을 가진다.
데이타 입/출력 라인(1031,1032)은 다른 입/출력 라인과 함께 데이타 판독/기록 회로(1015)에 접속되며, 상기 데이타 판독/기록 회로(1015)는 8-비트 데이타 버스(1020)에 차례로 접속된다. 상기 데이타 판독/기록 회로(1015)의 동작은 판독-인에이블 신호 RE와 기록-인에이블 신호 WE에 의해 제어된다.
상기 신호 RSE1, RSE2, CPE, RE 및 WE는 CPU(도시되지 않음)같은 제어기에 의해 발생된다.
동작중, 데이타가 제1레지스터(1001)내로 기록될 것을 요구할 때, 상기 신호 RSE1및 WE는 활성 고레벨로 진행하여 상기 기록될 데이타는 데이타 버스(1020)에 전달된다. 상기 신호 WE에 응답하여, 상기 데이타 판독/기록 회로(1015)는 기록될 데이타의 트루(true) 및 상보성 레벨을 사용하는 데이타 입/출력 라인(1031,1032)을 구동시킨다. 예를들면, 데이타 "0"이 기록된다고 가정하면, 라인(1031)은 접지 레벨로 구동되며 반면에 라인(l032)은 Vcc레벨로 구동된다. 한편, 트랜지스터(Q1, Q2)는 신호 RSE1에 의해 온으로 되며, 그결과 데이타 "0"는 플립-플롭(1004)에 기억된다.
제2레지스터(1002)로부터 데이타를 판독하는 데이타 판독 동작시, 신호 RSE2 및 RE는 활성 고레벨로 진행한다. 트랜지스터(Q3, Q4)가 온으로 되어, 플립-플롭(1008)에 기억된 데이타의 트루 및 상보성 레벨이 데이타 입/출력 라인(1031,1032)에 각각 나타난다. 플립-플롭(1008)에 데이타 "1"를 기억한다고 가정하면, 데이타 라인(1031)은 Vcc레벨로 진행하며, 라인(1032)은 접지 레벨로 진행한다. 상기 데이타 판독/기록 회로(1015)는 판독 동작 모드로 되여 라인(1031,1032)의 레벨을 검출한다. 그결과, 데이타 "1"는 데이타 버스(1020)의 대응 비트(LSB) 데이타 버스 라임상으로 출력된다.
제1레지스터(1001)의 내용이 제2레지스터(1005) 내로 카피 또는 저장될 것을 요구할 때, 카피-인에이블 신호 CPE는 활성 고레벨로 진행한다. 결과적으로, 상기 트랜지스터(Q6, Q8)는 온으로 된다. 상기 시점에서, 상기 트랜지스터(Q5, Q7)중 하나는 제1레지스터(1101)의 플립-플롭(1004)에 기억된 데이타에 따라 도통 상태에 있다. 데이타 "0"이 기억 된다고 가정하면, 트랜지스터 Q5은 온으로 되며, 반면에 트랜지스터 Q7는 오프로된다. 이미 언급된 바와 같이, 상기 트랜지스터(Q5, Q6)는 인버터(1007)보다 더 높은 구동 능력을 가지며, 트랜지스터(Q7, Q8)는 인버터(1006)보다 더 높은 구동 능력을 가진다. 그러므로, 플롭-플롭(1008)의 입/출력 단자 N5는 접지 레벨로 구동되며, 반면에, 다른 입/출력 단자 N6는 제2레지스터(1005)의 기억된 데이타에 관계없이 Vcc레벨로 구동된다. 그러므로, 상기 데이타 "0"는 플립-플롭(1008)에서 카피된다. 즉, 카피-인에이블 신호 CPE가 활성 고 레벨로 되면, 제1레지스터(1001)의 내용은 제1레지스터(1005)에 카피된다. 제어기(도시되지 않음)는 동작 클럭 신호와 동기하여 여러 종류의 신호 RSE1, RSE2, CPE, RE 및 WE를 발생한다. 그러므로, 제1레지스터(1001)의 내용은 임의의 데이타 판독/기록 버스 싸이클을 초기화하는 것없이도 단일 클럭 주기내에서 제2레지스터(1005)에 카피된다.
제 2도는 본 발명의 다른 실시예에 따른 레지스터 회로(1000)를 도시하며 제1도의 구성과 동일한 부본은 동일한 참조 번호를 사용하고 그 설명을 생략한다.
상기 실시예에서, N-채널 MOS 트랜지스터(Q5, Q6, Q7, Q8)는 P-채널 MOS 트랜지스터(Q15, Q16, Q17, Q18)로 대체된다. 상기 트랜지스터(Q15, Q17)는 전력 단자 Vcc에 접속된다. 또한, 카피 인에이블신호 CPE의 레벨을 변환시키며, 상기 변환된 신호를 트랜지스터(Q16, Q18)의 게이트에 제공하는 인버터(1040)가 제공된다. 상기 트랜지스터(Q15, Q16)는 인버터(1007)보다 더 높은 구동 능력을 기지며, 상기 트랜지스터(Q17, Q18)는 인버터(1006)보다 더 높은 구동 능력을 가진다.
카피 인에이블 신호 CPE가 활성 고레벨로 진행하며 그것의 변환된 신호가 활성 저 레벨로 진행할 때, 상기 트랜지스터(Q16, Q18)는 온으로 된다. 제1레지스터(1001)의 플립-플롭(1004)의 데이타 "0"를 기억한다면, 상기 트랜지스터 Q15는 오프로 되며, 반면에 트랜지스터(Q17)는 온으로 된다. 그러므로, 제2레지스터(1005)의 플립-플롭(1008)의 입/출력 단자 N6는 Vcc레벨로 구동되며, 상기 플립-플롭(1008)은 데이타 "0"을 기억한다. 이러한 방법으로 제1레지스터(1001)의 내용은 제2레지스터(1005)에 카피된다.
상기 실시예는 두개의 레지스터(1001,1005)를 포함하였지만, 셋 또는 그 이상의 레지스터를 포함하는 레지스터 회로도 또한 실현 가능하다. 예를들면, 제3레지스터는 카피 제어 회로(1010)와 동일한 구성을 갖는 제2카피 제어 회로를 통해 제2레지스터(1005)에 접속될 수도 있다. 상기 배열에 있어서, 제2레지스터(1005)의 내용은 맨처음 제3레지스터에서 카피되며, 그때 제1레지스터(1001)의 내용은 제2레지스터(1005)에 카피된다.
제3도는 제1도 및 2도의 레지스터 회로가 마이크로 컴퓨터에 포함되는 DMA제어기에 적용되는 마이크로 컴퓨터 시스템을 도시한다.
더 많은 기능과 더 빠른 동작 속도의 요구를 총족시키기 위하여, 최근에 마이크로 컴퓨터는 인터럽션 제어기, 타이머, 카운터 및 그들에 내장된 직렬 데이타 통신 장치같은 여러 종류의 주변 장치를 포함한다. 주변 장치와 메모리 사이에서 요구되는 데이타 전달이, 소프트웨어(프로그램)를 통해 중앙 처리 장치(CPU)에서 수행될 때, 데이타 처리 효율성이 감소된다. 이러한 이유 때문에, 주변 장치와 메모리 사이에서 데이타 전달은 CPU 대신에 DMA제어기 수단에 의해 일반적으로 수행된다.
DMA제어기는 억세스될 메모리의 어드레스 정보를 기억하는 어드레스 레지스터와, 전송될 다수의 데이타를 기억하는 터미널 카운더 레지스터와, 메모리 어드레스의 갱신 방향(updating direction) 및 데이타 전달 방향같은 제어신호를 기억하는 제어 레지스터를 구비하며, 필요한 정보는 CPU에 의해 이들 레지스터에서 초기화된다. 주변 장치가 DMA제어기로 데이타 전달을 요구할 때, 상기 DMA제어기는 CPU로부터 버스를 사용할 권리를 얻으며, 주변 장치와 메모리 사이에서 데이타 전달을 수행한다. 데이타 전달이 종료될때, 상기 DMA제어기는 버스를 사용할 권리를 CPU에게 넘겨주며, 다음 데이타 전달 요구를 위해 대기 상태로 진행한다. 그러므로 전달된 다수의 데이타가 터미덜 카운터 레지스터의 데이타 수에 도달할 때, 상기 DMA제어기는 CPU로 인터럽션 요구를 발생한다. 상기 요구를 기초로 하여, CPU는 인터럽션 처리 루틴을 수행하며, 레지스터에 필요한 정보를 재설정하며, 다음 데이타 전달을 인지 상태로 설정한다.
상기 DMA제어기는, CPU로의 인터럽션 요구 발생 시간으로부터 다음 데이타 전달에 필요한 정보를 재설정하는 시간까지의 주기동안, 데이타 전달 금지 상태가 된다. 그러나, 금지 주기동안 주변 장치가 데이타 전달 요구를 발생하는 경우가 있다. 이러한 요구는 수용되지 않고 홀드된다. 데이타 전달 금지 요구의 주기는 DMA제어기로부터 인터럽션 요구의 우선 순위 레벨과, 제어기에 의해 제공된 전달 채널 수에 따른다. 그러나, 데이타 전달 금지 주기가 너무 길면, 데이타 전달 요구가 홀드되는 주변 회로는 홀딩 시간동안 데이타 전달 요구를 재발성하는 상태로 진행할 수도 있다. 예를들면, 직렬 데이타 수신기에 있어서, 데이타 전달 요구는 예정된 데이타 비트수가 수신될때 마다 발생된다. 그러나, 데이타의 수신이 이전 데이타(the previous data)의 메모리로의 전달 이전에 종료 된다면, 이전 데이타는 파괴되여 수신 오버런 에러(reception overrun error)를 발생한다. 직렬 데이타 수신기에서의 또다른 예는 다음에 전달된 데이타가 전달되지 않은 전송 언더런 에러(transmission underrun error)가 발생하는 경우가 있다. 상기 수신 오버런에러 및 전달 인더런 에러는 직렬 라인의 동작 속도가 높아질 때 훨씬 쉽게 발생되는 경향이 있다. 그러나, 수신/전송 데이타 버퍼의 스테이지 수가 증가될지라도, 스테이지 수보다 더 큰 데이타 전달 수가 홀드될 때, 에러가 나타나며, 한편 고속 직렬 라인에 적합한 버퍼 스테이지의 수 증가는 하드웨어 수의 증가를 야기시킨다.
제3도에 도시된 마이크로 컴퓨터(100)는 상기 언급된 문제점을 해결할 수 있는 DMA제어기를 구비한다.
즉, 상기 마이크로 컴퓨터(100)는 CPU(10), 주변 장치로서 DMA제어기(DMAC)(20)와, 인터럽션 제어기(INTC)(30)와, 직렬 데이타 수신 장치(40)와, 타이머, 카운터 등과 같은 다른 장치(50)를 구비한다. 이러한 소자는 동일 반도체 기판상에서 구성되며 내부 버스(60)에 의해 상호 접속된다.
CPU(10)는 오퍼랜드 데이터 처리를 수행하도록 시스템 버스(130)를 통해 접속된 프로그램 메모리(110)로부터 명령을 인출하여 수행한다. 또한 데이타 메모리(120)는 시스템 버스(130)에 접속된다.
INTC(30)은 DMAC(20) 및 주변 장치(50)로부터 인터럽션 요구 신호(23,51)를 포함하는 다수의 인터럽션 요구 신호를 수신한다. 동시에 둘 이상의 인터럽션 요구가 발생될 때, 상기 요구중 하나는 예정된 우선순위 순서에 따라 선택되며, CPU(10)로 인터럽션 처리 신호(31)를 발생하여 인터럽션 벡터수(32)를 제공한다. 이러한 인터럽션 처리 요구를 기초로하여, CPU(10)는 처리중 프로그램을 일시적으로 중지하며 프로그램 카운터, 프로그램 상태 워드 및 일반 목적 레지스터(전부 도시되지 않았음)를 세이빙함으로써 인터럽션 처리 루틴를 수행한다.
직렬 데이타 수신 장치(40)는 직렬 회로(150)를 통해 외부에서 제공되는 직렬 데이타를 수신한다. 이러한 직렬 데이타는 시프트 레지스터(405)에서 연속적으로 인출된다. 예정된 비트 수(예를들면 8비트)가 수신될때, 상기 데이타는 버퍼 레지스터(404)에 전달되며, 시프트 레지스터(405)는 다음 직렬 데이타의 수신을 시작한다. 데이타가 버퍼 레지스터(404)에 전달될 때, 수신 제어 장치(401)는 DMA(20)로 데이타 전달을 요구하도록 DMA전달 요구 신호(42)를 발생한다. 버퍼 레지스터(404)로 전달된 데이타가 직렬 데이타 전달의 한 프레임 종료를 표시하는 프레임(EOF) 코드의 끝에 있다면, 활성 레벨로 블럭 변환 신호(41)를 구동시킴으로서 DMAC(20)에서 블럭 변환이 요구된다. EOF코드의 수신 또는 수신된 데이타에서의 에러 발생은 상태 레지스터(402)에 기록된다. 수신 제어 장치(401)는 DMA(20)로부터 데이타 출력 표시 신호(25)와 동기하는 내부 버스(60)로 버스 레지스터(404)의 내용을 출력한다. 또한 상태 레지스터(402)의 내용은 DMAC(20)로부터 상태 세이브 표시 신호(25)에 응답하여 상태 세이브 레지스터(403)에서 세이브된다. 제1도 또는 제2도에 도시된 구성은 이러한 레지스터(402,403)의 레지스터 회로에 사용된다.
DMAC(20)는 산술 장치(2011)를 포함하는 전달 제어 장치(201)를 구비한다. 전달 제어 장치(201)는 레지스터(202-1,202-2,202-3)로 구성된 현행 레지스터 블럭(202)에 기억된 제어 정보를 기초로 하여 장치(40)와 메모리(120) 사이에서 DMA데이타 전달을 수행한다. 레지스터 블럭(202)의 레지스터(202-1)는 데이타 전달 주파수를 표시하는 전달 주파수 정보를 기억하며, 레지스터(202-2)는 메모리(120)의 억세스어드레스를 표시하는 메모리 어드레스 정보를 기억하며 레지스터(202-3)는 제어/상태 정보를 기억한다. 상기 제어/상태 정보는, DMA데이타 전달상에서의 방향 정보(즉, 메모리로부터 주변 장치까지 또는 그 반대로 전달상에서의 정보, 현 실시예에서는, 메모리(120)로부터 직렬 수신 장치(40) 또는 그 반대로 전달상에서의 정보), 메모리 어드레스 갱신 방향에서의 정보, DMA전달 요구가 수용되는지 어떤지를 표시하는 전달 요구 수용 방법에서의 정보를 포함하며, 게다가 DMA전달이 다음 블러럭에서 연속적으로 수행되지는어떤지를 표시하는 블럭 연속 표시 정보를 더 포함한다. DMAC(20)는 레지스터(203-1,203-2, 203-3)로 구성되는 다음 레지스터 블럭(203)과, 레지스터(204-1,204-2)로 구성되는 세이브 레지스터 블럭(204)과, 레지스터(201-1,201-3)와 동일한 정보를 기억하는 레지스터(205-1,205-3)를 포함한다. 다음 레지스터 블럭(203)의 레지스터(203-1,203-2 및 203-3)는, 현행 DMA전달이 완료된 후 다음에 수행될 DMA전달에 필요한 정보, 즉 다음 DMA전달 주파수에서의 정보, 메모리 어드레스 정보, 제어/상태 정보를 각각 기억한다.
세이브 레지스터 블럭(204)의 레지스터(204-1 및 204-2)는 레지스터(205-1 및 -3)의 내용, 즉 현행레지스터 블럭(202)의 전달 주파수 및 제어/상태 정보를 세이브한다. 도면에 도시된 바와 같이, 제1 또는 2도에 도시된 구성은 쌍, 즉 (202-1) 및 (203-1),(202-2) 및 (203-2),(202-3) 및 (203-3),(205-1)및 (204-1)와,(205-3) 및 (204-2)을 형성하는 레지스터에서 사용된다. 전달 제어장치(201)는 홀드 요구(HLDRQ) 신호(21)를 CPU(10)로 출력하고, CPU(10)로부터 홀드 긍정 응답(HLDACK) 신호(22)를 수신함으로써 버스(60 및 160)를 이용하는 권리를 얻으며 그리하여, 직렬 수신 장치(40)로부터 메모리(120)로 데이타 전달을 수행한다. 현행 레지스터(202-1)의 전달 주파수는 데이타 전달이 수행될 때마다 산술 장치(2011)에 의해 1씩 감산되며, 그 결과치는 레지스터(202-1) 및 (205-1)에 기억된다. 게다가, 레지스터(202-2)의 어드레스는 유사하게 갱신된다. 전달 주파수가 0이 될시에, 즉 전달된 데이타 수가 현행 DMA전달로 표시된 데이타 수에 도달하거나 또는 장치(40)로 부터의 EOF코드의 수신에 의한 블럭 변환 요구신호(41)가 활성 레벨로 진행할 때에, 전달 제어장치(201)는 카피 인에이블 신호를 세이브 레지스터로 출력시키고, 레지스터(205)의 내용, 즉 세이블 레지스터 블럭(204)내의 현행 레지스터 블럭(202)의 제어/상태정보 및 전달 주파수 정보를 기억한다. 세이브된 제어/상태 정보내에 포함된 블럭 연속 표시 정보가 "연속"을 표시할시에, 다음 레지스터에 대한 카피 인에이블 신호는 다음 레지스터 블럭(203)의 각 내용이 현행 레지스터(202)으로 카피되게 하도록 출력되고, 인터럽션 요구 신호(23)를 발생한다. 블럭 연속 표시 정보가"불연속"을 표시할 시에, 인터럽션 요구신호(23)는 다음 레지스터 블럭(203)의 내용을 현행 레지스터 블럭(202)으로 카피하지 않고 발생된다.
데이타 메모리(120)는 CPU(10)에 의해 처리되거나 이미 처리되었을 오퍼랜드 데이타를 기억하지만, 직렬 데이타 수신 장치(40)에 의해 수신된 데이타가 전달될 수 있는 N블럭(122),(124),…, 및 (126)을 갖는다. 이런 각 블럭에 따라, 블럭 제어 데이타 영역(123), (125),…, 및 (127)이 제공된다. 각각의 블럭제어 데이타 영역은 대응 블럭의 크기를 나타내는 진달 주파수 데이타 영역과, 대응블럭의 상부 요소 어드레스를 나타내는 메모리 어드레스 데이타 영역과, 대응 블럭 및 수신 장치(40)사이에 DMA전달에 관련된 제어/상태 데이타 영역과, 수신 장치(40)의 상태 세이브 레지스터(403)의 내용이 전달될 수 있는 주변 상태 세이브 데이타 영역과, 다른 블럭에 대한 제어 데이타 영역의 헤드 어드레스를 기억하는 다음 어드레스 데이타 영역을 갖는다. 데이타 메모리(120)는 제어 데이타 영역 어드레스용 기억 영역(121)을 더 갖는다.
제2도와, 제3도에 도시된 동작 흐름에서, 상기 마이크로 컴퓨터(100)의 특정 동작이 상세히 기술된다.
CPU는 DMAC(20)의 개시전에 초기화(initiallzation)를 수행시킨다. 즉, 1 내지 N블럭(122), (124),…, 및 (126)은 데이타 메모리(120)에 할당되고, 전술한 데이타는 대응 블럭 제어 데이타 영역(123),(125),…, 및 (127)에 기록된다. 제1 내지 (N-1)블럭 제어 데이타 영역의 DMA제어/상태 데이타내의 블럭 연속 표시 정보는 "연속"으로 표시하는 반면에, N블럭 제어 데이타 영역의 것은 "불연속"으로 표시한다고 가정하기로 한다. 다우기, 제2블럭 제어 데이타 영역의 헤드 어드레스는 제1블럭 제어 데이타 영역의다음 어드레스 데이타로서 세트되고, 제3블럭 제어 데이타 영역의 헤드 어드레스는 제2블럭 제어 데이타영역의 다음 어드레스 데이타로서 세트되며, 그리고 유사한 방식으로 연속하여, 제N블럭 제어 데이타 영역의 헤드 어드레스는 제N-1블럭 제어 데이타 영역의 다음 어드레스 데이타로서 세트되며, 제1블럭 제어데이타 영역(123)의 헤드 어드레스는 제어 데이타 영역 어드레스(121)로서 세트된다. 더우기, CPU(10)는 직렬 수신할 직렬 라인(150)의 스피드와 같은 직렬 데이타 수신에 필요한 정보를 직렬 데이타 수신 장치(40)를 위해 세트한다. 또한, 제2블럭 제어 데이타 영역(125)의 전달 주파수 데이타, 메모리 어드레스 데이타 및 DMA제어/상태 데이타는 DMAC(20)의 다음 레지스터 블럭(203)내에 세트되여, 제1블럭 제어 데이타 영역(123)의 전달 주파수 데이타, 메모리 어드레스 데이타 및 DMA제어/상태 데이타는 현행 레지스터 블럭(202)내에 세트되며, DMAC(20)는 개시된다. 레지스터(205)에 대응하는 정보들은 유사하게 세트된다. CPU(10)는 프로그램 메모리(110)로부터 명령어를 계속 인출하여 수행한다.
한편, 개시된 DMAC(20)는 제4도에 도시된 동작 흐름에 따라 동작한다. 즉, 직렬 데이타 수신 장치(40)로부터 EOF코드의 수신에 따른 블럭 변환 요구 신호(41)가 활성화하는지의 그 여부가 체크되고(단계(251)), 데이타 전달 요구 신호(42)가 활성화하는지의 그 여부도 체크된다(단계(252)).
직렬 데이타 수신 장치(40)가 또한 개시되어, 직렬 라인(150)을 통해 전송되는 직렬 데이타를 수신한다. 예정된 비트수를 가진 데이타가 수신될시에, EOF 코드 또는 보통의 데이타인 여부가 체크되고, 신호(41또는 42)가 발생된다.
직렬 데이타 수신 장치(40)가 데이타 전달 요구 신호(42)를 발생시킬 경우, 전달 제어장치(4201)는 HLDRQ신호(21)를 활성 레벨로 구동시켜 버스(60 및 130)를 사용하는 권리를 CPU(10)이 요구한다(단계(253)). CPU(10)는 수행중에 프로그램 처리를 일시 중지시키고, 내부 상태를 홀드함으로써 HLDACK신호(22)를 DMAC(20)로 복귀시킨다. 활성 레벨에서 HLDACK신호(22)를 검출함과 동시에(단계(254)), 전달제어장치(201)는 현행 레지스터 블럭(202)의 메모리 어드레스를 버스(60 및 130)를 통해 데이타 메모리(120)에 공급하고, 데이타 출력 표시 신호(25)를 발생시킴으로써 직렬 데이타 수신 장치(40)가 수신된 데이타를 버스(60)로 출력시키게 한다. 이런식으로, 수신된 데이타는 메모리(120) 내에서 제1블럭(122)의 헤드어드레스로 전달된다(단계(255)). 전달후에, HLDRQ신호(21)는 되돌아가게 되고(단계(256)), 사용 권리는CPU(10)로 복귀된다. 전달 제어장치(201)는 현행 레지스터 블럭(202)의 메모리 어드레스를 갱신하여 재기록하고, 그로부터 1을 감산함으로써 전달 주파수 데이타를 재기록한다(단계(257)). 그렇게 될 경우, 갱신 어드레스는 제1블럭(122)의 억세스 어드레스로서 이용될 수도 있다. 전달 제어장치(201)는 감산된 전달 주파수가 0인지를 판단하고(단계(258)), 프로세스는 0이 아닐 경우에 단계(251)로 되돌아간다. 전술된 프로세싱은 전달 요구 신호(42)가 활성 레벨로 진행할 때마다 실행된다.
블럭 변환 요구 신호(41)가 발생되거나 또는, 전달 주파수가 0으로 진행할 때에, 즉 제1블럭(122)가 수신된 데이타로 채워질시에, 프로세싱은 단계(259)로 진행한다. 환언하면, 카피 인에이블 신호는 출력되고,레지스터(205)의 내용, 즉 현행 레지스터 블럭(202)의 전달 주파수 정보 및 제어/상태 정보는 세이브 레지스터 블럭(204)내에 저장된다. 전달 제어장치(201)는 세이브된 제어/상태 정보내의 블럭 연속 표시 정보를 판단한다(단계(260)). 이런 기술에서, 정보는 "연속"을 표시함으로써 동작이 단계(261)로 진행하고, 카피인에이블 신호를 출력함으로써 다음 레지스터 블럭(202)의 내용을 현행 레지스터 블럭(202)으로 카피한다.이런 방법으로, DMAC(20)은 CPU(10)에 의해 재설정을 기다리지 않고 직렬 데이타 수신 장치(40)와 메모리(120)의 제2블럭(124)사이의 DMA전달을 실행시킬 수 있다. 그후, 전달 제어장치(201)는 주변 세이브신호(24) 및 인터럽션 요구 신호(23)를 발생하고, 단계(251)로 진행한다. 따라서, 직렬 데이타 수신 장치(40)가 그후 데이타 전달 요구 신호(42)를 발생할 때, 수신된 데이타는 제2블럭(124)으로 전달된다.
한편, 주변 세이브 신호(24)에 응답하여, 수신 제어장치(401)는 카피 인에이블 신호를 출력함으로써 상태세이브 레지스터(403)로 상태 레지스터(402)의 내용을 세이브한다.
INTC(30)는 DMAC(20)로부터의 인터럽션 요구 신호(23)에 응답하여 인터럽션 처리 요구를 CPU(10)로 발생시킨다. 이런 요구에 의해, CPU(10)는 데이다 메모리(120)의 스택(stack) 영역(도시되지 않은)에서 인터럽션 프로그램 실행의 재개에 필요한 정보를 세이브하고, 제5도에 도시된 인터립션 처리 루틴을 실행한다.
이런 인터럽션 처리 루틴에서, CPU(10)는 먼저 수신 장치(40)내에서 상태 세이브 레지스터(132)로부터 저장된 상태 정보를 판독하여(단계(301)), 수신된 데이타 또는 수신 상태에서 에러가 발생되었는지 여부를 체크한다(단계(302))에러가 검출될 경우, DMAC(20) 및 데이타 수신 장치(40)의 동작은 중지되고, 데이타의 직렬 데이타 재전송의 전송 소스를 요구하며, 그리고 에러 처리를 위해 DMAC(20) 및 장치(40)의 재설정을 수행한다. 어떤 에러 발생도 검출되지 않을 경우, 상대 세이브 레지스터(403)의 내용은 제1블럭 제어 데이타 영역(123)의 주변 상태 세이브 데이타 영역으로 전달되고, DMAC(20)의 레지스터(204-1 및 204-2)로 이루어진 세이브 레지스터 블럭(204)의 내용은 같은 영역(123)의 DMA제어/상태 데이타 영역및 전달 주파수 데이타 영역으로 전달된다(단계(304)). 이런 처리를 위해, 데이타 영역(123)의 헤드 어드레스는 제어 데이타 영역 어드레스(121)로서 기억되고, 각 데이타 영역의 어드레스는 각 블럭의 각 데이타 영역의 예정된 오프셋 량과 전술된 헤드 어드레스로부터 계산된다. 말할필요도 없이, DMAC(20) 및 수신 장치(40) 내의 각 레지스터의 어드레스는 앞서서 절정된다. 제1블럭 제어 데이타 영역의 다음 어드레스 데이타, 즉 제2블럭 제어 데이타 영역의 헤드 어드레스는 제어 데이타 영역 어드레스(121)로서 세트된다. 그다음, 제1블럭 제어 데이타 영역(123)내의 세이브된 DMA 제어/상태 데이타의 블럭 연속 표시 정보는 판단된다(단계(305)). 본 기술의 정보가 "연속"을 표시하여, 제2블럭제어 데이타 영역(125)내의 다음 어드레스데이타 및 새로 세트된 제어 데이타 영역을 이용하므로, 제3블럭 제어 데이타 영역(도시되지 않은)대에서 전달 주파수 데이타, 메모리 어드레스 데이타 및 DMA제어/상태 데이타는 DMAC(20)의 다음 레지스터 블럭(203)으로 전달된다(단계 (306)).
제4도에서, 단계(260)에서 블럭 연속 표시 정보가 "불연속"을 표시할때에, 전달 제어장치(201)는 다음 레지스터 블럭(203)의 내용을 현행 레지스터 블럭(202)로 카피하지 않고 신호(23 및 24)를 발생하며, DMAC(20)는 CPU(10)에 대해 데이타 재설정을 위한 대기 상태로 진행하고, DMA전달 금지 상태로 진행한다. 따라서 제5도에 도시된 CPU(10)에 대한 인터럽션 처리 루틴에서, 단계(305)후에 단계(307)로 진행하고, 제2 및 3블럭 제어 데이타 영역내에서 전달 주파수 데이타, 메모리 어드레스 데이타 및 DMA 제어/상태 데이타는 각각 현행 레지스터 블럭(202) 및 다음 레지스터 블럭(203)으로 전달되고, DMAC(20)는 재활성화된다.
단계(306 또는 307)의 수행에 따라, CPU(10)는 제1블럭(122)으로 전달된 데이타에 대한 커리를 수행한다(단계(308)). 수행후에, 데이타 메모리(120)내에 세이브된 정보는 복귀되고, 인터럽트된 프로그램은 재개시된다.
세이브 레지스터 블럭(204)의 전달 주파수 정보가 또한 각 블럭 제어 데이타 영역으로 전달되므로 전술된 블럭 변환이 EOP코드의 수신 때문에 블럭 변환 요구 신호(41)에 의해 실행될 경우에도 얼마나 많은 데이타가 각 블럭으로 전달되는지를 판단할 수 있다.
주지된 바와 같이, 블럭 연속 표시 정보가 "연속"으로 세트될 경우, DMAC(20)는 예정된 데이타 수가 전달되거나, EOP코드가 수신될 경우에도 다음 블럭에 대한 데이타 전달 인에이블 상태내에 있음으로서,수신 오버런 에러의 발생을 방지할 수 있다.
본 마이크로 컴퓨터(100)가 내장형 직렬 데이타 전송 장치를 더 포함할 때, 수신 오버런 에러 및 전달 언더런 에러는 DMAC(20)내에시 전송 장치에 대한 현행 레지스터 블럭, 다음 레지스터 블럭 및 세이브 레지스터 블럭을 준비하고, 시간 분배 시스템에 따라 수산 및 전송 장치에 대한 데이타 전달을 실행 시킴으로써 방지될 수 있다.
현행 주파수 레지스터(202-1) 및 세이브 전달 주파수 레지스터(204-1) 사이와, 현행 제어/상태 레지스터(202-3) 및 세이브 제어/상태 레지스터(204-2) 사이에 카피 제어 회로(1005)를 제공함으로써(제1 및 2도)제3도내의 레지스터(205-1및 205-2)를 삭제할 수 있다.
주지된 바와 같이, 본 발명에 따르면, 한 클럭 주기 내에서 한 레지스터의 내용을 다른 레지스터로 카피할 수 있는 레지스터 회로를 제공할 수 있다.
본 발명이 특정 실시예를 참조로 기술되있지만, 본 기술은 여기에 제한되지 않는다. 본 발명은 다른 실시예뿐만 아니라 기술된 실시예의 많은 변형이 본 발명의 기술을 참조로 본 분야의 숙련자에게는 명백해진다. 그래서, 첨부된 청구범위는 본 발명의 범주내에서 소정의 변형 또는 실시예를 커버할 것이다.

Claims (12)

  1. 입력/출력 데이타 라인과 ; 제1선택 신호에 응답하여 제1플립-플롭의 입력/출력 단자와 상기 입력/출력 데이타 라인 사이에서 전기 통로를 형성하고 그들 사이에 결합된 제1전달 게이트와, 입력/출력 단자를 가진 제1플립-플롭을 포함하는 제1레지스터와 ; 제2선택 신호에 응답하여 제2플립-플롭의 입력/출력 단자와 상기 입력/출력 데이타 라인 사이에서 전기 통로를 형성하고 그들 사이에 결합된 제2전달 게이트와, 입력/출력 단자를 가진 제2플립-플롭을 포함하는 제2레지스터와 ; 제2플립-플롭의 입력/출력단자와 전력 단자사이에 직렬로 결합된 제1및 제2트랜지스터를 포함하는, 상기 제1트랜지스터에서는 제1플립플롭에 기억된 데이타가 제공되고, 상긱 제2트랜지스터에는 카피 신호가 제공되여 상기 제1플립-플롭에 기억된 데이타를 제2플립-플롭에 카피하는 카피 제어 회로를 구비하는 것을 특징으로 하는 레지스터 회로.
  2. 제1항에 있어서, 상기 각각의 제1및 2전달 게이트는 제1도전형태를 가진 트랜지스터로 구성되고, 상기 각각의 제1 및 2트랜지스터는 상기 제1도전형태와 같은 도전형태를 갖는 것을 특징으로 하는 레지스터회로.
  3. 제1항에 있어서, 상기 각각의 제1및 2전달 게이트는 제1도전형태를 가진 트랜지스터로 구성되고, 상기 각각의 제1 및 2트랜지스터는 상기 제1도전형태와 반대인 제2도전형태를 갖는 것을 특징으로 하는 레지스터 회로.
  4. 제1및 2데이타 라인과 ; 제1 및 2입력/출력 단자를 가진 제1플립-플롭과, 상기 제1플립-플롭의 제1입력/출력 단자와 상기 제1데이타 라인사이에 결합되고 제1선택 신호가 공급되는 게이트를 가진 제1트랜지스터 및, 상기 제1플립-플롭의 제2입력/출력 단자와 상기 제2데이타 라인사이에 결합되고 상기제1선택 신호가 공급되는 게이트를 가진 제2트랜지스터를 포함하는 제1레지스터와, 제3 및 4입력/출력단자를 가진 제2플립-플롭과, 상기 제1데이타 라인과 상기 제2플립-플롭의 제3입력/출력 단자사이에 결합되고 제2선택 신호가 공급되는 게이트를 가진 제3트랜지스터 및, 상기 제2데이타 라인과 상기 제2플립-플롭의 제4입력/출력 단자 사이에 결합되고 상기 제2선택 신호가 공급되는 게이트를 가진 제4트랜지스터를 포함하는 제2레지스터와, 전력 단자와, 상기 제2플립-플롭의 제3입력/출력 단자와 상기 전럭 단자사이에 직렬로 접속되는 제5 및 제6트랜지스터와, 상기 제2플립-플롭의 제4입력/출력 단자와 상기 전력 단자 사이에 직렬로 접속되는 제7 및 제8트랜지스터를 포함하며 상기 제5트랜지스터는 카피 신호가 공급되는 게이트를 기지며, 상기 제6트랜지스터는 상기 제1플립플롭의 제2입력/출력 단자에 접속된 게이트를 가지며, 상기 제7트랜지스터는 카피 신호가 공급되는 게이트를 가지며, 상기 제8트랜지스터는상기 제1플립-플롭의 제1입력/출력에 접속된 게이트를 갖은 카피 제어 회로를 구비하는 것을 특정으로하는 레지스터 회로.
  5. 제1 및 제2데이타 입력/출력 라인에 접속된 제1레지스터와; 상기 제1및 제2데이타 입력/출력 라인에 접속된 제2레지스터와, 상기 제1및 제2레지스터의 상기 제1및 제2데이나 입력/출력 라인에 접속되며 상기 제1 및 2레지스터중 선택된 하나의 레지스터에서 데이타 판독/기록 동작을 수행하는 데이타 판독기록 수단과, 상기 제1 및 2레지스터 사이에 결합되고 카피 신호에 응답하여, 상기 판독 데이타 판독/기록 회로에 관계없이 상기 제1레지스터 내에 기억된 데이타를 상기 제2레지스터로 직접 카피하는 카피회로 수단을 구비하는 것을 특징으로 하는 레지스터 회로.
  6. 제4항에 있어서, 상기 각각의 레지스터들은 동일한 도전 형태를 갖은 것을 특징으로 하는 레지스터회로.
  7. 제4항에 있어서, 상기 제1,2,3 및 4트랜지스터 각각은 제1도전형태이며, 상기 제5,6,7및8 트랜지스터 각각은 상기 제1도전 형태와 반대인 제2도전 형태를 갖은 것을 특징으로 하는 레지스터 회로.
  8. 제5항에 있어서, 상기 제1레지스터는 제1 및 제2입력/출력 단자를 갖은 플립-플롭과, 제1및 제2전담 게이트를 포함하며, 상기 제1전달 게이트는 제1선택 신호에 응답하여 제1플립-플롭에 제1입력/출력 단자와 상기 제1데이타 입력/출력 라인 사이에서 전기 통로를 형성하고 그들 사이에 접속되며, 상기 제2전달 게이트는 상기 제1선택 신호에 응답하여 상기 제1플립-플롭의 제2입력/출력 단자와 상기 제2데이타 입력/출력 라인 사이에서 전기 통로를 형성하고 그들 사이에 접속되며, 그리고, 상기 제2레지스터는 제3 및 제4입력/출력 단자를 갖은 제2플립-플롭과, 제3 및 제4전달 게이트를 포함하며, 상기 제3전달 게이트는 제2선택신호에 응답하여 상기 제2플립-플롭의 제3입력/출력 단자와 상기 제1데이타 입력/출력 라인사이에서 전기 통로를 형성하고 그들 사이에 접속되며, 상기 제4전달 게이트는 상기 제2선택신호에 응답하여 상기 제2플립-플롭의 제4입력/출력 단자와 상기 제2입력/출력 라인 사이에서 전기 통로를 형성하고 그들 사이에 접속되는 것을 특징으로 하는 레지스터 회로.
  9. 제8항에 있어서, 상기 카피 회로 수단은 상기 제2플립-플롭의 제1 및 제2입력/출력 단자중 하나의 단자와 전력 단자 사이에 직렬로 접속된 제1 및 제2트랜지스터를 포함하고, 상기 제1트랜지스터에는상기 제1플립-플롭에 기억된 데이타가 제공되며, 상기 제2트랜지스터에는 카피 신호가 제공되여 상기 제1플립-플롭에 기억된 데이타를 상기 제2플립-플롭으로 카피하는 것을 특징으로 하는 레지스터 회로.
  10. 제8항에 있어서, 상기 카피 회로 수단은 상기 제2플립-플롭의 제1입력/출력 단자와 전력 단가 사이에 직렬로 접속된 제1및 제2트랜지스터와, 상기 제2플립-플롭의 제2입력/출력 단자와 상기 전력 단자 사이에 직렬로 접속된 제3 및 제4트랜지스터를 포함하며, 상기 제1 및 제3트랜지스터에는 상기 제1플립-플롭에 기억된 데이타가 제공되며, 상기 제2 및 제4트랜지스터에는 카피 신호가 제공되여 상기 제1플립-플롭에 기억된 데이타를 상기 제2플립-플롭에 카피하는 것을 특징으로 하는 레지스터 회로.
  11. 제10항에 있어서, 상기 전달 게이트 각각은 제1도전 형태를 갖은 트랜지스터로 구성되며, 상기 트랜지스터 각각은 상기 제1도전 형태와 동일한 도전 형태를 갖은 것을 특징으로 하는 레지스터 회로
  12. 제9항에 있어서, 상기 전달 게이트 각각은 제1도전 형태를 갖은 트랜지스터로 구성되며, 상기 트랜지스터 각각은 상기 제1도전 형태와 반대인 제2도전 형태를 갖은 것을 특징으로 하는 레지스터 회로.
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