JP2501344B2 - デ―タ転送回路 - Google Patents

デ―タ転送回路

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JP2501344B2
JP2501344B2 JP62330500A JP33050087A JP2501344B2 JP 2501344 B2 JP2501344 B2 JP 2501344B2 JP 62330500 A JP62330500 A JP 62330500A JP 33050087 A JP33050087 A JP 33050087A JP 2501344 B2 JP2501344 B2 JP 2501344B2
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    • G—PHYSICS
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    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はデータ転送回路に関し、特に半導体メモリ
に使用されるデータ転送回路に関する。
（従来の技術） 半導体メモリに使用されるデータ転送回路としては、
第10図に示すような回路が知られている。このデータ転
送回路は、データ転送を行なう２つの回路間に設けられ
た１個のデータ保持回路101と、２個のデータ転送ゲー
ト102,103とにより構成されている。
このようなデータ転送回路は、ランダムアクセス機能
を有するRAM部とシリアルアクセス機能を有するSAM部と
を合せ持つメモリ（デュアルポートメモリ）において、
そのSAM部を介したRAM部から外部回路へのシリアルデー
タ転送によく使用されている。つまり、RAM部からのデ
ータをデータ保持回路101に転送し、そのデータ保持回
路101をシリアルアドレスに従ってアクセスしてデータ
を外部回路にシリアル出力したり、データ保持回路101
のデータをシリアル入力データで書き直しからそのデー
タをRAM部に転送したりする時に用いられる。
しかしながら、第10図に示すような回路構成では、RA
M部のビット線対104a,104bのデータをデータ転送ゲート
102を開いてデータ保持回路101に転送する際に、行アド
レスストローブ信号▲▼が“L"から“H"になると
ビット線対104a,104bのデータが消失してしまうので、
データ転送のタイミングは▲▼が“L"から“H"に
なる前に設定しなければならない。
このため、データ転送のタイミング規定の自由度が小
さくなり、非常に使いづらい欠点があった。
また、ビット線の抵抗値が高いような場合は、ビット
線のデータをデータ保持回路101に転送するにはビット
線の高抵抗のために長い時間を要し、この期間中はデー
タ保持回路101から外部回路へのデータ転送を行なうこ
とができない。したがって、このようなデータ転送回路
では、データ保持回路101から外部回路へのデータ転送
を間断なく行なうことができなかった。
また、データ保持回路101のデータをビット線に転送
する場合にも、ビット線の高抵抗のため長い時間を要
し、データ保持回路のデータを間断なく書替えることが
できなかった。
（発明が解決しようとする問題点） この発明は前述の事情に鑑みなされたもので、従来の
データ転送回路ではデータの転送タイミングが制限され
た点を改善してデータ転送のタイミング規定を緩和し、
しかも間断のないデータ入出力を可能にするデータ転送
回路を提供することを目的とする。
［発明の構成］ （問題点を解決するための手段） この発明は、ランダムポートとシリアルポートを有す
るデュアルポートメモリに設けられ、リード転送サイク
ルにおいてそのデュアルポートメモリのRAMからそのシ
リアルポートに接続される外部回路へのデータ転送を行
い、ライト転送サイクルにおいて前記外部回路から前記
RAM部へのデータ転送を行うデータ転送回路において、
前記RAM部から導出されるビット線対にそれぞれ接続さ
れる第１および第２のデータ保持回路と、前記RAM部と
前記第１のデータ保持回路との間の前記ビット線対に接
続され、第１転送ゲート制御信号に応じて前記RAM部と
前記第１のデータ保持回路との間を導通または遮断する
第１のデータ転送ゲートと、前記第１のデータ保持回路
と前記第２のデータ保持回路間の前記ビット線対に接続
され、第２転送ゲート制御信号に応じて前記第１のデー
タ保持回路と前記第２のデータ保持回路との間を導通ま
たは遮断する第２のデータ転送ゲートと、前記第２のデ
ータ保持回路と前記外部回路との間のビット線対に接続
され、第３転送ゲート制御信号に応じて前記第２のデー
タ保持回路と前記外部回路との間を導通または遮断する
第３のデータ転送ゲートと、前記第１および第２のデー
タ保持回路、および前記第１乃至第３のデータ転送ゲー
トの動作タイミングを制御することによって、前記リー
ド転送サイクルを制御するタイミング制御手段とを具備
し、前記第１のデータ保持回路は、第１センス信号に応
じて前記ビット線対の電位差を検知および増幅して保持
する第１のラッチ回路と、第１イコライズ信号に応じて
前記ビット線対の電位を等電位に設定して前記第１のラ
ッチ回路の保持データを消去する第１のイコライズ回路
とを含み、前記第２のデータ保持回路は、第２センサ信
号に応じて前記ビット線対の電位差を検知および増幅し
て保持する第２ラッチ回路と、第２イコライズ信号に応
じて前記ビット線対の電位を等電位に設定して前記第２
のラッチ回路の保持データを消去する第２のイコライズ
回路とを含み、前記タイミング制御手段は、前記リード
転送サイクルにおいて、前記RAM部のメモリセルから前
記ビット線対に第１のデータを読み出すためのローアド
レスストローブ信号の付勢に応答して、前記第２転送ゲ
ート制御信号によって前記第２のデータ転送ゲートを遮
断させた状態で前記第１の転送ゲート制御信号によって
前記第１の転送ゲートを導通させる手段と、前記第１の
転送ゲートの導通に応答して、前記第１センス信号によ
って前記第１のデータ保持回路の第１のセンス回路に前
記RAM部からの前記第１のデータを保持させた後、前記
第１の転送ゲート制御信号によって前記第１の転送ゲー
トを遮断させる手段と、前記第１のデータ保持回路によ
る前記第１のデータの保持に応答して、前記第２イコラ
イズ信号によって前記第２のデータ保持回路で保持され
ているデータを消去した後、前記第２の転送ゲート制御
信号によって前記第２の転送ゲートを導通させる手段
と、前記第２の転送ゲートの導通に応答して、前記第２
センス信号によって前記第２のデータ保持回路の第２の
センス回路に前記第１のデータ保持回路から転送される
前記第１のデータを保持させた後、前記第２の転送ゲー
ト制御信号によって前記第２の転送ゲートを遮断させる
手段と、この第２の転送ゲートの遮断に応答して前記第
１イコライズ信号によって前記第１のデータ保持回路で
保持されている前記第１のデータを消去した後、前記RA
M部のメモリセルから前記ビット線対に第２のデータを
読み出すためのローアドレスストローブ信号の付勢に応
答して前記第１の転送ゲート制御信号によって前記第１
の転送ゲートを導通させると共に、前記第３の転送ゲー
ト制御信号によって前記第３の転送ゲートを導通させ、
RAM部から第１のデータ保持回路への前記第２のデータ
転送と第２のデータ保持回路から外部回路への前記第１
のデータ転送を実行させる手段とを含むことを特徴とす
る。
（作用） このデータ転送回路においては、RAMから外部回路へ
のリード転送サイクルにおいては、第２のデータ保持回
路から外部回路へのデータ転送を行いながら、RAM部か
ら新たに読み出されるデータを第１のデータ保持回路に
転送するというリアルタイム転送を行うことができる。
この場合、このリアルタイム転送は、第２のデータ転
送ゲートによって第１および第２のデータ保持回路間が
遮断された状態で実行されるので、それら第１および第
２のデータ保持回路を独立に動作させることができる。
したがって、RAM部から第１のデータ保持回路へのデ
ータ転送はRAMのリードタイミングに同期して行い、第
２のデータ保持回路から外部回路へのデータ転送は外部
回路のタイミングに合わせて、RAMとは非同期に行うこ
とができる。
これにより、RAMのアクセスタイミングに制限される
ことなく、外部回路へのデータ転送をリアルタムに間断
なく行うことができる。
デュアルポートメモリの画面表示のための画像データ
を記憶する画像メモリとして使用される場合が多く、こ
の場合には、本願発明のように、RAMに記憶されたデー
タを外部回路に間断なく転送することは非常に重要であ
る。
すなわち、通常のデュアルポートメモリにおいては、
RAMの１行分のデータが外部回路に転送し終わる度に外
部回路へのデータ転送が一旦途絶え、次の１行分がデー
タがRAMからシリアルポートに転送された後に、外部回
路への転送が再び開始されるという制御がなされてい
る。このため、このようなデュアルポートメモリを画像
メモリとして使用すると、表示対象の行が変わる度に表
示装置への画像データの転送が途絶えるという問題が生
じる。
これに対し、本願発明の構成では、第２のデータ保持
回路から外部回路へのデータ転送を行いながら、RAM部
から新たに読み出されるデータを第１のデータ保持回路
に転送するというリアルタイム転送を行うことができる
ので、外部回路へのデータ転送が行単位で途絶えるとい
った事態は発生しない。したがって、本願発明のデータ
転送回路を含むデュアルポートメモリを画像メモリとし
て使用すると、画像データの表示を効率よく行うことが
できる。
このように、この発明は、デュアルポートメモリにお
けるRAMからシリアルポートへのデータ転送タイミング
の自由度の向上、およびデータ転送速度の高速化を図る
上で、最適な構成およびタイミング制御を提供したもの
である。
（実施例） 以下、図面を参照してこの発明の実施例を説明する。
第１図にこの発明の一実施例に係るデータ転送回路を
示す。このデータ転送回路は、２個のデータ保持回路11
b,11dと、３個のデータ転送ゲート11a,11c,11eとから構
成されている。データ転送ゲート11aは、例えばRAM等の
メモリより成る第１の回路（図示せず）とデータ保持回
路11bとの間のデータ転送を制御信号4aに応じて制御す
るもので、配線411a,411bを介して第１の回路に接続さ
れると共に、配線412a,412bを介してデータ保持回路11b
に接続されている。
データ保持回路11bは、イコライズ信号4bとセンス信
号4cによって制御され、イコライズ信号4bが“H"状態に
なるとそれまで保持していたデータを消失し、またセン
ス信号4cが“H"状態になると送出されてきた微少データ
を検知し、それを増幅してセンス信号4cが“H"の期間そ
のデータをラッチするように構成されている。
データ転送ゲート11cは、ゲートコントロール信号4d
に応じてデータ保持回路11bとデータ保持回路11dとの間
のデータ転送を制御するもので、配線413a,413bを介し
てデータ保持回路11bに接続されると共に、配線414a,41
4bを介してデータ保持回路11dに接続されている。つま
り、このデータ転送ゲート11cは、ゲートコントロール
信号4dが“H"の時にデータ保持回路11bとデータ保持回
路11dとを導通させ、またゲートコントロール信号4dが
“L"の時にはデータ保持回路11bとデータ保持回路11dと
の間を遮断する。
データ保持回路11dは、イコライズ信号4eとセンス信
号4fとによって制御されるもので、イコライズ信号4eが
“H"状態になるとそれまで保持していたデータを消失
し、またセンス信号4fが“H"状態になると送出されてき
た微少データを検知し、それを増幅してセンス信号4cが
“H"の期間そのデータをラッチするように構成されてい
る。
データ転送ゲート11eは、制御信号4gに応じてデータ
保持回路11dと第２の回路（図示せず）との間のデータ
転送を制御するもので、配線415a,415bを介してデータ
保持回路11dに接続されると共に、データ線対416a,416b
を介して第２の回路に接続されている。つまり、このデ
ータ転送ゲートは、ゲートコントロール信号4gが“H"の
時にデータ保持回路11dと第２の回路間を導通させ、ゲ
ートコントロール信号4gが“L"の時はその間を遮断す
る。
第２図は、このように構成されるデータ転送回路を半
導体メモリの複数のビット線対にそれぞれ接続し、メモ
リと外部回路との間のデータ転送を制御する構成にした
ものである。
図中211a,211b、221a,221b、231a,231b、241a,241b、
251a,251bはそれぞれメモリのビット線対である。ま
た、21a〜25a,21c〜25c,21e〜25eはそれぞれデータ転送
ゲート、21b〜25b,21d〜25dはそれぞれデータ保持回
路、2a,2d,2g,2h,2i,2j,2kはゲートコントロール信号、
2b,2eはイコライズ信号、2c,2fはセンス信号、2x,2yは
外部回路に接続される一対のデータ線である。
次にビット線対のデータを共通データ線対2x,2yに転
送する動作を第３図のタイミングチャートを参照して説
明する。
まず、メモリの行アドレスストローブ信号▲▼
が“H"レベルでメモリセルからのデータの読出しが行わ
れない初期状態では、ゲートコントロール信号2aを
“H"、イコライズ信号2bを“H"、センス信号2cを“L"と
し、データ保持回路21b,22b,23b,24b,25bはビット線対
と同一レベルにイコライズされている。この時ゲートコ
ントロール信号2dは“L"であり、データ保持回路21d,22
d,23d,24d,25dとデータ保持回路21b,22b,23b,24b,25bは
それぞれ遮断されていて独立に動作できるようになって
いる。したがって、この状態においては、データ保持回
路21d,22d,23d,24d,25dに保持されている各データをゲ
ートコントロール信号2g,2h,2i,2j,2kを順次“L"から
“H"に切換えることにより、データ線対2x,2yにシリア
ルに読み出すことができる。
次に行アドレスストローブ信号▲▼が“H"から
“L"になった時に、イコライズ信号2bを“L"として、ゲ
ートコントロール信号2aを“L"とする。そして、各ビッ
ト線対211a,211b,221a,221b,231a,231b,241a,241b,251
a,251bにそれぞれ“H"および“L"のデータが現われた時
に、ゲートコントロール信号2aを“H"としてビット線対
のデータをデータ保持回路21b,22b,23b,24b,25bにそれ
ぞれ取込む。すると、データ保持回路21b,22b,23b,24b,
25b内の各データは、例えば501a,501bとして示すよう
に、イコライズレベルから“H"および“L"に少し変化す
る。この時に、センス信号2cを“H"として、各データ保
持回路21b,22b,23b,24b,25bでデータ検知を行なう。そ
してこのデータ検知動作が始まったら、ゲートコントロ
ール信号2aを“L"として、ビット線対211a,211b、221a,
221b、231a,231b、241a,241b、251a,251bとデータ保持
回路21b,22b,23b,24b,25bとを遮断する。このようにし
て、データ保持回路21b,22b,23b,24b,25bには、対応す
るビット線対のデータが転送されてラッチされる。
次にセンス信号2fを“L"にしてデータ保持回路21d,22
d,23d,24d,25dに保持されていたデータのラッチを解除
する。その後、イコライズ信号2eを“H"とすると、502
a,502bとして示されているようにデータ保持回路21d,22
d,23d,24d,25dに保持されていたデータはイコライズさ
れる。その後イコライズ信号2eを“L"として、ゲートコ
ントロール信号2dを“H"にしてデータ保持回路21b,22b,
23b,24b,25bとデータ保持回路21d,22d,23d,24d,25dとを
導通させて、データ保持回路21b,22b,23b,24b,25b内の
データをデータ保持回路21d,22d,23d,24d,25dに転送す
る。そして、ここでセンス信号2fを“H"としてセンスを
始め、ゲートコントロール信号2dを“L"としてこれらデ
ータ保持回路間を遮断する。このようにして、データ保
持回路21d,22d,23d,24d,25dには、データ保持回路21b,2
2b,23b,24b,25bのデータ、つまりビット線対211a,211
b、221a,221b、231a,231b、241a,241b、251a,251bの各
データが転送される。また、このデータ保持回路21b〜2
5bからデータ保持回路21d〜25dへのデータ転送は、図の
ようにビット線のデータが消失した後に行なうこともで
きる。そして、データ保持回路21b〜25bからデータ保持
回路21d〜25dにデータを転送する前には、データ保持回
路21b〜25bへビット線対のデータを転送している間に
も、ゲートコントロール信号2g,2h,2i,2j,2kを順次“L"
から“H"に切換えることにより、データ保持回路21d〜2
5dのデータをデータ線対2x,2yに読出すことができる。
これにより、データ転送回路から外部回路にデータを
読み出しながらRAMからデータ転送回路へ新たなデータ
を読み出すという問題の無いリアルタイム転送を実現す
ることが可能となる。
次に、第４図のタイミングチャートを参照して共通の
データ線対2x,2yから各ビット線対にデータ転送する場
合を説明する。
まず初期状態においては、ゲートコントロール信号2a
を“H"、センス信号2cを“L"、イコライズ信号2bを“H"
とし、データ保持回路21b,22b,23b,24b,25bはビット線
対と同一レベルにされている。この時ゲートコントロー
ル信号2dは“L"であり、データ保持回路21d,22d,23d,24
d,25dとデータ保持回路21b,22b,23b,24b,25bはそれぞれ
遮断されていて独立に動作できるようになっている。し
たがって、この状態においては、ゲートコントロール信
号2g,2h,2i,2j,2kを順次“L"から“H"に切換えることに
よって、データ保持回路21d,22d,23d,24d,25dそれぞれ
に順次共通データ線2x,2yのデータを取込むことができ
る。
第４図に６として示されているように、ゲートコント
ロール信号2g,2h,2i,2j,2kは順次“H"レベルに変化する
が、ゲートコントロール信号2gが“H"から“L"に変化し
た後には、ゲートコントロール信号2aおよびイコライズ
信号2bを“L"としてデータ保持回路21b,22b,23b,23b,24
b,25bとビット線対211a,211b,221a,221b、231a,231b、2
41a,241b,251a,251bとを遮断する。そして、ゲートコン
トロール信号2dを“H"としてデータ保持回路21d,22d,23
d,24d,25dのデータをデータ保持回路21b,22b,23b,24b,2
5bにそれぞれ転送する。この時、データ保持回路21b,22
b,23b,24b,25bには、603a,603bとして示されているよう
なデータが転送されてくる。この後、ゲートコントロー
ル信号2dを“L"としてデータ保持回路21d,22d,23d,24d,
25dとデータ保持回路21b,22b,23b,24b,25bとを遮断す
る。そしてセンス信号2cを“H"としてデータ保持回路21
d〜25dから転送されてきたデータをセンスしてラッチし
た後、ゲートコントロール信号2aを“H"とすることで、
ビット線対211a〜251aにデータ保持回路21b,22b,23b,24
b,25bのデータすなわちデータ保持回路21d,22d,23d,24
d,25dのデータを転送する。そして、ゲートコントロー
ル信号2aを“L"としてデータ保持回路21b,22b,23b,24b,
25bとビット線対を遮断する。また、ゲートコントロー
ル信号2dを“L"とした後は、ゲートコントロール信号2
g,2h,2i,2j,2kを“H"にして、データ線対2x,2yのデータ
をデータ保持回路21d,22d,23d,24d,25dにそれぞれ書込
むことができる。
以上のように、このデータ転送回路ではデータ線対2
x,2yとつながるデータ保持回路21d,22d,23d,24d,25dと
は別にビット線対とつながるデータ保持回路21b,22b,23
b,24b,25bを設けたことにより、データ保持回路21b,22
b,23b,24b,25bにビット線対のデータを転送しておけ
ば、▲▼が“H"になりビット線対のデータが消失
した後にもゲートコントロール信号2dを任意のタイミン
グで“H"とすることによりビット線のデータをデータ保
持回路21d,22d,23d,24d,25dに転送できる。データ保持
回路21d,22d,23d,24d,25dは、データ転送ゲート21c,22
c,23c,24c,25cによってデータ保持回路21b,22b,23b,24
b,25bと遮断されるのでビット線対のデータをデータ保
持回路21b〜25bへ転送している間および後にも、その保
持したデータをデータ線対2x,2yに任意のタイミングで
出力することができる。また、データ保持回路21d〜25d
においては、それまで保持していたデータをビット線対
のデータ、すなわちデータ保持回路21b〜25bのデータに
いつ変更するかは、データ転送ゲート21c〜25cを開くタ
イミング次第で任意に設定できる。
また、データ保持回路21d,22d,23d,24d,25dのデータ
をデータ保持回路21b,22b,23b,24b,25bに転送して、ゲ
ートコントロール信号2dを“L"としておけば、データ保
持回路21b,22b,23b,24b,25bからビット線へデータを転
送している時にも、データ保持回路21d,22d,23d,24d,25
dにデータ線対2x,2yから新しいデータを書込むことがで
きる。したがって、データ線対2x,2yからデータ保持回
路21d,22d,23d,24d,25dへのデータ入力を間断なく実行
することが可能となる。
第５図はこの発明のデータ転送回路の第２の実施例を
示すもので、相燐する２個のメモリセルアレイと外部回
路との間のデータ転送を行なえるように構成されてい
る。
第５図において、71a,72a,73a,74a,75a、71c,72c,73
c,74c,75c、71e,72e,73e,74e,75e、および71g,72g,73g,
74g,75gはデータ転送ゲートであり、71b,72b,73b,74b,7
5b、71d,72d,73d,74d,75d、および71f,72f,73f,74f,75f
はデータ保持回路であり、711a,711b、721a,721b、731
a,731b、741a,741b、751a,751bは第１のメモリセルアレ
イのビット線対であり、718a,718b、728a,728b、738a,7
38b、748a,748b、758a,758bは第２のメモリセルアレイ
のビット線対である。
また、7a,7d,7g,7j,7k,7l,7m,7n,7oはゲートコントロ
ール信号であり、7b,7e,7hはイコライズ信号であり、7
c,7f,7iはセンス信号である。
データ転送ゲート71e,72e,73e,74e,75eは、ゲートコ
ントロール信号7k,7l,7m,7n,7oが“L"でゲートコントロ
ール信号7gが“H"の時にデータ保持回路71f,72f,73f,74
f,75fとデータ保持回路71d,72d,73d,74d,75dとを導通さ
せ、またゲートコントロール信号7gが“L"で“H"レベル
のゲートコントロール信号7k,7l,7m,7n,7oが供給されて
いるものは、対応するデータ保持回路7d,72d,73d,74d,7
5dとデータ線対2x,2yとを導通させる。他の回路の動作
は、第１の実施例と同様である。
このように構成すると、ビット線対711a,711b、721a,
721b、731a,731b、741a,741b、751a,751bの側と外部回
路とのデータ転送を行なう時は、71a〜75a,71b〜75b.71
c〜75c.71d〜75d,71e〜75eの回路群を第１の実施例と同
様に動作させ、またビット線対718a,718b、728a,728b、
738a,738b、748a,748b、758a,758bの側と外部回路との
データ転送を行なう時は、71g〜75g,71f〜75f,71e〜75
e,71d〜75dを第１の実施例と同様に動作させればよい。
このように、71e〜75e,71d〜75d,71c〜75cの回路群は２
つの経路のデータ転送において共通に使える。したがっ
て、このように構成すれば、回路数が減りチップ面積を
小さくすることができる。また、第５図の構成において
は、相燐する２つのメモリセルアレイ間のデータ転送も
可能である。
第６図はこの発明の第３の実施例を示すもので、第５
図と同様に２つのメモリセルアレイ間、および２つのメ
モリセルアレイと外部回路との間のデータ転送を行なう
構成であるが、ここではメモリセルアレイ間のデータ転
送を列単位で行なえるようになっている。
すなわち、第１のメモリセルアレイのビット線対711
a,711b,721a,721b,731a,731b、741a,741b、751a,751bに
接続されるデータ転送ゲート71a,72a,73a,74a,75a及
び、データ転送ゲート71c〜75cには、ゲートコントロー
ル信号7a及び7dの他に別のゲートコントロール信号100
a,100b,100c,100d,100eも供給されており、各データ転
送ゲートは対応する２つのコントロール信号が共に“H"
の時に導通状態となり、他の場合は遮断状態に制御され
る。同様に、第２のメモリセルアレイのビット線対718
a,718b、728a,728b、738a,738b、748a,748b、758a,758b
に接続されるデータ転送ゲート71g,72g,73g,74g,75g及
び、データ転送ゲート71e〜75eにも、ゲートコントロー
ル信号7j及び7g,7k〜7oの他に別のゲートコントロール
信号100k,100l,100m,100n,100oも供給されており、各デ
ータ転送ゲートは対応する２つのコントロール信号が共
に“H"の時に導通状態となり、他の場合は遮断状態に制
御される。
このような構成にすると、ゲートコントロール信号7a
を“H"として、100a〜100eのうちの任意の信号を“H"と
することによって、ビット線のデータをデータ保持回路
71b〜75bに列単位で転送できる。データ保持回路71b〜7
5bでは、センス信号7cが“H"になることによって転送デ
ータを検知してラッチする。その後、データ保持回路71
b〜75bにラッチされているデータをデータ保持回路71d
〜75dおよび71f〜75fに転送し、さらにそのデータをビ
ット線対718a,718b、728a,728b、738a,738b、748a,748
b、758a,758bに転送することにより、第１のメモリセル
アレイから第２のメモリセルアレイへのデータ転送を列
単位で行なうことができるようになる。第２のメモリセ
ルアレイから第１のメモリセルアレイへのデータ転送も
同様にして列単位で行なうことができる。
第７図はこの発明の第４の実施例を示すもので、第６
図の同様の機能をより簡単な構成で実現したものであ
る。
第７図において、31a〜35a、31e〜35e、および31c〜3
5cはそれぞれデータ転送ゲートであり、31b〜35bおよび
31d〜35dはデータ保持回路である。また、311a,311b、3
21a,321b、331a,331b、341a,341b、351a,351bは第１の
メモリセルアレイのビット線対であり、316a,316b、326
a,326b、336a,336b、346a,346b、356a,356bは第２のメ
モリセルアレイのビット線対である。
データ転送ゲート31a〜35aは、それぞれ対応するビッ
ト線対とデータ保持回路間のデータ転送を制御すると共
に、共通のデータ線対3w,3zとデータ保持回路間のデー
タ転送も制御する。すなわち、データ転送ゲート31a〜3
5aは、共通のゲートコントロール信号3aおよび各対応し
て供給されるゲートコントロール信号30a〜30eとによっ
てデータ保持回路とビット線対間のデータ転送を制御
し、またゲートコントロール信号30k〜30oによってデー
タ保持回路とデータ線対間のデータ転送を制御する。
同様に、データ転送ゲート31e〜35eは、共通のゲート
コントロール信号3gおよび各対応して供給されるゲート
コントロール信号30a〜30eとによってデータ保持回路と
ビット線対間のデータ転送を制御し、またゲートコント
ロール信号30k′〜30o′によってデータ保持回路とデー
タ線対3x,3yとの間のデータ転送を制御する。また、デ
ータ転送ゲート31c〜35cは、共通のゲートコントロール
信号3dおよび各対応して供給されるゲートコントロール
信号30a〜30eとによってデータ保持回路間のデータ転送
を制御する。
このような構成にすると、ビット線311a.311bが存在
する第１のセルアレイからデータを転送しデータ線対3
x,3yに出力する時は、ビット線データをデータ保持回路
31b〜35bへ転送し、さらにそのデータをデータ保持回路
31d〜35dへ転送し、そしてデータ転送ゲート31e〜35eを
選択的に開くことによりデータ線対3x,3yにビット線の
データを出力することができる。またビット線316a,316
bの存在する第２のセルアレイのデータをデータ線対3w,
3zに出力する時には、まずビット線のデータをデータ保
持回路31d〜35dに転送し、さらにそのデータをデータ保
持回路31b〜35bに転送し、データ転送31a〜35aを選択的
に開くことにより、ビット線のデータをデータ線対3w,3
zに出力できる。このように、前記実施例と同一の機能
を果たすことができるが、この実施例ではデータ転送ゲ
ートおよびデータ保持回路の数をさらに減らすことがで
き、チップ面積をさらに削減することができる。
第８図は第１図に示したデータ転送回路の具体的な構
成の一例を示すもので、第１図に示したデータ転送回路
11aは図示のように各々のゲートにゲートコントロール
信号4aが供給されるＮ型MOSFET Q11,Q12により構成され
る。また、データ保持回路11bは、Ｐ型MOSトランジスタ
Q13,Q14、およびＮ型MOSトランジスタQ15,Q16より成る
センス回路部と、Ｎ型MOSトランジスタQ17より成るイコ
ライズ回路部とから構成される。この場合、トランジス
タQ13,Q14の共通ソースにはセンス信号4cが供給され、
トランジスタQ15,Q16の共通ソースにはその反転信号▲
▼が供給され、さらにトランジスタQ17のゲートに
はイコライズ信号4b供給される。
データ転送ゲート11cは、各々のゲートにゲートコン
トロール信号4dが供給されるＮ型MOSトランジスタQ18,Q
19により構成されている。
データ保持回路11dは、Ｐ型MOSトランジスタQ20,Q2
1、およびＮ型MOSトランジスタQ22,Q23より成るセンス
回路部と、Ｎ型MOSトランジスタQ24より成るイコライズ
回路部とから構成される。この場合、トランジスタQ20,
Q21の共通ソースにはセンス信号4fが供給され、トラン
ジスタQ22,Q23の共通ソースにはその反転信号▲▼
が供給され、さらにトランジスタQ24のゲートにはイコ
ライズ信号4eが供給される。
データ転送ゲート11eは、各々のゲートにゲートコン
トロール信号4gが供給されるＮ型MOSトランジスタQ25,Q
26により構成されている。
また、第５図および第６図に示したデータ転送ゲート
71e〜75eや、第７図に示したデータ転送ゲート31a〜35
a、31e〜35eのように２つの回路間のデータ転送だけで
なくその一方の回路とデータ線対との間のデータ転送も
制御するデータ転送ゲートは、第９図のような回路で構
成することができる。
第９図において、データ転送ゲート90は、回路90aと
回路90bとの間のデータ転送を制御すると共に、回路90a
とデータ線対9x,9yとの間のデータ転送も制御すること
もできる。つまり、このデータ転送ゲート90は、回路90
aと90bとの間のデータ転送を制御するためのＮ型MOSト
ランジスタQ90,Q91の他に、回路90aとデータ線対9x,9y
との間のデータ転送のためのＮ型MOSトランジスタQ92,Q
93が設けられている。すなわち、このデータ転送ゲート
では、ゲートコントロール信号9aが“H"で、9bが“L"の
時に、２つの回路90a,90b間が導通され、またゲートコ
ントロール信号9aが“L"で9bが“H"の時に、回路90aと
データ線対9x,9yとの間を導通する。このような回路構
成により、第５図乃至第７図に示したデータ転送ゲート
を構成することができる。
［発明の効果］ 以上のようにこの発明によれば、２つのデータ保持回
路と、これらデータ保持回路間を導通または遮断するデ
ータ転送ゲートと、データ保持回路と外部回路を導通ま
たは遮断するデータ転送ゲートとによりデータ転送回路
が構成されているので、ビット線のデータを一方のデー
タ保持回路に転送しておけば、ビット線のデータが消失
した後でも他方のデータ保持回路に転送することがで
き、そこからビット線データをデータ転送ゲートを開い
て外部回路へ転送することができる。また、第１の回路
のデータを第１のデータ保持手段に転送している間に
も、第２のデータ保持手段から第３のデータ転送ゲート
を開いて第２の回路へデータを転送し続けることができ
る。このため、ビット線データの外部回路への転送のタ
イミングが任意に設定できるようになり、また第１のデ
ータ保持回路のデータを第２のデータ保持回路に転送し
ておけば、第１のデータ保持回路のデータを書換えてい
る間にも第２のデータ保持回路からビット線へデータを
転送でき、間断のないデータ入出力が可能となる。これ
により、データ転送回路から外部にデータを読み出しな
がらRAMからデータ転送回路へ新たなデータを読み出す
という間断の無いリアルタイム転送を実現することが可
能となるので、データ転送回路を含むデュアルポートメ
モリを画像メモリとして使用すると、画像データが途絶
える事なく、画像データの表示などを効率よく行うこと
ができる。
【図面の簡単な説明】
第１図はこの発明の一実施例に係るデータ転送回路を示
すブロック図、第２図は第１図のデータ転送回路をRAM
と外部回路との間のデータ転送に適用した場合のブロッ
ク図、第３図および第４図はそれぞれ第２図のデータ転
送回路の動作を説明するタイミングチャート、第５図乃
至第７図はそれぞれこの発明の他の実施例を示すブロッ
ク図、第８図は第１図に示したデータ転送回路の具体的
構成の一例を示す回路図、第９図はデータ転送回路に含
まれるデータ転送ゲートの具体的構成の一例を示す回路
図、第10図は従来のデータ転送回路を示すブロック図で
ある。 11a,11c,11e……データ転送ゲート、11b,11d……データ
保持回路、4a,4d,4g……ゲートコントロール信号、4c,4
f……センス信号、4b,4e……イコライズ信号。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐原 弘 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝多摩川工場内 (72)発明者 大島 成夫 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝多摩川工場内 (56)参考文献 特開 昭61−271690（ＪＰ，Ａ) 特開 昭58−182185（ＪＰ，Ａ)

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】ランダムポートとシリアルポートを有する
    デュアルポートメモリに設けられ、リード転送サイクル
    においてそのデュアルポートメモリのRAMからそのシリ
    アルポートに接続される外部回路へのデータ転送を行
    い、ライト転送サイクルにおいて前記外部回路から前記
    RAM部へのデータ転送を行うデータ転送回路において、 前記RAM部から導出されるビット線対にそれぞれ接続さ
    れる第１および第２のデータ保持回路と、 前記RAM部と前記第１のデータ保持回路との間の前記ビ
    ット線対に接続され、第１転送ゲート制御信号に応じて
    前記RAM部と前記第１のデータ保持回路との間を導通ま
    たは遮断する第１のデータ転送ゲートと、 前記第１のデータ保持回路と前記第２のデータ保持回路
    間の前記ビット線対に接続され、第２転送ゲート制御信
    号に応じて前記第１のデータ保持回路と前記第２のデー
    タ保持回路との間を導通または遮断する第２のデータ転
    送ゲートと、 前記第２のデータ保持回路と前記外部回路との間のビッ
    ト線対に接続され、第３転送ゲート制御信号に応じて前
    記第２のデータ保持回路と前記外部回路との間を導通ま
    たは遮断する第３のデータ転送ゲートと、 前記第１および第２のデータ保持回路、および前記第１
    乃至第３のデータ転送ゲートの動作タイミングを制御す
    ることによって、前記リード転送サイクルを制御するタ
    イミング制御手段とを具備し、 前記第１のデータ保持回路は、第１センス信号に応じて
    前記ビット線対の電位差を検知および増幅して保持する
    第１のラッチ回路と、第１イコライズ信号に応じて前記
    ビット線対の電位を等電位に設定して前記第１のラッチ
    回路の保持データを消去する第１のイコライズ回路とを
    含み、 前記第２のデータ保持回路は、第２センス信号に応じて
    前記ビット線対の電位差を検知および増幅して保持する
    第２ラッチ回路と、第２イコライズ信号に応じて前記ビ
    ット線対の電位を等電位に設定して前記第２のラッチ回
    路の保持データを消去する第２のイコライズ回路とを含
    み、 前記タイミング制御手段は、 前記リード転送サイクルにおいて、前記RAM部のメモリ
    セルから前記ビット線対に第１のデータを読み出すため
    のローアドレスストローブ信号の付勢に応答して、前記
    第２転送ゲート制御信号によって前記第２のデータ転送
    ゲートを遮断させた状態で前記第１の転送ゲート制御信
    号によって前記第１の転送ゲートを導通させる手段と、 前記第１の転送ゲートの導通に応答して、前記第１セン
    ス信号によって前記第１のデータ保持回路の第１のセン
    ス回路に前記RAM部からの前記第１のデータを保持させ
    た後、前記第１の転送ゲート制御信号によって前記第１
    の転送ゲートを遮断させる手段と、 前記第１のデータ保持回路による前記第１のデータの保
    持に応答して、前記第２イコライズ信号によって前記第
    ２のデータ保持回路で保持されているデータを消去した
    後、前記第２の転送ゲート制御信号によって前記第２の
    転送ゲートを導通させる手段と、 前記第２の転送ゲートの導通に応答して、前記第２セン
    ス信号によって前記第２のデータ保持回路の第２のセン
    ス回路に前記第１のデータ保持回路から転送される前記
    第１のデータを保持させた後、前記第２の転送ゲート制
    御信号によって前記第２の転送ゲートを遮断させる手段
    と、 この第２の転送ゲートの遮断に応答して前記第１イコラ
    イズ信号によって前記第１のデータ保持回路で保持され
    ている前記第１のデータを消去した後、前記RAM部のメ
    モリセルから前記ビット線対に第２のデータを読み出す
    ためのローアドレスストローブ信号の付勢に応答して前
    記第１の転送ゲート制御信号によって前記第１の転送ゲ
    ートを導通させると共に、前記第３の転送ゲート制御信
    号によって前記第３の転送ゲートを導通させ、RAM部か
    ら第１のデータ保持回路への前記第２のデータ転送と第
    ２のデータ保持回路から外部回路への前記第１のデータ
    転送を実行させる手段とを含むことを特徴とするデータ
    転送回路。
  2. 【請求項２】前記第１および第２のデータ保持回路、お
    よび前記第１乃至第３のデータ転送ゲートの動作タイミ
    ングを制御することによって、前記ライト転送サイクル
    を制御する第２のタイミング制御手段をさらに具備し、 前記第２のタイミング制御手段は、 前記ライト転送サイクルおいて、前記第２転送ゲート制
    御信号によって前記第２のデータ転送ゲートを遮断させ
    た状態で前記第３の転送ゲート制御信号によって前記第
    ３の転送ゲートを導通させる手段と、 前記第３の転送ゲートの導通に応答して、前記第２のデ
    ータ保持回路の第２のセンス回路に前記外部回路からの
    ライトデータを保持させた後、前記第３の転送ゲート制
    御信号によって前記第３の転送ゲートを遮断させる手段
    と、 前記第２のデータ保持回路によるライトデータの保持に
    応答して、前記第１イコライズ信号によって前記第１の
    データ保持回路で保持されているデータを消去した後、
    前記第２の転送ゲート制御信号によって前記第２の転送
    ゲートを導通させる手段と、 前記第２の転送ゲートの導通に応答して、前記第１セン
    ス信号によって前記第１のデータ保持回路の第１のセン
    ス回路に前記第２のデータ保持回路からの転送データを
    保持させた後、前記第２の転送ゲート制御信号によって
    前記第２の転送ゲートを遮断させる手段と、 この第２の転送ゲートの遮断に応答して、前記第２イコ
    ライズ信号によって前記第２のデータ保持回路で保持さ
    れているデータを消去した後に前記第３の転送ゲート制
    御信号によって前記第３の転送ゲートを導通させると共
    に、前記第１の転送ゲート制御信号によって前記第１の
    転送ゲートを導通させ、外部回路から第２のデータ保持
    回路へのデータ転送と第１のデータ保持回路からRAM部
    へのデータ転送を実行させる手段とを含むことを特徴と
    する特許請求の範囲第１項記載のデータ転送回路。
  3. 【請求項３】前記第１および第２のデータ保持回路、お
    よび前記第１乃至第３のデータ転送ゲートの動作タイミ
    ングを制御することによって、前記ライト転送サイクル
    を制御する第２のタイミング制御手段をさらに具備し、 前記第２のタイミング制御手段は、 前記ライト転送サイクルおいて、前記第２転送ゲート制
    御信号によって前記第２のデータ転送ゲートを遮断させ
    た状態で前記第３の転送ゲート制御信号によって前記第
    ３の転送ゲートを導通させる手段と、 前記第３の転送ゲートの導通に応答して、前記第２のデ
    ータ保持回路の第２のセンス回路に前記外部回路からの
    ライトデータを保持させた後、前記第３の転送ゲート制
    御信号によって前記第３の転送ゲートを遮断させる手段
    と、 前記第２のデータ保持回路によるライトデータの保持に
    応答して、前記第１および第２の転送ゲート制御信号に
    よって前記第１および第２の転送ゲートを導通させ、前
    記第２のデータ保持回路から前記RAM部へのデータ転送
    を実行させる手段とを含むことを特徴とする特許請求の
    範囲第１項記載のデータ転送回路。
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