KR20030020913A - 로우 및 칼럼 액세스 동작을 동기시키는 방법 및 장치 - Google Patents

로우 및 칼럼 액세스 동작을 동기시키는 방법 및 장치 Download PDF

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Abstract

비트 라인쌍, 워드 라인, 메모리 셀, 감지 증폭기 및 감지 증폭기에 전력을 공급하는 감지 증폭기 전력 공급 회로를 갖는 반도체 메모리에서 로우 및 칼럼 액세스 동작을 동기화하는 회로로서, 제1 소정의 시간 만큼 워드 라인 타이밍 펄스를 지연시키는 제1 지연 회로, 워드 라인 타이밍 펄스 및 지연된 워드 라인 타이밍 펄스를 논리적으로 결합하여 감지 증폭기 인에이블 신호를 생성하고, 감지 증폭기 전력 공급 회로를 인에이블하는 제1 로직 회로, 제2 소정의 시간 만큼 워드 라인 타이밍 펄스를 지연시키는 제2 지연 회로 및 워드 라인 타이밍 펄스 및 제2 지연된 워드 라인 타이밍 펄스를 논리적으로 결합하여 칼럼 선택 인에이블 신호를 생성하고 다수의 칼럼 액세스 장치들 중 선택된 것들을 인에이블하는 제2 로직 회로를 포함하며, 상기 제2 소정의 시간은 다수의 칼럼 액세스 장치들이 감지 증폭기 전력 공급 회로가 인에이블된 후에 활성화되도록 선택되는 것을 특징으로 하는 회로이다.

Description

로우 및 칼럼 액세스 동작을 동기시키는 방법 및 장치{METHOD AND APPARATUS FOR SYNCHRONIZATION OF ROW AND COLUMN ACCESS OPERATIONS}
반도체 메모리 집적 회로는 통상적으로 로우 및 칼럼들을 갖는 어레이에 제한된 내부 구조를 이용하여 왔으며, 이들 로우-칼럼 어드레스 교차는 개개의 데이터 저장 위치 또는 메모리 셀들을 정의한다. 통상적으로, 이러한 교차들은 내부 어드레스 버스를 통해 어드레스되고, 그 위치로부터 저장 또는 읽혀질 데이터는 내부 입/출력 버스로 전달된다. 데이터 저장 위치들 그룹은 보통 워드 라인들과 함께 접속된다. 이러한 기본 구조를 이용하는 반도체 구성은 DRAM(Dynamic RAM), SRAM(Static RAM), EPROM(Electrically Programmable RAM), EEPROM(Erasable EPROM) 및 "플래쉬" 메모리를 포함한다.
그러한 메모리 장치에 대한 성능 보다 중요한 성능 측정 중 하나는 총 가용한 데이터 대역폭이다. 데이터 대역폭에 영향을 주는 타이밍 지연의 주요 타입을 액세스 타임이라 한다. 액세스 타임은 그 어드레스 버스에의 새로운 어드레스 정보의 도달 및 입/출력 버스 상에서 액세스되는 데이터의 가용성 사이의 지연으로 정의된다.
DRAM 메모리 어레이로부터 데이터를 읽거나 데이터를 쓰기위해, 다수의 순차적인 연산이 수행된다. 처음에는, 비트 라인쌍들이 등화되고 사전 충전된다. 다음으로, 비트 라인들로의 어드레스된 메모리 셀의 충전 상태를 판독하기 위해, 선택된 워드 라인이 어써트된다. 그리고 나서, 비트 라인 감지 증폭기는 비트 라인쌍에 걸친 전압차를 풀(full) 로직 레벨로 증폭하기 위해 활성화된다. 그리고 나서, 통상적으로 n 채널 통과 트랜지스터인 칼럼 액세스 트랜지스터들은 인에이블되어 비트 라인 상태를 DRAM 읽기 데이터 증폭기 및 출력으로 접속하거나 DRAM 쓰기 데이터 입력으로부터의 새로운 값들로 비트 라인 상태를 덮어쓴다.
거의 모든 DRAM 구조에서, 메모리 어레이 어드레싱의 2차원적 특성은 외부 메모리 제어기에 직접 액세스할 수 있다. 비동기 DRAM 구조에서는, 로우(X-어드레스) 및 칼럼(Y-어드레스) 액세스 동작을 제어하는데 별개의 제어 신호가 사용된다. 동기 DRAM 구성에서도, 전술한 바와 같이 별개의 로우 및 칼럼 제어 신호를 사용할 수 있다. 또한, 동기 DRAM 구성에 대해서, 로우 및 칼럼 제어 신호 모두에 대해 단일 명령 경로를 사용할 수 있다.
이러한 경우에, 비트 라인 감지 증폭기 활성화는 통상적으로 로우 활성화 명령에 의해 개시된 DRAM 동작의 셀프 타임 시퀀스의 마지막 단계로서 수행된다. 칼럼 액세스 트랜지스터는 Y-어드레스 디코딩 로직에 의해 제어되고 개별 읽기 및 쓰기 명령과 관련된 제어 신호들에 의해 인에이블된다.
그러나, 비동기 및 동기 DRAM 구조 모두에 대해, 비트 라인 감지 및 칼럼 액세스 트랜지스터의 인에이블링 사이의 타이밍 마진은 로우 액세스 및 칼럼 액세스 동작에 대한 별개의 제어 경로 사이의 타이밍 가변성에 의해 제한된다. 동기 설계에서 조차도, X-어드레스 및 Y-어드레스 디코딩 로직 경로가 상당히 다르다. 비트 라인 감지의 완료 및 칼럼 액세스 트랜지스터 활성화의 개시 사이의 타이밍 가변성은 X 및 Y 어드레스 디코딩 경로 사이의 가변성, 비트 라인 감지 증폭기를 활성화하는 셀프 타임 체인의 가변성 및 제어 신호들의 미소한 시간차들의 합을 포함한다. 즉, 제어 신호들은 메모리 장치의 별개의 영역에 위치한 로우 및 칼럼 제어 로직으로부터 주어진 메모리 어레이에 도달하고, 따라서 서로 다른 활성화 타이밍을 가질 수 있다.
DRAM 액세스 타임을 줄이고 읽기 및 쓰기 동작이 수행되는 속도를 증가시키기 위해서는, DRAM의 기능에 필요한 전술된 순차적 동작들 각각에 요구되는 시간을 줄이려고 시도하는 것이 중요하다. 또한, 이전 동작 후에 가능한 한 빨리 각 연속적인 DRAM 액세스 기능을 개시할 필요성도 마찬가지로 중요하다.
구체적으로, 비트 라인 복구 및 칼럼 활성화 장치의 인에이블링 사이의 지연은 정상 DRAM 동작 및 낮은 액세스 레이턴시(latency)를 달성하는것 모두에 있어서 중요하다. 칼럼 액세스 트랜지스터가 너무 일찍 인에이블되는 경우에, 비트 라인으로의 메모리 셀 읽기에는 오류가 발생하게 된다. 이 오류는 칼럼 액세스 트랜지스터를 통해 접속된 비트 라인들 상의 노이즈로부터 직접 또는 칼럼 액세스 트랜지스터를 통해 구동된 비트 라인 및 근접한 선택되지 않은 비트 라인 사이의 용량성커플링을 통해 간접적으로 발생할 수 있다. 데이터가 파괴적으로 읽혀지기 때문에, 오류가 발생하는 경우에는, 이것은 검색될 수 없다. 반면에, 칼럼 액세스 트랜지스터가 너무 늦게 인에이블되는 경우에, 메모리 액세스 레이턴시에 불필요한 지연이 추가된다. 또한, 다음 액세스 동작을 위한 준비 중에 비트 라인들의 등화 및 사전 충전은 칼럼 액세스 트랜지스터가 턴오프될 때까지는 유효하게 진행할 수 없다.
따라서, 메모리 셀 데이터에 오류를 발생시키지 않고 불필요한 지연 없이 연속적인 DRAM 액세스 기능을 개시할 수 있는 메모리 장치가 요구된다. 따라서, 본 발명의 목적은 전술한 단점들 중 적어도 몇가지를 완화하거나 제거하는 것이다.
본 발명은 일반적으로는 반도체 메모리 장치에서 로우 및 칼럼 액세스 동작의 동기화에 관한 것이고, 보다 구체적으로는 고속 동적 RAM에서 로우 및 칼럼 액세스 동작에 관한 것이다.
도1은 비동기 DRAM 구조에 대한 개략도(종래 기술).
도2는 공통 명령 및 어드레스 경로를 갖는 동기 DRAM 구조에 대한 개략도(종래 기술).
도3은 본 발명의 실시예에 따른 DRAM 구조에 대한 개략도.
도4는 도3에 도시된 DRAM 구조에 대한 타이밍도.
도5는 도3에 도시된 개략도의 선택적 실시예.
도6은 도3에 도시된 개략도에 대한 선택적 실시예.
본 발명의 실시예에 따르면, 비트 라인쌍, 워드 라인, 메모리 셀, 감지 증폭기 및 감지 증폭기에 전력을 공급하는 감지 증폭기 전력 공급 회로의 어레이를 갖는 반도체 메모리에서 로우 및 칼럼 액세스 동작을 동기화하는 회로가 제공된다. 상기 회로는 워드 라인들 중 적어도 하나를 활성화하는 워드 라인 타이밍 펄스, 제1 소정의 시간 만큼 워드 라인 타이밍 펄스를 지연시키는 워드 라인 타이밍 펄스와 접속된 제1 지연 회로, 및 워드 라인 타이밍 펄스 및 제1 지연 회로에 의해 지연된 워드 라인 타이밍 펄스를 논리적으로 결합하는 제1 논리 회로를 포함한다. 제1 로직 회로의 출력은 감지 증폭기 전력 공급 회로를 인에이블하는 감지 증폭기 인에이블 신호를 제공한다. 상기 회로는 제2 소정의 시간 만큼 워드 라인 타이밍 펄스를 지연하는 워드 라인 타이밍 펄스와 접속된 제2 지연 회로를 더 포함한다.상기 회로는 워드 라인 타이밍 펄스 및 칼럼 선택 인에이블 신호를 제공하는 제2 지연 회로에 의해 지연된 워드 라인 타이밍 펄스를 논리적으로 결합하는 제2 로직 회로를 포함한다. 칼럼 선택 인에이블 신호는 다수의 칼럼 액세스 장치들 중 선택된 것들을 인에이블하고, 상기 선택된 장치들은 감지 증폭기 전력 공급 회로가 인에이블된 후 소정의 시간 후에 활성화된다.
비트 라인쌍, 워드 라인, 메모리 셀, 감지 증폭기 및 감지 증폭기에 전력을 공급하는 감지 증폭기 전력 공급 회로의 어레이를 갖는 반도체 메모리에서의 로우 및 칼럼 액세스 동작을 동기화하는 방법도 제공된다. 상기 방법은 워드 라인들 중 적어도 하나를 활성화하는 워드 라인 타이밍 펄스를 생성하는 단계, 제1 소정의 시간 만큼 워드 라인 타이밍 펄스를 지연시키는 단계, 및 워드 라인 타이밍 펄스 및 감지 증폭기 인에이블 신호를 제공하는 제1 지연된 워드 라인 타이밍 펄스를 논리적으로 결합하는 단계를 포함한다. 감지 인에이블 신호는 감지 증폭기 전력 공급 회로를 인에이블한다. 상기 방법은 워드 라인 타이밍 펄스를 제2 소정의 시간만큼 지연시키는 단계 및 워드 라인 타이밍 펄스 및 칼럼 선택 인에이블 신호를 제공하는 제2 지연된 워드 라인 타이밍 펄스를 논리적으로 결합하는 단계를 더 포함한다. 칼럼 선택 인에이블 신호는 다수의 칼럼 액세스 장치들 중 선택된 것들을 인에이블하고, 여기서 다수의 칼럼 액세스 장치들 중 선택된 것들은 감지 증폭기 전력 공급 회로가 인에이블된 후 소정의 시간 후에 활성화된다.
본 발명을 첨부된 도면을 참조하여 보다 상세히 설명하고자 한다.
설명의 편의를 위해, 명세서에서 동일한 참조 번호는 도면 전체에 걸쳐 동일한 구성요소를 가리킨다. 도1을 참조하면, 로우 및 칼럼 액세스 동작을 제어하는 별개의 제어 신호를 사용하는 비동기 DRAM 구조(100)에 대한 종래 기술이 도시되어 있다. 모든 비트 라인쌍들은 활성 사이클 전에 사전 충전되고 등화되어 있다. 외부 메모리 제어기(102)는 로우 제어 신호(104)를 로우 제어 로직 장치(106)로 전송한다. 외부 메모리 제어기(102)는 칼럼 제어 신호(108)를 칼럼 제어 로직 장치(110)로 전송한다. 외부 메모리 제어기(102)는 또한 어드레스 신호(112)를 로우 제어 로직 장치(106) 및 칼럼 제어 로직 장치(110) 모두로 전송한다.
활성화 신호에 응답하여, 로우 제어 로직 장치(106)는 어드레스 신호(112)의 디코딩에 따라 워드 라인(114)을 어써트 한다. 메모리 셀(113)의 충전 상태는 보상 비트 라인쌍들(116)로 읽혀진다. 감지 증폭기(115)는 비트 라인들(116)에 걸친 전압을 증폭한다. 그리고 나서, 칼럼 제어 로직(110)은 어드레스 신호(112)의 디코딩에 따라 칼럼 선택 신호(117)를 어써트한다. 칼럼 선택 신호는 칼럼 액세스 트랜지스터(119)를 인에이블한다. 워드 라인(114) 및 비트 라인(116)의 교차는 어드레스 신호(112)에 의해 특정된 어드레스이다. 어드레스는 데이터 버스 감지 증폭기(118a) 및 다음의 출력 버퍼(118b)를 통해 메모리 어레이로부터 읽혀지고, 입력 버퍼(118c) 및 다음의 기록 드라이버(118d)를 통해 메모리 어레이에 쓰여진다.
도2를 참조하면, 종래 기술의 로우 및 칼럼 액세스 동작 모두에 대한 단일 명령 경로를 갖는 동기 DRAM 구조(200)가 도시되어 있다. 외부 메모리 제어기(102)는 동기 전단부(204)(front end)로 어드레스 신호(112) 및 명령 신호(202)를 전송한다. 동기 전단부(204)는 로우 제어 로직 장치(106) 및 칼럼 제어 로직 장치(110)로 어드레스 신호(112)를 제공한다. 또한, 동기 전단부(204)는 로우 제어 로직 장치(106)에는 로우 제어 신호(104)를, 칼럼 제어 로직 장치(110)에는 칼럼 제어 신호(108)를 제공한다.
로우 제어 로직 장치(106) 및 칼럼 제어 로직 장치(110)는 도1을 참조하여 설명한 바와 마찬가지 방식으로 워드 라인(114) 및 칼럼 선택 신호(117)를 어써트한다. 입/출력 경로(206)는 입/출력 경로(206)가 동기 데이터 전달을 제공하는 입력 및 출력 데이터 래치(208a 및 208b)를 각각 포함한다는 점을 제외하고는 도1에 도시된 입/출력 경로(118)와 유사하게 동작한다. 동기 전단부(204) 및 래치들(208) 모두는 동일 클록(210)에 의해 클로킹된다.
도1 및 도2를 참조하여 설명된 기술들은 비트 라인 감지 및 칼럼 액세스 트랜지스터 활성화 사이의 타이밍 불확실성 및 가변성 때문에 문제점을 갖는다. 비트 라인 감지 및 칼럼 액세스 트랜지스터 사이의 타이밍 불확실성 및 가변성을 감소시키는 한가지 방법은 선택된 메모리 어레이의 주변 영역 내의 2개의 동작들을 국부적으로 동기화하는 것이다. 칼럼 액세스 트랜지스터의 활성화와 비트 라인 감지 증폭기 활성화를 기초로 생성된 제어 신호를 결합하므로써, 비트 라인 감지 및 칼럼 액세스 사이의 불필요한 지연을 상당히 감소시킬 수 있다. 이것은 메모리 액세스 레이턴시가 감소되도록 하고 메모리 동작이 더 빠른 속도로 수행되도록 해준다.
도3을 참조하면, 본 발명의 실시예에 따른 DRAM 구조(300)가 도시되어 있다. 워드 라인 타이밍 펄스 신호(WTP)가 제1 지연 소자(D1)에 접속된다. 제1 지연 소자 (D1)의 출력은 AND 게이트(A1)의 입력에 접속된다. 워드 라인 타이밍 펄스(WTP)는 AND 게이트(A1)의 제2 입력이다. AND 게이트(A1)의 출력은 감지 증폭기 인에이블 신호(SAEN)이고, 이 신호는 비트 라인 감지 증폭기 전력 공급 회로(302)로의 입력이다. 비트 라인 감지 증폭기 전력 공급 회로(302)는 비트 라인쌍들(306)에 걸친 전압을 증폭하는 감지 증폭기들(304)에 전력을 공급한다. 전력은 활성 감지 사이클 동안에는 p-채널 공급 신호(SAP) 및 n-채널 공급 신호(SAN)를 선택적으로 각각 양의 공급 전압 VDD및 접지 공급 전압 VSS에, 사전 충전 사이클 동안에는 비트 라인 사전 충전 전압 VBLP에 접속하므로써 공급된다.
제1 지연 소자(D1)의 출력은 제2 지연 소자(D2)의 입력에 더 접속된다. 제2 지연 소자(D2)의 출력은 제2 AND 게이트(A2)의 입력에 접속된다. 워드 라인 타이밍 펄스(WTP)는 AND 게이트(A2)의 제2 입력이다. AND 게이트(A2)의 출력은 칼럼 선택 인에이블 신호(CSE)이다. CSE 신호는 로컬 칼럼 선택 신호들(LCSLi)을 생성하는 AND 게이트들(312)(간략함을 위해 그 중 2개만 도시함)을 통해 사전 코딩된 칼럼 어드레스 신호들로 구성된 글로벌 칼럼 선택 신호들(GCSLi)와 결합된다. 그리고 나서, 로컬 칼럼 선택 신호들(LCSLi)은 액세스될 적절한 칼럼을 인에이블시킨다. 워드 라인 타이밍 펄스(WTP)는 또한 미리 디코딩된 X-어드레스에 의해 선택된 적절한 워드 라인들을 인에이블하는 다수의 AND 게이트들(314)(간략함을 위해 그 중 하나만 도시함)을 통해 관련된 워드 라인(308)에 접속된다.
도4를 참조하면, 전술한 회로에 대한 타이밍도가 도시되어 있다. 회로의 동작을 도3 및 도4를 참조하여 설명하며, 일단 읽기 동작이 설명되고 나면 당업자에게 쓰기 동작은 명백할 것이므로, 읽기 동작을 설명한다. 워드 라인 타이밍 펄스 (WTP)의 상승 에지에 응답하여, 선택된 워드 라인은 상승하고, 그 메모리 셀에 대한 액세스 트랜지스터를 턴온한다. 선택된 셀에 저장된 데이터는 비트 라인으로 방출되고 셀 및 비트 라인 커패시턴스 사이의 전하 공유가 발생한다. 워드 라인 타이밍 펄스(WTP)의 상승 에지를 수신하는 것으로부터의 지연(T1)(지연 소자(D1)) 후에, 비트 라인 감지 증폭기들(304)는 감지 증폭기 인에이블 신호(SAEN)를 어써트함으로써 인에입르된다. 감지 증폭기 인에이블 신호(SAEN)를 어써트하면 감지 증폭기 전력 공급 회로(302)는 비트 라인에 사전 충전된 전압(VBLP)에서 양의 공급 전압(VDD) 및 접지 공급 전압(VSS) 각각으로의 감지 증폭기 전력 공급 레일들(SAP 및SAN) 상의 전압을 구동한다. 일단 감지 증폭기가 인에이블되면, 비트 라인 상의 데이터는 전 스윙 레벨로 증폭된다.
감지 증폭기 인에이블 신호의 어써트 후 (지연 소자(D2)에 의해 생성된) 지연(T2)후에, 칼럼 선택 인에이블 신호(CSE)가 어써트된다. 칼럼 선택 인에이블 신호(CSE)는 로컬 칼럼 선택에 대한 Y-어드레스 디코드 로직에 의해 생성된 글로벌 칼럼 선택 신호들(GCSLi) 집합에 자격을 부여하는데 사용된다. 개별 DRAM 어레이에 로컬인 칼럼 선택 신호들(LCSLi)이 칼럽 선택 인에이블(CSE) 신호와 글로벌 칼럼 선택 신호들(GCSLi)을 AND 연산하므로써 생성된다. 그러므로, 칼럼 선택 인에이블 신호(CSE)가 어써트되고, 글로벌 칼럼 선택 신호(GCSLi)가 어써트되면, 해당 로컬 칼럼 선택 신호(LCSLi)가 인에이블된다. 그리고 나서, 로컬 칼럼 선택 신호(LCSLi)는 로컬 비트 라인들을 데이터 버스에 접속시키는 칼럼 액세스 트랜지스터(310)를 인에이블한다. 따라서, 도4를 참조하면, 지연(T1 및 T2)후에 로컬 칼럼 선택 신호(LCSLi)가 생성된다. 로컬 칼럼 선택 신호(LCSLi)는 제1 칼럼 액세스 트랜지스터(310a)를 인에이블한다. 워드 라인 타이밍 펄스(WTP)의 다음 상승 에지에 의해 개시된 제2 읽기 사이클 중에, 지연(T1 및 T2) 후에 제2 로컬 제어 신호(LCSL2)가 인에이블된다. 제2 로컬 칼럼 선택 신호(LCSL2)는 제2 칼럼 액세스 트랜지스터(310b)를 인에이블한다. 본 실시예에서, 설명을 위해 LCSL2는 LCSL1과다르다고 가정된다.
로컬 칼럼 선택 인에이블 신호(LCSLi)는 워드 라인 타이밍 펄스(WTP)의 상승 에지로부터 지연(T1 및 T2) 후에 활성화되고, 칼럼 선택 인에이블 신호(CSE)의 하강 에지에 의해 비활성화된다. 감지 증폭기들은 워드 라인 타이밍 펄스(WTP)의 상승 에지로부터 지연(T1) 후에 비트 라인 감지 증폭기 전력 공급 회로(302)에 의해 전력 공급되고, SAEN 신호의 하강 에지에 의해 비활성화된다. AND 게이트(A1 및 A2)는 워드 라인 타이밍 펄스(WTP)의 하강 에지에 응답하여 감지 증폭기 인에이블 신호(SAEN) 및 칼럼 선택 인에이블 신호(CSE) 모두 즉시 디스에이블될 것을 보장한다. 워드 라인(308)은 워드 라인 타이밍 펄스(WTP)가 활성화되어 있는한 인에이블된다.
그러므로, 각 DRAM 어레이 내에서 칼럼 액세스 트랜지스터의 인에이블을 그 어레이와 관련된 비트 라인 감지 증폭기의 활성화 후 소정의 시간으로 동기화할 수 있다. 감지 증폭기들 사이의 소정의 지연은 최적의 읽기 및 쓰기 성능을 달성하도록 선택적으로 프로그램될 수 있음이 주목된다.
도5를 참조하면, 도3에 설명된 것의 선택적 실시예(500)가 도시되어 있다. 비트 라인 감지 증폭기 전력 공급 회로(302)는 앞선 실시예에서 설명된 바와 같이, 타이밍 제어 신호(WTP)를 타이밍 제어 신호(WTP)의 지연된 버전과 AND 연산하므로써 인이에블된다. 그러나, 본 실시예에서, 칼럼 선택 인에이블 신호(CSE)는 타이밍 제어 신호(WTP)와 비교기(502)의 출력과의 AND 연산의 결과이다.
비교기(502)는 p-채널 또는 n-채널 공급 신호(SAP 및 SAN) 중 하나의 레벨을 소정의 임계 전압 VSW와 비교한다. 도5에서, 비교기는 p-채널 공급 신호(SAP)를 임계 전압(VSW)과 비교하고, 이것은 VBLP및 VDD사이의 값을 갖도록 설정된다. SAP가 임계값 VSW이상으로 상승하자마자, 비교기는 해당 출력을 어써트하고, 이에 의해 AND 게이트(A2)를 통해 칼럼 선택 인에이블 신호(CSE)를 인에이블한다. 칼럼 선택 인에이블 신호(CSE)는 앞선 실시예에 설명된 바와 같이 칼럼 선택 신호(미도시)를 인에이블하는데 사용된다.
또다른 실시예에서, p-채널 공급 신호(SAP)를 수신하는 대신에, 비교기는 n-채널 공급 신호(SAN)를 수신하고, 임계 전압(VSW)는 VBLP및 VSS사이의 값으로 설정된다. 그러므로, 일단 n-채널 공급 신호(SAN) 전압이 소정의 임계값(VSW) 이하가 되면, 비교기의 출력은 칼럼 선택 인에이블 신호(CSE)가 인에이블되도록 하는 값이 될 것이다. 칼럼 선택 인에이블 신호(CSE)는 제1 실시예에서 설명된 바와 같이 칼럼 선택 신호를 인에이블하는데 사용된다.
선택적으로, 전술한 실시예들 중 하나에 대해, 칼럼 선택 인에이블 신호(CSE)를 인에이블하기 전에 지연를 제공하기 위해 추가적인 지연 소자(504)가 추가될 수 있다.
도6을 참조하면 또다른 실시예(600)가 도시되어 있다. 전술한 실시예와 마찬가지로, 워드 라인 타이밍 펄스(WTP)와 워드 라인 타이밍 펄스(WTP)의 지연된 버전을 AND 연산한 결과로서, 감지 증폭기 인에이블 신호(SAEN)가 생성된다. 그러나, 본 실시예에서, 칼럼 선택 인에이블 신호는 워드 라인 타이밍 펄스(WTP)와 워드 라인 타이밍 펄스(WTP)의 AND 연산의 결과이다. 제2 지연 소자(D3)는 워드 라인 타이밍 펄스(WTP)를 T1 및 T2의 결합된 시간 지연만큼 지연시킨다. 따라서, 제1 실시예와 달리, 워드 라인 타이밍 펄스(WTP)가 제2 지연 소자(D3)의 입력에 직접 나타난다.
워드 라인 타이밍 펄스(WTP)의 부정 및 비트 라인 감지 증폭 전력 공급 회로(302)의 디스에이블링 사이의 시간은 워드 라인 타이밍 펄스(WTP) 및 AND 게이트(A1) 사이에 지연 소자를 삽입하므로써 조정될 수 있다. 마찬가지로, 워드 라인 타이밍 펄스(WTP)의 부정 및 칼럼 선택 인에이블 신호(CSE)의 부정 사이의 시간은 워드 라인 타이밍 펄스(WTP) 및 AND 게이트(A2)의 입력 사이에 지연 소자를 삽입하므로써 조정될 수 있다.
비트 라인 감지 및 칼럼 액세스 사이의 타이밍의 보다 정확한 제어가 전술한 모든 실시예에 의해 달성될 수 있으므로, 비트 라인 감지이 읽기 및 쓰기 동작을 더 가속하기 위해 단지 부분적으로만 완료된 동안에도 칼럼 액세스를 개시할 수 있다.
본 발명을 실시예를 참조하여 설명하였으나, 당업자는 본 발명의 범위 내에서 이 실시예들에 다양한 변형을 가할 수 있다. 본 발명의 범위는 이하의 청구범위의 해석에 의해서만 제한된다. 또한, 본 발명은 어레이로 구성되고 별개의 순차적인 X-어드레스 및 Y-어드레스 위상을 사용하여 어드레스되는 임의의 타입의 전자 메모리에 적용될 수 있다. 여기에는 SRAM 및 EPROM, EEPROM, 플래쉬 EPROM 및FRAM과 같은 다양한 비휘발성 메모리가 포함된다.

Claims (26)

  1. 비트 라인쌍, 워드 라인, 메모리 셀, 감지 증폭기 및 상기 감지 증폭기에 전력을 공급하는 감지 증폭기 전력 공급 회로의 어레이를 갖는 반도체 메모리에서 로우(row) 및 칼럼(column) 액세스 동작을 동기시키는 회로로서,
    (a) 워드 라인 타이밍 펄스를 제1 소정의 시간 만큼 지연시키는 제1 지연 회로;
    (b) 상기 워드 라인 타이밍 펄스 및 상기 지연된 워드 라인 타이밍 펄스를 논리적으로 결합하여 감지 증폭기 전력 공급 회로를 인에이블하는 감지 증폭기 인에이블 신호를 생성하는 제1 로직 회로;
    (c) 상기 워드 라인 타이밍 펄스를 제2 소정의 시간만큼 지연시키는 제2 지연 회로; 및
    (d) 상기 워드 라인 타이밍 펄스 및 상기 제2 지연된 워드 라인 타이밍 펄스를 논리적으로 결합하여 다수의 칼럼 액세스 장치들 중 선택된 것들을 인에이블하는 칼럼 선택 인에이블 신호를 생성하는 제2 로직 회로를 포함하며,
    상기 제2 소정의 시간은 다수의 칼럼 액세스 장치들 중 선택된 것들이 상기 감지 증폭기 전력 공급 회로가 인에이블된 후에 활성화되도록 선택되는 것을 특징으로 하는 로우 및 칼럼 액세스 동작 동기 회로.
  2. 제1항에 있어서, 상기 제1 지연 회로는 제1 지연 소자인 것을 특징으로 하는로우 및 칼럼 액세스 동작 동기 회로.
  3. 제2항에 있어서, 상기 제2 지연 회로는 제2 지연 소자인 것을 특징으로 하는 로우 및 칼럼 액세스 동작 동기 회로.
  4. 제3항에 있어서, 상기 제2 지연 소자는 상기 제1 지연 소자를 통해 상기 워드 라인 타이밍 펄스와 접속되는 것을 특징으로 하는 로우 및 칼럼 액세스 동작 동기 회로.
  5. 제4항에 있어서, 상기 회로는 상기 칼럼 선택 인에이블 신호와 다수의 칼럼 액세스 장치들 중 상기 선택된 것들을 인에이블하는 다수의 칼럼 어드레스 신호를 논리적으로 결합하는 다수의 로직 회로들을 더 포함하는 것을 특징으로 하는 로우 및 칼럼 액세스 동작 동기 회로.
  6. 제3항에 있어서, 상기 제2 소정의 시간은 상기 제1 소정의 시간보다 더 긴 것을 특징으로 하는 로우 및 칼럼 액세스 동작 동기 회로.
  7. 제6항에 있어서, 상기 회로는 상기 워드 라인 타이밍 펄스가 상기 제1 로직 회로에 입력되기 전에 상기 워드 라인 타이밍 펄스를 지연시키는 제3 지연 소자를 더 포함하는 것을 특징으로 하는 로우 및 칼럼 액세스 동작 동기 회로.
  8. 제6항에 있어서, 상기 회로는 상기 워드 라인 펄스가 상기 제2 로직 회로에 입력되기 전에 상기 워드 라인 타이밍 펄스를 지연시키는 제3 지연 소자를 더 포함하는 것을 특징으로 하는 로우 및 칼럼 액세스 동작 동기 회로.
  9. 제2항에 있어서, 상기 제2 지연 회로는 상기 감지 증폭기 전력 공급 회로의 전력 신호에 접속된 제1 입력 및 소정의 임계 전압에 접속된 제2 입력을 갖고, 상기 제1 및 제2 입력들 사이의 비교 결과에 따라 어써트(assert)되는 출력을 갖는 비교기인 것을 특징으로 하는 로우 및 칼럼 액세스 동작 동기 회로.
  10. 제9항에 있어서, 상기 제1 입력은 상기 감지 증폭기 전력 공급 회로의 p-채널 전력 신호에 접속되고, 상기 비교기의 출력은 상기 p-채널 전력 신호가 상기 임계값보다 큰 경우에 어써트되는 것을 특징으로 하는 로우 및 칼럼 액세스 동작 동기 회로.
  11. 제10항에 있어서, 상기 비교기의 출력과 상기 제2 로직 회로 사이에 제3 지연 회로가 접속되는 것을 특징으로 하는 로우 및 칼럼 액세스 동작 동기 회로.
  12. 제9항에 있어서, 상기 제1 입력은 상기 감지 증폭기 전력 공급 회로의 n-채널 전력 신호에 접속되고, 상기 비교기의 출력은 상기 n-채널 전력 신호가 상기 임계값 보다 작을 경우에 어써트되는 것을 특징으로 하는 로우 및 칼럼 액세스 동작 동기 회로.
  13. 제12항에 있어서, 상기 비교기의 출력 및 상기 제2 로직 회로 사이에 제3 지연 회로가 접속되는 것을 특징으로 하는 로우 및 칼럼 액세스 동작 동기 회로.
  14. 비트 라인쌍, 워드 라인, 메모리 셀, 감지 증폭기 및 상기 감지 증폭기에 전력을 공급하는 감지 증폭기 전력 공급 회로의 어레이를 갖는 반도체 메모리에서 로우 및 칼럼 액세스 동작을 동기시키는 방법으로서,
    (a) 상기 워드 라인들 중 적어도 하나를 활성화하는 워드 라인 타이밍 펄스를 생성하는 단계;
    (b) 제1 소정의 시간 만큼 상기 워드 라인 타이밍 펄스를 지연시키는 단계;
    (c) 상기 워드 라인 타이밍 펄스 및 상기 제1 지연된 워드 라인 타이밍 펄스를 논리적으로 결합하여 상기 감지 증폭기 전력 공급 회로를 인에이블하는 감지 증폭기 인에이블 신호를 제공하는 단계;
    (d) 상기 워드 라인 타이밍 펄스를 제2 소정의 시간 만큼 지연시키는 단계; 및
    (e) 상기 워드 라인 타이밍 펄스 및 상기 제2 지연된 워드 라인 타이밍 펄스를 논리적으로 결합하여 다수의 칼럼 액세스 장치들 중 선택된 것들을 인에이블하는 칼럼 선택 인에이블 신호를 제공하는 단계를 포함하고,
    상기 다수의 칼럼 액세스 장치들 중 선택된 것들은 상기 감지 증폭기 전력 공급 회로가 인에이블된 후 소정의 시간 후에 활성화되는 것을 특징으로 하는 로우 및 칼럼 액세스 동작 동기 방법.
  15. 제14항에 있어서, 상기 칼럼 선택 인에이블 신호는 상기 다수의 칼럼 액세스 장치들 중 선택된 것들과 논리적으로 결합되는 것을 특징으로 하는 로우 및 칼럼 액세스 동작 동기 방법.
  16. 제14항에 있어서, 상기 제2 소정의 시간은 상기 제1 소정의 시간 보다 긴 것을 특징으로 하는 로우 및 칼럼 액세스 동작 동기 방법.
  17. 제14항에 있어서, 상기 워드 라인 타이밍 펄스는 상기 제1 지연된 워드 라인 펄스와 논리적으로 결합되기 전에 지연되는 것을 특징으로 하는 로우 및 칼럼 액세스 동작 동기 방법.
  18. 제14항에 있어서, 상기 워드 라인 타이밍 펄스는 상기 제2 지연된 워드 라인 타이밍 펄스와 논리적으로 결합되기 전에 지연되는 것을 특징으로 하는 로우 및 칼럼 액세스 동작 동기 방법.
  19. 제14항에 있어서, 상기 워드 라인 타이밍 펄스는 상기 워드 라인 타이밍 펄스를 제1 지연 회로와 접속시킴으로써 제1 소정의 시간 만큼 지연되는 것을 특징으로 하는 로우 및 칼럼 액세스 동작 동기 방법.
  20. 제19항에 있어서, 상기 워드 라인 타이밍 펄스는 상기 워드 라인 타이밍 펄스를 제2 지연 회로와 접속시킴으로써 제2 소정의 시간 만큼 지연되는 것을 특징으로 하는 로우 및 칼럼 액세스 동작 동기 방법.
  21. 제20항에 있어서, 상기 워드 라인 타이밍 펄스는 상기 워드 라인 타이밍 펄스를 상기 제1 및 상기 제2 지연 회로 모두와 접속시킴으로써 제2 소정의 시간 만큼 지연되는 것을 특징으로 하는 로우 및 칼럼 액세스 동작 동기 방법.
  22. 제21항에 있어서, 상기 제2 지연 회로는 상기 감지 증폭기 전력 공급 회로의 전력 신호에 접속된 제1 입력 및 소정의 임계 전압에 접속된 제2 입력을 갖고, 상기 제1 및 제2 입력의 비교 결과에 따라 어써트되는 출력을 갖는 비교기인 것을 특징으로 하는 로우 및 칼럼 액세스 동작 동기 방법.
  23. 제22항에 있어서, 상기 비교기의 제1 입력은 상기 감지 증폭기 전력 공급 회로의 p-채널 전력 신호에 접속되고, 상기 비교기의 출력은 상기 p-채널 전력 신호가 상기 임계값보다 큰 경우에 어써트되는 것을 특징으로 하는 로우 및 칼럼 액세스 동작 동기 방법.
  24. 제23항에 있어서, 상기 비교기의 출력 및 상기 제2 로직 회로 사이에 제3 지연 회로가 접속되는 것을 특징으로 하는 로우 및 칼럼 액세스 동작 동기 방법.
  25. 제22항에 있어서, 상기 비교기의 제1 입력은 상기 감지 증폭기 전력 공급 회로의 n-채널 전력 신호에 접속되고, 상기 비교기의 출력은 상기 n-채널 전력 신호가 상기 임계값보다 작은 경우에 어써트되는 것을 특징으로 하는 로우 및 칼럼 액세스 동작 동기 방법.
  26. 제25항에 있어서, 상기 비교기의 출력 및 상기 제2 로직 회로 사이에 제3 지연 회로가 접속되는 것을 특징으로 하는 로우 및 칼럼 액세스 동작 동기 방법.
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