JPH04219695A - ダイナミック型半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はダイナミック型半導体
記憶装置に関する。

【０００２】

【従来の技術】従来のダイナミック型半導体記憶装置は
、例えば図４および図５に示すような周辺回路を備えて
いる。この周辺回路には、図４に示すように、タイミン
グ発生回路１０３と、センス増幅器（以下「センスアン
プ」という）１０４と、列アドレスデコーダ１０５と、
トランスファゲート１０６と、内部降圧回路１３０が設
けられている。また、図５に示すように、メイン増幅器
（以下「メインアンプ」という。）１０１と、データ線
バイアス回路１０２が設けられている。なお、記号■，
■はデータ線Ｄ，Ｄ＃が図４と図５とでつながっている
ことを表わしている。

【０００３】タイミング発生回路１０３は、入力端子１
０３ｉにつながるインバータ１０３ｃと、このインバー
タ１０３ｃに直列に順に接続された遅延回路１０３ａお
よび遅延回路１０３ｂを有している。プルダウントラン
ジスタ活性化信号線１０９とグランドとの間にはｎチャ
ネル型トランジスタ１０３ｅが接続される一方、プルア
ップトランジスタ活性化信号線１１０と内部降圧電位線
１０７との間にはｐチャネル型トランジスタ１０３ｆが
接続されている。このタイミング発生回路１０３は、入
力端子１０３ｉにセンス動作を開始すべきことを表わす
開始信号を受けた後、図６に示すように、まずインバー
タ１０３ｃの出力側からインバータ１０３ｄを通して、
センスアンプ１０４のプルダウントランジスタ１０４ｂ
，１０４ｂを活性化する制御信号ａを発生させる。そし
て、この制御信号ａによってｎチャネル型トランジスタ
１０３ｅをオンさせて、プルダウントランジスタ活性化
信号線１０９を接地電位にプルダウンする。次に、遅延
回路１０３ａの出力側からインバータ１０３ｇ，１０３
ｈを通してプルアップトランジスタ１０４ａ，１０４ａ
を活性化する制御信号ｃを発生させる。この制御信号ｃ
によってｐチャネル型トランジスタ１０３ｆをオンさせ
て、プルアップトランジスタ活性化信号線１１０を内部
降圧電位Ｖｄｄ（後述）にプルアップさせる。最後に、
遅延回路１０３ｂの出力側からインバータ１０３ｊ，１
０３ｋを通して制御信号ｂを発生させる。この制御信号
ｂによって列アドレスデコーダ１０５を活性化してトラ
ンスファゲート１０６を導通させる。

【０００４】センスアンプ１０４は、プルアップトラン
ジスタ活性化信号線１１０につながる一対のプルアップ
トランジスタ１０４ａ，１０４ａと、このプルアップト
ランジスタ１０４ａ，１０４ａとプルダウントランジス
タ活性化信号線１０９との間に接続された一対のプルダ
ウントランジスタ１０４ｂ，１０４ｂとからなっている
。このセンスアンプ１０４は、プルダウントランジスタ
活性化信号線１０９，プルアップトランジスタ活性化信
号線１１０によって駆動されて、図示しないメモリセル
からビット線Ｂ，Ｂ＃上に送出された信号をセンス増幅
してラッチする。

【０００５】列デコーダ１０５は、列アドレス信号線１
１１につながるＮＡＮＤ（否定論理積）回路１０５ａと
、列アドレスデコーダ信号線１０８とグランドとの間に
直列接続されたｐチャネル型トランジスタ１０５ｂ，ｎ
チャネル型トランジスタ１０５ｃとからなっている。こ
の列デコーダ１０５は、列アドレス信号線１１１によっ
て特定され、かつ列アドレスデコーダ信号線１０８を介
して上記タイミング発生回路１０３からの制御信号ｂを
受けたとき、トランスファゲート１０６を導通してビッ
ト線Ｂ，Ｂ＃上の信号をデータ線Ｄ，Ｄ＃へ転送させる
。

【０００６】内部降圧回路１３０は、差動増幅器１３０
ａと、電源（電位Ｖｃｃ）と内部降圧電位線１０７との
間に接続されたｐチャネル型トランジスタ１３０ｂとか
らなっている。差動増幅器１３０ａは、入力端子１３０
ｉに印加される参照電位Ｖｒｅｆ（ただし、（Ｖｃｃ／
２）＜Ｖｒｅｆ＜Ｖｃｃである。）を反転（−）入力と
する一方、ｐチャネル型トランジスタ１３０ｂと内部降
圧電位線１０７との接続点１３０ｔに生じる内部降圧電
位Ｖｄｄを非反転（＋）入力として、電位差（Ｖｄｄ−
Ｖｒｅｆ）が略ゼロとなるようにｐチャネル型トランジ
スタ１３０ｂのコンダクタンスを制御する。すなわち、
この差動増幅器１３０ａとｐチャネル型トランジスタ１
３０ｂでボルテージフオロアを構成して、内部降圧電位
線１０７に略一定の内部降圧電位Ｖｄｄを供給している
。

【０００７】図５に示すメインアンプ１０１は、グラン
ドに接続されたｎチャネル型トランジスタ１０１ａと、
このトランジスタ１０１ａに接続された一対のｎチャネ
ル型プルダウントランジスタ１０１ｂ，１０１ｂと、こ
のプルダウントランジスタ１０１ｂ，１０１ｂと電源（
電位Ｖｃｃ）との間に接続された一対のｐチャネル型プ
ルアップトランジスタ１０１ｃ，１０１ｃと、出力線Ｏ
，Ｏ＃をショートするためのｐチャネル型トランジスタ
１０１ｄとからなっている。このメインアンプ回路１０
１は、制御信号φ６が印加されたとき、プルダウントラ
ンジスタ１０１ｂ，１０１ｂおよびプルアップトランジ
スタ１０１ｃ，１０１ｃの動作によって、データ線Ｄ，
Ｄ＃上の信号を増幅して出力線Ｏ，Ｏ＃へ出力する。

【０００８】データ線バイアス回路１０２は、電源（電
位Ｖｃｃ）とグランドとの間に直列接続された各一対の
同一特性のｎチャネル型トランジスタ１０２ａ，１０２
ｂと、データ線Ｄ，Ｄ＃をショートするためのｐチャネ
ル型トランジスタ１０２ｃとからなっている。このトラ
ンジスタ１０２ａ，１０２ｂの一対の接続点Ｊ，Ｊ＃は
それぞれデータ線Ｄ，Ｄ＃に接続されている。このデー
タ線バイアス回路１０２は、データの読み出し（正確に
は、メインアンプ１０１の動作）に先立って制御信号φ
３，φ４を受けて、予めデータ線Ｄ，Ｄ＃を中間電位Ｖ
ｃｃ／２にバイアスする。

【０００９】メモリセルからデータの読み出しを行う場
合、予め、図示しないプリチャージ回路によって図４に
示すビット線Ｂ，Ｂ＃が中間電位Ｖｃｃ／２にバイアス
される。また、図５に示すデータ線バイアス回路１０２
によってデータ線Ｄ，Ｄ＃が中間電位Ｖｃｃ／２にバイ
アスされる。次に、図４に示すタイミング発生回路１０
３が制御信号ａ，制御信号ｃをこの順に発生して、プル
ダウントランジスタ活性化信号線１０９が接地される一
方、プルアップトランジスタ活性化信号線１１０が内部
降圧電位Ｖｄｄにプルアップされる。これにより、上記
メモリセルからビット線Ｂ，Ｂ＃上に送出された微小な
電位差をセンスアンプ１０４が増幅してラッチする。続
いて、タイミング発生回路１０４が制御信号ｂを発生し
て、列デコーダ１０５にトランスファゲート１０６，１
０６を導通させる。これにより、センスアンプ１０４に
ラッチされた電位差がビット線Ｂ，Ｂ＃からデータ線Ｄ
，Ｄ＃へ転送される。続いて、図５に示すメインアンプ
１０１が、データ線Ｄ，Ｄ＃上の電位差をさらに増幅し
て、出力線Ｏ，Ｏ＃へ出力する。

【００１０】

【発明が解決しようとする課題】ところで、上記従来の
ダイナミック型半導体記憶装置は、メインアンプの動作
開始前にデータ線Ｄ，Ｄ＃を予め中間電位Ｖｃｃ／２に
バイアスする際に、データ線バイアス回路１０２のトラ
ンジスタ１０２ｂ，１０２ａを通して電源Ｖｃｃ側から
グランド側へ直流電流が流れる。このため、消費電流が
大きくなるという問題がある。

【００１１】また、データの読み出しを行う場合、上記
従来のダイナミック型半導体記憶装置は、センスアンプ
１０４のプルダウントランジスタ１０４ｂ，１０４ｂを
先に駆動してビット線Ｂ，Ｂ＃間の電位差を増幅し、続
いてプルアップトランジスタ１０４ａ，１０４ａを駆動
してビット線Ｂ，Ｂ＃をリストアした後、データ線Ｄ，
Ｄ＃にデータを転送しているため、センス動作の開始か
らデータ線Ｄ，Ｄ＃にデータが転送されるまでの間に、
ビット線Ｂ，Ｂ＃間の電位差を増幅する動作時間（制御
信号ａと制御信号ｃの出力タイミングの差に相当）とデ
ータ線Ｄ，Ｄ＃にデータを転送するまでの動作時間（制
御信号ｃと制御信号ｂの出力タイミングの差に相当）と
を要している。 このため、最終的にメインアンプ１０１を通して出力線
Ｏ，Ｏ＃へデータを出力するまでの時間を長引かせてい
るという問題がある。

【００１２】そこで、この発明の目的は、メインアンプ
の動作開始前にデータ線を予め中間電位にバイアスする
際に消費電流を小さくすることができ、しかも、センス
動作の開始から出力線へデータを出力するまでの時間を
短縮できるダイナミック型半導体記憶装置を提供するこ
とにある。

【００１３】

【課題を解決するための手段】上記目的を達成するため
に、この発明は、ビット線につながるプルアップトラン
ジスタおよびプルダウントランジスタとを有して上記ビ
ット線上の信号を増幅するセンスアンプと、データ線に
つながり上記データ線上の信号を増幅して外部へ出力す
るメインアンプと、上記メインアンプの動作開始前に上
記データ線を電源電位と接地電位との間の電位にバイア
スするデータ線バイアス回路と、上記ビット線とデータ
線との間に設けられたトランスファゲートと、上記トラ
ンスファゲートを制御する列デコーダと、上記プルアッ
プトランジスタを活性化する制御信号，上記プルダウン
トランジスタを活性化する制御信号および上記列デコー
ダを活性化して上記トランスファゲートを導通させる制
御信号を異なるタイミングで発生するタイミング発生回
路を備えて、データを読み出す場合に、上記メインアン
プの動作開始前に上記データ線バイアス回路が上記デー
タ線をバイアスした後、上記タイミング発生回路からの
各制御信号によって上記プルダウントランジスタ，プル
アップトランジスタ，列デコーダにそれぞれ上記ビット
線上の信号の増幅，上記ビット線のリストア，上記ビッ
ト線からデータ線への増幅された信号の転送を異なるタ
イミングで行うようにしたダイナミック型半導体記憶装
置において、上記データ線バイアス回路は、上記電源電
位と接地電位との間の内部降圧電位を有する内部降圧電
位線と上記データ線との間に接続されたスイッチを含み
、上記タイミング発生回路は、上記プルダウントランジ
スタを活性化する制御信号，上記列アドレスデコーダを
活性化する制御信号，上記プルアップトランジスタを活
性化する制御信号をこの順に発生することを特徴として
いる。

【００１４】

【作用】データ線バイアス回路を構成するスイッチがオ
ンしたとき、内部降圧電位線とデータ線との間に電流が
流れて、上記データ線は上記内部降圧電位にバイアスさ
れる。このとき、上記データ線バイアス回路は、上記内
部降圧電位線とデータ線とを結ぶ電流経路を形成してお
り、この電流経路はグランドから離間している。したが
って、グランドへ無駄な電流が流れるようなことが無く
なって、従来に比して消費電流が小さくなる。

【００１５】また、タイミング発生回路がプルダウント
ランジスタを活性化する制御信号，列デコーダを活性化
する制御信号，プルアップトランジスタを活性化する制
御信号をこの順に発生する場合、ビット線上の信号の増
幅，上記ビット線から上記データ線への増幅された信号
の転送，上記ビット線のリストアがこの順に行われる。 すなわち、上記ビット線のリストアを開始する時点で、
上記列デコーダによって導通されたトランスファゲート
を介して上記増幅された信号は既にデータ線へ転送され
ている。この結果、従来と異なり、センス動作開始から
データをデータ線に出力するまでの期間は、上記プルダ
ウントランジスタによってビット線上の信号を増幅する
動作時間だけとなる。したがって、最終的に外部へデー
タを出力するのに要する時間が短縮される。

【００１６】また、読み出すべき特定のメモリセルから
の信号を増幅したセンスアンプは、列アドレス信号によ
って特定された列デコーダがトランスファゲートを導通
させるタイミングでもってデータ線の電位（この時点で
は既に内部降圧電位となっている）にプルアップされる
。したがって、上記センスアンプは従来に比して早い時
点でリストアされる。なお、特定されなかった他の列の
センスアンプは、上記タイミング発生回路が上記プルア
ップトランジスタを活性化する制御信号を発生した時点
でリストアされる。

【００１７】

【実施例】以下、この発明のダイナミック型半導体記憶
装置を実施例により詳細に説明する。

【００１８】図１に示すように、このダイナミック型半
導体記憶装置は、タイミング発生回路３と、センスアン
プ４と、列アドレスデコーダ５と、トランスファゲート
６と、内部降圧回路３０を備えている。さらに、図２に
示すように、メインアンプ１とデータ線バイアス回路２
を備えている。なお、記号■，■，■は、それぞれデー
タ線Ｄ，Ｄ＃，内部降圧電位線７が図１と図２とでつな
がっていることを表わしている。

【００１９】タイミング発生回路３は、入力端子３ｉに
つながるインバータ３ｃと、このインバータ３ｃに直列
に順に接続された遅延回路３ａおよび遅延回路３ｂを有
している。プルダウントランジスタ活性化信号線９とグ
ランドとの間にはｎチャネル型トランジスタ３ｅが接続
される一方、プルアップトランジスタ活性化信号線１０
と内部降圧電位線７との間にはｐチャネル型トランジス
タ３ｆが接続されている。このタイミング発生回路３は
、入力端子３ｉにセンス動作を開始すべきことを表わす
開始信号を受けた後、図３に示すように、まずインバー
タ３ｃの出力側からインバータ３ｄを通して、センスア
ンプ４のプルダウントランジスタ４ｂ，４ｂを活性化す
る制御信号ａを発生する。そして、この制御信号ａによ
ってｎチャネル型トランジスタ３ｅをオンさせて、プル
ダウントランジスタ活性化信号線９を接地電位にプルダ
ウンする。次に、遅延回路３ａの出力側からインバータ
３ｇ，３ｈを通して制御信号ｂを発生させる。この制御
信号ｂによって列アドレスデコーダを活性化してトラン
スファゲート６を導通させる。最後に、遅延回路３ｂの
出力側からインバータ３ｊ，３ｋを通して制御信号ｃを
発生させる。この制御信号ｃによってｐチャネル型トラ
ンジスタ３ｆをオンさせて、プルアップトランジスタ活
性化信号線１０を内部降圧電位Ｖｄｄにプルアップさせ
る。

【００２０】センスアンプ４は、プルアップトランジス
タ活性化信号線１０につながる一対のプルアップトラン
ジスタ４ａ，４ａと、このプルアップトランジスタ４ａ
，４ａとプルダウントランジスタ活性化信号線９との間
に接続された一対のプルダウントランジスタ４ｂ，４ｂ
とからなっている。このセンスアンプ４は、プルダウン
トランジスタ活性化信号線９，プルアップトランジスタ
活性化信号線１０によって駆動されて、図示しないメモ
リセルからビット線Ｂ，Ｂ＃上に送出された信号をセン
ス増幅してラッチする。

【００２１】列デコーダ５は、列アドレス信号線１１に
つながるＮＡＮＤ回路５ａと、列アドレスデコーダ信号
線８とグランドとの間に直列接続されたｐチャネル型ト
ランジスタ５ｂ，ｎチャネル型トランジスタ５ｃとから
なっている。この列デコーダ５は、列アドレス信号線１
１によって特定され、かつ列アドレスデコーダ信号線８
を介して上記タイミング発生回路３からの制御信号ｂを
受けたとき、トランスファゲート６を導通してビット線
Ｂ，Ｂ＃上の信号をデータ線Ｄ，Ｄ＃へ転送させる。

【００２２】内部降圧回路３０は、差動増幅器３０ａと
、電源（電位Ｖｃｃ）と内部降圧電位線７との間に接続
されたｐチャネル型トランジスタ３０ｂとからなってい
る。 差動増幅器３０ａは、入力端子３０ｉに印加される参照
電位Ｖｒｅｆ（ただし、（Ｖｃｃ／２）＜Ｖｒｅｆ＜Ｖ
ｃｃである。）を反転（−）入力とする一方、ｐチャネ
ル型トランジスタ３０ｂと内部降圧電位線７との接続点
３０ｔに生じる内部降圧電位Ｖｄｄを非反転（＋）入力
として、電位差（Ｖｄｄ−Ｖｒｅｆ）が略ゼロとなるよ
うにｐチャネル型トランジスタ３０ｂのコンダクタンス
を制御する。すなわち、この差動増幅器３０ａとｐチャ
ネル型トランジスタ３０ｂでボルテージフオロアを構成
して、内部降圧電位線７に略一定の内部降圧電位Ｖｄｄ
を供給している。

【００２３】図２に示すメインアンプ１は、グランドに
接続されたｎチャネル型トランジスタ１ａと、このトラ
ンジスタ１ａに接続された一対のｎチャネル型プルダウ
ントランジスタ１ｂ，１ｂと、このプルダウントランジ
スタ１ｂ，１ｂと電源（電位Ｖｃｃ）との間に接続され
た一対のｐチャネル型プルアップトランジスタ１ｃ，１
ｃと、出力線Ｏ，Ｏ＃をショートするためのｐチャネル
型トランジスタ１ｄとからなっている。このメインアン
プ回路１は、制御信号φ６が印加されたとき、プルダウ
ントランジスタ１ｂ，１ｂおよびプルアップトランジス
タ１ｃ，１ｃの動作によって、データ線Ｄ，Ｄ＃上の信
号を増幅して出力線Ｏ，Ｏ＃へ出力する。

【００２４】データ線バイアス回路２は、データ線Ｄ，
Ｄ＃と内部降圧電位線７との間にそれぞれスイッチとし
て接続された一対のｐチャネル型トランジスタ２ａ，２
ａと、データ線Ｄ，Ｄ＃をショートするためのｐチャネ
ル型トランジスタ２ｃとからなっている。このデータ線
バイアス回路は、データの読み出し（正確には、メイン
アンプ１の動作）に先立って、制御信号φ３を受けて予
めデータ線Ｄ，Ｄ＃を内部降圧電位線７の電位Ｖｄｄに
バイアスする。

【００２５】メモリセルからデータの読み出しを行う場
合、予め、図示しないプリチャージ回路によって図１に
示すビット線Ｂ，Ｂ＃が中間電位Ｖｃｃ／２にバイアス
される。また、図２に示すデータ線バイアス回路２によ
ってデータ線Ｄ，Ｄ＃が内部降圧電位Ｖｄｄにバイアス
される。すなわち、ｐチャネル型トランジスタ２ａ，２
ａがオンすることにより、内部降圧電位線７とデータ線
Ｄ，Ｄ＃との間に電流が流れて、データ線Ｄ，Ｄ＃が内
部降圧電位Ｖｄｄになる。このとき、上記データ線バイ
アス回路２は内部降圧電位線７とデータ線Ｄ，Ｄ＃とを
結ぶ電流経路を形成しており、この電流経路はグランド
から離間している。したがって、グランドへ無駄な電流
を流すことなくデータ線Ｄ，Ｄ＃をバイアスすることが
でき、従来に比して消費電流を低減することができる。

【００２６】このようにビット線Ｂ，Ｂ＃およびデータ
線Ｄ，Ｄ＃がバイアスされた後、タイミング発生回路３
がまず制御信号ａを発生して、プルダウントランジスタ
活性化信号線９を接地する。これにより、センスアンプ
４が図示しないメモリセルからビット線Ｂ，Ｂ＃上に送
出された微小な電位差を増幅してラッチする。続いて、
タイミング発生回路３が制御信号ｂを発生して、列アド
レス信号によって特定された列デコーダ５にトランスフ
ァゲート６，６を導通させる。これにより、センスアン
プ４にラッチされた電位差がビット線Ｂ，Ｂ＃からデー
タ線Ｄ，Ｄ＃へ転送される。データ線Ｄ，Ｄ＃上に転送
された電位差をメインアンプ１がさらに増幅してその出
力を出力線Ｏ，Ｏ＃へ出力する。最後に、タイミング発
生回路３が制御信号ｃを発生して、プルアップトランジ
スタ活性化信号線１０を内部降圧電位Ｖｄｄにプルアッ
プする。これにより、ビット線Ｂ，Ｂ＃がリストアされ
る。 このように、ビット線Ｂ，Ｂ＃上の電位差（信号）の増
幅，ビット線Ｂ，Ｂ＃からデータ線Ｄ，Ｄ＃への増幅さ
れた信号の転送，ビット線Ｂ，Ｂ＃のリストアがこの順
に行われる。すなわち、ビット線Ｂ，Ｂ＃のリストアを
開始する時点で上記増幅された信号は既にデータ線Ｄ，
Ｄ＃へ転送されている。この結果、従来と異なり、セン
ス動作開始からデータをデータ線Ｄ，Ｄ＃に出力するま
での期間を、プルダウントランジスタ４ｂ，４ｂによっ
てビット線Ｂ，Ｂ＃上の信号を増幅する動作時間だけと
することができる。したがって、従来に比して外部にデ
ータを出力するまでの時間を短縮することができる。

【００２７】また、読み出すべき特定のメモリセルから
の信号を増幅したセンスアンプ４は、上記特定された列
デコーダ５がトランスファゲート６，６を導通させるタ
イミングでデータ線Ｄ，Ｄの電位（この時点では既に内
部降圧電位Ｖｄｄとなっている）にプルアップされる。 したがって、このセンスアンプ４を従来に比して早い時
点でリストアすることができる。なお、特定されなかっ
た他の列のセンスアンプ４はタイミング発生回路３が制
御信号ｃを発生した時点でリストアされる。

【００２８】

【発明の効果】以上より明らかなように、この発明のダ
イナミック型半導体記憶装置は、データ線バイアス回路
が内部降圧電位を有する内部降圧電位線とデータ線との
間に接続されたスイッチを有し、また、タイミング発生
回路が上記プルダウントランジスタを活性化する制御信
号，上記列アドレスデコーダを活性化する制御信号，上
記プルアップトランジスタを活性化する制御信号をこの
順に発生するので、メインアンプの動作開始前にデータ
線を予めバイアスする際に、消費電流を小さくすること
ができ、しかも、センス動作の開始から出力線へデータ
を出力するまでの時間を短縮できる。

【００２９】また、読み出すべき特定のメモリセルから
の信号を増幅したセンスアンプをセンス増幅動作を開始
してから従来に比して早い時点でリストアすることがで
きる。

【図面の簡単な説明】

【図１】　　この発明の一実施例のダイナミック型半導
体記憶装置の周辺回路の一部を示す回路図である。

【図２】　　上記周辺回路の他の部分を示す回路図であ
る。

【図３】　　上記周辺回路を構成するタイミング発生回
路の動作タイミングを示す図である。

【図４】　　従来のダイナミック型半導体記憶装置の周
辺回路の一部を示す回路図である。

【図５】　　上記従来のダイナミック型半導体記憶装置
の周辺回路の他の部分を示す回路図である。

【図６】　　上記従来のダイナミック型半導体記憶装置
の周辺回路を構成するタイミング発生回路の動作タイミ
ングを示す図である。

【符号の説明】

１　　メインアンプ ２　　データ線バイアス回路 ３　　タイミング発生回路 ４　　センスアンプ ５　　列デコーダ ６　　トランスファゲート ７　　内部降圧電位線 ８　　列デコーダ活性化信号線 ９　　プルダウントランジスタ活性化信号線１０　　プ
ルアップトランジスタ活性化信号線１１　　列アドレス
信号線 ３０　　内部降圧回路 Ｂ，Ｂ＃　　ビット線 Ｄ，Ｄ＃　　データ線 Ｏ，Ｏ＃　　出力線

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　ビット線につながるプルアップトラン
   ジスタおよびプルダウントランジスタとを有して上記ビ
   ット線上の信号を増幅するセンス増幅器と、データ線に
   つながり上記データ線上の信号を増幅して外部へ出力す
   るメイン増幅器と、上記メイン増幅器の動作開始前に上
   記データ線を電源電位と接地電位との間の電位にバイア
   スするデータ線バイアス回路と、上記ビット線とデータ
   線との間に設けられたトランスファゲートと、上記トラ
   ンスファゲートを制御する列デコーダと、上記プルアッ
   プトランジスタを活性化する制御信号，上記プルダウン
   トランジスタを活性化する制御信号および上記列デコー
   ダを活性化して上記トランスファゲートを導通させる制
   御信号を異なるタイミングで発生するタイミング発生回
   路を備えて、データを読み出す場合に、上記メイン増幅
   器の動作開始前に上記データ線バイアス回路が上記デー
   タ線をバイアスした後、上記タイミング発生回路からの
   各制御信号によって上記プルダウントランジスタ，プル
   アップトランジスタ，列デコーダにそれぞれ上記ビット
   線上の信号の増幅，上記ビット線のリストア，上記ビッ
   ト線からデータ線への増幅された信号の転送を異なるタ
   イミングで行うようにしたダイナミック型半導体記憶装
   置において、上記データ線バイアス回路は、上記電源電
   位と接地電位との間の内部降圧電位を有する内部降圧電
   位線と上記データ線との間に接続されたスイッチを含み
   、上記タイミング発生回路は、上記プルダウントランジ
   スタを活性化する制御信号，上記列アドレスデコーダを
   活性化する制御信号，上記プルアップトランジスタを活
   性化する制御信号をこの順に発生することを特徴とする
   ダイナミック型半導体記憶装置。