JP2004503049A - 行および列へのアクセス動作を同期させるための方法および装置 - Google Patents
行および列へのアクセス動作を同期させるための方法および装置 Download PDFInfo
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Abstract
Description
この発明は、一般に、半導体メモリデバイスにおける行および列へのアクセス動作の同期に関し、特定的に、高速ダイナミックランダムアクセスメモリにおける行および列へのアクセス動作に関する。
【0002】
【発明の背景】
半導体メモリ集積回路は、行および列を有して個々のデータ記憶場所、すなわちメモリセルを規定する行−列アドレス交差点を備えたアレイとして規定される内部アーキテクチャをこれまで用いてきた。典型的に、これらの交差点は内部アドレスバスを介してアドレス指定され、それらの場所に記憶されるかまたはそこから読出されるべきデータは、内部入力/出力バスに転送される。データ記憶場所の群は、通常はワード線に沿ってともに結合される。この基本的なアーキテクチャを用いる半導体構成には、ダイナミックランダムアクセスメモリ(DRAM)、スタティックランダムアクセスメモリ(SRAM)、電気的プログラマブル読出専用メモリ(EPROM)、消去可能EPROM(EEPROM)に加え、「フラッシュ」メモリが含まれる。
【0003】
このようなメモリデバイスに対する性能の、より重要な尺度の1つに、使用可能な総データ帯域幅がある。データ帯域幅に影響を及ぼすタイミング遅延の主なタイプをアクセス時間と呼ぶ。アクセス時間は、アドレスバスにおける新規のアドレス情報の到着と、入力/出力バス上のアクセスされたデータが利用可能になるときとの間の遅延として規定される。
【0004】
DRAMメモリアレイからのデータの読出またはそこへのデータの書込のいずれかを行なうために、多くのシーケンシャルな動作が行なわれる。最初に、ビット線の対がイコライズされ、プリチャージされる。次に、選択されたワード線がアサートされて、アドレス指定されたメモリセルの充電状態をビット線上に読出す。次に、ビット線センスアンプを活性化して、ビット線の対間の電圧差を最大ロジックレベルにまで増幅する。次に、典型的にnチャネルパストランジスタである列アクセストランジスタがイネーブルにされて、ビット線の状態をDRAMの読出データ増幅器および出力に結合するか、または、ビット線の状態をDRAM書込データ入力からの新規の値で重ね書きする。
【0005】
ほぼすべてのDRAMアーキテクチャにおいて、メモリアレイのアドレス指定の二次元の特性により、外部メモリコントローラにとって直接アクセス可能となる。非同期式のDRAMアーキテクチャでは、行(またはxアドレス)および列(またはyアドレス)へのアクセス動作を制御するために、別個の制御信号が用いられる。同期式のDRAMアーキテクチャでは、上述の、別個の行および列の制御信号を用いることもできる。さらに、同期式DRAMアーキテクチャについては、行および列の制御信号の両方に対して、1つのコマンドパスを用いることができる。
【0006】
これらの場合、ビット線センスアンプの活性化は、通常は、行活性化コマンドによって開始されるDRAM動作の自己タイミングされたシーケンスの最終段階として行なわれる。列アクセストランジスタは、yアドレスデコーディングロジックによって制御され、個々の読出および書込のコマンドと関連する制御信号によってイネーブルにされる。
【0007】
しかしながら、非同期式および同期式のDRAMアーキテクチャの両方において、ビット線のセンシングと、列アクセストランジスタのイネーブル化との間のタイミングマージンを最小化する能力は、行アクセス動作および列アクセス動作に対する別個の制御パス間のタイミングの変動性によって制限される。同期式の設計においても、xアドレスおよびyアドレスのデコーディングロジックパスは完全に別個である。ビット線のセンシングの完了と、列アクセストランジスタの活性化の開始との間のタイミングの変動性には、xアドレスデコーディングパスとyアドレスデコーディングパスとの間の変動性と、ビット線センスアンプを活性化させる自己タイミングされたチェインの変動性と、制御信号のフライト差(flight differences)の時間との総和が含まれる。すなわち、制御信号は、メモリデバイスの別個の領域に位置付けられた行および列の制御ロジックから所与のメモリアレイに到着するため、異なった活性化のタイミングを有し得る。
【0008】
DRAMのアクセス時間を減じ、読出および書込動作が行なわれ得る速度を上げるために、DRAMを機能させるために必要な、上述のシーケンシャルな動作の各々に対して必要とされる時間を減じようとすることが重要である。さらに、連続したDRAMアクセス機能の各々を、前の動作の後にできるだけ早く開始する必要性が同じく重要である。
【0009】
特に、ビット線の復元と、列活性化デバイスのイネーブル化との間の遅延が、正しいDRAM動作および低いアクセスレイテンシの達成の両方に対して重要である。列アクセストランジスタのイネーブル化が早すぎると、ビット線上に読出されたメモリセルが破損するおそれがある。この破損は、列アクセストランジスタを介して結合されたビット線上のノイズから直接生じ得るか、または、列アクセストランジスタを介して駆動されたビット線と、隣接する選択されていないビット線との間の容量結合によって間接的に生じ得る。データは破壊読出しされるため、データが破損すると、それを検索することができない。反対に、列アクセストランジスタのイネーブル化が遅すぎると、不必要な遅延がメモリアクセスレイテンシに加わる。さらに、後のアクセス動作に備えたビット線のイコライズおよびプリチャージが、列アクセストランジスタがオフにされるまで有効に続行し得ない恐れがある。
【0010】
したがって、不必要な遅延が殆どまたは全くなく、メモリセルのデータを破損することなく、連続するDRAMアクセス機能を開始することのできるメモリデバイスが必要とされる。したがって、この発明の目的は、上述の不利益の少なくともいくつかを回避または緩和することである。
【0011】
【発明の概要】
この発明の一実施例に従い、ビット線の対、ワード線、メモリセル、センスアンプ、およびセンスアンプに給電するためのセンスアンプ電源回路のアレイを有する半導体メモリにおいて、行および列へのアクセス動作を同期させるための回路が提供される。この回路は、ワード線のうちの少なくとも1つを活性化させるためのワード線タイミングパルスと、ワード線タイミングパルスに結合されて、ワード線タイミングパルスを第1の予め定められた期間だけ遅延する第1の遅延回路と、ワード線タイミングパルスと第1の遅延回路によって遅延されたワード線タイミングパルスとを論理的に組合せるための第1のロジック回路とを含む。第1のロジック回路の出力は、センスアンプ電源回路をイネーブルにするためのセンスアンプイネーブル信号を与える。この回路は、ワード線タイミングパルスに結合されてワード線タイミングパルスを第2の予め定められた期間だけ遅延する第2の遅延回路をさらに含む。この回路は、ワード線タイミングパルスと第2の遅延回路によって遅延されたワード線タイミングパルスとを論理的に組合せて列選択イネーブル信号を与えるための第2のロジック回路をさらに含む。列選択イネーブル信号により、複数の列アクセスデバイスのうちの選択されたデバイスがイネーブルにされ、それらはセンスアンプ電源回路がイネーブルにされた後に、予め定められた時間期間だけ活性化される。
【0012】
ビット線の対、ワード線、メモリセル、センスアンプ、およびセンスアンプに給電するためのセンスアンプ電源回路のアレイを有する半導体メモリにおいて、行および列へのアクセス動作を同期させるための方法もまた提供される。この方法は、ワード線タイミングパルスを生成して、ワード線の少なくとも1つを活性化するステップと、ワード線タイミングパルスを第1の予め定められた時間だけ遅延するステップと、ワード線タイミングパルスと第1の遅延されたワード線タイミングパルスとを論理的に組合せてセンスアンプイネーブル信号を与えるステップとを含む。センスアンプイネーブル信号は、センスアンプ電源回路をイネーブルにする。この方法は、ワード線タイミングパルスを第2の予め定められた時間だけ遅延するステップと、ワード線タイミングパルスと第2の遅延されたワード線タイミングパルスとを論理的に組合せて列選択イネーブル信号を与えるステップとをさらに含む。列選択イネーブル信号は、複数の列アクセスデバイスのうちの選択されたデバイスをイネーブルにし、複数の列アクセスデバイスのうちの選択されたデバイスは、センスアンプ電源回路がイネーブルにされた後に、予め定められた時間期間だけ活性化される。
【0013】
次に、この発明を、以下の図面を参照することにより、例としてのみ説明する。
【0014】
【好ましい実施例の詳細な説明】
便宜上、説明中の同じ番号は、図面中の同じ構造を指す。図1を参照すると、別個の制御信号を用いて行および列へのアクセス動作を制御する非同期式DRAMアーキテクチャの先行技術の実現例が、番号100によって包括的に示される。ビット線の対のすべては、アクティブサイクルの前にプリチャージされ、イコライズされる。外部メモリコントローラ102は、行制御信号104を行制御ロジックデバイス106に送る。外部メモリコントローラ102は、列制御信号108を列制御論理デバイス110に送る。外部メモリコントローラ102はまた、行制御ロジックデバイス106と列制御ロジックデバイス110との両方にアドレス信号112を送る。
【0015】
活性化信号に応答して、行制御ロジックデバイス106は、アドレス信号112のデコーディングに従い、ワード線114をアサートする。メモリセル113の充電状態が、相補的なビット線の対116上に読出される。センスアンプ115はビット線116間の電圧を増幅する。次に、列制御ロジック110は、アドレス信号112のデコーディングに従い、列選択信号117をアサートする。列選択信号は、列アクセストランジスタ119をイネーブルにする。ワード線114とビット線116との交差点は、アドレス信号112によって特定されるアドレスである。このアドレスは、データバスセンスアンプ118aおよび後に出力バッファ118bを介してメモリアレイから読出されるか、または入力バッファ118cおよび後に書込ドライバ118dを介してメモリアレイに書込まれるべきものである。
【0016】
図2を参照すると、行および列へのアクセス動作の両方に対して1つのコマンドパスを有する同期式DRAMアーキテクチャの先行技術の実現例が番号200によって包括的に示される。外部メモリコントローラ102は、アドレス信号112およびコマンド信号202を同期式フロントエンド204に送る。同期式フロントエンド204は、このアドレス信号112を行制御ロジックデバイス106だけでなく、列制御ロジックデバイス110にも与える。さらに、同期式フロントエンド204は、行制御信号104を行制御ロジックデバイス106に与え、列制御信号108を列制御ロジックデバイス110に与える。
【0017】
行制御ロジックデバイス106および列制御ロジックデバイス110は、図1に関して上述の態様と同じように、ワード線114および列選択信号117をアサートする。入力/出力パス206は、図1に示された入力/出力パス118と同様に機能するが、例外として、入力/出力パス206は、入力データラッチ208aおよび出力データラッチ208bも含み、データの同期転送を行なう。同期式フロントエンド204およびラッチ208の両方は、同じクロック210によってクロックされる。
【0018】
図1および図2を参照して説明される実現例のいずれも、ビット線のセンシングと列アクセストランジスタの活性化との間のタイミングの不確実性および変動性を欠点として有する。ビット線のセンシングと列アクセストランジスタの活性化との間のタイミングの不確実性および変動性を減じるための1つの方法に、選択されたメモリアレイの周辺領域内で2つの動作をローカルに同期させることが含まれる。列アクセストランジスタの活性化と、ビット線センスアンプの活性化に基づいて生成される制御信号とを組合せることにより、ビット線のセンシングと列へのアクセスとの間の不必要な遅延を大いに減じることができる。これにより、メモリアクセスのレイテンシを減じかつメモリ動作をより高速で行なうことができる。
【0019】
図3を参照すると、この発明の一実施例に従ったDRAMアーキテクチャが番号300によって包括的に示される。ワード線タイミングパルス信号WTPが第1の遅延要素D1の入力に結合される。第1の遅延要素D1の出力は、ANDゲートA1の入力に結合される。ワード線タイミングパルスWTPは、ANDゲートA1の第2の入力である。ANDゲートA1の出力は、センスアンプイネーブル信号SAENであり、これはビット線センスアンプ電源回路302の入力である。ビット線センスアンプ電源回路302は、ビット線の対306間の電圧を増幅するためのセンスアンプ304に給電する。給電は、pチャネル電源信号SAPおよびnチャネル電源信号SANを、アクティブセンシングのサイクル中には正の電源電圧VDDおよび接地電源電圧VSSにそれぞれ選択的に結合し、プリチャージサイクル中にはビット線プリチャージ電圧VBLPに選択的に結合することによって、行なわれる。
【0020】
第1の遅延要素D1の出力は、第2の遅延要素D2の入力にさらに結合される。第2の遅延要素D2の出力は、第2のANDゲートA2の入力に結合される。ワード線タイミングパルスWTPは、ANDゲートA2の第2の入力である。ANDゲートA2の出力は、列選択イネーブル信号CSEである。CSE信号は、プリデコードされた列アドレス信号を含むグローバル列選択信号GCSL1とANDゲート312(簡素化するために、このうちの2つのみを示す)を介して組合され、ANDゲート312はローカル列選択信号LCSL1を生成する。次いで、ローカル列選択信号LCSL1は、アクセスされるべき適切な列をイネーブルにする。ワード線タイミングパルスWTPもまた、複数のANDゲート314(簡素化するために、このうちの1つのみを示す)を介して、関連するワード線308に結合され、プリデコードされたxアドレスによって選択された適切なワード線をイネーブルにする。
【0021】
図4を参照すると、上述の回路のためのタイミング図が示される。回路の動作を図3および図4を参照して説明し、読出動作について述べるが、書込動作は、読出動作が説明されると当業者には明らかとなるであろう。ワード線タイミングパルスWTPの立上がり端に応答して、選択されたワード線が立上がり、そのメモリセル用のアクセストランジスタをオンにする。選択されたセルに記憶されたデータがビット線上にダンプされ、セルとビット線のキャパシタンスとの間の電荷の共有が生じる。ワード線タイミングパルスWTPの立上がり端を受けてから、(遅延要素D1によって生成された)遅延T1の後に、ビット線センスアンプ304は、センスアンプイネーブル信号SAENのアサートによってイネーブルにされる。センスアンプイネーブル信号SAENをアサートすることにより、センスアンプ電源回路302は、センスアンプ電源レールSAPおよびSAN上の電圧を、ビット線プリチャージ電圧VBLPから、それぞれ正の電源電圧VDDおよび接地電源電圧VSSに駆動することができる。センスアンプがイネーブルにされると、ビット線上のデータはフルスイングレベルまで増幅される。
【0022】
センスアンプイネーブル信号のアサートから、(遅延要素D2によって生成された)遅延T2の後に、列選択イネーブル信号CSEがアサートされる。列選択イネーブル信号CSEは、ローカルな列選択のためにyアドレスデコードロジックによって生成された1組のグローバル列選択信号GCSL1を適切と認める(qualify)ように用いられる。列選択信号LCSL1は、個々のDRAMアレイに対してローカルであり、列選択イネーブルCSE信号とグローバル列選択信号GCSL1との論理積を行なうことによって生成される。したがって、列選択イネーブル信号CSEがアサートされて、グローバル列選択信号GCSL1がアサートされると、対応するローカル列選択信号LCSL1がイネーブルにされる。次いで、ローカル列選択信号LCSL1は、ローカルなビット線をデータバスに結合する列アクセストランジスタ310をイネーブルにする。したがって、図4を再び参照すると、ローカル列選択信号LCSL1は、遅延T1およびT2の後に生成される。ローカル列選択信号LCSL1は、第1の列アクセストランジスタ310aをイネーブルにする。ワード線タイミングパルスWTPの次の立上がり端によって開始される第2の読出サイクル中に、第2のローカル制御信号LCSL2が遅延T1およびT2の後にイネーブルにされる。第2のローカル列選択信号LCSL2は、第2の列アクセストランジスタ310bをイネーブルにする。この実施例では、LCSL2は説明のためにLCSL1とは異なっているよう示されるが、実際はそうである必要はない。
【0023】
ローカル列選択イネーブル信号LCSL1は、ワード線タイミングパルスWTPの立上がり端から、遅延T1およびT2の後に活性化され、列選択イネーブル信号CSEの立下がり端によって非活性化される。センスアンプは、ワード線タイミングパルスWTPの立上がり端から、遅延T1の後に、ビット線センスアンプ電源回路302によって給電され、SAEN信号の立下がり端によって非活性化される。ANDゲートA1およびA2により、ワード線タイミングパルスWTPの立下がり端に応答して、センスアンプイネーブル信号SAENおよび列選択イネーブル信号CSEの両方が、確実に、直ちにディスエーブルにされる。ワード線308は、ワード線タイミングパルスWTPが活性である限りイネーブルされた状態にある。
【0024】
したがって、個々のDRAMアレイ内の列アクセストランジスタのイネーブル化を、そのアレイに関連するビット線センスアンプの活性化の後の予め定められた時間期間に同期させることができる。センスアンプ間の予め定められた遅延が、最適な読出および書込の性能を達成するよう選択的にプログラムされ得ることに注目されたい。
【0025】
図5を参照すると、図3に記載された実施例の一代替例が番号500によって包括的に示される。ビット線センスアンプ電源回路302は、上述の実施例で示されたとおり、タイミング制御信号WTPとタイミング制御信号WTPの遅延されたものとの論理積を行なうことによってイネーブルにされる。しかしながら、この実施例において、列選択イネーブル信号CSEは、タイミング制御信号WTPとコンパレータ502の出力との論理積の結果である。
【0026】
コンパレータ502は、pチャネル電源信号SAPまたはnチャネル電源信号SANのいずれか一方のレベルを予め定められたしきい値電圧VSWと比較する。図5において、コンパレータは、pチャネル電源信号SAPと、VBLPおよびVDDの間の値を有するようセットされたしきい値電圧VSWとを比較する。SAPがしきい値電圧VSWを超えるとすぐ、コンパレータは対応する出力をアサートし、それにより、ANDゲートA2を介して列選択イネーブル信号CSEをイネーブルにする。列選択イネーブル信号CSEは、上述の実施例で説明されたように、列選択信号(図示せず)をイネーブルにするために用いられる。
【0027】
さらに、一代替例において、コンパレータは、pチャネル電源信号SAPを受取る代わりにnチャネル電源信号SANを受取り、しきい値電圧VSWはVBLPとVSSとの間の値にセットされる。したがって、nチャネル電源信号SAN電圧が予め規定されたしきい値VSWよりも下がると、コンパレータの出力は、列選択イネーブル信号CSEがイネーブルにされるようなものとなる。列選択イネーブル信号CSEは第1の実施例で示されたとおり、列選択信号をイネーブルにするために用いられる。
【0028】
任意に、上述の実施例のいずれに対しても、さらなる遅延要素504を加えて遅延を与えてから、列選択イネーブル信号CSEをイネーブルにすることができる。
【0029】
さらに、代替的一実施例が図6に示され、番号600によって包括的に示される。上述の実施例においてと同様に、センスアンプイネーブル信号SAENは、ワード線タイミングパルスWTPとワード線タイミングパルスWTPの遅延されたものとの論理積の結果として生成される。しかしながら、この実施例において、列選択イネーブル信号は、ワード線タイミングパルスWTPとワード線タイミングパルスWTPの遅延されたものとの論理積の結果である。第2の遅延要素D3は、T1およびT2の組合された時間遅延だけワード線タイミングパルスWTPを遅延する。したがって、第1の実施例とは異なり、ワード線タイミングパルスWTPは第2の遅延要素D3の入力において直接与えられる。
【0030】
ワード線タイミングパルスWTPの否定とビット線センスアンプ電源回路302のディスエーブル化との間の時間は、ワード線タイミングパルスWTPとANDゲートA1の入力との間に遅延要素を挿入することによって調節され得る。同様に、ワード線タイミングパルスWTPの否定と列選択イネーブル信号CSEの否定との間の時間は、ワード線タイミングパルスWTPとANDゲートA2の入力との間に遅延要素を挿入することによって調節され得る。
【0031】
ビット線のセンシングと列へのアクセスとの間のタイミングのより正確な制御が、上述の実施例のすべてによって達成されたため、ビット線のセンシングが部分的にしか完了していない内に列へのアクセスを開始して、読出および書込の動作をさらに加速することもできる。
【0032】
この発明を或る特定の実施例を参照して説明してきたが、この明細書において前掲の請求項に略述されるとおり、この発明の精神および範囲から逸脱することのないこの発明のさまざまな変更が、当業者には明らかとなるであろう。さらに、この発明は、アレイとして構成されかつ別個のシーケンシャルなxおよびyのアドレス指定段階を用いてアドレス指定される、いかなるタイプの電子メモリにも応用することができる。これらには、SRAM、ならびにEPROM、EEPROM、フラッシュEPROM、およびFRAM等のさまざまな不揮発性メモリが含まれる。
【図面の簡単な説明】
【図1】非同期式DRAMアーキテクチャ(先行技術)の概略図である。
【図2】共通のコマンドおよびアドレスパスを備えた同期式DRAMアーキテクチャ(先行技術)の概略図である。
【図3】この発明の一実施例に従ったDRAMアーキテクチャの概略図である。
【図4】図3に示されたDRAMアーキテクチャのタイミング図である。
【図5】図3に示された概略図の代替的な一実施例である。
【図6】図3に示された概略図のさらなる代替的な一実施例である。
Claims (26)
- ビット線の対、ワード線、メモリセル、センスアンプ、および前記センスアンプに給電するためのセンスアンプ電源回路のアレイを有する半導体メモリにおいて、行および列へのアクセス動作を同期させるための回路であって、
(a) ワード線タイミングパルスを第1の予め定められた期間だけ遅延するための第1の遅延回路と、
(b) 前記ワード線タイミングパルスと前記遅延されたワード線タイミングパルスとを論理的に組合せてセンスアンプイネーブル信号を生成し、前記センスアンプ電源回路をイネーブルにするための第1のロジック回路と、
(c) 前記ワード線タイミングパルスを第2の予め定められた期間だけ遅延するための第2の遅延回路と、
(d) 前記ワード線タイミングパルスと前記第2の遅延されたワード線タイミングパルスとを論理的に組合せて列選択イネーブル信号を生成し、複数の列アクセスデバイスのうちの選択されたデバイスをイネーブルにするための第2のロジック回路とを含み、前記第2の予め定められた時間期間は、複数の列アクセスデバイスのうちの選択されたデバイスが、前記センスアンプ電源回路がイネーブルにされた後に活性化されるよう選択される、回路。 - 前記第1の遅延回路は第1の遅延要素である、請求項1に記載の回路。
- 前記第2の遅延回路は第2の遅延要素である、請求項2に記載の回路。
- 前記第2の遅延要素は、前記第1の遅延要素を介して前記ワード線タイミングパルスに結合される、請求項3に記載の回路。
- 前記回路は、前記列選択イネーブル信号と複数の列アドレス信号とを論理的に組合せて、複数の列アクセスデバイスのうちの前記選択されたデバイスをイネーブルにするための複数のロジック回路をさらに含む、請求項4に記載の回路。
- 前記第2の予め定められた時間は、前記第1の予め定められた時間よりも長い、請求項3に記載の回路。
- 前記回路は、前記ワード線タイミングパルスを遅延してから前記ワード線タイミングパルスを前記第1のロジック回路に入力するための第3の遅延要素をさらに含む、請求項6に記載の回路。
- 前記回路は、前記ワード線タイミングパルスを遅延してから前記ワード線タイミングパルスを前記第2のロジック回路に入力するための第3の遅延要素をさらに含む、請求項6に記載の回路。
- 前記第2の遅延回路は、前記センスアンプ電源回路の電源信号に結合された第1の入力と、予め定められたしきい値電圧に結合された第2の入力とを有するコンパレータであり、前記コンパレータは、前記第1の入力と第2の入力との間の比較に依存してアサートされる出力を有する、請求項2に記載の回路。
- 前記第1の入力は、前記センスアンプ電源回路のpチャネル電源信号に結合され、前記コンパレータの前記出力は、前記pチャネル電源信号が前記しきい値よりも大きい場合にアサートされる、請求項9に記載の回路。
- 第3の遅延回路は、前記コンパレータの前記出力と前記第2のロジック回路との間に結合される、請求項10に記載の回路。
- 前記第1の入力は、前記センスアンプ電源回路のnチャネル電源信号に結合され、前記コンパレータの前記出力は、前記nチャネル電源信号が前記しきい値よりも小さい場合にアサートされる、請求項9に記載の回路。
- 前記第3の遅延回路は、前記コンパレータの前記出力と前記第2のロジック回路との間に結合される、請求項12に記載の回路。
- ビット線の対、ワード線、メモリセル、センスアンプ、および前記センスアンプに給電するためのセンスアンプ電源回路のアレイを有する半導体メモリにおいて、行および列へのアクセス動作を同期させるための方法であって、
(a) ワード線タイミングパルスを生成して、前記ワード線の少なくとも1つを活性化するステップと、
(b) 前記ワード線タイミングパルスを第1の予め定められた時間だけ遅延するステップと、
(c) 前記ワード線タイミングパルスと前記第1の遅延されたワード線タイミングパルスとを論理的に組合せてセンスアンプイネーブル信号を与えるステップとを含み、前記センスアンプイネーブル信号は、前記センスアンプ電源回路をイネーブルにするためのものであり、前記方法はさらに、
(d) 前記ワード線タイミングパルスを第2の予め定められた時間だけ遅延するステップと、
(e) 前記ワード線タイミングパルスと前記第2の遅延されたワード線タイミングパルスとを論理的に組合せて列選択イネーブル信号を与えるステップとを含み、前記列選択イネーブル信号は、複数の列アクセスデバイスのうちの選択されたデバイスをイネーブルにするためのものであり、複数の列アクセスデバイスのうちの前記選択されたデバイスは、前記センスアンプ電源回路がイネーブルにされた後に、予め定められた時間期間だけ活性化される、方法。 - 前記列選択イネーブル信号は、複数の列アドレス信号と論理的に組合され、複数の列アクセスデバイスのうちの前記選択されたデバイスをイネーブルにする、請求項14に記載の方法。
- 前記第2の予め定められた時間は、前記第1の予め定められた時間よりも長い、請求項14に記載の方法。
- 前記ワード線タイミングパルスは、遅延されてから前記第1の遅延されたワード線タイミングパルスと論理的に組合せられる、請求項14に記載の方法。
- 前記ワード線タイミングパルスは、遅延されてから前記第2の遅延されたワード線タイミングパルスと論理的に組合せられる、請求項14に記載の方法。
- 前記ワード線タイミングパルスは、前記ワード線タイミングパルスを第1の遅延回路に結合することによって前記第1の予め定められた時間だけ遅延される、請求項14に記載の方法。
- 前記ワード線タイミングパルスは、前記ワード線タイミングパルスを第2の遅延回路に結合することによって第2の予め定められた時間だけ遅延される、請求項19に記載の方法。
- 前記ワード線タイミングパルスは、前記ワード線タイミングパルスを前記第1および前記第2の遅延回路の両方に結合することによって第2の予め定められた時間だけ遅延される、請求項20に記載の方法。
- 前記第2の遅延回路は、前記センスアンプ電源回路の電源信号に結合された第1の入力と、予め定められたしきい値電圧に結合された第2の入力とを有するコンパレータであり、前記コンパレータは、前記第1の入力と第2の入力との間の比較に依存してアサートされる出力を有する、請求項21に記載の方法。
- 前記コンパレータの前記第1の入力は、前記センスアンプ電源回路のpチャネル電源信号に結合され、前記コンパレータの前記出力は、前記pチャネル電源信号が前記しきい値よりも大きい場合にアサートされる、請求項22に記載の方法。
- 第3の遅延回路は、前記コンパレータの前記出力と前記第2のロジック回路との間に結合される、請求項23に記載の方法。
- 前記コンパレータの前記第1の入力は、前記センスアンプ電源回路のnチャネル電源信号に結合され、前記コンパレータの前記出力は、前記nチャネル電源信号が前記しきい値よりも小さい場合にアサートされる、請求項22に記載の方法。
- 前記第3の遅延回路は、前記コンパレータの前記出力と前記第2のロジック回路との間に結合される、請求項25に記載の方法。
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