JP2002208279A - 同期型半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】バーストリード動作中にライト動作が入る際ま
たはバーストライト動作中にリード動作が入る際に、ラ
イト時またはリード時のサイクルタイムの向上を図るこ
とを特徴とする。 【解決手段】リード／ライトデータバスには、書込みド
ライバ２４内のデータバス駆動回路３１と、ＤＱバッフ
ァ１４内のデータバス駆動回路３２とが接続される。デ
ータバス駆動回路３１は、データライト時に、書込みデ
ータに基づいて上記データバスを駆動し、データバス駆
動回路３２は、データリード時に、読出しデータに基づ
いて上記データバスを駆動する。データバス駆動回路３
１の動作は、書込みドライバコントローラ５１から出力
される書込みドライバ活性化信号によって制御され、さ
らにこの書込みドライバ活性化信号は、ライト動作活性
化信号とカラム基本パルス信号に基づいて活性化及び非
活性化制御が行われる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、外部から供給さ
れる同期パルス信号に基づいてデータリード動作及びデ
ータライト動作が制御される同期型半導体記憶装置に係
り、特にデータリード時に内部データバスを読出しデー
タに基づいて駆動するＤＱバッファ及びデータライト時
に内部データバスを書込みデータに基づいて駆動する書
込みドライバの制御を改良した同期型半導体記憶装置に
関する。

【０００２】

【従来の技術】図２０は、同期型半導体記憶装置の一種
であるＤＲＡＭの従来の構成を示すブロック図である。

【０００３】図において、セルアレイは、例えば上部セ
ルアレイ１１Ｕと下部セルアレイ１１Ｌの２つに分割さ
れている。上部セルアレイ１１Ｕ内及び下部セルアレイ
１１Ｌ内にはそれぞれ、図示しないが複数のビット線対
及び複数のワード線が互いに交差するように配列されて
いる。さらに各ビット線対とワード線との交点にはメモ
リセルが配置されている。また、各ビット線対にはビッ
ト線センスアンプ（Ｓ／Ａ）が接続されている。上記各
ビット線センスアンプはカラムセレクト（ＣＳ）スイッ
チ１２を介してローカルＤＱ線対（ＬＤＱ線対）に接続
されている。各ＬＤＱ線対はＬＤＱ線対セレクトスイッ
チ１３を介してメインＤＱ線対（ＭＤＱ線対）に接続さ
れている。

【０００４】上記各ＭＤＱ線対はそれぞれＤＱバッファ
１４に接続されている。ＤＱバッファ１４は、セルアレ
イからのデータリード時にはＭＤＱ線対上の読出しデー
タに基づいてリード／ライトデータバスＲＷＤを駆動
し、セルアレイに対するデータライト時にはリード／ラ
イトデータバスＲＷＤ上の書込みデータをＭＤＱ線対上
に転送する。なお、この例では、リード／ライトデータ
バスＲＷＤとして、上部セルアレイ１１Ｕと下部セルア
レイ１１Ｌとに対応して、上部のリード／ライトデータ
バスＲＷＤＵ<0> −ＲＷＤＵ<n> と下部のリード／ライ
トデータバスＲＷＤＬ<0> −ＲＷＤＬ<n> の２組が設け
られている。

【０００５】１５は（ｎ＋１）個（ｎは正の整数）のＩ
／Ｏバッファである。これらのＩ／Ｏバッファ１５には
（ｎ＋１）個のＤＱピン（ＤＱ<0> 〜ＤＱ<n> ）から書
込みデータが供給されると共に、セルアレイから読み出
された読出しデータがＩ／Ｏバッファ１５を介してＤＱ
ピンに出力される。

【０００６】クロック（ＣＬＫ）バッファ１６は、クロ
ック（ＣＬＫ）ピンから入力された外部同期パルス信号
ＣＬＫを受ける。ライトイネーブル（ＷＥ）バッファ１
７は、ライトイネーブル（／ＷＥ）ピンから入力された
ライトイネーブル（／ＷＥ）信号を受ける。また、ＣＡ
Ｓバッファ１８は、カラムアドレスストローブ（／ＣＡ
Ｓ）ピンから入力されたカラムアドレスストローブ（／
ＣＡＳ）信号を受ける。

【０００７】カラム基本パルス発生回路１９は、ＣＬＫ
バッファ１６とＣＡＳバッファ１８の出力を受け、カラ
ム系活性化状態にある期間のみ、外部同期パルス信号Ｃ
ＬＫをトリガーとして、カラム基本パルス信号を生成す
る。ライト動作活性化回路２０は、ＷＥバッファ１７か
らの出力に応じ、カラムコマンドがライト状態である場
合にはライト動作活性化信号を活性化し、カラムコマン
ドがリード状態である場合にはライト動作活性化信号を
非活性化する。

【０００８】書込みドライバコントローラ２１は、ライ
ト動作活性化信号が活性化状態である期間に書込みドラ
イバ活性化信号を活性化するものであり、この書込みド
ライバコントローラ２１は、上部のリード／ライトデー
タバスＲＷＤＵ<0> −ＲＷＤＵ<n> と下部のリード／ラ
イトデータバスＲＷＤＬ<0> −ＲＷＤＬ<n> に対応して
２個設けられている。従って、書込みドライバ活性化信
号も上部の書込みドライバ活性化信号Ｕと下部の書込み
ドライバ活性化信号Ｌの２つがある。

【０００９】ライトデータマルチプレクサ２２は、（ｎ
＋１）個のＩ／Ｏバッファ１５から出力される（ｎ＋
１）ビットの書込みデータが転送されるライトデータバ
スＤＩＮ<0> −ＤＩＮ<n> を、（ｎ＋１）個のマルチプ
レクサ出力ＤＩＮmux<0>−ＤＩＮmux<n>のどこに接続す
るかを決定し、ライトデータバスＤＩＮ<0> −ＤＩＮ<n
> 上の書込みデータをＤＩＮmux<0>−ＤＩＮmux<n>に選
択的に転送する。

【００１０】リードデータマルチプレクサ２３は、上部
のリード／ライトデータバスＲＷＤＵ<0> −ＲＷＤＵ<n
> 及び下部のリード／ライトデータバスＲＷＤＬ<0> −
ＲＷＤＬ<n> を、リードデータバスＤＯＵＴ<0> −ＤＯ
ＵＴ<n> のうちどれに接続するかを決定し、リード／ラ
イトデータバスＲＷＤＵ<0> −ＲＷＤＵ<n> 、ＲＷＤＬ
<0> −ＲＷＤＬ<n> 上の読出しデータをリードデータバ
スＤＯＵＴ<0> −ＤＯＵＴ<n> 上に選択的に転送する。

【００１１】書込みドライバ２４は、上記２個の書込み
ドライバコントローラ２１に対応してそれぞれ複数設け
られており、書込みドライバコントローラ２１から出力
される書込みドライバ活性化信号（ＵまたはＬ）に基づ
き、ライト動作活性化信号が活性化状態であるときに、
マルチプレクサ出力ＤＩＮmux<0>−ＤＩＮmux<n>上の書
込みデータに基づき、リード／ライトデータバスＲＷＤ
Ｕ<0> −ＲＷＤＵ<n>またはＲＷＤＬ<0> −ＲＷＤＬ<n>
を駆動する。

【００１２】ＤＱバッファコントローラ２５は、上部セ
ルアレイ１１Ｕ内及び下部セルアレイ１１Ｌ内のＤＱバ
ッファ１４に対応して２個設けられている。上記各ＤＱ
バッファコントローラ２５は、ライト動作活性化信号が
非活性化状態にあるときは、カラム基本パルス信号をト
リガーとしてＤＱバッファリード制御信号（Ｕまたは
Ｌ）を生成し、ライト動作活性化信号が活性化状態にあ
るときは、カラム基本パルス信号をトリガーとしてＤＱ
バッファライト制御信号（ＵまたはＬ）を生成する。

【００１３】ここで、先のＤＱバッファ１４は、ＤＱバ
ッファリード制御信号（ＵまたはＬ）が活性化状態にあ
るときは、対応するＭＤＱ線対上の読出しデータに基づ
いてリード／ライトデータバスＲＷＤＵ<0> −ＲＷＤＵ
<n> またはＲＷＤＬ<0> −ＲＷＤＬ<n> を駆動し、ＤＱ
バッファライト制御信号（ＵまたはＬ）が活性化状態に
あるときには、リード／ライトデータバスＲＷＤＵ<0>
−ＲＷＤＵ<n> またはＲＷＤＬ<0> −ＲＷＤＬ<n> 上の
書込みデータに基づいて対応するＭＤＱ線対を駆動す
る。

【００１４】図２１は、図２０における１つのリード／
ライトデータバスＲＷＤ<n> に接続されたＤＱバッファ
１４と書込みドライバ２４及びこれらの動作を制御する
コントローラを抽出して示す回路図である。すなわち、
この例では、同一のデータバスが書込みデータと読出し
データの転送の双方に用いられている。

【００１５】書込みドライバ２４内にはデータバス駆動
回路３１が設けられている。また、ＤＱバッファ１４内
にはデータバス駆動回路３２、２個のＤＱＢライトゲー
ト３３、３４及びＭＤＱ線対センスアンプ（ＭＤＱ Ｓ
／Ａ）３５が設けられている。

【００１６】書込みドライバ２４内のデータバス駆動回
路３１及びＤＱバッファ１４内のデータバス駆動回路３
２はそれぞれ、入力データ（ＤＡＴＡ）端子、制御信号
端子及び出力データ（ＤＡＴＡ）端子を持っている。ま
た、これらのデータバス駆動回路３１、３２にはそれぞ
れ、図示しないが、ドレインがリード／ライトデータバ
スＲＷＤ<n> に接続されているＰ、Ｎ両チャネルのトラ
ンジスタが設けられており、制御信号端子に供給される
制御信号が非活性化状態のときは、Ｐ、Ｎ両チャネルト
ランジスタのオン／オフがこの制御信号のみで決定され
るようになっている。

【００１７】ＤＱバッファ１４内の２個のＤＱＢライト
ゲート３３、３４も上記データバス駆動回路３１、３２
と同様の機能を持つように構成されており、データライ
ト時に、リード／ライトデータバスＲＷＤ<n> 上の書込
みデータに基づいて対応するＤＱ線対を駆動する。ま
た、ＤＱバッファ１４内のＭＤＱ線対センスアンプ３５
は、データリード時に対応するＤＱ線対上のデータをセ
ンスし、センスしたデータをデータバス駆動回路３２の
入力データ端子に供給する。

【００１８】書込みドライバコントローラ２１は、ライ
ト動作活性化信号が活性化されると、書込みドライバ活
性化信号を活性化（アクティブ“Ｈ”）し、ライト動作
活性化信号が非活性化されると、ライト動作活性化信号
を非活性化する。

【００１９】ＤＱバッファコントローラ２５は、ライト
動作制御信号が非活性化されているとき、カラム基本パ
ルス信号をトリガーにＤＱバッファリード制御信号を活
性化（アクティブ“Ｌ”）し、所定時間の後に非活性化
する。このＤＱバッファリード制御信号が活性化されて
いる時間は、ＤＱバッファ１４がＭＤＱ線対上の微小な
信号差のセンスを開始してから、大きい負荷を持つリー
ド／ライトデータバスＲＷＤ<n> 上のデータの信号レベ
ルが“０”レベルまたは“１”レベルに完全に設定され
るまでの時間に、プロセス変動等を考慮してある程度マ
ージンを加えたものである。

【００２０】また、ＤＱバッファコントローラ２５は、
ライト動作活性化信号が活性化されているときは、カラ
ム基本パルス信号をトリガーとしてＤＱバッファライト
制御信号を活性化し（アクティブ“Ｌ”）、所定時間の
後に非活性化する。このＤＱバッファライト制御信号が
活性化されている時間は、ＤＱバッファ１４が負荷の大
きいＭＤＱ線対及びそれに接続されているＬＤＱ線対や
ビット線センスアンプ内のノードに至る経路におけるデ
ータを充分に反転させることができる時間に、プロセス
変動等を考慮してある程度マージンを加えたものであ
る。

【００２１】なお、ＤＱバッファリード制御信号あるい
はＤＱバッファライト制御信号の活性化時間は、ＤＱバ
ッファコントローラ２５内に設けられている遅延素子に
よって決定される。

【００２２】次に、図２０、図２１に示すＤＲＡＭにお
けるデータリード時及びデータライト時の動作の一例を
図２２のタイミング図を用いて簡単に説明する。

【００２３】カラム基本パルス信号は、外部同期パルス
信号ＣＬＫから所定の遅延時間の後に生成される。この
遅延時間は、外部同期パルス信号ＣＬＫに同期して入力
されるカラムアドレス選択信号がチップ内部で確定する
までの時間である。ＤＱバッファリード制御信号及びＤ
Ｑバッファライト制御信号は、外部同期パルス信号ＣＬ
Ｋをトリガーとして活性化される。

【００２４】いま、リードサイクルが連続するバースト
リード動作中にライトコマンドが割り込んだ場合を考え
る。

【００２５】図２２に示すように、リードサイクル（リ
ード動作）の間に、外部同期パルス信号ＣＬＫに同期し
てライトコマンドが入力されると、ライト動作活性化信
号が外部同期パルス信号ＣＬＫに同期して直ちに活性化
される。これは、カラム基本パルス信号が生成されるま
でにライト動作を制御する回路及び信号を活性化してお
き、かつリード動作を制御する回路及び信号を非活性化
しておくためである。

【００２６】ライト動作活性化信号が活性化されると、
直ちに書込みドライバ活性化信号が活性化され、書込み
ドライバ２４内のデータバス駆動回路３１により、ＤＩ
Ｎmux<n>上のデータに基づいてリード／ライトデータバ
スＲＷＤ<n> が駆動される。

【００２７】しかしながら、サイクルタイムが短い場
合、前サイクルで活性化されたＤＱバッファリード制御
信号はまだ活性化状態（“Ｌ”レベル）であり、ＤＱバ
ッファ１４内のデータバス駆動回路３２もリード／ライ
トデータバスＲＷＤ<n> を駆動し続けている。そして、
書込みデータと前サイクルの読出しデータのレベルが異
なる場合、リード／ライトデータバスＲＷＤ<n> は
“１”レベル及び“０”レベルで同時に駆動されること
になり、リード／ライトデータバスを介して大きな貫通
電流が発生する（図２２中のＡ）。

【００２８】このように、書込みドライバ２４内のデー
タバス駆動回路３１の活性化がカラム基本パルス信号に
同期していないので、上記のような大きな貫通電流の発
生を防止するためには、ＤＱバッファ１４内のデータバ
ス駆動回路３２から書込みドライバ２４内のデータバス
駆動回路３１への動作の切り替えを十分な時間的余裕を
持って行う必要がある。すなわち、このときのサイクル
タイムは、データバス駆動回路３２からデータバス駆動
回路３１への切り替えに要する時間で律速されてしま
う。

【００２９】次に、ライトサイクルが連続するバースト
ライト動作中にリードコマンドが割り込んだ場合を考え
る。図２２に示すように、ライトサイクル（ライト動
作）の間に、外部同期パルス信号ＣＬＫに同期してリー
ドコマンドが入力されると、ライト動作活性化信号が直
ちに非活性化される。これは、カラム基本パルス信号が
生成されるまでに、リード動作を制御する回路及び信号
を活性化し、かつライト動作を制御する回路及び信号を
非活性化しておくためである。

【００３０】ライト動作活性化信号が非活性化（“Ｌ”
レベル）されると、書込みドライバ活性化信号が直ちに
非活性化され、リード／ライトデータバスＲＷＤ<n> は
電位的にフローティング状態にされる。このため、次に
ＤＱバッファ１４によってリード／ライトデータバスＲ
ＷＤ<n> が駆動されるまでにの間に、リード／ライトデ
ータバスＲＷＤ<n> はノイズの影響をうけやすくなる。

【００３１】サイクルタイムが短い場合、前サイクルで
活性化されたＤＱバッファライト制御信号はまだ活性化
状態にあり、ＤＱバッファ１４はＭＤＱ線対を駆動し続
けている。このため、リード／ライトデータバスＲＷＤ
<n> の影響を受けて、ＭＤＱ線対にノイズデータが書き
込まれる可能性がある。

【００３２】このように、書込みドライバ２４内のデー
タバス駆動回路３１の非活性化がカラム基本パルス信号
に同期していないので、書込みドライバ２４内のデータ
バス駆動回路３１からＤＱバッファ１４内のデータバス
駆動回路３２への動作の切り替えを十分な時間的余裕を
持って行う必要がある。

【００３３】すなわち、このときのサイクルタイムは、
データバス駆動回路３１からデータバス駆動回路３２へ
の切り替えに要する時間で律速されてしまう。

【００３４】図２３は、図２０とは異なるＤＲＡＭの従
来の構成を示すブロック図である。

【００３５】このＤＲＡＭは、図２０に示すＤＲＡＭの
場合と同様に、同一のデータバスを書込みデータと読出
しデータの転送の双方に用いるようにしたものであり、
図２０のＤＲＡＭと異なる点は、リード時に、予めデー
タバスを“１”レベルにプリチャージしておき、その
後、ＤＱバッファが読出しデータに基づいてデータバス
を駆動するようにしたことである。

【００３６】なお、図２３において、図２０と対応する
箇所には同じ符号を付してその説明は省略し、図２０と
異なる箇所のみを説明する。

【００３７】カラム基本パルス発生回路２６は、図２０
中のカラム基本パルス発生回路１９に対応するものであ
り、ＣＬＫバッファ１６とＣＡＳバッファ１８の出力及
びライト動作活性化回路２０から出力されるライト動作
活性化信号を受け、ライト動作活性化信号が非活性化状
態であるときはリードカラム基本パルス信号を生成し、
ライト動作活性化信号が活性化状態であるときはライト
カラム基本パルス信号を生成する。

【００３８】書込み／プリチャージドライバコントロー
ラ２７は、図２０中の書込みドライバコントローラ２１
に対応するものであり、ライト動作活性化信号とリード
カラム基本パルス信号とが入力される。そして、この書
込み／プリチャージドライバコントローラ２７は、ライ
ト動作活性化信号が非活性化されている期間に、書込み
ドライバ活性化信号（ＵまたはＬ）及びＲＷＤプリチャ
ージ信号（ＵまたはＬ）を活性化し、ライト動作活性化
信号が非活性化されている期間は、書込みドライバ活性
化信号（ＵまたはＬ）を非活性化してかつリードカラム
基本パルス信号をトリガーとしてＲＷＤプリチャージ信
号（ＵまたはＬ）を活性化する。

【００３９】書込み／プリチャージドライバ２８は、ラ
イト動作活性化信号が活性化されているときに、ライト
データマルチプレクサ２２のマルチプレクサ出力ＤＩＮ
mux<0>−ＤＩＮmux<n>上の書込みデータに基づいて、リ
ード／ライトデータバスＲＷＤＵ<0> −ＲＷＤＵ<n> ま
たはＲＷＤＬ<0> −ＲＷＤＬ<n> を駆動し、ライト動作
活性化信号が非活性化されているときに、ＲＷＤプリチ
ャージ信号（ＵまたはＬ）が活性化されると、リード／
ライトデータバスＲＷＤＵ<0> −ＲＷＤＵ<n>またはＲ
ＷＤＬ<0> −ＲＷＤＬ<n> を“１”レベルにプリチャー
ジする。

【００４０】ＤＱバッファコントローラ２９は、ライト
動作活性化信号が非活性化状態であるときは、リードカ
ラム基本パルス信号をトリガーとしてＤＱバッファリー
ド制御信号（ＵまたはＬ）を活性化し、ライト動作活性
化信号が活性化されているときは、ライトカラム基本パ
ルス信号をトリガーとしてＤＱバッファライト制御信号
（ＵまたはＬ）を活性化する。

【００４１】図２４は、図２３における１つのリード／
ライトデータバスＲＷＤ<n> に接続されたＤＱバッファ
１４と書込み／プリチャージドライバ２８及びこれらの
動作を制御するコントローラ２９、２７を抽出して示す
回路図である。

【００４２】書込み／プリチャージドライバコントロー
ラ２７は、ライト動作活性化信号が活性化されると書込
みドライバ活性化信号を活性化し、ライト動作活性化信
号が非活性化されると書込みドライバ活性化信号を非活
性化する。

【００４３】さらに、コントローラ２７は、ライト動作
活性化信号あるいはリードカラム基本パルス信号のどち
らかが活性化されていると、ＲＷＤプリチャージ信号を
活性化する。プリチャージ時に、負荷の大きなリード／
ライトデータバスＲＷＤ<n>を完全に“１”レベルに駆
動できるように、ＲＷＤプリチャージ信号のパルス幅を
確保するため、コントローラ２７では内部に設けられた
遅延素子でリードカラム基本パルス信号の“Ｌ”エッジ
を遅らせている。

【００４４】書込み／プリチャージドライバ２８内に
は、図２１中のデータバス駆動回路３１の代わりにデー
タバス駆動回路３６が設けられている。

【００４５】上記データバス駆動回路３６には、リード
／ライトデータバスＲＷＤ<n> にドレインが接続された
Ｐチャネルトランジスタ３７及びＮチャネルトランジス
タ３８が設けられている。

【００４６】このデータバス駆動回路３６において、書
込みドライバ活性化信号及びＲＷＤプリチャージ信号の
両方が活性化されているときは、ＤＩＮmux<n>上の書込
みデータに基づき、上記Ｐチャネル、Ｎチャネルトラン
ジスタ３７、３８のどちらをオン状態するかが決定され
る。また、書込みドライバ活性化信号が非活性化されて
いるときは、Ｎチャネルトランジスタ３８がオフ状態に
され、ＲＷＤプリチャージ信号が活性化されている期
間、Ｐチャネルトランジスタ３７がオン状態にされ、リ
ード／ライトデータバスＲＷＤ<n> が“１”レベルにプ
リチャージされる。

【００４７】ＤＱバッファ１４内には、図２１中のデー
タバス駆動回路３２に代わって新たなデータバス駆動回
路３９が設けられている。このデータバス駆動回路３９
内には、リード／ライトデータバスＲＷＤ<n> にドレイ
ンが接続されたＮチャネルトランジスタ４０と、ＭＤＱ
線対センスアンプ３５の出力とＤＱバッファリード制御
信号とが入力されるＮＯＲゲート回路４１とが設けられ
ている。上記ＮＯＲゲート回路４１の出力はＮチャネル
トランジスタ４０のゲートに入力される。

【００４８】このデータバス駆動回路３９では、ＤＱバ
ッファリード制御信号が活性化（“Ｌ”レベル）される
と、ＭＤＱ線対上のデータが“０”レベルのときのみ、
Ｎチャネルトランジスタ４０がオンとなり、リード／ラ
イトデータバスＲＷＤ<n> が“０”レベルに駆動され
る。

【００４９】次に、図２３、図２４に示すＤＲＡＭにお
けるデータリード時及びデータライト時の動作の一例を
図２５のタイミング図を用いて簡単に説明する。

【００５０】サイクルタイムが短い場合に、リードサイ
クルが連続するバーストリード動作中にライトコマンド
が割り込むと、図２２の場合と同様、書込みデータと前
サイクルの読出しデータのレベルが異なる場合に、リー
ド／ライトデータバスＲＷＤ<n> は“１”レベル及び
“０”レベルで同時に駆動され、大きな貫通電流が発生
する（図２５中のＡ）。

【００５１】従って、この場合にも、サイクルタイム
は、データバス駆動回路３９からデータバス駆動回路３
６への切り替えに要する時間で律速されてしまう。

【００５２】また、バーストライト動作中にリードコマ
ンドが割り込む場合、以下のような動作が原因でサイク
ルタイムが律速される。すなわち、外部同期パルス信号
ＣＬＫに同期してリードコマンドが入力されると、直ち
にライト動作活性化信号が非活性化される。これによ
り、書込みドライバ活性化信号は直ちに非活性化される
が、ＲＷＤプリチャージ信号は、書込み／プリチャージ
ドライバコントローラ２７内の遅延素子のため、非活性
化されるタイミングが遅れる。そのため、リード／ライ
トデータバスＲＷＤ<n> は、データバス駆動回路３６内
のＰチャネルトランジスタ３７により“１”レベルに駆
動されてしまう（図２５中のＢ）。

【００５３】サイクルタイムが短い場合、前サイクルの
ＤＱバッファライト制御信号は、このときはまだ活性化
（“Ｌ”レベル）されたままである。前サイクルの書込
みデータが“０”レベルである場合、ＤＱバッファ１４
内のＤＱＢライトゲート３３、３４が開いている間に、
リード／ライトデータバスＲＷＤ<n> 上のデータが切り
替わり、ＭＤＱ線対に誤書込みされてしまう。

【００５４】このように、データバス駆動回路３６の、
リード動作からライト動作への切り替えがカラム基本パ
ルス信号に同期していないため、データバス駆動回路３
６からデータバス駆動回路３９への切り替えを十分な時
間的余裕を持って行う必要がある。

【００５５】すなわち、このときのサイクルタイムは、
データバス駆動回路３６からデータバス駆動回路３９へ
の切り替えに要する時間で律速されてしまう。

【００５６】なお、上記２つの従来例では、データバス
に接続されたデータバス駆動回路が２種類である場合を
説明したが、これは２種類以上の異なるデータバス駆動
回路がデータバスに接続され、これらのデータバス駆動
回路を切替えてデータバスを駆動するような場合にも同
様な問題が発生する。

【００５７】

【発明が解決しようとする課題】上記のように、異なる
制御をうける２種類以上のデータバス駆動回路がデータ
バスに接続されている従来の同期型半導体記憶装置で
は、サイクルタイムが短くなると、あるデータバス駆動
回路によるデータバスの駆動動作から他のデータバス駆
動回路によるデータバスの駆動動作に切換わる際に、デ
ータバスを介して大きな電流が流れる、誤動作が起こる
などの問題があり、これによってサイクルタイムが制限
される欠点があった。

【００５８】この発明は上記のような事情を考慮してな
されたものであり、その目的は、データバスに異なる制
御をうける２種類以上のデータバス駆動回路が接続され
ており、サイクルタイムがある程度短くなっても、ある
データバス駆動回路によるデータバスの駆動動作から他
のデータバス駆動回路によるデータバスの駆動動作に切
換わる際に、データバスを介して大きな電流が流れる、
誤動作が起こるがなく、もってサイクルタイムの向上を
図ることができる同期型半導体記憶装置を提供すること
にある。

【００５９】

【課題を解決するための手段】この発明の同期型半導体
記憶装置は、それぞれ異なる制御回路によって動作が制
御される２種類以上のデータバス駆動回路と、上記２種
類以上のデータバス駆動回路が接続されるデータバスと
を有し、上記２種類以上のデータバス駆動回路のうちあ
るデータバス駆動回路による上記データバスの駆動から
上記とは異なる別のデータバス駆動回路による上記デー
タバスの駆動への切り替え動作が、カラム基本パルス信
号に同期して行われることを特徴とする。

【００６０】この発明の同期型半導体記憶装置は、２種
類以上のデータバス駆動回路と、上記２種類以上のデー
タバス駆動回路が接続されるデータバスと、上記２種類
以上のデータバス駆動回路のうちあるデータバス駆動回
路による上記データバスの駆動から上記とは異なる別の
データバス駆動回路による上記データバスの駆動への切
り替え動作をカラム基本パルス信号に同期して行わせる
データバス駆動制御回路とを具備したことを特徴とす
る。

【００６１】

【発明の実施の形態】以下図面を参照してこの発明の同
期型半導体記憶装置を実施の形態により説明する。

【００６２】図１は、この発明の第１の実施の形態によ
るＤＲＡＭの全体の構成を示すブロック図である。この
第１の実施の形態によるＤＲＡＭは、図２０に示す従来
のＤＲＡＭに対してこの発明を実施したものである。従
って、図２０と対応する箇所には同じ符号を付して説明
を行う。

【００６３】セルアレイは、例えば上部セルアレイ１１
Ｕと下部セルアレイ１１Ｌの２つに分割されている。上
部セルアレイ１１Ｕ内及び下部セルアレイＬ内にはそれ
ぞれ複数のビット線対及び複数のワード線が互いに交差
するように配列されている。各ビット線対とワード線と
の交点にはメモリセルが配置されている。また、各ビッ
ト線対にはビット線センスアンプ（Ｓ／Ａ）が接続され
ている。上記各ビット線センスアンプはＣＳスイッチ１
２を介してＬＤＱ線対に接続されている。各ＬＤＱ線対
はＬＤＱ線対セレクトスイッチ１３を介してＭＤＱ線対
に接続されている。

【００６４】上記各ＭＤＱ線対はそれぞれＤＱバッファ
１４に接続されている。ＤＱバッファ１４は、セルアレ
イからのデータリード時にはＭＤＱ線対上の読出しデー
タに基づいてリード／ライトデータバスＲＷＤを駆動
し、セルアレイに対するデータライト時にはリード／ラ
イトデータバスＲＷＤ上の書込みデータをＭＤＱ線対上
に転送する。なお、この例では、リード／ライトデータ
バスＲＷＤとして、上部セルアレイ１１Ｕ及び下部セル
アレイ１１Ｌに対応して、上部のリード／ライトデータ
バスＲＷＤＵ<0> −ＲＷＤＵ<n> と下部のリード／ライ
トデータバスＲＷＤＬ<0> −ＲＷＤＬ<n> の２組が設け
られている。

【００６５】（ｎ＋１）個のＩ／Ｏバッファ１５には
（ｎ＋１）個のＤＱピン（ＤＱ<0> 〜ＤＱ<n> ）から書
込みデータが供給されると共に、セルアレイから読み出
された読出しデータがＩ／Ｏバッファ１５を介してＤＱ
ピンに出力される。

【００６６】ＣＬＫバッファ１６は、ＣＬＫピンから入
力された外部同期パルス信号ＣＬＫを受ける。ＷＥバッ
ファ１７は、／ＷＥピンから入力された／ＷＥ信号を受
ける。また、ＣＡＳバッファ１８は、／ＣＡＳピンから
入力された／ＣＡＳ信号を受ける。

【００６７】カラム基本パルス発生回路１９は、ＣＬＫ
バッファ１６とＣＡＳバッファ１８の出力を受け、カラ
ム系活性化状態にある期間のみ、外部同期パルス信号Ｃ
ＬＫをトリガーとして、カラム基本パルス信号を生成す
る。

【００６８】ライト動作活性化回路２０は、ＷＥバッフ
ァ１７からの出力に応じ、カラムコマンドがライト状態
である場合にはライト動作活性化信号を活性化し、カラ
ムコマンドがリード状態である場合にはライト動作活性
化信号を非活性化する。

【００６９】書込みドライバコントローラ５１は、図２
０中の書込みドライバコントローラ２１に対応するもの
であり、この場合にも上部のリード／ライトデータバス
ＲＷＤＵ<0> −ＲＷＤＵ<n> 及び下部のリード／ライト
データバスＲＷＤＬ<0> −ＲＷＤＬ<n> に対応して２個
設けられている。この書込みドライバコントローラ５１
は、ライト動作活性化信号が活性化された後に最初に生
成されるカラム基本パルス信号をトリガーにして書込み
ドライバ活性化信号（ＵまたはＬ）を活性化する。ま
た、ライト動作活性化信号が非活性化された後に最初に
生成されるカラム基本パルス信号をトリガーにして、書
込みドライバ活性化信号（ＵまたはＬ）を非活性化す
る。

【００７０】ライトデータマルチプレクサ２２は、（ｎ
＋１）個のＩ／Ｏバッファ１５から出力される（ｎ＋
１）ビットの書込みデータが転送されるライトデータバ
スＤＩＮ<0> −ＤＩＮ<n> を、（ｎ＋１）個のマルチプ
レクサ出力ＤＩＮmux<0>−ＤＩＮmux<n>のどこに接続す
るかを決定し、ライトデータバスＤＩＮ<0> −ＤＩＮ<n
> 上の書込みデータをＤＩＮmux<0>−ＤＩＮmux<n>に選
択的に出力する。

【００７１】リードデータマルチプレクサ２３は、上部
のリード／ライトデータバスＲＷＤＵ<0> −ＲＷＤＵ<n
> 及び下部のリード／ライトデータバスＲＷＤＬ<0> −
ＲＷＤＬ<n> を、リードデータバスＤＯＵＴ<0> −ＤＯ
ＵＴ<n> のうちどれに接続するかを決定し、リード／ラ
イトデータバスＲＷＤＵ<0> −ＲＷＤＵ<n> 、ＲＷＤＬ
<0> −ＲＷＤＬ<n> 上の読出しデータをリードデータバ
スＤＯＵＴ<0> −ＤＯＵＴ<n> 上に選択的に出力する。

【００７２】書込みドライバ２４は、上記２個の書込み
ドライバコントローラ５１に対応してそれぞれ複数設け
られており、書込みドライバコントローラ５１から出力
される書込みドライバ活性化信号（ＵまたはＬ）に基づ
き、ライト動作活性化信号が活性化状態であるときに、
マルチプレクサ出力ＤＩＮmux<0>−ＤＩＮmux<n>上の書
込みデータに基づき、リード／ライトデータバスＲＷＤ
Ｕ<0> −ＲＷＤＵ<n>またはＲＷＤＬ<0> −ＲＷＤＬ<n>
を駆動する。

【００７３】ＤＱバッファコントローラ２５は、上部セ
ルアレイ１１Ｕ内及び下部セルアレイ１１Ｌ内のＤＱバ
ッファ１４に対応して２個設けられている。上記各ＤＱ
バッファコントローラ２５は、ライト動作活性化信号が
非活性化状態にあるときは、カラム基本パルス信号をト
リガーとしてＤＱバッファリード制御信号（Ｕまたは
Ｌ）を生成し、ライト動作活性化信号が活性化状態にあ
るときは、カラム基本パルス信号をトリガーとしてＤＱ
バッファライト制御信号（ＵまたはＬ）を生成する。

【００７４】ＤＱバッファ１４は、ＤＱバッファリード
制御信号（ＵまたはＬ）が活性化状態にあるときは、対
応するＭＤＱ線対上の読出しデータに基づいてリード／
ライトデータバスＲＷＤＵ<0> −ＲＷＤＵ<n> またはＲ
ＷＤＬ<0> −ＲＷＤＬ<n> を駆動し、ＤＱバッファライ
ト制御信号（ＵまたはＬ）が活性化状態にあるときに
は、リード／ライトデータバスＲＷＤＵ<0> −ＲＷＤＵ
<n> またはＲＷＤＬ<0>−ＲＷＤＬ<n> 上の書込みデー
タに基づいて対応するＭＤＱ線対を駆動する。

【００７５】図２は、図１における１つのリード／ライ
トデータバスＲＷＤ<n> に接続されたＤＱバッファ１４
と書込みドライバ２４及びこれらの動作を制御するコン
トローラ２５、５１を抽出して示す回路図である。

【００７６】書込みドライバ２４内にはデータバス駆動
回路３１が設けられている。また、ＤＱバッファ１４内
にはデータバス駆動回路３２、２個のＤＱＢライトゲー
ト３３、３４及びＭＤＱ線対センスアンプ３５が設けら
れている。

【００７７】データバス駆動回路３１及び３２はそれぞ
れ、制御信号端子に入力される制御信号に基づいてデー
タを出力する。データバス駆動回路３１の制御信号端子
に入力される制御信号は書込みドライバ活性化信号であ
り、データバス駆動回路３２の制御信号端子に入力され
る制御信号はＤＱバッファリード制御信号である。

【００７８】ＤＱバッファ１４内のＤＱＢライトゲート
３３、３４もデータバス駆動回路３１及び３２と同様の
機能を有する。

【００７９】次に、図１、図２に示す第１の実施の形態
によるＤＲＡＭの動作を図３のタイミング図を参照して
説明する。

【００８０】カラム基本パルス信号は、外部同期パルス
信号ＣＬＫから所定の遅延時間の後に生成される。この
遅延時間は、外部同期パルス信号ＣＬＫに同期して入力
されるカラムアドレス選択信号がチップ内部で確定する
までの時間である。ＤＱバッファリード制御信号及びＤ
Ｑバッファライト制御信号は、外部同期パルス信号ＣＬ
Ｋから遅れて生成されるカラム基本パルス信号をトリガ
ーとして活性化される。

【００８１】いま、リードサイクルが連続するバースト
リード動作中にライトコマンドが割り込んだ場合を考え
る。

【００８２】図３に示すように、リードサイクル（リー
ド動作）の間に、外部同期パルス信号ＣＬＫに同期して
ライトコマンドが入力されると、ライト動作活性化信号
は外部同期パルス信号ＣＬＫに同期して直ちに活性化さ
れる。これは、カラム基本パルス信号が生成されるまで
にライト動作を制御する回路及び信号を活性化してお
き、かつリード動作を制御する回路及び信号を非活性化
しておくためである。

【００８３】ライト動作活性化信号が活性化されると、
従来では、図中の破線で示すように、直ちに書込みドラ
イバ活性化信号が活性化されていたが、本例の場合に
は、ライト動作活性化信号が活性化された後に最初に生
成されるカラム基本パルス信号をトリガーにして、書込
みドライバ活性化信号（ＵまたはＬ）が活性化される。
書込みドライバ活性化信号（ＵまたはＬ）が活性化され
ると、書込みドライバ２４内のデータバス駆動回路３１
により、ＤＩＮmux<n>上のデータに基づいてリード／ラ
イトデータバスＲＷＤ<n> が駆動される。

【００８４】このとき、前サイクルで活性化されたＤＱ
バッファリード制御信号は既に非活性化状態（“Ｈ”レ
ベル）になっており、ＤＱバッファ１４内のデータバス
駆動回路３２によるリード／ライトデータバスＲＷＤ<n
> の駆動も終了している。このため、書込みデータと前
サイクルの読出しデータのレベルが異なる場合でも、リ
ード／ライトデータバスＲＷＤ<n> が“１”レベル及び
“０”レベルで同時に駆動されることがなくなり、従来
のような大きな貫通電流は発生しない。

【００８５】このように、書込みドライバ２４内のデー
タバス駆動回路３１の活性化がカラム基本パルス信号に
同期しているので、書込みドライバ活性化信号が活性化
されるタイミングは、前サイクルであるリードサイクル
においてＤＱバッファリード制御信号が非活性化される
タイミングよりも後であれば、より前にすることができ
る。

【００８６】この結果、バーストリード動作中にライト
コマンドが割り込む際のサイクルタイムマージンを大き
くすることができる。

【００８７】次に、ライトサイクルが連続するバースト
ライト動作中にリードコマンドが割り込んだ場合を考え
る。図３に示すように、ライトサイクル（ライト動作）
の間に、外部同期パルス信号ＣＬＫに同期してリードコ
マンドが入力されると、ライト動作活性化信号は直ちに
非活性化される。これは、カラム基本パルス信号が生成
されるまでに、リード動作を制御する回路及び信号を活
性化し、かつライト動作を制御する回路及び信号を非活
性化しておくためである。

【００８８】ライト動作活性化信号が非活性化（“Ｌ”
レベル）されると、従来では、図中の破線で示すよう
に、直ちに書込みドライバ活性化信号が非活性化されて
いたが、本例の場合には、ライト動作活性化信号が非活
性化された後に最初に生成されるカラム基本パルス信号
をトリガーにして書込みドライバ活性化信号（Ｕまたは
Ｌ）が非活性化される。書込みドライバ活性化信号が非
活性状態になると、リード／ライトデータバスＲＷＤ<n
> は電位的にフローティング状態にされる。先に説明し
たように、リード／ライトデータバスＲＷＤ<n> がフロ
ーティング状態のとき、ＤＱバッファ１４によって次に
駆動されるまでの間に、リード／ライトデータバスＲＷ
Ｄ<n> はノイズの影響をうけやすくなる。

【００８９】しかし、書込みドライバ活性化信号（Ｕま
たはＬ）が非活性化されたときに、前サイクルで活性化
されていたＤＱバッファライト制御信号は既に非活性化
状態になっており、ＤＱバッファ１４によるＭＤＱ線対
の駆動は既に終了しているので、従来のように、ＭＤＱ
線対にノイズデータが書き込まれる恐れはない。

【００９０】この場合にも、書込みドライバ２４内のデ
ータバス駆動回路３１の活性化から非活性化の切り替え
動作がカラム基本パルス信号に同期しているので、書込
みドライバ活性化信号が非活性化されるタイミングは、
前サイクルであるライトサイクルにおいてＤＱバッファ
ライト制御信号が非活性化されるタイミングよりも後で
あれば、より前にすることができる。

【００９１】この結果、バーストライト動作中にリード
コマンドが割り込む際のサイクルタイムマージンを大き
くすることができる。

【００９２】このように、上記第１の実施の形態による
ＤＲＡＭでは、書込みドライバ活性化信号の活性化がカ
ラム基本パルス信号に同期しているので、バーストリー
ド動作中に書込みコマンドが割り込む際のサイクルタイ
ムマージンを大きくすることができる。また、書込みド
ライバ活性化信号の非活性化がカラム基本パルス信号に
同期しているので、バーストライト動作中にリードコマ
ンドが割り込む際のサイクルタイムマージンを大きくす
ることができる。

【００９３】図４は、図１中の書込みドライバコントロ
ーラ５１の具体的な回路構成の一例を示している。

【００９４】このコントローラ５１は、ライト動作活性
化信号及びカラム基本パルス信号が入力するＮＡＮＤゲ
ート回路５２、ライト動作活性化信号を反転するインバ
ータ５３、このインバータ５３の出力及びカラム基本パ
ルス信号が入力するＮＡＮＤゲート回路５４及び上記両
ＮＡＮＤゲート回路５２、５４の出力が入力する２個の
ＮＡＮＤゲート回路５５、５６からなるフリップフロッ
プ回路５７によって構成されている。そして、書込みド
ライバ活性化信号はＮＡＮＤゲート回路５５から出力さ
れる。

【００９５】図４のコントローラ５１において、ライト
動作活性化信号が活性化した後、つまり“Ｌ”レベルか
ら“Ｈ”レベルに変化した後に、最初にカラム基本パル
ス信号が生成されて、カラム基本パルス信号が“Ｈ”レ
ベルになると、ＮＡＮＤゲート回路５５の出力として得
られる書込みドライバ活性化信号が活性化される。ま
た、ライト動作活性化信号が活性化状態から非活性化に
変化した後に最初にカラム基本パルス信号が生成されて
“Ｈ”レベルになると、ＮＡＮＤゲート回路５５の出力
として得られる書込みドライバ活性化信号が非活性化さ
れる。

【００９６】なお、書込みドライバコントローラ５１は
必ずしも図４のように構成されている必要はなく、要す
るに、ライト動作活性化信号が活性化された後に最初に
生成されるカラム基本パルス信号をトリガーにして書込
みドライバ活性化信号を活性化し、ライト動作活性化信
号が非活性化された後に最初に生成されるカラム基本パ
ルス信号をトリガーにして書込みドライバ活性化信号を
非活性化するようなものであればどのような構成のもの
であってよい。

【００９７】図５ないし図７は、図１、図２中のデータ
バス駆動回路３１（または３２）の種々の具体的な回路
構成を示している。

【００９８】先に説明したように、データバス駆動回路
３１（または３２）は、制御信号端子に入力される制御
信号に基づいて入力データを出力する。

【００９９】図５に示すデータバス駆動回路３１（３
２）は、インバータ６１、ＮＡＮＤゲート回路６２、Ｎ
ＯＲゲート回路６３、Ｐチャネルトランジスタ６４及び
Ｎチャネルトランジスタ６５によって構成されている。

【０１００】すなわち、制御信号が“Ｌ”レベルのとき
は、ＮＡＮＤゲート回路６２の出力が“Ｈ”レベル、Ｎ
ＯＲゲート回路６３の出力が“Ｌ”レベルとなり、Ｐチ
ャネル、Ｎチャネルトランジスタ６４、６５が共にオフ
状態となり、出力ＤＡＴＡは高インピーダンス状態にな
る。

【０１０１】一方、制御信号が“Ｈ”レベルのとき、入
力ＤＡＴＡが“１”レベルであれば、ＮＡＮＤゲート回
路６２の出力が“Ｌ”レベルになり、Ｐチャネルトラン
ジスタ６４がオンし、“１”レベルの出力ＤＡＴＡが得
られる。上記とは逆に、入力ＤＡＴＡが“０”レベルで
あれば、ＮＯＲゲート回路６３の出力が“Ｈ”レベルに
なり、Ｎチャネルトランジスタ６５がオンし、“０”レ
ベルの出力ＤＡＴＡが得られる。

【０１０２】図６に示すデータバス駆動回路３１（３
２）は、制御信号を反転するインバータ６６と、このイ
ンバータ６６の出力及び制御信号がＰチャネル及びＮチ
ャネル側のクロックゲートに供給され、入力ＤＡＴＡが
入力ゲートに供給されるクロックドインバータ６７とか
ら構成されている。

【０１０３】図６のデータバス駆動回路３１（３２）で
は、制御信号が“Ｈ”レベルのときにクロックドインバ
ータ６７が動作可能となり、入力ＤＡＴＡが反転されて
出力ＤＡＴＡが得られる。

【０１０４】図７に示すデータバス駆動回路３１（３
２）は、制御信号を反転するインバータ６８と、このイ
ンバータ６８の出力及び制御信号がＰチャネル及びＮチ
ャネルトランジスタの各ゲートに供給されるＣＭＯＳト
ランスファゲート６９と、入力ＤＡＴＡを反転して上記
ＣＭＯＳトランスファゲート６９の一端に供給するイン
バータ７０とから構成されている。

【０１０５】図７のデータバス駆動回路３１（３２）で
は、制御信号が“Ｈ”レベルのときにＣＭＯＳトランス
ファゲート６９が導通し、インバータ７０によって反転
された入力ＤＡＴＡが出力ＤＡＴＡとして得られる。

【０１０６】図８は、図１、図２中のＤＱバッファコン
トローラ２５の具体的な回路構成の一例を示している。
このＤＱバッファコントローラ２５は、先に説明したよ
うに、ライト動作活性化信号が非活性化状態にあるとき
は、カラム基本パルス信号をトリガーとしてＤＱバッフ
ァリード制御信号を生成し、ライト動作活性化信号が活
性化状態にあるときは、カラム基本パルス信号をトリガ
ーとしてＤＱバッファライト制御信号を生成する。

【０１０７】図８のコントローラ２５は、ライト動作活
性化信号及びカラム基本パルス信号が入力されるＮＯＲ
ゲート回路７１、多段縦続接続された偶数個、本例では
４個のインバータ７２とこれら各インバータ７２の入力
端子に接続されたキャパシタ７３とからなり、ＮＯＲゲ
ート回路７１の出力を所定の時間だけ遅延する遅延回路
７４と、カラム基本パルス信号及び上記遅延回路７４の
出力が入力されるＮＡＮＤゲート回路７５と、このＮＡ
ＮＤゲート回路７５の出力を順次反転してＤＱバッファ
リード制御信号を出力する２個のインバータ７６と、ラ
イト動作活性化信号を反転するインバータ７７と、この
インバータ７７の出力及びカラム基本パルス信号が入力
されるＮＯＲゲート回路７８、多段縦続接続された偶数
個、本例では４個のインバータ７９とこれら各インバー
タ７９の入力端子に接続されたキャパシタ８０とからな
り、ＮＯＲゲート回路７８の出力を所定の時間だけ遅延
する遅延回路８１と、カラム基本パルス信号及び上記遅
延回路８１の出力が入力されるＮＡＮＤゲート回路８２
と、このＮＡＮＤゲート回路８２の出力を順次反転して
ＤＱバッファライト制御信号を出力する２個のインバー
タ８３とから構成されている。

【０１０８】図８のコントローラ２５では、ライト動作
活性化信号が非活性化状態、つまり“Ｌ”レベルのとき
はＮＯＲゲート回路７１が開き、この状態でカラム基本
パルス信号が活性化されると、終段のインバータ７６か
らは遅延回路７４における遅延時間に相当するパルス幅
を持つ“Ｌ”レベルのＤＱバッファリード制御信号が出
力される。

【０１０９】他方、ライト動作活性化信号が活性化状
態、つまり“Ｈ”レベルのときはＮＯＲゲート回路７８
が開き、この状態でカラム基本パルス信号が活性化され
ると、終段のインバータ８３からは遅延回路８１におけ
る遅延時間に相当するパルス幅を持つ“Ｌ”レベルのＤ
Ｑバッファライト制御信号が出力される。

【０１１０】なお、上記第１の実施の形態のＤＲＡＭで
は、リード／ライトデータバスＲＷＤ<n> には２種類の
異なるデータバス駆動回路、つまり書込みドライバ２４
内のデータバス駆動回路３１とＤＱバッファ１４内のデ
ータバス駆動回路３２が接続されている場合を説明した
が、これは２種類以上の異なるデータバス駆動回路がリ
ード／ライトデータバスＲＷＤ<n> に接続されている場
合にも実施できることはもちろんである。

【０１１１】図９は、この発明の第２の実施の形態によ
るＤＲＡＭの全体の構成を示すブロック図である。この
第２の実施の形態によるＤＲＡＭは、図２３に示す従来
のＤＲＡＭに対してこの発明を実施したものである。従
って、図２３と対応する箇所には同じ符号を付して説明
を行う。

【０１１２】すなわち、この第２の実施の形態によるＤ
ＲＡＭは、図１に示す第１の実施の形態によるＤＲＡＭ
の場合と同様に、同一のデータバスを書込みデータと読
出しデータの転送の双方に用いるようにしたものである
が、図１のＤＲＡＭと異なる点は、図２３に示す従来の
ＤＲＡＭと同様、リード時に、予めデータバスを“１”
レベルにプリチャージしておき、その後、ＤＱバッファ
が読出しデータに基づいてデータバスを駆動するように
したことである。

【０１１３】なお、図９において、図１及び図２３と対
応する箇所には同じ符号を付してその説明は省略し、図
１及び図２３と異なる箇所のみを説明する。

【０１１４】書込み／プリチャージドライバコントロー
ラ９１は、図２３中の書込み／プリチャージドライバコ
ントローラ２７に対応するものであるが、ライト動作活
性化回路２０で生成されるライト動作活性化信号と、カ
ラム基本パルス発生回路２６で生成されるリードカラム
基本パルス信号とに加えて、カラム基本パルス発生回路
２６で生成されるライトカラム基本パルス信号も入力さ
れる点が異なる。

【０１１５】そして、書込み／プリチャージドライバコ
ントローラ９１は、ライト動作活性化信号が活性化され
ると直ちに書込みドライバ活性化信号（ＵまたはＬ）を
活性化するが、ライト動作活性化信号が活性化された後
に最初に生成されるライトカラム基本パルス信号をトリ
ガーとしてＲＷＤプリチャージ信号（ＵまたはＬ）を活
性化する。また、ＲＷＤプリチャージ信号（Ｕまたは
Ｌ）は、ライト動作活性化信号が非活性化されると直ち
に非活性化されるが、書込みドライバ活性化信号（Ｕま
たはＬ）は、ライト動作活性化信号が非活性化された後
に最初に生成されるリードカラム基本パルス信号をトリ
ガーとして非活性化される。

【０１１６】図１０は、図９における１つのリード／ラ
イトデータバスＲＷＤ<n> に接続されたＤＱバッファ１
４と書込み／プリチャージドライバ２８及びこれらの動
作を制御するコントローラ２９、９１を抽出して示す回
路図である。

【０１１７】ここで、書込み／プリチャージドライバコ
ントローラ９１以外の構成は、図２４に示す従来回路と
同様なのでその説明は省略する。

【０１１８】また、唯一、図２４に示す従来回路とは異
なる書込み／プリチャージドライバコントローラ９１の
機能については先に説明したので、その説明も省略す
る。

【０１１９】次に、図９、図１０に示す第２の実施の形
態によるＤＲＡＭの動作を図１１のタイミング図を参照
して説明する。

【０１２０】ライト動作活性化信号が非活性化状態であ
るときはリードカラム基本パルス信号が生成され、ライ
ト動作活性化信号が活性化状態であるときはライトカラ
ム基本パルス信号が生成される。上記両カラム基本パル
ス信号は、外部同期パルス信号ＣＬＫから所定の遅延時
間の後に生成される。この遅延時間は、外部同期パルス
信号ＣＬＫに同期して入力されるカラムアドレス選択信
号がチップ内部で確定するまでの時間である。

【０１２１】いま、リードサイクルが連続するバースト
リード動作中にライトコマンドが割り込んだ場合を考え
る。

【０１２２】図１１に示すように、リードサイクル（リ
ード動作）の間に、外部同期パルス信号ＣＬＫに同期し
てライトコマンドが入力されると、ライト動作活性化信
号が外部同期パルス信号ＣＬＫに同期して直ちに活性化
され、これに続いて書込みドライバ活性化信号も活性化
される。これは、ライトカラム基本パルス信号が生成さ
れるまでにライト動作を制御する回路及び信号を活性化
しておき、かつリード動作を制御する回路及び信号を非
活性化しておくためである。

【０１２３】ライト動作活性化信号が活性化されると、
従来では、図中の破線で示すように、ＲＷＤプリチャー
ジ信号は直ちに活性化されていたが、本例の場合には、
ライト動作活性化信号が活性化された後に最初に生成さ
れるライトカラム基本パルス信号をトリガーにしてＲＷ
Ｄプリチャージ信号が活性化される。すなわち、ライト
動作活性化信号が活性化され、次にライトカラム基本パ
ルス信号が生成するまでの期間、ＲＷＤプリチャージ信
号は非活性化、つまり“Ｌ”レベルになっている。この
期間では、書込み／プリチャージドライバ２８内のデー
タバス駆動回路３６におけるＰチャネルトランジスタ３
７のゲートは“Ｈ”レベルなので、このＰチャネルトラ
ンジスタ３７はオフし、リード／ライトデータバスＲＷ
Ｄ<n> の“１”レベルへのプリチャージは行われない。

【０１２４】このとき、前サイクルで活性化されたＤＱ
バッファリード制御信号に基づく前サイクルの読出しデ
ータが“０”レベルであっても、リード／ライトデータ
バスＲＷＤ<n> が“１”レベル及び“０”レベルで同時
に駆動されることがなくなり、従来のような大きな貫通
電流は発生しない。

【０１２５】つまり、バーストリード動作中にライトコ
マンドが割り込んで、書込みドライバ活性化信号が活性
化されてから、図中のＴ１の時間だけ遅れてＲＷＤプリ
チャージ信号が活性化され、リード／ライトデータバス
ＲＷＤ<n> の“１”レベルへのプリチャージが開始され
るので、リード／ライトデータバスＲＷＤ<n> が“１”
レベル及び“０”レベルで同時に駆動されることがなく
なる。

【０１２６】このように、書込み／プリチャージドライ
バ２８内のＰチャネルトランジスタ３７をオン状態に制
御する動作がカラム基本パルス信号（ライトカラム基本
パルス信号）に同期しているので、ＲＷＤプリチャージ
信号が活性化されるタイミングは、前サイクルであるリ
ードサイクルにおいてＤＱバッファリード制御信号が非
活性化されるタイミングよりも後であれば、より前にす
ることができる。

【０１２７】この結果、バーストリード動作中にライト
コマンドが割り込む際のサイクルタイムマージンを大き
くすることができる。

【０１２８】次に、バーストライト動作中にリードコマ
ンドが割り込む場合の動作を説明する。まず、外部同期
パルス信号ＣＬＫに同期してリードコマンドが入力され
ると、直ちにライト動作活性化信号が非活性化される。
この後、ＲＷＤプリチャージ信号は書込み／プリチャー
ジドライバコントローラ９１内のゲート回路による遅延
時間の後に非活性化されるが、書込みドライバ活性化信
号は、ライト動作活性化信号が非活性化された後に最初
に生成されるリードカラム基本パルス信号をトリガーに
して非活性化される。なお、従来例において、ライト動
作活性化信号が非活性化される状態を破線で示してい
る。すなわち、ライト動作活性化信号が非活性化され、
次にリードカラム基本パルス信号が生成されるまでの期
間、書込みドライバ活性化信号は活性化状態、つまり
“Ｈ”レベルになっている。

【０１２９】このとき、前サイクルのＤＱバッファライ
ト制御信号は、既に非活性化（“Ｈ”レベル）されてい
るので、従来のようにＤＱバッファ１４内のＤＱＢライ
トゲート３３、３４が開いている期間に、リード／ライ
トデータバスＲＷＤ<n> 上のデータが切り替わり、ＭＤ
Ｑ線対に誤書込みされることはない。

【０１３０】つまり、バーストライト動作中にリードコ
マンドが割り込み、書込みドライバ活性化信号が非活性
化されるので、ＤＱバッファ１４内のＤＱＢライトゲー
ト３３、３４が開いている間に、リード／ライトデータ
バスＲＷＤ<n> 上のデータが切り替わることがなくな
る。

【０１３１】このように、書込み／プリチャージドライ
バ２８の動作を制御する書込みドライバ活性化信号を非
活性化する制御がカラム基本パルス信号（リードカラム
基本パルス信号）に同期しているので、書込みドライバ
活性化信号が非活性化されるタイミングは、前サイクル
であるライトサイクルにおいてＲＷＤプリチャージ信号
が非活性化されるタイミングよりも後であれば、より前
にすることができる。

【０１３２】この結果、バーストライト動作中にリード
コマンドが割り込む際のサイクルタイムマージンを大き
くすることができる。

【０１３３】図１２は、図９、図１０中の書込み／プリ
チャージドライバコントローラ９１の具体的な回路構成
の一例を示している。このコントローラ９１は、ＮＯＲ
ゲート回路９２、９３からなり、ライト動作活性化信号
及びリードカラム基本パルス信号が入力されるフリップ
フロップ回路９４と、このフリップフロップ回路９４の
出力を反転して書込みドライバ活性化信号を生成するイ
ンバータ９５と、リードカラム基本パルス信号を所定の
時間遅延する遅延回路９６と、リードカラム基本パルス
信号及び上記遅延回路９６の出力が入力されるＮＯＲゲ
ート回路９７と、一方の入力端子にライトカラム基本パ
ルス信号が入力されるＯＲゲート回路９８と、ライト動
作活性化信号及び上記ＯＲゲート回路９８の出力が入力
されるＮＡＮＤゲート回路９９と、ＮＯＲゲート回路９
７とＮＡＮＤゲート回路９９の出力が入力され、ＲＷＤ
プリチャージ信号を生成するＮＡＮＤゲート回路１００
と、ＮＡＮＤゲート回路９９の出力を反転してＯＲゲー
ト回路９８の他方の入力端子に帰還するインバータ１０
１とから構成されている。

【０１３４】図１２のコントローラ９１では、ライト動
作活性化信号が活性化（“Ｈ”レベル）されると、フリ
ップフロップ回路９４内のＮＯＲゲート回路９２の出力
が直ちに“Ｌ”レベルに反転し、続いてインバータ９５
の出力が“Ｈ”レベルに反転して、書込みドライバ活性
化信号が活性化される。ライト動作活性化信号が非活性
化されてもインバータ９５の出力は変化せず、その後、
リードカラム基本パルス信号が生成される（“Ｈ”レベ
ルに変化する）と、フリップフロップ回路９４内のＮＯ
Ｒゲート回路９３の出力が“Ｌ”レベルに反転し、この
後、ＮＯＲゲート回路９２の出力が“Ｈ”レベルに反転
し、続いてインバータ９５の出力が“Ｌ”レベルに反転
し、書込みドライバ活性化信号が非活性化される。

【０１３５】図１２において、遅延回路９６、ＮＯＲゲ
ート回路９７、ＯＲゲート回路９８と、ＮＡＮＤゲート
回路９９、ＮＡＮＤゲート回路１００及びインバータ１
０１からなる残り回路部分はＲＷＤプリチャージ信号を
生成する回路である。

【０１３６】なお、書込み／プリチャージドライバコン
トローラ９１は、必ずしも図１２のように構成されてい
る必要はなく、要するに、ライト動作活性化信号が活性
化されると直ちに書込みドライバ活性化信号が活性化さ
れ、ＲＷＤプリチャージ信号はライト動作活性化信号が
活性化された後に最初に生成されるライトカラム基本パ
ルス信号をトリガーとして活性化され、ＲＷＤプリチャ
ージ信号はライト動作活性化信号が非活性化されると直
ちに非活性化され、書込みドライバ活性化信号は、ライ
ト動作活性化信号が非活性化された後に最初に生成され
るリードカラム基本パルス信号をトリガーとして非活性
化されるような機能を持つものならばどのように構成さ
れていてもよい。

【０１３７】なお、上記第２の実施の形態のＤＲＡＭに
おいても、リード／ライトデータバスＲＷＤ<n> には２
種類の異なるデータバス駆動回路、つまり書込み／プリ
チャージドライバ２８内のデータバス駆動回路３６とＤ
Ｑバッファ１４内のデータバス駆動回路３９が接続され
ている場合を説明したが、これは２種類以上の異なるデ
ータバス駆動回路がリード／ライトデータバスＲＷＤ<n
> に接続されている場合にも実施できることはもちろん
である。

【０１３８】ところで、上記第２の実施の形態のＤＲＡ
Ｍにおいて、バーストリードサイクルが短くなってくる
と、前サイクルのＤＱバッファリード制御信号が、次の
サイクルのリードカラム基本パルス信号から直ちに活性
化されるＲＷＤプリチャージ信号と重なり、リード／ラ
イトデータバスがデータバス駆動回路３６、３９によっ
て同時に駆動される状態が発生する。

【０１３９】これを防止するためには、ＤＱバッファコ
ントローラ２９において、ＤＱバッファリード制御信号
をリードカラム基本パルス信号に同期して、非活性化と
なるように制御すればよい。

【０１４０】図１３は、ＤＱバッファリード制御信号が
次のサイクルのリードカラム基本パルス信号と重ならな
いようにするために、ＤＱバッファリード制御信号をリ
ードカラム基本パルス信号に同期して非活性化制御する
ようにした、第２の実施の形態の第１の変形例によるＤ
Ｑバッファコントローラ２９の具体的な回路構成を示し
ている。

【０１４１】図１３のＤＱバッファコントローラ２９
は、図８に示す第１の実施の形態で用いられるＤＱバッ
ファコントローラ２５に対して一部の構成が異なるだけ
なので、図８と異なる箇所のみを説明し、図８と対応す
る箇所には同じ符号を付してその説明は省略する。

【０１４２】すなわち、図１３のＤＱバッファコントロ
ーラ２９では、遅延回路１１１が設けられ、リードカラ
ム基本パルス信号がこの遅延回路１１１を介してＮＯＲ
ゲート回路７１及びＮＡＮＤゲート回路７５に入力され
る。

【０１４３】さらに新たに、インバータ、キャパシタ及
びＮＡＮＤゲート回路を用いて構成されたパルス生成回
路１１２が設けられている。このパルス生成回路１１２
は、リードカラム基本パルス信号をトリガーとして
“Ｌ”レベルのパルス信号を生成する。ここで生成され
たパルス信号は、遅延回路１１１の出力、遅延回路７４
の出力と共に、ＮＡＮＤゲート回路７５に入力される。

【０１４４】また、ＮＯＲゲート回路７８及びＮＡＮＤ
ゲート回路８２には、前記カラム基本パルス信号の代わ
りにライトカラム基本パルス信号が入力される。

【０１４５】図１４は、図１３のＤＱバッファコントロ
ーラ２９を用いた場合の動作の一例を示すタイミング図
である。図示のように、バーストリードサイクルが短く
なってきても、前サイクルのＤＱバッファリード制御信
号は、次のサイクルのリードカラム基本パルス信号から
直ちに活性化されるＲＷＤプリチャージ信号と重なるこ
とがなくなり（図中のＡの期間が解消される）、リード
／ライトデータバスがデータバス駆動回路３６、３９に
よって同時に駆動されることもなくなる。この結果、サ
イクルタイムマージンはより大きくなる。

【０１４６】ところで、上記第１、第２の実施の形態に
よるＤＲＡＭでは、読出しデータと書込みデータの双方
が同一のリード／ライトデータバスで転送されていた
が、次に、読出しデータと書込みデータが異なるデータ
バスで転送されるＤＲＡＭにおいて、一方のデータバス
に対し、第２の実施の形態の変形例と同様の対策を施し
た、この発明の第３の実施の形態によるＤＲＡＭについ
て、図１５を参照して説明する。

【０１４７】なお、図１５に示す第３の実施の形態のＤ
ＲＡＭにおいて、図１または図９に示す第１、第２の実
施のＤＲＡＭ及び従来のＤＲＡＭと対応する箇所には、
同じ符号を付してその説明は省略する。

【０１４８】この第３の実施の形態のＤＲＡＭでは、第
１、第２の実施例の形態のＤＲＡＭにおけるリード／ラ
イトデータバスの代わりに、読出しデータが転送される
リードデータバスＲＤ及び書込みデータが転送されるラ
イトデータバスＷＤが設けられている。なお、第１、第
２の実施例の形態のＤＲＡＭの場合と同様に、上部セル
アレイ１１Ｕ及び下部セルアレイ１１Ｌに対応して、リ
ードデータバスＲＤとして上部のリードデータバスＲＤ
Ｕ<0> −ＲＤＵ<n> と下部のリードデータバスＲＤＬ<0
> −ＲＤＬ<n> 、ライトデータバスＷＤとして上部のラ
イトデータバスＷＤＵ<0> −ＷＤＵ<n> と下部のライト
データバスＷＤＬ<0> −ＷＤＬ<n> のそれぞれ２組が設
けられている。

【０１４９】さらに、図９中の書込み／プリチャージド
ライバ２８の代わりに、上部のリードデータバスＲＤＵ
<0> −ＲＤＵ<n> 及び下部のリードデータバスＲＤＬ<0
> −ＲＤＬ<n> をそれぞれプリチャージするためのＲＤ
プリチャージドライバ１２１と、上部のライトデータバ
スＷＤＵ<0> −ＷＤＵ<n> と下部のライトデータバスＷ
ＤＬ<0> −ＷＤＬ<n> のそれぞれを、ライトデータマル
チプレクサ２２の選択データに基づいて駆動する書込み
ドライバ１２２とが設けられている。

【０１５０】上記各書込みドライバコントローラ２１
は、図２０中に示す従来のＤＲＡＭの場合と同様に、ラ
イト動作活性化回路２０から出力されるライト動作活性
化信号が活性化状態の期間に書込みドライバ活性化信号
（ＵまたはＬ）を活性化する。

【０１５１】上記各プリチャージドライバコントローラ
１２３は、ライト動作活性化信号とカラム基本パルス信
号とが入力され、ライト動作活性化信号が非活性化され
ている期間にＲＤプリチャージ信号（ＵまたはＬ）を活
性化し、ライト動作活性化信号が非活性化されている期
間にカラム基本パルス信号をトリガーとしてＲＤプリチ
ャージ信号（ＵまたはＬ）を活性化する。

【０１５２】ＤＱバッファコントローラ１２４は、図９
中のＤＱバッファコントローラ２９に対応したものであ
る。

【０１５３】図１６は、図１５における１つのリードデ
ータバスＲＤ<n> に接続されたＤＱバッファ１４とＲＤ
プリチャージドライバ１２１及びこれらの動作を制御す
るコントローラ１２４、１２３を抽出して示す回路図で
ある。

【０１５４】図１６において、ＤＱバッファ１４の構成
は、図２などに示すものと同様なのでその説明は省略す
る。また、プリチャージドライバコントローラ１２３の
機能については先に説明したので、その説明も省略す
る。

【０１５５】ＲＤプリチャージドライバ１２１内には、
リードデータバスＲＤ<n> を駆動するデータ駆動回路１
２５が設けられている。このデータ駆動回路１２５内に
は、ドレインがリードデータバスＲＤ<n> に接続された
Ｐチャネルトランジスタ１２６が設けられており、この
Ｐチャネルトランジスタ１２６のゲートは、プリチャー
ジドライバコントローラ１２３で生成されるＲＤプリチ
ャージ信号が供給される。

【０１５６】ＤＱバッファコントローラ１２４は、ライ
ト動作活性化信号が非活性化状態にあるときは、カラム
基本パルス信号をトリガーとしてＤＱバッファリード制
御信号（ＵまたはＬ）を生成し、ライト動作活性化信号
が活性化状態にあるときは、カラム基本パルス信号をト
リガーとしてＤＱバッファライト制御信号（Ｕまたは
Ｌ）を生成するものであるが、さらにバーストリードサ
イクルが短くなって、前サイクルのＤＱバッファリード
制御信号が、次のサイクルのリードカラム基本パルス信
号と重ならないようにするために、ＤＱバッファリード
制御信号をリードカラム基本パルス信号に同期して非活
性化制御する。

【０１５７】図１７は、図１６中のＤＱバッファコント
ローラ１２４の具体的な回路構成を示している。このコ
ントローラ１２４は、図１３に示すＤＱバッファコント
ローラ２９と基本的には同じ回路構成であり、図１３中
のリードカラム基本パルス信号及びライトカラム基本パ
ルス信号の代わりにカラム基本パルス信号がそれぞれ入
力される点のみが異なる。

【０１５８】この第３の実施の形態のＤＲＡＭによれ
ば、読出しデータと書込みデータが異なるデータバスで
転送される場合でも、ＲＤプリチャージドライバ１２１
内のＰチャネルトランジスタ１２６をオン状態に制御す
る動作がカラム基本パルス信号に同期しているので、バ
ーストリード動作中にライトコマンドが割り込む際のサ
イクルタイムマージンを大きくすることができる。

【０１５９】しかも、バーストリードサイクルが短くな
ってきても、前サイクルのＤＱバッファリード制御信号
は、次のサイクルのカラム基本パルス信号から直ちに活
性化されるＲＷＤプリチャージ信号と重なることがなく
なり、リードデータバスがデータバス駆動回路１２５、
３９によって同時に駆動されることもなくなるので、バ
ーストリード時のサイクルタイムマージンがより大きく
なる。

【０１６０】図１８は、この発明の第４の実施の形態の
ＤＲＡＭの全体の構成を示すブロック図である。この第
４の実施の形態によるＤＲＡＭは、図１５に示す第３の
実施の形態のＤＲＡＭにおいて、カラム基本パルス発生
回路１９に代えて、リードカラム基本パルス信号及びラ
イトカラム基本パルス信号を発生するカラム基本パルス
発生回路２６を設け、リード時のカラム基本パルス信号
とライト時のカラム基本パルス信号を異なる配線を介し
て伝達するように変更したものである。

【０１６１】ここで、カラム基本パルス信号がリードカ
ラム基本パルス信号とライトカラム基本パルス信号の２
つに分けられたことにより、図１５中のプリチャージド
ライバコントローラ１２３の代わりに、リードカラム基
本パルス信号のみが入力されるプリチャージドライバコ
ントローラ１２７が設けられ、さらに図１５中のＤＱバ
ッファコントローラ１２４の代わりに、ライト動作活性
化信号とリードカラム基本パルス信号及びライトカラム
基本パルス信号が入力されるＤＱバッファコントローラ
２９が設けられている。

【０１６２】図１９は、図１８における１つのリードデ
ータバスＲＤ<n> に接続されたＤＱバッファ１４とＲＤ
プリチャージドライバ１２１及びこれらの動作を制御す
るコントローラ２９、１２７を抽出して示す回路図であ
る。

【０１６３】図１９において、ＤＱバッファコントロー
ラ２９については、図９に示す第２の実施例において既
に説明したので、その説明は省略する。

【０１６４】図１９中のプリチャージドライバコントロ
ーラ１２７は、リードカラム基本パルス信号をトリガー
としてＲＤプリチャージ信号を活性化する。また、ＤＱ
バッファコントローラ２９は図１３に示すように構成さ
れている。

【０１６５】この第４の実施の形態のＤＲＡＭによれ
ば、読出しデータと書込みデータが異なるデータバスで
転送され、かつカラム基本パルス信号がリードカラム基
本パルス信号とライトカラム基本パルス信号とに分かれ
ている場合でも、ＲＤプリチャージドライバ１２５内の
Ｐチャネルトランジスタ１２６をオン状態に制御する動
作がリードカラム基本パルス信号に同期しているので、
バーストリード動作中にライトコマンドが割り込む際の
サイクルタイムマージンを大きくすることができる。

【０１６６】しかも、バーストリードサイクルが短くな
ってきても、前サイクルのＤＱバッファリード制御信号
は、次のサイクルのリードカラム基本パルス信号から直
ちに活性化されるＲＷＤプリチャージ信号と重なること
がなくなり、リードデータバスがデータバス駆動回路１
２５、３９によって同時に駆動されることもなくなるの
で、バーストリード時のサイクルタイムマージンがより
大きくなる。

【０１６７】なお、上記説明ではリードデータバスＲＤ
<n> に対し、リードデータバスＲＤ<n> を“１”レベル
にプリチャージするデータバス駆動回路１２５と、リー
ドデータバスＲＤ<n> を“０”レベルに引き抜くデータ
バス駆動回路３９とを設ける場合について説明したが、
これはライトデータバスＷＤ<n> に対し、ライトデータ
バスＷＤ<n> を“１”レベルにプリチャージするデータ
バス駆動回路と、ライトデータバスＷＤ<n> を“０”レ
ベルに引き抜くデータバス駆動回路とを設けるようにし
てもよいことはもちろんである。

【０１６８】

【発明の効果】以上説明したようにこの発明によれば、
データバスに異なる制御をうける２種類以上のデータバ
ス駆動回路が接続されており、サイクルタイムがある程
度短くなっても、あるデータバス駆動回路によるデータ
バスの駆動動作から他のデータバス駆動回路によるデー
タバスの駆動動作に切換わる際に、データバスを介して
大きな電流が流れる、誤動作が起こるがなく、もってサ
イクルタイムの向上を図ることができる同期型半導体記
憶装置を提供することができる。

【図面の簡単な説明】

【図１】この発明の第１の実施の形態によるＤＲＡＭの
全体の構成を示すブロック図。

【図２】図１における１つのリード／ライトデータバス
ＲＷＤ<n> に接続されたＤＱバッファ１４と書込みドラ
イバ２４及びこれらの動作を制御するコントローラ２
５、５１を抽出して示す回路図。

【図３】図１、図２に示す第１の実施の形態によるＤＲ
ＡＭの動作の一例を示すタイミング図。

【図４】図１中の書込みドライバコントローラ５１の具
体的な回路構成の一例を示す図。

【図５】図１、図２中のデータバス駆動回路３１（３
２）の具体的な回路構成を示す図。

【図６】図５とは異なるデータバス駆動回路３１（３
２）の具体的な回路構成を示す図。

【図７】図５、図６とは異なるデータバス駆動回路３１
（３２）の具体的な回路構成を示す図。

【図８】図１、図２中のＤＱバッファコントローラ２５
の具体的な回路構成の一例を示す図。

【図９】この発明の第２の実施の形態によるＤＲＡＭの
全体の構成を示すブロック図。

【図１０】図９における１つのリード／ライトデータバ
スＲＷＤ<n> に接続されたＤＱバッファ１４と書込み／
プリチャージドライバ２８及びこれらの動作を制御する
コントローラ２９、９１を抽出して示す回路図。

【図１１】図９、図１０に示す第２の実施の形態による
ＤＲＡＭの動作の一例を示すタイミング図。

【図１２】図９、図１０中の書込み／プリチャージドラ
イバコントローラ９１の具体的な回路構成の一例を示す
図。

【図１３】第２の実施の形態の第１の変形例によるＤＱ
バッファコントローラ２９の具体的な回路構成を示す
図。

【図１４】図１３のＤＱバッファコントローラ２９を用
いた場合の動作の一例を示すタイミング図。

【図１５】この発明の第３の実施の形態によるＤＲＡＭ
の全体の構成を示すブロック図。

【図１６】図１５における１つのリードデータバスＲＤ
<n> に接続されたＤＱバッファ１４とＲＤプリチャージ
ドライバ１２１及びこれらの動作を制御するコントロー
ラ１２４、１２３を抽出して示す回路図。

【図１７】図１６中のＤＱバッファコントローラ１２４
の具体的な回路構成を示す図。

【図１８】この発明の第４の実施の形態のＤＲＡＭの全
体の構成を示すブロック図。

【図１９】図１８における１つのリードデータバスＲＤ
<n> に接続されたＤＱバッファ１４とＲＤプリチャージ
ドライバ１２１及びこれらの動作を制御するコントロー
ラ２９、１２７を抽出して示す回路図。

【図２０】ＤＲＡＭの従来の構成を示すブロック図。

【図２１】図２０における１つのリード／ライトデータ
バスＲＷＤ<n> に接続されたＤＱバッファ１４と書込み
ドライバ２４及びこれらの動作を制御するコントローラ
を抽出して示す回路図。

【図２２】図２０、図２１に示すＤＲＡＭにおけるデー
タリード時及びデータライト時の動作の一例を示すタイ
ミング図。

【図２３】図２０とは異なるＤＲＡＭの従来の構成を示
すブロック図。

【図２４】図２３における１つのリード／ライトデータ
バスＲＷＤ<n> に接続されたＤＱバッファ１４と書込み
／プリチャージドライバ２８及びこれらの動作を制御す
るコントローラ２９、２７を抽出して示す回路図。

【図２５】図２３、図２４に示すＤＲＡＭにおけるデー
タリード時及びデータライト時の動作の一例を示すタイ
ミング図。

【符号の説明】

１１Ｕ…上部セルアレイ、 １１Ｌ…下部セルアレイ、 １２…カラムセレクト（ＣＳ）スイッチ、 １３…ＬＤＱ線対セレクトスイッチ、 １４…ＤＱバッファ、 １５…Ｉ／Ｏバッファ、 １６…クロック（ＣＬＫ）バッファ、 １７…ライトイネーブル（ＷＥ）バッファ、 １８…ＣＡＳバッファ、 １９…カラム基本パルス発生回路、 ２０…ライト動作活性化回路、 ２１…書込みドライバコントローラ、 ２２…ライトデータマルチプレクサ、 ２３…リードデータマルチプレクサ、 ２４…書込みドライバ、 ２５…ＤＱバッファコントローラ、 ２６…カラム基本パルス発生回路、 ２７…書込み／プリチャージドライバコントローラ、 ２８…書込み／プリチャージドライバ、 ２９…ＤＱバッファコントローラ、 ３１、３２、３６、３９…データバス駆動回路、 ３３、３４…ＤＱＢライトゲート、 ３５…ＭＤＱ線対センスアンプ（ＭＤＱ Ｓ／Ａ）、 ５１…書込みドライバコントローラ、 ９１…書込み／プリチャージドライバコントローラ、 １２１…ＲＤプリチャージドライバ、 １２２…書込みドライバ、 １２３…プリチャージドライバコントローラ、 １２４…ＤＱバッファコントローラ、 ＲＷＤ<n> 、ＲＷＤＵ<0> −ＲＷＤＵ<n> 、ＲＷＤＬ<0
> −ＲＷＤＬ<n> …リード／ライトデータバス、 ＲＤ<n> 、ＲＤＵ<0> −ＲＤＵ<n> 、ＲＤＬ<0> −ＲＤ
Ｌ<n> …リードデータバス、 ＷＤ<n> 、ＷＤＵ<0> −ＷＤＵ<n> 、ＷＤＬ<0> −ＷＤ
Ｌ<n> …ライトデータバス、 ＤＩＮ<0> −ＤＩＮ<n> …ライトデータバス、 ＤＩＮmux<0>−ＤＩＮmux<n>…マルチプレクサ出力。

Claims (34)

【特許請求の範囲】
1. 【請求項１】 それぞれ異なる制御回路によって動作が
   制御される２種類以上のデータバス駆動回路と、 上記２種類以上のデータバス駆動回路が接続されるデー
   タバスとを有し、 上記２種類以上のデータバス駆動回路のうちあるデータ
   バス駆動回路による上記データバスの駆動から上記とは
   異なる別のデータバス駆動回路による上記データバスの
   駆動への切り替え動作が、カラム基本パルス信号に同期
   して行われることを特徴とする同期型半導体記憶装置。
2. 【請求項２】 前記データバスは、データリード時とデ
   ータライト時の双方でデータの転送に使用されるデータ
   バスであることを特徴とする請求項１記載の同期型半導
   体記憶装置。
3. 【請求項３】 前記２種類以上のデータバス駆動回路
   は、 前記データバスを読み出しデータに応じて駆動する第１
   のデータバス駆動回路と、 前記データバスを書込みデータに応じて駆動する第２の
   データバス駆動回路とを含んでいることを特徴とする請
   求項２記載の同期型半導体記憶装置。
4. 【請求項４】 前記第１のデータバス駆動回路は、前記
   データバスと基準電位との間に電流通路が挿入され、制
   御信号に基づいて前記データバスにおける電荷を基準電
   位に引き抜く制御を行う電荷引き抜き用のトランジスタ
   を有し、 さらに、前記データバスに所定の電荷を供給するプリチ
   ャージ回路が設けられていることを特徴とする請求項３
   記載の同期型半導体記憶装置。
5. 【請求項５】 前記プリチャージ回路が前記第２のデー
   タバス駆動回路内に設けられていることを特徴とする請
   求項４記載の同期型半導体記憶装置。
6. 【請求項６】 前記第１のデータバス駆動回路の活性化
   中に、次のサイクルのカラム基本パルス信号が到来した
   際、このカラム基本パルス信号に同期して、前記第１の
   データバス駆動回路が非活性化制御されることを特徴と
   する請求項４記載の同期型半導体記憶装置。
7. 【請求項７】 前記プリチャージ回路を含む前記第２の
   データバス駆動回路には書込みドライバ活性化信号とプ
   リチャージ信号とが供給され、前記第２のデータバス駆
   動回路は上記書込みドライバ活性化信号とプリチャージ
   信号に基づいて活性化制御され、 上記書込みドライバ活性化信号を活性状態から非活性状
   態に変化させる非活性化制御が前記カラム基本パルス信
   号に同期して行われ、 上記プリチャージ信号を活性状態から非活性状態に変化
   させる非活性化制御が前記カラム基本パルス信号に同期
   して行われることを特徴とする請求項５記載の同期型半
   導体記憶装置。
8. 【請求項８】 前記カラム同期パルス信号がリードカラ
   ム同期パルス信号とライトカラム同期パルス信号とから
   なり、 前記書込みドライバ活性化信号を活性状態から非活性状
   態に変化させる非活性化制御が上記リードカラム基本パ
   ルス信号に同期して行われ、 前記プリチャージ信号を活性状態から非活性状態に変化
   させる非活性化制御が上記ライトカラム基本パルス信号
   に同期して行われることを特徴とする請求項７記載の同
   期型半導体記憶装置。
9. 【請求項９】 前記カラム同期パルス信号がリードカラ
   ム同期パルス信号とライトカラム同期パルス信号とから
   なり、 前記第２のデータバス駆動回路の活性化中に、次のサイ
   クルのリードカラム基本パルス信号が到来した際、この
   リードカラム基本パルス信号に同期して、前記第２のデ
   ータバス駆動回路が非活性化制御されることを特徴とす
   る請求項６記載の同期型半導体記憶装置。
10. 【請求項１０】 前記カラム同期パルス信号がリードカ
    ラム同期パルス信号とライトカラム同期パルス信号とか
    らなり、 前記第２のデータバス駆動回路の活性化中に、次のサイ
    クルのライトカラム基本パルス信号が到来した際、この
    ライトカラム基本パルス信号に同期して、前記第２のデ
    ータバス駆動回路が非活性化制御されることを特徴とす
    る請求項６記載の同期型半導体記憶装置。
11. 【請求項１１】 前記データバスが、 読出しデータが転送される第１のデータバスと、 書込みデータが転送される第２のデータバスとからなる
    ことを特徴とする請求項１記載の同期型半導体記憶装
    置。
12. 【請求項１２】 前記２種類以上のデータバス駆動回路
    が、 前記第１のデータバスを読み出しデータに応じて駆動す
    る第１のデータバス駆動回路と、 前記第２のデータバスを書込みデータに応じて駆動する
    第２のデータバス駆動回路とを含んでいることを特徴と
    する請求項１１記載の同期型半導体記憶装置。
13. 【請求項１３】 前記第１のデータバス駆動回路は、 前記データバスと基準電位との間に電流通路が挿入さ
    れ、制御信号に基づいて前記第１のデータバスにおける
    電荷を基準電位に引き抜く制御を行う電荷引き抜き用の
    トランジスタを有し、 さらに、前記第１のデータバスに所定の電荷を供給する
    プリチャージ回路が設けられていることを特徴とする請
    求項１２記載の同期型半導体記憶装置。
14. 【請求項１４】 前記第１のデータバス駆動回路の活性
    化中に、次のサイクルのカラム基本パルス信号が到来し
    た際、このカラム基本パルス信号に同期して、前記第１
    のデータバス駆動回路が非活性化制御されることを特徴
    とする請求項１３記載の同期型半導体記憶装置。
15. 【請求項１５】 ２種類以上のデータバス駆動回路と、 上記２種類以上のデータバス駆動回路が接続されるデー
    タバスと、 上記２種類以上のデータバス駆動回路のうちあるデータ
    バス駆動回路による上記データバスの駆動から上記とは
    異なる別のデータバス駆動回路による上記データバスの
    駆動への切り替え動作をカラム基本パルス信号に同期し
    て行わせるデータバス駆動制御回路とを具備したことを
    特徴とする同期型半導体記憶装置。
16. 【請求項１６】 前記データバスは、データリード時と
    データライト時の双方でデータの転送に使用されるデー
    タバスであることを特徴とする請求項１５記載の同期型
    半導体記憶装置。
17. 【請求項１７】 前記２種類以上のデータバス駆動回路
    が、 前記データバスを読み出しデータに応じて駆動する第１
    のデータバス駆動回路と、 前記データバスを書込みデータに応じて駆動する第２の
    データバス駆動回路とを含んでいることを特徴とする請
    求項１６記載の同期型半導体記憶装置。
18. 【請求項１８】 前記第１のデータバス駆動回路は、前
    記データバスと基準電位との間に電流通路が挿入され、
    制御信号に基づいて前記データバスにおける電荷を基準
    電位に引き抜く制御を行う電荷引き抜き用のトランジス
    タを有し、 さらに、前記データバスに所定の電荷を供給するプリチ
    ャージ回路が設けられていることを特徴とする請求項１
    ７記載の同期型半導体記憶装置。
19. 【請求項１９】 前記プリチャージ回路が前記第２のデ
    ータバス駆動回路内に設けられていることを特徴とする
    請求項１８記載の同期型半導体記憶装置。
20. 【請求項２０】 前記データバス駆動制御回路が、 前記第１のデータバス駆動回路の動作を制御する第１の
    データバス駆動制御回路と、 前記第２のデータバス駆動回路の動作を制御する第２の
    データバス駆動制御回路とからなることを特徴とする請
    求項１７記載の同期型半導体記憶装置。
21. 【請求項２１】 前記第１のデータバス駆動制御回路
    は、ライト動作活性化信号と前記カラム基本パルス信号
    とが入力され、ライト動作活性化信号が非活性化状態の
    ときにカラム基本パルス信号に同期して活性化される第
    １の制御信号を出力し、前記第１のデータバス駆動回路
    はこの第１の制御信号によって動作が制御されることを
    特徴とする請求項２０記載の同期型半導体記憶装置。
22. 【請求項２２】 前記第２のデータバス駆動制御回路
    は、ライト動作活性化信号と前記カラム基本パルス信号
    とが入力され、ライト動作活性化信号が活性化された後
    に最初に入力されるカラム基本パルス信号に同期して活
    性化され、かつライト動作活性化信号が非活性化された
    後に最初に入力されるカラム基本パルス信号に同期して
    非活性化される第２の制御信号を出力し、前記第２のデ
    ータバス駆動回路はこの第２の制御信号によって動作が
    制御されることを特徴とする請求項２０記載の同期型半
    導体記憶装置。
23. 【請求項２３】 前記カラム同期パルス信号がリードカ
    ラム同期パルス信号とライトカラム同期パルス信号とか
    らなることを特徴とする請求項１５記載の同期型半導体
    記憶装置。
24. 【請求項２４】 前記２種類以上のデータバス駆動回路
    が、 前記データバスを読み出しデータに応じて駆動する第１
    のデータバス駆動回路と、 前記データバスを書込みデータに応じて駆動する第２の
    データバス駆動回路とを含んでいることを特徴とする請
    求項２３記載の同期型半導体記憶装置。
25. 【請求項２５】 前記第１のデータバス駆動回路は、前
    記データバスと基準電位との間に電流通路が挿入され、
    制御信号に基づいて前記データバスにおける電荷を基準
    電位に引き抜く制御を行う電荷引き抜き用のトランジス
    タを有し、 さらに、前記データバスに所定の電荷を供給するプリチ
    ャージ手段が設けられていることを特徴とする請求項２
    ４記載の同期型半導体記憶装置。
26. 【請求項２６】 前記プリチャージ手段が前記第２のデ
    ータバス駆動回路内に設けられていることを特徴とする
    請求項２５記載の同期型半導体記憶装置。
27. 【請求項２７】 前記データバス駆動制御回路が、 前記第１のデータバス駆動回路の動作を制御する第１の
    データバス駆動制御回路と、 前記第２のデータバス駆動回路の動作を制御する第２の
    データバス駆動制御回路とからなることを特徴とする請
    求項２３記載の同期型半導体記憶装置。
28. 【請求項２８】 前記第１のデータバス駆動制御回路
    は、ライト動作活性化信号と前記リードカラム基本パル
    ス信号とが入力され、ライト動作活性化信号が非活性化
    状態のときにリードカラム基本パルス信号に同期して活
    性化される第１の制御信号を出力し、前記第１のデータ
    バス駆動回路はこの第１の制御信号によって動作が制御
    されることを特徴とする請求項２７記載の同期型半導体
    記憶装置。
29. 【請求項２９】 前記第２のデータバス駆動制御回路
    は、ライト動作活性化信号、前記リードカラム基本パル
    ス信号及び前記ライトカラム基本パルス信号が入力さ
    れ、ライト動作活性化信号が活性化された後に活性化さ
    れかつライト動作活性化信号が非活性化された後に最初
    に入力されるリードカラム基本パルス信号に同期して非
    活性化される第２の制御信号を出力し、 ライト動作活性化信号が活性化された後に最初に入力さ
    れるライトカラム基本パルス信号に同期して活性化され
    かつライト動作活性化信号が非活性化された後に非活性
    化される第３の制御信号を出力し、 前記第２のデータバス回路は、上記第２の制御信号が活
    性化されている期間に前記データバスを読み出しデータ
    に応じて駆動し、かつ上記第３の制御信号が活性化され
    ている期間に前記プリチャージ手段が活性化されること
    を特徴とする請求項２７記載の同期型半導体記憶装置。
30. 【請求項３０】 前記データバスが、 読出しデータが転送される第１のデータバスと、 書込みデータが転送される第２のデータバスとからなる
    ことを特徴とする請求項１５記載の同期型半導体記憶装
    置。
31. 【請求項３１】 前記２種類以上のデータバス駆動回路
    が、 前記第１のデータバスを読み出しデータに応じて駆動す
    る第１のデータバス駆動回路と、 前記第１のデータバスをプリチャージする第２のデータ
    バス駆動回路とを含んでいることを特徴とする請求項１
    ５記載の同期型半導体記憶装置。
32. 【請求項３２】 前記第１のデータバス駆動回路は、 前記データバスと基準電位との間に電流通路が挿入さ
    れ、制御信号に基づいて前記第１のデータバスにおける
    電荷を基準電位に引き抜く制御を行う電荷引き抜き用の
    トランジスタを有することを特徴とする請求項３１記載
    の同期型半導体記憶装置。
33. 【請求項３３】 前記第１のデータバス駆動制御回路
    は、ライト動作活性化信号と前記カラム基本パルス信号
    とが入力され、ライト動作活性化信号が非活性化状態の
    ときにカラム基本パルス信号に同期して活性化される第
    １の制御信号を出力し、前記第１のデータバス駆動回路
    はこの第１の制御信号によって動作が制御されることを
    特徴とする請求項３２記載の同期型半導体記憶装置。
34. 【請求項３４】 前記第２のデータバス駆動回路は、ラ
    イト動作活性化信号及び前記カラム基本パルス信号が入
    力され、ライト動作活性化信号が活性化された後に活性
    化されかつライト動作活性化信号が非活性化された後に
    最初に入力されるカラム基本パルス信号に同期して非活
    性化される第２の制御信号を出力し、前記第２のデータ
    バス駆動回路はこの第２の制御信号によって動作が制御
    されることことを特徴とする請求項３２記載の同期型半
    導体記憶装置。