JP2001189077A - 半導体記憶装置及びそのデータ読み出し方法 - Google Patents
半導体記憶装置及びそのデータ読み出し方法Info
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Abstract
(57)【要約】
【課題】ランダムアクセスタイムを低下させることな
く、データ読み出しの高速化が図れる半導体記憶装置及
びそのデータ読み出し方法を提供する。 【解決手段】ランダムアクセスタイムｔＲＡＣとランダ
ムサイクルタイムｔＲＣを高速化するための、ローアク
セスコマンド（ＡＣＴ）とカラムアクセスコマンド（Ｒ
Ｄリード）を１つのパケットとして、連続する２クロッ
クサイクルでＦＣＲＡＭに与えることを特徴としてい
る。この際、リード／ライトの定義を第１のコマンドで
行い、且つメモリセルアレイのデコードアドレスも第１
のコマンドで取り込んでランダムアクセスタイムｔＲＡ
Ｃの更なる高速化を実現する。また、メモリセルアレイ
のデコードアドレスを第１のコマンドで取り込むにあた
り、従来のＳＤＲ／ＤＤＲ−ＳＤＲＡＭのコマンドコン
トロールピンをアドレスピンに転用してピン数の増加を
防いでいる。
く、データ読み出しの高速化が図れる半導体記憶装置及
びそのデータ読み出し方法を提供する。 【解決手段】ランダムアクセスタイムｔＲＡＣとランダ
ムサイクルタイムｔＲＣを高速化するための、ローアク
セスコマンド（ＡＣＴ）とカラムアクセスコマンド（Ｒ
Ｄリード）を１つのパケットとして、連続する２クロッ
クサイクルでＦＣＲＡＭに与えることを特徴としてい
る。この際、リード／ライトの定義を第１のコマンドで
行い、且つメモリセルアレイのデコードアドレスも第１
のコマンドで取り込んでランダムアクセスタイムｔＲＡ
Ｃの更なる高速化を実現する。また、メモリセルアレイ
のデコードアドレスを第１のコマンドで取り込むにあた
り、従来のＳＤＲ／ＤＤＲ−ＳＤＲＡＭのコマンドコン
トロールピンをアドレスピンに転用してピン数の増加を
防いでいる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
及びそのデータ読み出し方法に関するもので、特にメモ
リセルアレイからのランダムなデータの読み出しと書き
込みを、クロック信号に同期して高速に行う機能を有す
る高速サイクル（Fast Cycle）シンクロナスＤＲＡＭ
（ＳＤＲ−ＦＣＲＡＭ）、さらにその２倍のデータ転送
レートを実現するダブルデータレートシンクロナスＤＲ
ＡＭ（ＤＤＲ−ＦＣＲＡＭ）のデータ読み出し方式に係
るものである。
及びそのデータ読み出し方法に関するもので、特にメモ
リセルアレイからのランダムなデータの読み出しと書き
込みを、クロック信号に同期して高速に行う機能を有す
る高速サイクル（Fast Cycle）シンクロナスＤＲＡＭ
（ＳＤＲ−ＦＣＲＡＭ）、さらにその２倍のデータ転送
レートを実現するダブルデータレートシンクロナスＤＲ
ＡＭ（ＤＤＲ−ＦＣＲＡＭ）のデータ読み出し方式に係
るものである。
【０００２】
【従来の技術】ＤＲＡＭのデータアクセスをＳＲＡＭ並
に高速化し、高いクロック周波数（サイクルタイムｔＣ
Ｋ）による高いデータバンド幅（単位時間当たりのデー
タバイト数）を得るために、シンクロナスＤＲＡＭ（Ｓ
ＤＲＡＭ）が発案され、既に４Ｍや１６ＭＤＲＡＭ世代
より実用化されている。
に高速化し、高いクロック周波数（サイクルタイムｔＣ
Ｋ）による高いデータバンド幅（単位時間当たりのデー
タバイト数）を得るために、シンクロナスＤＲＡＭ（Ｓ
ＤＲＡＭ）が発案され、既に４Ｍや１６ＭＤＲＡＭ世代
より実用化されている。
【０００３】最近では、このＳＤＲＡＭをさらに高速化
するために、クロック信号の立ち上がりエッジと立ち下
がりエッジの両方に同期させることにより、従来の２倍
のデータ転送レートで動作するダブルデータレートＳＤ
ＲＡＭが提案され、製品化が進められている。
するために、クロック信号の立ち上がりエッジと立ち下
がりエッジの両方に同期させることにより、従来の２倍
のデータ転送レートで動作するダブルデータレートＳＤ
ＲＡＭが提案され、製品化が進められている。
【０００４】ところで、データ転送レートを高速化する
ために、データバンド幅の向上が進む一方で、メモリコ
アにおけるセルデータのランダムアクセス、すなわち行
（ロー）が変化した異なる行アドレス（Row Address）
からのデータアクセスの高速化には、ＤＲＡＭ特有の破
壊読み出しと増幅動作、さらに次のメモリコアのアクセ
スに先立つプリチャージ動作に一定の時間（コアレーテ
ンシーと称する）を必要とするため、メモリコアのサイ
クルタイム（ランダムサイクルタイム＝ｔＲＣ）を大幅
に高速化するのが困難であった。
ために、データバンド幅の向上が進む一方で、メモリコ
アにおけるセルデータのランダムアクセス、すなわち行
（ロー）が変化した異なる行アドレス（Row Address）
からのデータアクセスの高速化には、ＤＲＡＭ特有の破
壊読み出しと増幅動作、さらに次のメモリコアのアクセ
スに先立つプリチャージ動作に一定の時間（コアレーテ
ンシーと称する）を必要とするため、メモリコアのサイ
クルタイム（ランダムサイクルタイム＝ｔＲＣ）を大幅
に高速化するのが困難であった。
【０００５】この問題を解決するために、メモリコアの
アクセスやプリチャージ動作もパイプライン化し、従来
のＤＲＡＭのランダムサイクルタイムを１／２以下に短
縮した、いわゆる高速サイクルＲＡＭ（ＦＣＲＡＭ）が
提案され、従来ＳＲＡＭが用いられてきた、ランスイッ
チ（LAN Switch）やルーターなどの、ランダムデータを
高速に転送するようなネットワークの分野を中心に、そ
の製品化が始まろうとしている。
アクセスやプリチャージ動作もパイプライン化し、従来
のＤＲＡＭのランダムサイクルタイムを１／２以下に短
縮した、いわゆる高速サイクルＲＡＭ（ＦＣＲＡＭ）が
提案され、従来ＳＲＡＭが用いられてきた、ランスイッ
チ（LAN Switch）やルーターなどの、ランダムデータを
高速に転送するようなネットワークの分野を中心に、そ
の製品化が始まろうとしている。
【０００６】上記ＦＣＲＡＭにおけるデータ読み出しの
基本システムについては、例えば特願平９−１４５４０
６号、特願平９−２１５０４７号及び特願平９−３３２
７３９号を基礎出願とする国際出願、国際公開番号ＷＯ
９８／５６００４（藤岡ほか）に記載されている。
基本システムについては、例えば特願平９−１４５４０
６号、特願平９−２１５０４７号及び特願平９−３３２
７３９号を基礎出願とする国際出願、国際公開番号ＷＯ
９８／５６００４（藤岡ほか）に記載されている。
【０００７】この発明は、上記国際出願において定義さ
れているＦＣＲＡＭのデータ読み出し動作に改良を加え
ようとするもので、ローアクセス命令とカラムアクセス
命令の与え方に関する改良である。
れているＦＣＲＡＭのデータ読み出し動作に改良を加え
ようとするもので、ローアクセス命令とカラムアクセス
命令の与え方に関する改良である。
【０００８】まず、上記国際出願に開示されたＦＣＲＡ
Ｍにおけるデータ読み出しの基本システムとその動作に
ついて図１３乃至図１７により簡単に説明する。ここ
で、図１３乃至図１５はそれぞれ、国際公開番号ＷＯ９
８／５６００４の図４乃至図６に相当するものである。
Ｍにおけるデータ読み出しの基本システムとその動作に
ついて図１３乃至図１７により簡単に説明する。ここ
で、図１３乃至図１５はそれぞれ、国際公開番号ＷＯ９
８／５６００４の図４乃至図６に相当するものである。
【０００９】図１３は、ＦＣＲＡＭにおけるランダムサ
イクルタイムｔＲＣの高速化の原理図であり、ロー系の
パイプライン動作を示している。図１４は、上記パイプ
ライン動作を実現するための、内部動作の詳細なタイミ
ングチャートである。また、図１５は、セルフプリチャ
ージによるローアクセスの高速化を示すタイミングチャ
ートである。図１６はＦＣＲＡＭで定義された、読み出
し時のコマンド入力方法の例を示している。図１７は、
上記国際出願に記載されたデータ読み出し方式によるコ
マンドの状態図である。
イクルタイムｔＲＣの高速化の原理図であり、ロー系の
パイプライン動作を示している。図１４は、上記パイプ
ライン動作を実現するための、内部動作の詳細なタイミ
ングチャートである。また、図１５は、セルフプリチャ
ージによるローアクセスの高速化を示すタイミングチャ
ートである。図１６はＦＣＲＡＭで定義された、読み出
し時のコマンド入力方法の例を示している。図１７は、
上記国際出願に記載されたデータ読み出し方式によるコ
マンドの状態図である。
【００１０】なお、図１４及び図１５において、ＷＬは
ワード線の電位、ＢＬｎ，／ＢＬｎはビット線対の電
位、ＳＡＥはビット線センスアンプのイネーブル信号、
ＣＳＬはカラムアドレスに従って選択され、ビット線セ
ンスアンプによって増幅されたビット線対ＢＬｎ，／Ｂ
Ｌｎのデータを周辺データバスに転送する信号（カラム
選択線の電位）、ＥＱＬはビット線対のプリチャージ及
びイコライズ信号、ＡＣＴはローアクセスコマンド、Ｒ
Ｄはカラムアクセスコマンドである。また、図１６にお
いて、ＢＡ０〜ＢＡ３はバンクアドレス（Bank Addres
s）、Ａ０〜Ａ１０はアドレス（Address）、ＵＡはアッ
パーアドレス（Upper Address）、ＬＡ０〜ＬＡ９はロ
ワーアドレス（Lower Address）であり、これらロワー
アドレスＬＡ０〜ＬＡ９のうち、ＬＡ１とＬＡ０はバー
ストアドレス（burst address）である。更に、図１７
において、ＤＥＳＬはディセレクト（Deselect）、ＰＯ
ＷＥＲＤＯＷＮはパワーダウン、ＭＯＤＥ ＲＥＧＩＳ
ＴＥＲはモードレジスタ、ＷＲＩＴＥはライト、ＩＤＬ
Ｅは５０％のアダーラッチ、ＲＥＡＤはリード、ＡＵＴ
Ｏ−ＲＥＦＲＥＳＨはオートリフレッシュ、ＳＥＬＦ−
ＲＥＦＲＥＳＨはセルフリフレッシュ、ＰＤＥＮはパワ
ーダウンコマンド、ＰＤＥＸはパワーダウン解除コマン
ド、ＭＲＳはモードレジスタセットコマンド、ＡＣＴは
ローアクティブコマンド（第１のコマンド）、ＲＤはリ
ードのカラムアクセスコマンド（第２のコマンド）、Ｒ
ＥＦはオートリフレッシュコマンド、ＷＲはライトのカ
ラムアクセスコマンド、ＳＥＬＦはセルフリフレッシュ
コマンド、ＳＥＬＦＸはセルフリフレッシュ解除コマン
ドである。
ワード線の電位、ＢＬｎ，／ＢＬｎはビット線対の電
位、ＳＡＥはビット線センスアンプのイネーブル信号、
ＣＳＬはカラムアドレスに従って選択され、ビット線セ
ンスアンプによって増幅されたビット線対ＢＬｎ，／Ｂ
Ｌｎのデータを周辺データバスに転送する信号（カラム
選択線の電位）、ＥＱＬはビット線対のプリチャージ及
びイコライズ信号、ＡＣＴはローアクセスコマンド、Ｒ
Ｄはカラムアクセスコマンドである。また、図１６にお
いて、ＢＡ０〜ＢＡ３はバンクアドレス（Bank Addres
s）、Ａ０〜Ａ１０はアドレス（Address）、ＵＡはアッ
パーアドレス（Upper Address）、ＬＡ０〜ＬＡ９はロ
ワーアドレス（Lower Address）であり、これらロワー
アドレスＬＡ０〜ＬＡ９のうち、ＬＡ１とＬＡ０はバー
ストアドレス（burst address）である。更に、図１７
において、ＤＥＳＬはディセレクト（Deselect）、ＰＯ
ＷＥＲＤＯＷＮはパワーダウン、ＭＯＤＥ ＲＥＧＩＳ
ＴＥＲはモードレジスタ、ＷＲＩＴＥはライト、ＩＤＬ
Ｅは５０％のアダーラッチ、ＲＥＡＤはリード、ＡＵＴ
Ｏ−ＲＥＦＲＥＳＨはオートリフレッシュ、ＳＥＬＦ−
ＲＥＦＲＥＳＨはセルフリフレッシュ、ＰＤＥＮはパワ
ーダウンコマンド、ＰＤＥＸはパワーダウン解除コマン
ド、ＭＲＳはモードレジスタセットコマンド、ＡＣＴは
ローアクティブコマンド（第１のコマンド）、ＲＤはリ
ードのカラムアクセスコマンド（第２のコマンド）、Ｒ
ＥＦはオートリフレッシュコマンド、ＷＲはライトのカ
ラムアクセスコマンド、ＳＥＬＦはセルフリフレッシュ
コマンド、ＳＥＬＦＸはセルフリフレッシュ解除コマン
ドである。
【００１１】図１３に示されているように、メモリセル
アレイからのランダムなデータ読み出しの高速化を図る
ためには、（１）コマンドデコーダと周辺回路動作、
（２）センスアンプ動作、（３）データ出力動作、の３
ステージをパイプライン化することが考えられる。この
際、ＤＲＡＭではステージ（２）、厳密に言うと、図１
４のタイミングチャートに示すように、「ワード線選択
サイクル」＋「センスアンプ駆動サイクル」＋「リセッ
トサイクル」（センスアンプサイクル）に最も長い時間
が必要となる。この時間を最小にするためには、ローア
ドレスをデコードして、選択されたワード線ＷＬに接続
されたメモリセルＭＣから読み出されたデータを、ビッ
ト線センスアンプＳ／Ａで差動増幅し、更にリストア動
作を終了した後、従来のＳＤＲＡＭのように複数のカラ
ムアドレスに対して、カラム選択線ＣＳＬによりカラム
選択ゲートを連続的に開いてバーストアクセスを行うの
ではなく、リストア動作を終了した後、必要なバースト
長分のデータを、ＳＤＲＡＭよりも多い、複数個のカラ
ム選択ゲートを一度に開くことでビット線センスアンプ
Ｓ／Ａに読み出し、直ちにセンスアンプ動作（ステージ
（２））を終了して、データ出力動作（ステージ
（３））を行いながら、リセット（プリチャージ）サイ
クルを最短で行うことが必要である。
アレイからのランダムなデータ読み出しの高速化を図る
ためには、（１）コマンドデコーダと周辺回路動作、
（２）センスアンプ動作、（３）データ出力動作、の３
ステージをパイプライン化することが考えられる。この
際、ＤＲＡＭではステージ（２）、厳密に言うと、図１
４のタイミングチャートに示すように、「ワード線選択
サイクル」＋「センスアンプ駆動サイクル」＋「リセッ
トサイクル」（センスアンプサイクル）に最も長い時間
が必要となる。この時間を最小にするためには、ローア
ドレスをデコードして、選択されたワード線ＷＬに接続
されたメモリセルＭＣから読み出されたデータを、ビッ
ト線センスアンプＳ／Ａで差動増幅し、更にリストア動
作を終了した後、従来のＳＤＲＡＭのように複数のカラ
ムアドレスに対して、カラム選択線ＣＳＬによりカラム
選択ゲートを連続的に開いてバーストアクセスを行うの
ではなく、リストア動作を終了した後、必要なバースト
長分のデータを、ＳＤＲＡＭよりも多い、複数個のカラ
ム選択ゲートを一度に開くことでビット線センスアンプ
Ｓ／Ａに読み出し、直ちにセンスアンプ動作（ステージ
（２））を終了して、データ出力動作（ステージ
（３））を行いながら、リセット（プリチャージ）サイ
クルを最短で行うことが必要である。
【００１２】このような動作を実現するためには、図１
５のタイミングチャートに示すような動作が必要とな
る。この図１５に示す動作の特徴は、ローアクセスコマ
ンドＡＴＣと、カラムアクセスコマンドＲＤ（この場合
リードを示す）を１つのパケットとしてＦＣＲＡＭに与
えることにある。連続するクロック入力パルスにそれぞ
れ応答することにより、コマンド間隔が最小となり、そ
れぞれのコマンドサイクルの高速化に有効である。ロー
アクセスコマンドＡＣＴとカラムアクセスコマンドＲＤ
を２つの連続したクロックに同期して取り込むことで、
カラムアクセスコマンドＲＤと同時に取り込むカラムア
ドレスＣＡｉを、より早いタイミングで取り込むことが
可能となり、カラム選択線ＣＳＬを早く選択することが
できる。また、副次的な効果として、カラムアドレスＣ
Ａｉの一部を、センスアンプ分割のためのアドレスとし
て使用することが可能となり、従来のＤＲＡＭに比べ
て、動作させるセンスアンプ数を限定するので、ステー
ジ（２）を高速化することにも貢献する。
５のタイミングチャートに示すような動作が必要とな
る。この図１５に示す動作の特徴は、ローアクセスコマ
ンドＡＴＣと、カラムアクセスコマンドＲＤ（この場合
リードを示す）を１つのパケットとしてＦＣＲＡＭに与
えることにある。連続するクロック入力パルスにそれぞ
れ応答することにより、コマンド間隔が最小となり、そ
れぞれのコマンドサイクルの高速化に有効である。ロー
アクセスコマンドＡＣＴとカラムアクセスコマンドＲＤ
を２つの連続したクロックに同期して取り込むことで、
カラムアクセスコマンドＲＤと同時に取り込むカラムア
ドレスＣＡｉを、より早いタイミングで取り込むことが
可能となり、カラム選択線ＣＳＬを早く選択することが
できる。また、副次的な効果として、カラムアドレスＣ
Ａｉの一部を、センスアンプ分割のためのアドレスとし
て使用することが可能となり、従来のＤＲＡＭに比べ
て、動作させるセンスアンプ数を限定するので、ステー
ジ（２）を高速化することにも貢献する。
【００１３】上述した読み出し方式は、図１７に示すよ
うに、ディセレクト状態（スタンドバイ状態）から、第
１のコマンドＡＣＴの入力によってローアドレスをラッ
チし、ロー系の周辺回路の動作を開始させる。次に、第
２のコマンドＲＤ（リードのカラムアクセスコマンド）
または／ＷＲ（ライトのカラムアクセスコマンド）によ
って、カラムアドレスＣＡｉの一部をセンスアンプのデ
コードのためのローアドレスに回し、これによって限定
されたメモリコアのアクセスを開始する。そして、アク
セス終了後には、上記ディセレクト状態に自動的に復帰
する。
うに、ディセレクト状態（スタンドバイ状態）から、第
１のコマンドＡＣＴの入力によってローアドレスをラッ
チし、ロー系の周辺回路の動作を開始させる。次に、第
２のコマンドＲＤ（リードのカラムアクセスコマンド）
または／ＷＲ（ライトのカラムアクセスコマンド）によ
って、カラムアドレスＣＡｉの一部をセンスアンプのデ
コードのためのローアドレスに回し、これによって限定
されたメモリコアのアクセスを開始する。そして、アク
セス終了後には、上記ディセレクト状態に自動的に復帰
する。
【００１４】しかしながら、上述したコマンド方式には
次のような問題点がある。すなわち、ローアクセスコマ
ンドＡＣＴは、コマンドのデコードと周辺回路の動作を
開始するためにのみ与えられるため、上記ステージ
（２），（３）の動作は１サイクル後のカラムアクセス
コマンドＲＤ（この場合リード）が入力されるまでは開
始できない。このため、ランダムサイクルタイムｔＲＣ
はローアクセスコマンドＡＣＴ−ＡＴＣ間、あるいはカ
ラムアクセスコマンドＲＤ−ＲＤ間で定義されるので問
題なく短縮できるが、ローアクセスコマンドＡＣＴから
のデータアクセス、すなわちランダムアクセスタイムｔ
ＲＡＣは、必ず１クロックサイクル余分にかかってしま
う。
次のような問題点がある。すなわち、ローアクセスコマ
ンドＡＣＴは、コマンドのデコードと周辺回路の動作を
開始するためにのみ与えられるため、上記ステージ
（２），（３）の動作は１サイクル後のカラムアクセス
コマンドＲＤ（この場合リード）が入力されるまでは開
始できない。このため、ランダムサイクルタイムｔＲＣ
はローアクセスコマンドＡＣＴ−ＡＴＣ間、あるいはカ
ラムアクセスコマンドＲＤ−ＲＤ間で定義されるので問
題なく短縮できるが、ローアクセスコマンドＡＣＴから
のデータアクセス、すなわちランダムアクセスタイムｔ
ＲＡＣは、必ず１クロックサイクル余分にかかってしま
う。
【００１５】この時の対策として、上記国際出願では、
ローアクセスコマンドＡＣＴとカラムアクセスコマンド
ＲＤを同時に入力する方式を提案している。しかしなが
ら、この対策はコマンドのデコードが非常に複雑にな
り、内部回路のロジック構成も増加するため、ランダム
アクセスタイムｔＲＡＣの前半において余分な遅れ時間
を生じる可能性がある。また、コマンドのデコードを複
雑にすることは、そのままデバイスの入力ピンの増加を
招くことが多く、パッケージサイズの増大、ひいてはコ
ストの増加を招くという可能性がある。
ローアクセスコマンドＡＣＴとカラムアクセスコマンド
ＲＤを同時に入力する方式を提案している。しかしなが
ら、この対策はコマンドのデコードが非常に複雑にな
り、内部回路のロジック構成も増加するため、ランダム
アクセスタイムｔＲＡＣの前半において余分な遅れ時間
を生じる可能性がある。また、コマンドのデコードを複
雑にすることは、そのままデバイスの入力ピンの増加を
招くことが多く、パッケージサイズの増大、ひいてはコ
ストの増加を招くという可能性がある。
【００１６】
【発明が解決しようとする課題】上記のように従来の半
導体記憶装置は、メモリセルアレイからのランダムなデ
ータ読み出しの高速化を図るために、ローアクセスコマ
ンドと、カラムアクセスコマンドとを１つのパケットと
して与えると、ローアクセスコマンドからのデータアク
セス、すなわちランダムアクセスタイムが必ず１クロッ
クサイクル余分にかかるという問題があった。
導体記憶装置は、メモリセルアレイからのランダムなデ
ータ読み出しの高速化を図るために、ローアクセスコマ
ンドと、カラムアクセスコマンドとを１つのパケットと
して与えると、ローアクセスコマンドからのデータアク
セス、すなわちランダムアクセスタイムが必ず１クロッ
クサイクル余分にかかるという問題があった。
【００１７】この問題を解決するために、ローアクセス
コマンドとカラムアクセスコマンドを同時に入力する方
式が提案がされているが、コマンドのデコードが複雑化
したり、内部回路のロジック構成が増加するため、ラン
ダムアクセスタイムの前半において余分な遅れ時間を生
じる可能性があるという問題があった。しかも、デバイ
スの入力ピンの増加によるパッケージサイズの増大やコ
ストの増加を招く可能性もある。
コマンドとカラムアクセスコマンドを同時に入力する方
式が提案がされているが、コマンドのデコードが複雑化
したり、内部回路のロジック構成が増加するため、ラン
ダムアクセスタイムの前半において余分な遅れ時間を生
じる可能性があるという問題があった。しかも、デバイ
スの入力ピンの増加によるパッケージサイズの増大やコ
ストの増加を招く可能性もある。
【００１８】この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、ランダムアクセ
スタイムを低下させることなく、メモリセルアレイから
のランダムなデータ読み出しの高速化が図れる半導体記
憶装置及びそのデータ読み出し方法を提供することにあ
る。
れたもので、その目的とするところは、ランダムアクセ
スタイムを低下させることなく、メモリセルアレイから
のランダムなデータ読み出しの高速化が図れる半導体記
憶装置及びそのデータ読み出し方法を提供することにあ
る。
【００１９】また、この発明の他の目的は、コマンドデ
コードの複雑化や、内部回路のロジック構成の増加を抑
制しつつ、メモリセルアレイからのランダムなデータ読
み出しの高速化が図れる半導体記憶装置を提供すること
にある。
コードの複雑化や、内部回路のロジック構成の増加を抑
制しつつ、メモリセルアレイからのランダムなデータ読
み出しの高速化が図れる半導体記憶装置を提供すること
にある。
【００２０】更に、この発明の別の目的は、ピン数の増
加やパッケージサイズの増大によるコストの増加を抑制
しつつ、メモリセルアレイからのランダムなデータ読み
出しの高速化が図れる半導体記憶装置を提供することに
ある。
加やパッケージサイズの増大によるコストの増加を抑制
しつつ、メモリセルアレイからのランダムなデータ読み
出しの高速化が図れる半導体記憶装置を提供することに
ある。
【００２１】
【課題を解決するための手段】この発明の半導体記憶装
置は、第１及び第２のコマンドを入力し、メモリセルア
レイからのランダムなデータの読み出しと書き込みをク
ロック信号に同期して行う半導体記憶装置であって、連
続する２つのクロックサイクルで、ローアクセスコマン
ドとデータ読み出しのためのカラムアクセスコマンドと
を１つのパケットとして与えるようにして成り、前記第
１のコマンドで読み出しか書き込みかの定義を行うとと
もに、前記メモリセルアレイのアッパー側のデコードア
ドレスを取り込み、前記第２のコマンドで前記メモリセ
ルアレイのロワー側のデコードアドレスを取り込むこと
を特徴としている。
置は、第１及び第２のコマンドを入力し、メモリセルア
レイからのランダムなデータの読み出しと書き込みをク
ロック信号に同期して行う半導体記憶装置であって、連
続する２つのクロックサイクルで、ローアクセスコマン
ドとデータ読み出しのためのカラムアクセスコマンドと
を１つのパケットとして与えるようにして成り、前記第
１のコマンドで読み出しか書き込みかの定義を行うとと
もに、前記メモリセルアレイのアッパー側のデコードア
ドレスを取り込み、前記第２のコマンドで前記メモリセ
ルアレイのロワー側のデコードアドレスを取り込むこと
を特徴としている。
【００２２】また、下記（ａ）〜（ｃ）のような特徴を
備えている。
備えている。
【００２３】（ａ）前記メモリセルアレイのアッパー側
及びロワー側のデコードアドレスを、既存のコントロー
ルピンをアドレスピンに転用して入力する。
及びロワー側のデコードアドレスを、既存のコントロー
ルピンをアドレスピンに転用して入力する。
【００２４】（ｂ）前記既存のコントロールピンは、Ｓ
ＤＲ−ＳＤＲＡＭまたはＤＤＲ−ＳＤＲＡＭにおけるラ
イトイネーブルピンと、カラムアドレスストローブピン
である。
ＤＲ−ＳＤＲＡＭまたはＤＤＲ−ＳＤＲＡＭにおけるラ
イトイネーブルピンと、カラムアドレスストローブピン
である。
【００２５】（ｃ）前記メモリセルアレイからランダム
に読み出したデータの増幅に要する最低の時間と、前記
第２のコマンドが与えられてカラム選択線が選択される
までの時間とを比較し、カラム選択線が選択されるまで
の時間がデータの増幅に要する最低の時間より遅くなる
ように、ゲーティング信号によってカラム選択線の活性
化を制御する。
に読み出したデータの増幅に要する最低の時間と、前記
第２のコマンドが与えられてカラム選択線が選択される
までの時間とを比較し、カラム選択線が選択されるまで
の時間がデータの増幅に要する最低の時間より遅くなる
ように、ゲーティング信号によってカラム選択線の活性
化を制御する。
【００２６】更に、この発明の半導体記憶装置のデータ
読み出し方法は、メモリセルアレイからのランダムなデ
ータの読み出しと書き込みをクロック信号に同期して行
う半導体記憶装置のデータ読み出し方法において、クロ
ック信号の変化に応答して、第１のコマンドを入力して
読み出しか書き込みかを確定するとともに、前記メモリ
セルアレイにおけるアッパー側のデコードアドレスを取
り込み、ロー系の周辺回路の動作、ワード線の選択、及
びセンスアンプの駆動を行う第１のステップと、前記ク
ロック信号の１クロックサイクル後の変化に応答して、
第２のコマンドを入力して前記メモリセルアレイにおけ
るロワー側のデコードアドレスを取り込み、ワード線の
選択解除とデータ転送を行う第２のステップとを具備す
ることを特徴としている。
読み出し方法は、メモリセルアレイからのランダムなデ
ータの読み出しと書き込みをクロック信号に同期して行
う半導体記憶装置のデータ読み出し方法において、クロ
ック信号の変化に応答して、第１のコマンドを入力して
読み出しか書き込みかを確定するとともに、前記メモリ
セルアレイにおけるアッパー側のデコードアドレスを取
り込み、ロー系の周辺回路の動作、ワード線の選択、及
びセンスアンプの駆動を行う第１のステップと、前記ク
ロック信号の１クロックサイクル後の変化に応答して、
第２のコマンドを入力して前記メモリセルアレイにおけ
るロワー側のデコードアドレスを取り込み、ワード線の
選択解除とデータ転送を行う第２のステップとを具備す
ることを特徴としている。
【００２７】また、下記（ｄ），（ｅ）のような特徴を
備えている。
備えている。
【００２８】（ｄ）前記第１のステップは、前記第１の
コマンドで読み出しが指示されたときに、前記アッパー
側のデコードアドレスに従ってワード線を選択するステ
ップと、前記メモリセルアレイから読み出したデータを
ビット線対に読み出すステップと、前記ビット線対に読
み出したデータをビット線センスアンプで増幅するステ
ップとを備える。
コマンドで読み出しが指示されたときに、前記アッパー
側のデコードアドレスに従ってワード線を選択するステ
ップと、前記メモリセルアレイから読み出したデータを
ビット線対に読み出すステップと、前記ビット線対に読
み出したデータをビット線センスアンプで増幅するステ
ップとを備える。
【００２９】（ｅ）前記第２のステップは、前記ワード
線の選択を解除するステップと、前記ビット線センスア
ンプで増幅されたデータをＭＤＱ線対に転送するステッ
プと、前記ＭＤＱ線対上のデータをＤＱリードバッファ
で増幅するステップと、前記ＤＱリードバッファで増幅
したデータを出力ピンから出力するステップとを備え
る。
線の選択を解除するステップと、前記ビット線センスア
ンプで増幅されたデータをＭＤＱ線対に転送するステッ
プと、前記ＭＤＱ線対上のデータをＤＱリードバッファ
で増幅するステップと、前記ＤＱリードバッファで増幅
したデータを出力ピンから出力するステップとを備え
る。
【００３０】上記のような構成並びに方法によれば、第
１のコマンドで読み出しか書き込みかを確定するので、
ローアドレスの取り込みと同時に、周辺回路の動作開始
のみならず、メモリコアの動作も開始でき、従来のよう
に第２のコマンドからメモリコアの動作開始を判断する
よりもランダムアクセスの開始が早くなり、ランダムア
クセスタイムが自動的に１クロックサイクル早くなる。
１のコマンドで読み出しか書き込みかを確定するので、
ローアドレスの取り込みと同時に、周辺回路の動作開始
のみならず、メモリコアの動作も開始でき、従来のよう
に第２のコマンドからメモリコアの動作開始を判断する
よりもランダムアクセスの開始が早くなり、ランダムア
クセスタイムが自動的に１クロックサイクル早くなる。
【００３１】また、第１のコマンドで読み出しか書き込
みかが確定するので、第２のコマンドではメモリセルア
レイにおけるロワー側のデコードアドレスを取り込むだ
けでよい。従って、カラム選択線を選択してデータを出
力する過程が従来よりも早くなり、ランダムアクセスタ
イムの高速化を実現でき、データを早期に周辺に転送終
了することで、ワード線の選択解除からビット線対のプ
リチャージの前倒し、すなわちランダムサイクルタイム
の高速化も実現できる。
みかが確定するので、第２のコマンドではメモリセルア
レイにおけるロワー側のデコードアドレスを取り込むだ
けでよい。従って、カラム選択線を選択してデータを出
力する過程が従来よりも早くなり、ランダムアクセスタ
イムの高速化を実現でき、データを早期に周辺に転送終
了することで、ワード線の選択解除からビット線対のプ
リチャージの前倒し、すなわちランダムサイクルタイム
の高速化も実現できる。
【００３２】しかも、前記メモリセルアレイにおけるア
ッパー側及びロワー側のデコードアドレスを、既存のコ
ントロールピンをアドレスピンに転用して入力すれば、
ピン数の増加やパッケージサイズの増大によるコストの
増加を抑制しつつ、メモリセルアレイからのランダムな
データ読み出しの高速化が図れる。このコントロールピ
ンとしては、ＳＤＲ−ＳＤＲＡＭまたはＤＤＲ−ＳＤＲ
ＡＭの場合には、ライトイネーブルピンと、カラムアド
レスストローブピンが好適である。
ッパー側及びロワー側のデコードアドレスを、既存のコ
ントロールピンをアドレスピンに転用して入力すれば、
ピン数の増加やパッケージサイズの増大によるコストの
増加を抑制しつつ、メモリセルアレイからのランダムな
データ読み出しの高速化が図れる。このコントロールピ
ンとしては、ＳＤＲ−ＳＤＲＡＭまたはＤＤＲ−ＳＤＲ
ＡＭの場合には、ライトイネーブルピンと、カラムアド
レスストローブピンが好適である。
【００３３】更に、ゲーティング信号によってカラム選
択線の活性化を制御すれば、サイクルタイムが短い場合
に、安定したセンス動作を待ってからセルデータを出力
ピンに読み出すことができる。
択線の活性化を制御すれば、サイクルタイムが短い場合
に、安定したセンス動作を待ってからセルデータを出力
ピンに読み出すことができる。
【００３４】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図１及び図２はそれぞ
れ、この発明の実施の形態に係る半導体記憶装置につい
て説明するためのもので、図１はＦＣＲＡＭ（ＳＤＲ／
ＤＤＲ−ＳＤＲＡＭ）のコマンドの状態図、図２はその
ファンクションテーブルである。すなわち、図１に示す
ように、待機状態（ＳＴＡＮＤＢＹ）の次の第１のコマ
ンド入力において、ローアドレスを取り込み、周辺のロ
ー系回路の動作を開始する従来のローアクセスコマンド
ＡＣＴの代わりに、リードコマンド（Read with Auto-c
lose）ＲＤＡあるいはライトコマンド（Write with Aut
o-close）ＷＲＡを直接与える。図２に示したファンク
ションテーブルから明らかなように、ＳＤＲ／ＤＤＲ−
ＳＤＲＡＭに設けられているチップ選択ピン／ＣＳを
“Ｌ”レベルにしたときにコマンド入力を受け付け、リ
ードとライトのコマンドの区別は、コマンドの種類を定
義するＦＮピンというピンを追加し、このピンに与えら
れた信号のレベルにより行う。この例では、リードであ
ればＦＮピンを“Ｈ”レベルにセット、ライトであれば
“Ｌ”レベルにセットする。
いて図面を参照して説明する。図１及び図２はそれぞ
れ、この発明の実施の形態に係る半導体記憶装置につい
て説明するためのもので、図１はＦＣＲＡＭ（ＳＤＲ／
ＤＤＲ−ＳＤＲＡＭ）のコマンドの状態図、図２はその
ファンクションテーブルである。すなわち、図１に示す
ように、待機状態（ＳＴＡＮＤＢＹ）の次の第１のコマ
ンド入力において、ローアドレスを取り込み、周辺のロ
ー系回路の動作を開始する従来のローアクセスコマンド
ＡＣＴの代わりに、リードコマンド（Read with Auto-c
lose）ＲＤＡあるいはライトコマンド（Write with Aut
o-close）ＷＲＡを直接与える。図２に示したファンク
ションテーブルから明らかなように、ＳＤＲ／ＤＤＲ−
ＳＤＲＡＭに設けられているチップ選択ピン／ＣＳを
“Ｌ”レベルにしたときにコマンド入力を受け付け、リ
ードとライトのコマンドの区別は、コマンドの種類を定
義するＦＮピンというピンを追加し、このピンに与えら
れた信号のレベルにより行う。この例では、リードであ
ればＦＮピンを“Ｈ”レベルにセット、ライトであれば
“Ｌ”レベルにセットする。
【００３５】また、従来のＳＤＲ／ＤＤＲ−ＳＤＲＡＭ
では、第２のコマンドで与えられていた、センスアンプ
の分割デコード用のローアドレスも本発明では第１コマ
ンドで与えることができる。但し、ＳＤＲ／ＤＤＲ−Ｓ
ＤＲＡＭで用いる、標準パッケージのピン数に制限があ
るため、既存のコントロールピンをアドレスピンとして
転用し、ピン数の増加を抑えている。この例では、ＳＤ
Ｒ／ＤＤＲ−ＳＤＲＡＭにおける、／ＷＥ（ライトイネ
ーブル）ピンと、／ＣＡＳ（カラムアドレスストロー
ブ）ピンをアドレスピンＡ１３，Ａ１４ピンとして転用
している。これにより、センスアンプのデコードを増や
し、活性化するセンスアンプの数を限定するという長所
を損なうことはない。
では、第２のコマンドで与えられていた、センスアンプ
の分割デコード用のローアドレスも本発明では第１コマ
ンドで与えることができる。但し、ＳＤＲ／ＤＤＲ−Ｓ
ＤＲＡＭで用いる、標準パッケージのピン数に制限があ
るため、既存のコントロールピンをアドレスピンとして
転用し、ピン数の増加を抑えている。この例では、ＳＤ
Ｒ／ＤＤＲ−ＳＤＲＡＭにおける、／ＷＥ（ライトイネ
ーブル）ピンと、／ＣＡＳ（カラムアドレスストロー
ブ）ピンをアドレスピンＡ１３，Ａ１４ピンとして転用
している。これにより、センスアンプのデコードを増や
し、活性化するセンスアンプの数を限定するという長所
を損なうことはない。
【００３６】この方式に基づくＦＣＲＡＭのパッケージ
のピン割当てを図３に示す。この例は、ＪＥＤＥＣで標
準化された６６ピンのＴＳＯＰパッケージであり、従来
の／ＷＥ，／ＣＡＳピンから同時に第１のコマンドのク
ロックの立ち上がりエッジに与えられたローアドレスＲ
Ａ０−ｉ（もはやロー／カラムという区別は不要なの
で、図３では第１のコマンドで取り込むアドレスをアッ
パーアドレスＵＡ、第２のコマンドで取り込むアドレス
をロワーアドレスＬＡと称している）を取り込み、第１
のコマンドがリードであればこの行アドレスに従ってワ
ード線ＷＬを選択し、メモリセルＭＣからのデータをビ
ット線対ＢＬｎ，／ＢＬｎに読み出し、これをビット線
センスアンプＳ／Ａで増幅する。第１のコマンド入力に
よってここまでの動作が完了する。なお、図３におい
て、／ＷＥと／ＣＡＳはアドレス入力によって変化す
る。また、ＵＤＭとＬＤＭはＮＣによって変化する。／
ＲＡＳはＦＮによって変化する。
のピン割当てを図３に示す。この例は、ＪＥＤＥＣで標
準化された６６ピンのＴＳＯＰパッケージであり、従来
の／ＷＥ，／ＣＡＳピンから同時に第１のコマンドのク
ロックの立ち上がりエッジに与えられたローアドレスＲ
Ａ０−ｉ（もはやロー／カラムという区別は不要なの
で、図３では第１のコマンドで取り込むアドレスをアッ
パーアドレスＵＡ、第２のコマンドで取り込むアドレス
をロワーアドレスＬＡと称している）を取り込み、第１
のコマンドがリードであればこの行アドレスに従ってワ
ード線ＷＬを選択し、メモリセルＭＣからのデータをビ
ット線対ＢＬｎ，／ＢＬｎに読み出し、これをビット線
センスアンプＳ／Ａで増幅する。第１のコマンド入力に
よってここまでの動作が完了する。なお、図３におい
て、／ＷＥと／ＣＡＳはアドレス入力によって変化す
る。また、ＵＤＭとＬＤＭはＮＣによって変化する。／
ＲＡＳはＦＮによって変化する。
【００３７】続いて、上記リードコマンドＲＤＡまたは
ライトコマンドＷＲＡの入力から１クロックサイクル後
に、第２のコマンドとしてロワーアドレスラッチ（Lowe
r Address Latch）コマンドＬＡＬ、モードレジスタセ
ット（Mode Register Set）コマンドＭＲＳ、及びオー
トリフレッシュ（Auto-Refresh）コマンドＲＥＦを与え
る。この際、第１のコマンドによって、リードが確定し
ており、後はカラムアドレスを与えてデータを出力する
だけなので、複雑なコマンドセットは不要である。
ライトコマンドＷＲＡの入力から１クロックサイクル後
に、第２のコマンドとしてロワーアドレスラッチ（Lowe
r Address Latch）コマンドＬＡＬ、モードレジスタセ
ット（Mode Register Set）コマンドＭＲＳ、及びオー
トリフレッシュ（Auto-Refresh）コマンドＲＥＦを与え
る。この際、第１のコマンドによって、リードが確定し
ており、後はカラムアドレスを与えてデータを出力する
だけなので、複雑なコマンドセットは不要である。
【００３８】図１ではチップ選択ピン／ＣＳを“Ｈ”レ
ベルにセットして、アドレスピンからカラムアドレスＣ
Ａ０−ｊ（ロワーアドレスＬＡ）を取り込んだ例を示し
た。これによって、第２のコマンドは、カラムアドレス
を取り込むだけで済み、これに対応したカラム選択線Ｃ
ＳＬを選択し、第１のコマンドからビット線センスアン
プＳ／Ａで増幅されたデータをＭＤＱ線対に転送し、再
度ＤＱリードバッファＤＱＲＢで増幅し、最後に出力ピ
ンＤＱからデータを出力する。
ベルにセットして、アドレスピンからカラムアドレスＣ
Ａ０−ｊ（ロワーアドレスＬＡ）を取り込んだ例を示し
た。これによって、第２のコマンドは、カラムアドレス
を取り込むだけで済み、これに対応したカラム選択線Ｃ
ＳＬを選択し、第１のコマンドからビット線センスアン
プＳ／Ａで増幅されたデータをＭＤＱ線対に転送し、再
度ＤＱリードバッファＤＱＲＢで増幅し、最後に出力ピ
ンＤＱからデータを出力する。
【００３９】上述したような動作を実現するコマンドデ
コーダは、例えば図４乃至図６に示すように、コントロ
ーラ、第１のコマンド用のデコーダ及び第２のコマンド
用のデコーダで構成する。図４は、コマンドデコーダの
動作を制御するためのコントローラの具体的な構成例を
示す回路図である。図５はアッパー側のコマンドデコー
ダ、図６はロワー側のコマンドデコーダの具体的な構成
例を示す回路図である。
コーダは、例えば図４乃至図６に示すように、コントロ
ーラ、第１のコマンド用のデコーダ及び第２のコマンド
用のデコーダで構成する。図４は、コマンドデコーダの
動作を制御するためのコントローラの具体的な構成例を
示す回路図である。図５はアッパー側のコマンドデコー
ダ、図６はロワー側のコマンドデコーダの具体的な構成
例を示す回路図である。
【００４０】図４に示す如く、コントローラは、クロッ
クドインバータ１１〜１６、インバータ１７〜２７、ノ
アゲート２８及びナンドゲート２９〜３２等で構成され
ている。外部入力クロックを内部でバッファリングした
信号ＣＬＫＩＮで制御されるクロックドインバータ１１
の入力端には、外部入力／ＣＳを内部でバッファリング
した信号ｂＣＳＩＮが供給される。このクロックドイン
バータ１１の出力端には、インバータ１７の入力端が接
続され、インバータ１７の出力端はノアゲート２８及び
ナンドゲート２９の一方の入力端にそれぞれ接続され
る。このノアゲート２８の出力端には、インバータ１８
の入力端が接続される。信号ＣＬＫＩＮで制御されるク
ロックドインバータ１２の出力端は上記インバータ１７
の入力端に接続され、入力端は上記インバータ１７の出
力端に接続される。
クドインバータ１１〜１６、インバータ１７〜２７、ノ
アゲート２８及びナンドゲート２９〜３２等で構成され
ている。外部入力クロックを内部でバッファリングした
信号ＣＬＫＩＮで制御されるクロックドインバータ１１
の入力端には、外部入力／ＣＳを内部でバッファリング
した信号ｂＣＳＩＮが供給される。このクロックドイン
バータ１１の出力端には、インバータ１７の入力端が接
続され、インバータ１７の出力端はノアゲート２８及び
ナンドゲート２９の一方の入力端にそれぞれ接続され
る。このノアゲート２８の出力端には、インバータ１８
の入力端が接続される。信号ＣＬＫＩＮで制御されるク
ロックドインバータ１２の出力端は上記インバータ１７
の入力端に接続され、入力端は上記インバータ１７の出
力端に接続される。
【００４１】また、インバータ１９の入力端には信号Ｃ
ＬＫＩＮが供給され、このインバータ１７の出力端には
上記ノアゲート２８の他方の入力端及びインバータ２０
の入力端が接続される。上記インバータ２０の出力端
は、ナンドゲート２９の他方の入力端に接続される。こ
のナンドゲート２９の出力端には、インバータ２１の入
力端が接続されている。そして、上記インバータ１８の
出力端から信号ｂＣＳＬＴＣが出力され、上記インバー
タ２１の出力端から信号ＮＯＰＬＴＣが出力されるよう
になっている。
ＬＫＩＮが供給され、このインバータ１７の出力端には
上記ノアゲート２８の他方の入力端及びインバータ２０
の入力端が接続される。上記インバータ２０の出力端
は、ナンドゲート２９の他方の入力端に接続される。こ
のナンドゲート２９の出力端には、インバータ２１の入
力端が接続されている。そして、上記インバータ１８の
出力端から信号ｂＣＳＬＴＣが出力され、上記インバー
タ２１の出力端から信号ＮＯＰＬＴＣが出力されるよう
になっている。
【００４２】上記ナンドゲート３０の入力端にはそれぞ
れ、ＲＤＡコマンドが入力されたことを表す信号ｂＣＯ
ＬＡＣＴＲＵ、及びＷＲＡコマンドが入力されたことを
表す信号ｂＣＯＬＡＣＴＷＵが供給される。このナンド
ゲート３０の出力端には、信号ｂＣＫ（外部入力クロッ
クを内部でバッファリングした信号ＣＬＫＩＮの反転信
号と同等）で制御されるクロックドインバータ１３の入
力端が接続されている。上記クロックドインバータ１３
の出力端にはインバータ２２の入力端、及び信号ＣＫ
（外部入力クロックを内部でバッファリングした信号Ｃ
ＬＫＩＮと同等）で制御されるクロックドインバータ１
４の出力端が接続される。上記インバータ２２の出力端
には、信号ＣＫで制御されるクロックドインバータ１
４，１５の入力端がそれぞれ接続される。上記クロック
ドインバータ１５の出力端にはインバータ２３の入力端
及び信号ｂＣＫで制御されるクロックドインバータ１６
の出力端が接続される。上記インバータ２３の出力端に
は、インバータ２３の入力端及びクロックドインバータ
１６の入力端がそれぞれ接続される。上記インバータ２
４の出力端には、インバータ２５の入力端が接続され、
このインバータ２５の出力端にはインバータ２６の入力
端が接続される。そして、インバータ２６の出力端から
信号ｂＡＣＴＵＤＳＢが出力されるようになっている。
れ、ＲＤＡコマンドが入力されたことを表す信号ｂＣＯ
ＬＡＣＴＲＵ、及びＷＲＡコマンドが入力されたことを
表す信号ｂＣＯＬＡＣＴＷＵが供給される。このナンド
ゲート３０の出力端には、信号ｂＣＫ（外部入力クロッ
クを内部でバッファリングした信号ＣＬＫＩＮの反転信
号と同等）で制御されるクロックドインバータ１３の入
力端が接続されている。上記クロックドインバータ１３
の出力端にはインバータ２２の入力端、及び信号ＣＫ
（外部入力クロックを内部でバッファリングした信号Ｃ
ＬＫＩＮと同等）で制御されるクロックドインバータ１
４の出力端が接続される。上記インバータ２２の出力端
には、信号ＣＫで制御されるクロックドインバータ１
４，１５の入力端がそれぞれ接続される。上記クロック
ドインバータ１５の出力端にはインバータ２３の入力端
及び信号ｂＣＫで制御されるクロックドインバータ１６
の出力端が接続される。上記インバータ２３の出力端に
は、インバータ２３の入力端及びクロックドインバータ
１６の入力端がそれぞれ接続される。上記インバータ２
４の出力端には、インバータ２５の入力端が接続され、
このインバータ２５の出力端にはインバータ２６の入力
端が接続される。そして、インバータ２６の出力端から
信号ｂＡＣＴＵＤＳＢが出力されるようになっている。
【００４３】更に、上記ナンドゲート３１の一方の入力
端には信号ｂＣＯＬＡＣＴＲＵが供給され、他方の入力
端にはナンドゲート３２の出力端が接続される。このナ
ンドゲート３２の一方の入力端には信号ｂＣＯＬＡＣＴ
ＷＵが供給され、他方の入力端には上記ナンドゲート３
２の出力端が接続される。そして、上記ナンドゲート３
１の出力端から信号ＦＣＲＥＡＤが出力され、入力端が
上記ナンドゲート３１の出力端に接続されたインバータ
２７の出力端から信号ＰＣＷＲＩＴＥが出力される。
端には信号ｂＣＯＬＡＣＴＲＵが供給され、他方の入力
端にはナンドゲート３２の出力端が接続される。このナ
ンドゲート３２の一方の入力端には信号ｂＣＯＬＡＣＴ
ＷＵが供給され、他方の入力端には上記ナンドゲート３
２の出力端が接続される。そして、上記ナンドゲート３
１の出力端から信号ＦＣＲＥＡＤが出力され、入力端が
上記ナンドゲート３１の出力端に接続されたインバータ
２７の出力端から信号ＰＣＷＲＩＴＥが出力される。
【００４４】図５に示すように、アッパー側のコマンド
デコーダは、インバータ４１〜４５、ナンドゲート４６
及びノアゲート４７等から構成されている。インバータ
４１，４２の入力端にはそれぞれ、外部入力／ＣＡＳ
（ＦＮ）を内部でバッファリングし、半クロックラッチ
した信号ｂＣＳＬＴＣ及び外部入力／ＲＡＳ（ＦＮ）を
内部でバッファリングし、半クロックラッチした信号ｂ
ＲＡＳＬＴＣがそれぞれ供給される。ナンドゲート４６
の第１の入力端には上記インバータ４１の出力端が接続
され、第２の入力端には上記インバータ４２の出力端が
接続され、第３の入力端には上記コントローラからの信
号ｂＡＣＴＵＤＳＢが供給される。このナンドゲート４
６の出力端にはインバータ４３の入力端が接続され、イ
ンバータ４３の出力端にはインバータ４４の入力端が接
続される。上記ノアゲート４７の第１の入力端には上記
コントローラからの信号ｂＡＣＴＵＤＳＢが供給され、
第２の入力端にはインバータ４２の出力端が接続され、
第３の入力端には上記信号ｂＣＳＬＴＣが供給される。
このノアゲート４７の出力端には、インバータ４５の入
力端が接続される。そして、上記インバータ４４の出力
端から出力される信号ｂＣＯＬＡＣＴＷＵがコントロー
ラに供給され、上記インバータ４５の出力端から出力さ
れる信号ｂＣＯＬＡＣＴＲＵがコントローラに供給され
る。なお、図５に示す回路では、ランダムアクセスタイ
ムｔＲＡＣを高速化するために、各信号をノアゲート４
７で受けることにより段数を削減している。
デコーダは、インバータ４１〜４５、ナンドゲート４６
及びノアゲート４７等から構成されている。インバータ
４１，４２の入力端にはそれぞれ、外部入力／ＣＡＳ
（ＦＮ）を内部でバッファリングし、半クロックラッチ
した信号ｂＣＳＬＴＣ及び外部入力／ＲＡＳ（ＦＮ）を
内部でバッファリングし、半クロックラッチした信号ｂ
ＲＡＳＬＴＣがそれぞれ供給される。ナンドゲート４６
の第１の入力端には上記インバータ４１の出力端が接続
され、第２の入力端には上記インバータ４２の出力端が
接続され、第３の入力端には上記コントローラからの信
号ｂＡＣＴＵＤＳＢが供給される。このナンドゲート４
６の出力端にはインバータ４３の入力端が接続され、イ
ンバータ４３の出力端にはインバータ４４の入力端が接
続される。上記ノアゲート４７の第１の入力端には上記
コントローラからの信号ｂＡＣＴＵＤＳＢが供給され、
第２の入力端にはインバータ４２の出力端が接続され、
第３の入力端には上記信号ｂＣＳＬＴＣが供給される。
このノアゲート４７の出力端には、インバータ４５の入
力端が接続される。そして、上記インバータ４４の出力
端から出力される信号ｂＣＯＬＡＣＴＷＵがコントロー
ラに供給され、上記インバータ４５の出力端から出力さ
れる信号ｂＣＯＬＡＣＴＲＵがコントローラに供給され
る。なお、図５に示す回路では、ランダムアクセスタイ
ムｔＲＡＣを高速化するために、各信号をノアゲート４
７で受けることにより段数を削減している。
【００４５】一方、ロワー側のコマンドデコーダは、図
６に示すように、ノアゲート５１，５２、インバータ５
３〜６１及びナンドゲート６２〜６５等から構成されて
いる。ノアゲート５１の入力端には、コントローラから
出力される信号ｂＡＣＴＵＤＳＢ及び信号ＰＣＷＲＩＴ
Ｅが供給される。また、ノアゲート５２の入力端には、
コントローラから出力される信号ｂＡＣＴＵＤＳＢ及び
信号ＰＣＲＥＡＤが供給される。ナンドゲート６２の一
方の入力端には上記コントローラから出力される信号Ｎ
ＯＰＬＴＣが供給され、他方の入力端には上記ノアゲー
ト５１の出力端が接続される。ナンドゲート６３の一方
の入力端には上記コントローラから出力される信号ＮＯ
ＰＬＴＣが供給され、他方の入力端には上記ノアゲート
５２の出力端が接続される。ナンドゲート６４の一方の
入力端にはインバータ５３の出力端が接続され、他方の
入力端には上記ノアゲート５１の出力端が接続される。
ナンドゲート６５の一方の入力端にはインバータ５３の
出力端が接続され、他方の入力端には上記ノアゲート５
２の出力端が接続される。上記各ナンドゲート６２〜６
５の出力端には、インバータ５４〜５７の入力端がそれ
ぞれ接続される。これらインバータ５４〜５７の出力端
には、インバータ５８〜６１の入力端がそれぞれ接続さ
れる。そして、上記インバータ５８の出力端からリード
コマンドＲＤＡの次のクロックサイクルでロワーアドレ
スラッチコマンドＬＡＬが入力されたことを表す信号ｂ
ＣＯＬＡＣＴＲ、上記インバータ５９の出力端からライ
トコマンドＷＲＡの次のクロックサイクルでコマンドＬ
ＡＬが入力されたことを表す信号ｂＣＯＬＡＣＴＷ、上
記インバータ６０の出力端からコマンドＲＤＡの次のク
ロックサイクルでコマンドＭＲＳが入力されたことを表
す信号ｂＭＳＥＴ、上記インバータ６１の出力端からコ
マンドＷＲＡの次のクロックサイクルでコマンドＲＥＦ
が入力されたことを表す信号ｂＲＥＦＲがそれぞれ出力
されるようになっている。
６に示すように、ノアゲート５１，５２、インバータ５
３〜６１及びナンドゲート６２〜６５等から構成されて
いる。ノアゲート５１の入力端には、コントローラから
出力される信号ｂＡＣＴＵＤＳＢ及び信号ＰＣＷＲＩＴ
Ｅが供給される。また、ノアゲート５２の入力端には、
コントローラから出力される信号ｂＡＣＴＵＤＳＢ及び
信号ＰＣＲＥＡＤが供給される。ナンドゲート６２の一
方の入力端には上記コントローラから出力される信号Ｎ
ＯＰＬＴＣが供給され、他方の入力端には上記ノアゲー
ト５１の出力端が接続される。ナンドゲート６３の一方
の入力端には上記コントローラから出力される信号ＮＯ
ＰＬＴＣが供給され、他方の入力端には上記ノアゲート
５２の出力端が接続される。ナンドゲート６４の一方の
入力端にはインバータ５３の出力端が接続され、他方の
入力端には上記ノアゲート５１の出力端が接続される。
ナンドゲート６５の一方の入力端にはインバータ５３の
出力端が接続され、他方の入力端には上記ノアゲート５
２の出力端が接続される。上記各ナンドゲート６２〜６
５の出力端には、インバータ５４〜５７の入力端がそれ
ぞれ接続される。これらインバータ５４〜５７の出力端
には、インバータ５８〜６１の入力端がそれぞれ接続さ
れる。そして、上記インバータ５８の出力端からリード
コマンドＲＤＡの次のクロックサイクルでロワーアドレ
スラッチコマンドＬＡＬが入力されたことを表す信号ｂ
ＣＯＬＡＣＴＲ、上記インバータ５９の出力端からライ
トコマンドＷＲＡの次のクロックサイクルでコマンドＬ
ＡＬが入力されたことを表す信号ｂＣＯＬＡＣＴＷ、上
記インバータ６０の出力端からコマンドＲＤＡの次のク
ロックサイクルでコマンドＭＲＳが入力されたことを表
す信号ｂＭＳＥＴ、上記インバータ６１の出力端からコ
マンドＷＲＡの次のクロックサイクルでコマンドＲＥＦ
が入力されたことを表す信号ｂＲＥＦＲがそれぞれ出力
されるようになっている。
【００４６】次に、上記のような構成において、図７の
タイミングチャートにより動作を説明する。まず、第１
のコマンド入力では、／ＣＳピンの電位ＶＢＣＳと／Ｒ
ＡＳピンの電位ＶＢＲＡＳの状態に応じて信号ｂＣＳＬ
ＴＣと信号ｂＲＡＳＬＴＣが遷移し、信号ｂＣＯＬＡＣ
ＴＷＵもしくは信号ｂＣＯＬＡＣＴＲＵ（図７では前
者）が“Ｌ”レベルになる。この時、コントローラ内の
信号ＦＣＷＲＩＴＥか信号ＦＣＲＥＡＤのうち対応する
側が“Ｈ”レベルとなる。また、第１コマンドが入力さ
れてからのクロック信号の立ち下がりから、信号ｂＡＣ
ＴＵＤＳＢが１クロックサイクルだけ“Ｌ”レベルにな
って、次の第２のコマンドを受け付け可能とする。ま
た、信号ＮＯＰＬＴＣは、クロック信号の立ち上がりの
タイミングで信号ｂＣＳＩＮが“Ｈ”レベル、すなわち
ＮＯＰ（No Operation）であることを検知する信号であ
り、図７のタイミングチャートに示すように、第２のコ
マンド入力でコマンドＬＡＬが入力された場合には、信
号ＮＯＰＬＴＣが“Ｈ”レベルになり、且つ信号ｂＡＣ
ＴＵＤＳＢが“Ｌ”レベル、信号ＦＣＷＲＩＴＥが
“Ｈ”レベル（＝ＲＣＲＥＡＤが“Ｌ”レベル）の３つ
の条件で信号ｂＣＯＬＡＣＴＷが、また信号ＦＣＲＥＡ
Ｄが“Ｈ”レベルであれば信号ｂＣＯＬＡＣＴＲがそれ
ぞれ“Ｌ”レベルになって、リード／ライト別にコマン
ドＬＡＬが入力されたことを検知することができる。更
に、第２のコマンド入力でコマンドＲＥＦ、もしくはコ
マンドＭＲＳ（これらの違いは第１のコマンドがコマン
ドＷＲＡかコマンドＲＤＡかによる）が入力された場合
には、信号ｂＣＳＬＴＣが“Ｌ”レベルになって、且つ
信号ｂＡＣＴＵＤＳＢが“Ｌ”レベル、またＦＣＲＥＡ
Ｄ／ＦＣＷＲＩＴＥの状態に応じて信号ｂＲＥＦＲと信
号ｂＭＳＥＴが“Ｌ”レベルになる。また、同時にこの
場合には、チップ選択ピン／ＣＳが“Ｌ”レベルである
ことから第１のコマンド用のコマンドデコーダが動作し
ないように、信号ｂＡＣＴＵＤＳＢを入力して動作を停
止させている。
タイミングチャートにより動作を説明する。まず、第１
のコマンド入力では、／ＣＳピンの電位ＶＢＣＳと／Ｒ
ＡＳピンの電位ＶＢＲＡＳの状態に応じて信号ｂＣＳＬ
ＴＣと信号ｂＲＡＳＬＴＣが遷移し、信号ｂＣＯＬＡＣ
ＴＷＵもしくは信号ｂＣＯＬＡＣＴＲＵ（図７では前
者）が“Ｌ”レベルになる。この時、コントローラ内の
信号ＦＣＷＲＩＴＥか信号ＦＣＲＥＡＤのうち対応する
側が“Ｈ”レベルとなる。また、第１コマンドが入力さ
れてからのクロック信号の立ち下がりから、信号ｂＡＣ
ＴＵＤＳＢが１クロックサイクルだけ“Ｌ”レベルにな
って、次の第２のコマンドを受け付け可能とする。ま
た、信号ＮＯＰＬＴＣは、クロック信号の立ち上がりの
タイミングで信号ｂＣＳＩＮが“Ｈ”レベル、すなわち
ＮＯＰ（No Operation）であることを検知する信号であ
り、図７のタイミングチャートに示すように、第２のコ
マンド入力でコマンドＬＡＬが入力された場合には、信
号ＮＯＰＬＴＣが“Ｈ”レベルになり、且つ信号ｂＡＣ
ＴＵＤＳＢが“Ｌ”レベル、信号ＦＣＷＲＩＴＥが
“Ｈ”レベル（＝ＲＣＲＥＡＤが“Ｌ”レベル）の３つ
の条件で信号ｂＣＯＬＡＣＴＷが、また信号ＦＣＲＥＡ
Ｄが“Ｈ”レベルであれば信号ｂＣＯＬＡＣＴＲがそれ
ぞれ“Ｌ”レベルになって、リード／ライト別にコマン
ドＬＡＬが入力されたことを検知することができる。更
に、第２のコマンド入力でコマンドＲＥＦ、もしくはコ
マンドＭＲＳ（これらの違いは第１のコマンドがコマン
ドＷＲＡかコマンドＲＤＡかによる）が入力された場合
には、信号ｂＣＳＬＴＣが“Ｌ”レベルになって、且つ
信号ｂＡＣＴＵＤＳＢが“Ｌ”レベル、またＦＣＲＥＡ
Ｄ／ＦＣＷＲＩＴＥの状態に応じて信号ｂＲＥＦＲと信
号ｂＭＳＥＴが“Ｌ”レベルになる。また、同時にこの
場合には、チップ選択ピン／ＣＳが“Ｌ”レベルである
ことから第１のコマンド用のコマンドデコーダが動作し
ないように、信号ｂＡＣＴＵＤＳＢを入力して動作を停
止させている。
【００４７】上記のような構成によれば、下記（Ａ），
（Ｂ）のような効果が得られる。
（Ｂ）のような効果が得られる。
【００４８】（Ａ）第１のコマンドでリード／ライトを
確定するので、ローアドレスの取り込みと同時に、周辺
回路の動作開始のみならず、メモリコアの動作も開始で
き、従来のように第２のコマンドからメモリコアの動作
開始を判断するよりもランダムアクセス開始が早くな
り、ランダムアクセスタイムｔＲＡＣが自動的に１サイ
クル早くなる。
確定するので、ローアドレスの取り込みと同時に、周辺
回路の動作開始のみならず、メモリコアの動作も開始で
き、従来のように第２のコマンドからメモリコアの動作
開始を判断するよりもランダムアクセス開始が早くな
り、ランダムアクセスタイムｔＲＡＣが自動的に１サイ
クル早くなる。
【００４９】（Ｂ）第１のコマンドでリード／ライトが
確定するので、第２のコマンドではロワーアドレスＬＡ
を取り込むだけでよい。従って、カラム選択線ＣＳＬを
選択してデータを出力する過程は従来よりも早くなり、
ランダムアクセスタイムｔＲＡＣの高速化と、データを
早期に周辺に転送終了することで、ワード線ＷＬのリセ
ットからビット線ＢＬのプリチャージの前倒し、すなわ
ちランダムサイクルタイムｔＲＣの高速化の両方が実現
できる。
確定するので、第２のコマンドではロワーアドレスＬＡ
を取り込むだけでよい。従って、カラム選択線ＣＳＬを
選択してデータを出力する過程は従来よりも早くなり、
ランダムアクセスタイムｔＲＡＣの高速化と、データを
早期に周辺に転送終了することで、ワード線ＷＬのリセ
ットからビット線ＢＬのプリチャージの前倒し、すなわ
ちランダムサイクルタイムｔＲＣの高速化の両方が実現
できる。
【００５０】なお、図１では、第２のコマンドはチップ
選択ピン／ＣＳが“Ｈ”レベルでロワーアドレスＬＡを
ラッチする他に、チップ選択ピン／ＣＳを“Ｌ”レベル
にした場合には、従来のＳＤＲ／ＤＤＲ−ＳＤＲＡＭに
あるモードレジスタセットコマンドＭＲＳと、オートリ
フレッシュサイクルコマンドＲＥＦが定義されている。
これらは、この発明には直接関係がないので、詳細な説
明は省略する。
選択ピン／ＣＳが“Ｈ”レベルでロワーアドレスＬＡを
ラッチする他に、チップ選択ピン／ＣＳを“Ｌ”レベル
にした場合には、従来のＳＤＲ／ＤＤＲ−ＳＤＲＡＭに
あるモードレジスタセットコマンドＭＲＳと、オートリ
フレッシュサイクルコマンドＲＥＦが定義されている。
これらは、この発明には直接関係がないので、詳細な説
明は省略する。
【００５１】上述した一連の動作は、サイクルタイムｔ
ＣＫに依存して２つに大別される。１つは、サイクルタ
イムｔＣＫが比較的長い場合である。もしも、第１のコ
マンドがリードであって、アッパーアドレスＵＡに従っ
てワード線ＷＬを選択し、メモリセルＭＣからのデータ
をビット線対ＢＬｎ，／ＢＬｎに読み出し、これをビッ
ト線センスアンプＳ／Ａで増幅するまでの一定時間Ｔｓ
ｅｎｓｅよりもサイクルタイムｔＣＫが充分に長い場合
（Ｔｓｅｎｓｅ＜ｔＣＫ）には、図８（ａ）に示す通り
カラム選択線ＣＳＬの立ち上がりが一定時間Ｔｓｅｎｓ
ｅよりも後になるので、ビット線対ＢＬ，／ＢＬのデー
タはＭＤＱ線対にデータを転送するのに充分な量であり
特に問題はない。
ＣＫに依存して２つに大別される。１つは、サイクルタ
イムｔＣＫが比較的長い場合である。もしも、第１のコ
マンドがリードであって、アッパーアドレスＵＡに従っ
てワード線ＷＬを選択し、メモリセルＭＣからのデータ
をビット線対ＢＬｎ，／ＢＬｎに読み出し、これをビッ
ト線センスアンプＳ／Ａで増幅するまでの一定時間Ｔｓ
ｅｎｓｅよりもサイクルタイムｔＣＫが充分に長い場合
（Ｔｓｅｎｓｅ＜ｔＣＫ）には、図８（ａ）に示す通り
カラム選択線ＣＳＬの立ち上がりが一定時間Ｔｓｅｎｓ
ｅよりも後になるので、ビット線対ＢＬ，／ＢＬのデー
タはＭＤＱ線対にデータを転送するのに充分な量であり
特に問題はない。
【００５２】一方、サイクルタイムｔＣＫが短くなる
と、図８（ｂ）に示すようにＴｓｅｎｓｅよりもサイク
ルタイムｔＣＫが短い場合（Ｔｓｅｎｓｅ＞ｔＣＫ）と
なる場合が出てくる。この場合、ビット線センスアンプ
Ｓ／Ａによるメモリセルのデータの増幅は不充分であ
り、第２のコマンドの入力からカラム選択線ＣＳＬを直
ぐに選択すると、ＭＤＱ線対との急速な容量分割が行わ
れ、最悪の場合にはセルデータが破壊する可能性があ
る。そこで、内部において、サイクルタイムｔＣＫが短
い場合、一定時間Ｔｓｅｎｓｅだけ待ってからカラム選
択線ＣＳＬを立ち上げるような、いわゆるゲーティング
（Gating）信号を設け、カラム選択線ＣＳＬのタイミン
グを実質的に後ろにシフトし、ビット線センスアンプに
よるセルデータの増幅時間を確保している。
と、図８（ｂ）に示すようにＴｓｅｎｓｅよりもサイク
ルタイムｔＣＫが短い場合（Ｔｓｅｎｓｅ＞ｔＣＫ）と
なる場合が出てくる。この場合、ビット線センスアンプ
Ｓ／Ａによるメモリセルのデータの増幅は不充分であ
り、第２のコマンドの入力からカラム選択線ＣＳＬを直
ぐに選択すると、ＭＤＱ線対との急速な容量分割が行わ
れ、最悪の場合にはセルデータが破壊する可能性があ
る。そこで、内部において、サイクルタイムｔＣＫが短
い場合、一定時間Ｔｓｅｎｓｅだけ待ってからカラム選
択線ＣＳＬを立ち上げるような、いわゆるゲーティング
（Gating）信号を設け、カラム選択線ＣＳＬのタイミン
グを実質的に後ろにシフトし、ビット線センスアンプに
よるセルデータの増幅時間を確保している。
【００５３】図９は、サイクルタイムｔＣＫに応じた、
第１のコマンド（リード）におけるランダムアクセスタ
イムｔＲＡＣの定義例を示している。この例では、サイ
クルタイムｔＣＫ＝７．５ｎｓ（１３３ＭＨｚ）におい
て、ランダムアクセスタイムｔＲＡＣが最短（３クロッ
ク＝２２．５ｎｓ）となるように設定されており、ゲー
ティング信号ＣＥＮＢは第１のコマンドから約１０ｎ
ｓ、第２のコマンドから約２．５ｎｓ後でイネーブルと
なるように設定されている。上記時間Ｔｓｅｎｓｅには
およそ１２．５ｎｓを要し、第２のコマンドのクロック
エッジとゲーティング信号ＣＥＮＢの立ち上がりを受け
てカラム選択線ＣＳＬが立ち上がり、以降は上記の動作
に基づいてデータを出力する。
第１のコマンド（リード）におけるランダムアクセスタ
イムｔＲＡＣの定義例を示している。この例では、サイ
クルタイムｔＣＫ＝７．５ｎｓ（１３３ＭＨｚ）におい
て、ランダムアクセスタイムｔＲＡＣが最短（３クロッ
ク＝２２．５ｎｓ）となるように設定されており、ゲー
ティング信号ＣＥＮＢは第１のコマンドから約１０ｎ
ｓ、第２のコマンドから約２．５ｎｓ後でイネーブルと
なるように設定されている。上記時間Ｔｓｅｎｓｅには
およそ１２．５ｎｓを要し、第２のコマンドのクロック
エッジとゲーティング信号ＣＥＮＢの立ち上がりを受け
てカラム選択線ＣＳＬが立ち上がり、以降は上記の動作
に基づいてデータを出力する。
【００５４】図１０（ａ），（ｂ）はそれぞれ、上記ゲ
ーティング信号ＣＥＮＢを発生する回路の具体的な構成
例を示し、図１０（ｃ）はカラムデコーダの具体的な構
成例を示している。図１０（ａ）は、ＲＣ遅延回路を用
いたゲーティング信号発生回路であり、Ｐチャネル型Ｍ
ＯＳトランジスタ７１、抵抗７２、Ｎチャネル型ＭＯＳ
トランジスタ７３、キャパシタ７４、及びインバータ７
５，７６，７７等から構成されている。上記ＭＯＳトラ
ンジスタ７１の電流通路、抵抗７２及びＭＯＳトランジ
スタ７３の電流通路は電源と接地点間に直列接続され
る。上記ＭＯＳトランジスタ７１，７３のゲートには、
ビット線センスアンプの動作をイネーブルにする信号
（センスアンプイネーブル信号）ＳＡＥが供給される。
上記キャパシタ７２の一方の電極は、上記ＭＯＳトラン
ジスタ７１と抵抗７２との接続点に接続され、他方の電
極は接地される。上記インバータ７５の入力端は、上記
ＭＯＳトランジスタ７１と抵抗７２との接続点に接続さ
れ、出力端はインバータ７６の入力端に接続される。上
記インバータ７６の出力端には、インバータ７７の入力
端が接続され、このインバータ７７の出力端からゲーテ
ィング信号ＣＥＮＢを出力する。
ーティング信号ＣＥＮＢを発生する回路の具体的な構成
例を示し、図１０（ｃ）はカラムデコーダの具体的な構
成例を示している。図１０（ａ）は、ＲＣ遅延回路を用
いたゲーティング信号発生回路であり、Ｐチャネル型Ｍ
ＯＳトランジスタ７１、抵抗７２、Ｎチャネル型ＭＯＳ
トランジスタ７３、キャパシタ７４、及びインバータ７
５，７６，７７等から構成されている。上記ＭＯＳトラ
ンジスタ７１の電流通路、抵抗７２及びＭＯＳトランジ
スタ７３の電流通路は電源と接地点間に直列接続され
る。上記ＭＯＳトランジスタ７１，７３のゲートには、
ビット線センスアンプの動作をイネーブルにする信号
（センスアンプイネーブル信号）ＳＡＥが供給される。
上記キャパシタ７２の一方の電極は、上記ＭＯＳトラン
ジスタ７１と抵抗７２との接続点に接続され、他方の電
極は接地される。上記インバータ７５の入力端は、上記
ＭＯＳトランジスタ７１と抵抗７２との接続点に接続さ
れ、出力端はインバータ７６の入力端に接続される。上
記インバータ７６の出力端には、インバータ７７の入力
端が接続され、このインバータ７７の出力端からゲーテ
ィング信号ＣＥＮＢを出力する。
【００５５】また、図１０（ｂ）に示すゲーティング信
号発生回路は、ｔ段（偶数段）縦続接続されたインバー
タ８１，８２，…，８ｔで構成され、最終段のインバー
タ８ｔからゲーティング信号ＣＥＮＢを出力するように
なっている。
号発生回路は、ｔ段（偶数段）縦続接続されたインバー
タ８１，８２，…，８ｔで構成され、最終段のインバー
タ８ｔからゲーティング信号ＣＥＮＢを出力するように
なっている。
【００５６】カラムデコーダは、図１０（ｃ）に示すよ
うに、ナンドゲート９１とインバータ９２で構成されて
いる。上記ナンドゲート９１の入力端には、カラムアド
レス信号ＣＡｉ（ＬＡｉ），ＣＡｊ（ＬＡｊ），…，Ｃ
Ａｚ（ＬＡｚ）及び上記図１０（ａ）または図（ｂ）に
示したゲーティング信号発生回路から出力されるゲーテ
ィング発生信号ＣＥＮＢが供給される。このナンドゲー
ト９１の出力信号は、インバータ９２に供給され、この
インバータ９２の出力端からカラム選択信号ＣＳＬｎが
出力されるようになっている。
うに、ナンドゲート９１とインバータ９２で構成されて
いる。上記ナンドゲート９１の入力端には、カラムアド
レス信号ＣＡｉ（ＬＡｉ），ＣＡｊ（ＬＡｊ），…，Ｃ
Ａｚ（ＬＡｚ）及び上記図１０（ａ）または図（ｂ）に
示したゲーティング信号発生回路から出力されるゲーテ
ィング発生信号ＣＥＮＢが供給される。このナンドゲー
ト９１の出力信号は、インバータ９２に供給され、この
インバータ９２の出力端からカラム選択信号ＣＳＬｎが
出力されるようになっている。
【００５７】上記のような構成において、第１のコマン
ド入力からメモリコアアクセスの動作が行われ、ワード
線の選択後、ビット線センスアンプの動作をイネーブル
にする信号（センスアンプイネーブル信号）ＳＡＥが立
ち上がる。このセンスアンプイネーブル信号ＳＡＥの立
ち上がりからビット線センス動作に相当する時間遅延さ
れて、ゲーティング信号ＣＥＮＢが“Ｈ”レベルにな
る。第２のコマンドから開始されるカラム選択線ＣＳＬ
のクリティカルパスの途中、例えば図１０（ａ）〜
（ｃ）に示した例ではカラムデコーダにゲーティング信
号ＣＥＮＢを供給してその動作を制御している。このよ
うに、ゲーティング信号ＣＥＮＢと第２のコマンド入力
後のクロックエッジとの論理積（ＡＮＤ）によってカラ
ム選択線ＣＳＬを立ち上げることで、サイクルタイムｔ
ＣＫが短い場合に安定したセンス動作を待ってからセル
データを出力ピンに読み出し、サイクルタイムｔＣＫが
長い場合は、単純に第２のコマンドのクロックエッジか
らカラム選択線ＣＳＬを立ち上げ、データを出力するよ
うにできる。
ド入力からメモリコアアクセスの動作が行われ、ワード
線の選択後、ビット線センスアンプの動作をイネーブル
にする信号（センスアンプイネーブル信号）ＳＡＥが立
ち上がる。このセンスアンプイネーブル信号ＳＡＥの立
ち上がりからビット線センス動作に相当する時間遅延さ
れて、ゲーティング信号ＣＥＮＢが“Ｈ”レベルにな
る。第２のコマンドから開始されるカラム選択線ＣＳＬ
のクリティカルパスの途中、例えば図１０（ａ）〜
（ｃ）に示した例ではカラムデコーダにゲーティング信
号ＣＥＮＢを供給してその動作を制御している。このよ
うに、ゲーティング信号ＣＥＮＢと第２のコマンド入力
後のクロックエッジとの論理積（ＡＮＤ）によってカラ
ム選択線ＣＳＬを立ち上げることで、サイクルタイムｔ
ＣＫが短い場合に安定したセンス動作を待ってからセル
データを出力ピンに読み出し、サイクルタイムｔＣＫが
長い場合は、単純に第２のコマンドのクロックエッジか
らカラム選択線ＣＳＬを立ち上げ、データを出力するよ
うにできる。
【００５８】これにより、先の国際出願のように、ロー
アクセスコマンドＡＣＴからのデータアクセス、すなわ
ちランダムアクセスタイムｔＲＡＣは、必ず１クロック
サイクル余分にかかることもない。しかも、ローアクセ
スコマンドＡＣＴとカラムアクセスコマンドＲＤを同時
に入力する場合に生ずる、コマンドデコードが非常に複
雑になることによる内部回路のロジックの増加もなく、
デバイスの入力ピンの増加もない。また、ランダムアク
セスタイムｔＲＡＣの前半において懸念される余分な遅
れ時間もない。更に、コマンドを複雑化することはない
ので、パッケージサイズの増大、ひいてはコストの増加
を招くこともなくなる。
アクセスコマンドＡＣＴからのデータアクセス、すなわ
ちランダムアクセスタイムｔＲＡＣは、必ず１クロック
サイクル余分にかかることもない。しかも、ローアクセ
スコマンドＡＣＴとカラムアクセスコマンドＲＤを同時
に入力する場合に生ずる、コマンドデコードが非常に複
雑になることによる内部回路のロジックの増加もなく、
デバイスの入力ピンの増加もない。また、ランダムアク
セスタイムｔＲＡＣの前半において懸念される余分な遅
れ時間もない。更に、コマンドを複雑化することはない
ので、パッケージサイズの増大、ひいてはコストの増加
を招くこともなくなる。
【００５９】図１１及び図１２には、従来の方式とこの
発明の方式とを総合的に比較したタイミングチャートを
示す。図１１は従来の方式であり、クロック信号の立ち
上がりに同期してローアクセスコマンドＡＣＴとアッパ
ーアドレスＵＡを入力してロー系の周辺回路を動作さ
せ、次のクロック信号の立ち上がりに同期してカラムア
クセスコマンドＲＤとロワーアドレスＬＡを入力してワ
ード線ＷＬの選択とセンスアンプの駆動を行い、その
後、リセットとデータ転送を行っている。
発明の方式とを総合的に比較したタイミングチャートを
示す。図１１は従来の方式であり、クロック信号の立ち
上がりに同期してローアクセスコマンドＡＣＴとアッパ
ーアドレスＵＡを入力してロー系の周辺回路を動作さ
せ、次のクロック信号の立ち上がりに同期してカラムア
クセスコマンドＲＤとロワーアドレスＬＡを入力してワ
ード線ＷＬの選択とセンスアンプの駆動を行い、その
後、リセットとデータ転送を行っている。
【００６０】これに対し、図１２に示すこの発明の方式
では、クロック信号の立ち上がりに同期してリードコマ
ンドＲＤＡ（あるいはライトコマンドＷＲＡ）とアッパ
ーアドレスＵＡを入力してロー系の周辺回路の動作、ワ
ード線選択、及びセンスアンプの駆動を行い、次のクロ
ック信号の立ち上がりに同期してロワーアドレスＬＡを
入力してリセットとデータ転送を行っている。
では、クロック信号の立ち上がりに同期してリードコマ
ンドＲＤＡ（あるいはライトコマンドＷＲＡ）とアッパ
ーアドレスＵＡを入力してロー系の周辺回路の動作、ワ
ード線選択、及びセンスアンプの駆動を行い、次のクロ
ック信号の立ち上がりに同期してロワーアドレスＬＡを
入力してリセットとデータ転送を行っている。
【００６１】上記図１１と図１２のタイミングチャート
を比較すれば明らかなように、この発明によれば、ラン
ダムアクセスタイムｔＲＡＣを低下させることなく、メ
モリセルアレイからのランダムなデータ読み出しの高速
化が図れる。
を比較すれば明らかなように、この発明によれば、ラン
ダムアクセスタイムｔＲＡＣを低下させることなく、メ
モリセルアレイからのランダムなデータ読み出しの高速
化が図れる。
【００６２】
【発明の効果】以上説明したように、この発明によれ
ば、ランダムアクセスタイムを低下させることなく、メ
モリセルアレイからのランダムなデータ読み出しの高速
化が図れる半導体記憶装置及びそのデータ読み出し方法
が得られる。
ば、ランダムアクセスタイムを低下させることなく、メ
モリセルアレイからのランダムなデータ読み出しの高速
化が図れる半導体記憶装置及びそのデータ読み出し方法
が得られる。
【００６３】また、コマンドデコードの複雑化や内部回
路のロジック構成の増加を抑制しつつ、メモリセルアレ
イからのランダムなデータ読み出しの高速化が図れる半
導体記憶装置が得られる。
路のロジック構成の増加を抑制しつつ、メモリセルアレ
イからのランダムなデータ読み出しの高速化が図れる半
導体記憶装置が得られる。
【００６４】更に、ピン数の増加やパッケージサイズの
増大によるコストの増加を抑制しつつ、メモリセルアレ
イからのランダムなデータ読み出しの高速化が図れる半
導体記憶装置が得られる。
増大によるコストの増加を抑制しつつ、メモリセルアレ
イからのランダムなデータ読み出しの高速化が図れる半
導体記憶装置が得られる。
【図１】この発明の実施の形態に係る半導体記憶装置に
ついて説明するためのもので、ＦＣＲＡＭのコマンドの
状態図。
ついて説明するためのもので、ＦＣＲＡＭのコマンドの
状態図。
【図２】図１に示したコマンドのファンクションについ
て説明するための図。
て説明するための図。
【図３】ＦＣＲＡＭのパッケージのピン割当てを示す
図。
図。
【図４】コマンドデコーダの動作を制御するためのコン
トローラの具体的な構成例を示す回路図。
トローラの具体的な構成例を示す回路図。
【図５】アッパー側のコマンドデコーダの具体的な構成
例を示す回路図。
例を示す回路図。
【図６】ロワー側のコマンドデコーダの具体的な構成例
を示す回路図。
を示す回路図。
【図７】図４乃至図６に示したコマンドデコーダの動作
について説明するためのタイミングチャート。
について説明するためのタイミングチャート。
【図８】この発明の実施の形態に係る半導体記憶装置の
メモリセルアレイからのランダムなデータ読み出し動作
について説明するためのタイミングチャート。
メモリセルアレイからのランダムなデータ読み出し動作
について説明するためのタイミングチャート。
【図９】サイクルタイムに応じた第１のコマンド（リー
ド）におけるランダムアクセスタイムの定義例を示すタ
イミングチャート。
ド）におけるランダムアクセスタイムの定義例を示すタ
イミングチャート。
【図１０】ゲーティング信号発生回路とカラムデコーダ
の具体的な構成例を示す回路図。
の具体的な構成例を示す回路図。
【図１１】従来とこの発明の半導体記憶装置の総合的な
動作を比較して説明するためのもので、従来の半導体記
憶装置のランダムなデータ読み出し動作を示すタイミン
グチャート。
動作を比較して説明するためのもので、従来の半導体記
憶装置のランダムなデータ読み出し動作を示すタイミン
グチャート。
【図１２】従来とこの発明の半導体記憶装置の総合的な
動作を比較して説明するためのもので、この発明の実施
の形態に係る半導体記憶装置のランダムなデータ読み出
し動作を示すタイミングチャート。
動作を比較して説明するためのもので、この発明の実施
の形態に係る半導体記憶装置のランダムなデータ読み出
し動作を示すタイミングチャート。
【図１３】従来の半導体記憶装置（ＦＣＲＡＭ）におけ
るランダムサイクルタイムの高速化の原理について説明
するためのもので、ロー系のパイプライン動作を示す
図。
るランダムサイクルタイムの高速化の原理について説明
するためのもので、ロー系のパイプライン動作を示す
図。
【図１４】図１３に示したパイプライン動作を実現する
ための、内部動作の詳細なタイミングチャート。
ための、内部動作の詳細なタイミングチャート。
【図１５】従来のＦＣＲＡＭにおける改良されたパイプ
ライン動作を実現するための、内部動作の詳細なタイミ
ングチャート。
ライン動作を実現するための、内部動作の詳細なタイミ
ングチャート。
【図１６】従来のＦＣＲＡＭで定義された、読み出し時
のコマンド入力方法の例を示す図。
のコマンド入力方法の例を示す図。
【図１７】従来のＦＣＲＡＭにおけるコマンドの状態
図。
図。
ｔＣＫ…サイクルタイム ｔＲＣ…ランダムサイクルタイム ｔＲＡＣ…ランダムアクセスタイム ＣＳＬ…カラム選択線 ＣＡｉ…カラムアドレス ＵＡ…アッパーアドレス ＬＡ…ロワーアドレス ＣＥＮＢ…ゲーティング信号 ＳＡＥ…センスアンプイネーブル信号 ＡＣＴ…ローアクセスコマンド ＲＤ…リードのカラムアクセスコマンド ／ＷＲ…ライトのカラムアクセスコマンド ＲＤＡ…リードコマンド ＷＲＡ…ライトコマンド ＬＡＬ…ロワーアドレスラッチコマンド ＭＲＳ…モードレジスタセットコマンド ＲＥＦ…オートリフレッシュコマンド ／ＷＥ…ライトイネーブルピン ／ＣＡＳ…カラムアドレスストローブピン
フロントページの続き (72)発明者 渡辺 信夫 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内 Ｆターム(参考） 5B024 AA15 BA21 CA11 CA21
Claims (7)
- 【請求項１】 第１及び第２のコマンドを入力し、メモ
リセルアレイからのランダムなデータの読み出しと書き
込みをクロック信号に同期して行う半導体記憶装置であ
って、 連続する２つのクロックサイクルで、ローアクセスコマ
ンドとデータ読み出しのためのカラムアクセスコマンド
とを１つのパケットとして与えるようにして成り、 前記第１のコマンドで読み出しか書き込みかの定義を行
うとともに、前記メモリセルアレイのアッパー側のデコ
ードアドレスを取り込み、 前記第２のコマンドで前記メモリセルアレイのロワー側
のデコードアドレスを取り込むことを特徴とする半導体
記憶装置。 - 【請求項２】 前記メモリセルアレイのアッパー側及び
ロワー側のデコードアドレスを、既存のコントロールピ
ンをアドレスピンに転用して入力することを特徴とする
請求項１に記載の半導体記憶装置。 - 【請求項３】 前記既存のコントロールピンは、ＳＤＲ
−ＳＤＲＡＭまたはＤＤＲ−ＳＤＲＡＭにおけるライト
イネーブルピンと、カラムアドレスストローブピンであ
ることを特徴とする請求項２に記載の半導体記憶装置。 - 【請求項４】 前記メモリセルアレイからランダムに読
み出したデータの増幅に要する最低の時間と、前記第２
のコマンドが与えられてカラム選択線が選択されるまで
の時間とを比較し、カラム選択線が選択されるまでの時
間がデータの増幅に要する最低の時間より遅くなるよう
に、ゲーティング信号によって前記カラム選択線の活性
化を制御することを特徴とする請求項１乃至３いずれか
１つの項に記載の半導体記憶装置。 - 【請求項５】 メモリセルアレイからのランダムなデー
タの読み出しと書き込みをクロック信号に同期して行う
半導体記憶装置のデータ読み出し方法において、 クロック信号の変化に応答して、第１のコマンドを入力
して読み出しか書き込みかを確定するとともに、前記メ
モリセルアレイにおけるアッパー側のデコードアドレス
を取り込み、ロー系の周辺回路の動作、ワード線の選
択、及びセンスアンプの駆動を行う第１のステップと、 前記クロック信号の１クロックサイクル後の変化に応答
して、第２のコマンドを入力して前記メモリセルアレイ
におけるロワー側のデコードアドレスを取り込み、ワー
ド線の選択解除とデータ転送を行う第２のステップとを
具備することを特徴とする半導体記憶装置のデータ読み
出し方法。 - 【請求項６】 前記第１のステップは、前記第１のコマ
ンドで読み出しが指示されたときに、前記アッパー側の
デコードアドレスに従ってワード線を選択するステップ
と、前記メモリセルアレイから読み出したデータをビッ
ト線対に読み出すステップと、前記ビット線対に読み出
したデータをビット線センスアンプで増幅するステップ
とを備えることを特徴とする請求項５に記載の半導体記
憶装置のデータ読み出し方法。 - 【請求項７】 前記第２のステップは、前記ワード線の
選択を解除するステップと、前記ビット線センスアンプ
で増幅されたデータをＭＤＱ線対に転送するステップ
と、前記ＭＤＱ線対上のデータをＤＱリードバッファで
増幅するステップと、前記ＤＱリードバッファで増幅し
たデータを出力ピンから出力するステップとを備えるこ
とを特徴とする請求項６に記載の半導体記憶装置のデー
タ読み出し方法。
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-
2002
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