JP2000222879A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2000222879A JP2000222879A JP11023289A JP2328999A JP2000222879A JP 2000222879 A JP2000222879 A JP 2000222879A JP 11023289 A JP11023289 A JP 11023289A JP 2328999 A JP2328999 A JP 2328999A JP 2000222879 A JP2000222879 A JP 2000222879A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- data
- memory cell
- column decoder
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
Abstract
(57)【要約】
【課題】 ／ＲＡＳアクセス時間の長さに応じてカラム
デコーダを動作状態にする動作許可信号の出力タイミン
グを適切に設定する。 【解決手段】 メモリセルアレイ２４と、ロウアドレス
データをデコードしワード線を選択するロウデコーダ２
０と、データ線を指定するカラムアドレスデータをデコ
ードしデータ線を選択するカラムデコーダ２２と、カラ
ムデコーダの動作を可能にする動作許可信号をカラムデ
コーダに出力するカラムデコーダ活性化回路１８とを有
する半導体記憶装置において、カラムデコーダ活性化回
路は、データの読み出し時に、／ＲＡＳアクセス時間を
十分にとれる余裕が有るか否かに応じて前記動作許可信
号の出力タイミングを決定する。
デコーダを動作状態にする動作許可信号の出力タイミン
グを適切に設定する。 【解決手段】 メモリセルアレイ２４と、ロウアドレス
データをデコードしワード線を選択するロウデコーダ２
０と、データ線を指定するカラムアドレスデータをデコ
ードしデータ線を選択するカラムデコーダ２２と、カラ
ムデコーダの動作を可能にする動作許可信号をカラムデ
コーダに出力するカラムデコーダ活性化回路１８とを有
する半導体記憶装置において、カラムデコーダ活性化回
路は、データの読み出し時に、／ＲＡＳアクセス時間を
十分にとれる余裕が有るか否かに応じて前記動作許可信
号の出力タイミングを決定する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
係り、特に、ＤＲＡＭ（Dynamic Random AccessMemor
y）等の半導体記憶装置のカラムデコーダにおける動作
開始時のタイミング制御に関する。
係り、特に、ＤＲＡＭ（Dynamic Random AccessMemor
y）等の半導体記憶装置のカラムデコーダにおける動作
開始時のタイミング制御に関する。
【０００２】
【従来の技術】従来のＤＲＡＭ等の半導体記憶装置にあ
っては、データの読み出し時に、読み出しの対象となる
メモリセルアレイ内における特定のメモリセルが接続さ
れているデータ線を指定するカラムアドレスをデコード
するカラムデコーダを動作可能状態にする信号としてセ
ンスアンプの増幅動作が終了したことを示すセンスアン
プ増幅動作完了信号が用いられていた。
っては、データの読み出し時に、読み出しの対象となる
メモリセルアレイ内における特定のメモリセルが接続さ
れているデータ線を指定するカラムアドレスをデコード
するカラムデコーダを動作可能状態にする信号としてセ
ンスアンプの増幅動作が終了したことを示すセンスアン
プ増幅動作完了信号が用いられていた。
【０００３】図８にＤＲＡＭのデータ読み出し時におけ
る動作タイミングを示す。同図は同期クロック／ＲＡ
Ｓ，／ＣＡＳ，アドレスデータ及びデータ出力Ｄoutと
の間の動作タイミングを示している。同図において、ｔ
ＲＣＤはメモリセルが接続されたワード線を指定するロ
ウアドレスデータを確定するタイミングを規定する制御
信号としての同期クロック／ＲＡＳ（Row Address Stro
be）が出力されてからカラムアドレスデータを確定する
タイミングを規定する制御信号である同期クロック／Ｃ
ＡＳ（Column Address Strobe）が出力されるまでの時
間である／ＲＡＳ−／ＣＡＳディレイ時間 、ｔＣＡＣ
は同期クロック／ＣＡＳが出力されてからカラムアドレ
スが確定してからデータが出力されるまでの時間である
／ＣＡＳアクセス時間である。
る動作タイミングを示す。同図は同期クロック／ＲＡ
Ｓ，／ＣＡＳ，アドレスデータ及びデータ出力Ｄoutと
の間の動作タイミングを示している。同図において、ｔ
ＲＣＤはメモリセルが接続されたワード線を指定するロ
ウアドレスデータを確定するタイミングを規定する制御
信号としての同期クロック／ＲＡＳ（Row Address Stro
be）が出力されてからカラムアドレスデータを確定する
タイミングを規定する制御信号である同期クロック／Ｃ
ＡＳ（Column Address Strobe）が出力されるまでの時
間である／ＲＡＳ−／ＣＡＳディレイ時間 、ｔＣＡＣ
は同期クロック／ＣＡＳが出力されてからカラムアドレ
スが確定してからデータが出力されるまでの時間である
／ＣＡＳアクセス時間である。
【０００４】またｔＲＡＣは、ロウアドレスデータを確
定するタイミングを規定する同期クロック／ＲＡＳの立
ち下がり時点からメモリセルよりデータが出力される時
点までの時間である／ＲＡＳアクセス時間であり、この
／ＲＡＳアクセス時間は／ＲＡＳ−／ＣＡＳディレイ時
間ｔＲＣＤと／ＣＡＳアクセス時間ｔＣＡＣとの和であ
る。因みにｔＲＡＳは／ＲＡＳアクティブ時間、ｔＲＣ
Ｓはリードコマンドセットアップ時間、ｔＲＡＤは／Ｒ
ＡＳ−カラムアドレスディレイ時間である。従来の半導
体記憶装置では、センスアンプ増幅動作終了信号が出力
されるのを待ってカラムデコーダを動作可能状態とする
ようにしていた。これは、／ＲＡＳ−／ＣＡＳディレイ
時間ｔＲＣＤの悪化をなくすために、／ＲＡＳアクセス
時間ｔＲＡＣ が遅い製品（半導体記憶装置）では、同
期クロック／ＲＡＳが出力された時点からカラムデコー
ダ動作可能となるタイミングが遅くなるように制御して
いたためである。
定するタイミングを規定する同期クロック／ＲＡＳの立
ち下がり時点からメモリセルよりデータが出力される時
点までの時間である／ＲＡＳアクセス時間であり、この
／ＲＡＳアクセス時間は／ＲＡＳ−／ＣＡＳディレイ時
間ｔＲＣＤと／ＣＡＳアクセス時間ｔＣＡＣとの和であ
る。因みにｔＲＡＳは／ＲＡＳアクティブ時間、ｔＲＣ
Ｓはリードコマンドセットアップ時間、ｔＲＡＤは／Ｒ
ＡＳ−カラムアドレスディレイ時間である。従来の半導
体記憶装置では、センスアンプ増幅動作終了信号が出力
されるのを待ってカラムデコーダを動作可能状態とする
ようにしていた。これは、／ＲＡＳ−／ＣＡＳディレイ
時間ｔＲＣＤの悪化をなくすために、／ＲＡＳアクセス
時間ｔＲＡＣ が遅い製品（半導体記憶装置）では、同
期クロック／ＲＡＳが出力された時点からカラムデコー
ダ動作可能となるタイミングが遅くなるように制御して
いたためである。
【０００５】
【発明が解決しようとする課題】しかしながら上述した
従来の半導体記憶装置では、／ＲＡＳアクセス時間ｔＲ
ＡＣの長さに関係無く、一律にセンスアンプ増幅動作終
了信号を待ってカラムデコーダを動作可能状態とするよ
うにしているために、この時間だけ／ＲＡＳアクセス時
間ｔＲＡＣ が制約を受けることとなる。すなわち、図
７に示すように、ロウアドレスが確定する時刻ｔ1でア
クセスされたメモリセルが接続されたワード線の電位が
上昇し、次いで時刻ｔ2でセンスアンプに該センスアン
プを動作状態にするセンスイネーブル信号ＳＥが出力さ
れる。この結果、メモリセル内のキャパシタに充電され
た情報電圧（データ１，０に対応する電圧）が増幅さ
れ、該情報電圧に応じた信号電圧がプリチャージ電圧に
重畳されてデータ線対に現れる。
従来の半導体記憶装置では、／ＲＡＳアクセス時間ｔＲ
ＡＣの長さに関係無く、一律にセンスアンプ増幅動作終
了信号を待ってカラムデコーダを動作可能状態とするよ
うにしているために、この時間だけ／ＲＡＳアクセス時
間ｔＲＡＣ が制約を受けることとなる。すなわち、図
７に示すように、ロウアドレスが確定する時刻ｔ1でア
クセスされたメモリセルが接続されたワード線の電位が
上昇し、次いで時刻ｔ2でセンスアンプに該センスアン
プを動作状態にするセンスイネーブル信号ＳＥが出力さ
れる。この結果、メモリセル内のキャパシタに充電され
た情報電圧（データ１，０に対応する電圧）が増幅さ
れ、該情報電圧に応じた信号電圧がプリチャージ電圧に
重畳されてデータ線対に現れる。
【０００６】ここでセンスアンプの増幅動作が終了する
タイミングは製造条件のばらつきにに起因して製品（半
導体記憶装置）によってばらつきΔｔが発生するため
に、センスアンプ増幅動作終了信号SEENDについてマー
ジンΔｔmを見込む必要があるからである。またセンス
アンプ増幅動作終了信号SEENDは同期クロック／ＲＡＳ
を所定時間、遅延させて生成するので、この遅延時間が
ばらつくことがあり、更にマージンを見込む必要があ
る。したがって、このマージンΔｔm 分だけ／ＲＡＳア
クセス時間ｔＲＡＣが時間的に制約を受けることとな
る。本発明はこのような事情に鑑みてなされたものであ
り、／ＲＡＳアクセス時間ｔＲＡＣの長さに応じてカラ
ムデコーダを動作状態にする動作許可信号の出力タイミ
ングを適切に設定することができる半導体記憶装置を提
供することを目的とする。
タイミングは製造条件のばらつきにに起因して製品（半
導体記憶装置）によってばらつきΔｔが発生するため
に、センスアンプ増幅動作終了信号SEENDについてマー
ジンΔｔmを見込む必要があるからである。またセンス
アンプ増幅動作終了信号SEENDは同期クロック／ＲＡＳ
を所定時間、遅延させて生成するので、この遅延時間が
ばらつくことがあり、更にマージンを見込む必要があ
る。したがって、このマージンΔｔm 分だけ／ＲＡＳア
クセス時間ｔＲＡＣが時間的に制約を受けることとな
る。本発明はこのような事情に鑑みてなされたものであ
り、／ＲＡＳアクセス時間ｔＲＡＣの長さに応じてカラ
ムデコーダを動作状態にする動作許可信号の出力タイミ
ングを適切に設定することができる半導体記憶装置を提
供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に請求項１に記載の発明は、データの書き込み、または
読み出しが行われるメモリセル群の各メモリセルがワー
ド線及びデータ線に接続されてなるメモリセルアレイ
と、前記メモリセル群のうち特定のメモリセルにデータ
を書き込みまたは前記特定のメモリセルからデータを読
み出すために、ワード線を指定するロウアドレスデータ
をデコードし前記特定のメモリセルが接続されているワ
ード線を選択するロウデコーダと、データ線を指定する
カラムアドレスデータをデコードし前記特定のメモリセ
ルのメモリが接続されているデータ線を選択するカラム
デコーダと、前記カラムデコーダの動作を可能にする動
作許可信号を前記カラムデコーダに出力するカラムデコ
ーダ制御手段を有する半導体記憶装置において、前記カ
ラムデコーダ制御手段は、データの読み出し時に、ロウ
アドレスデータを確定するタイミングを規定する制御信
号／ＲＡＳの立ち下がり時点から前記メモリセルよりデ
ータが出力される時点までの時間である／ＲＡＳアクセ
ス時間を十分にとれる余裕が有るか否かに応じて前記動
作許可信号の出力タイミングを決定することを特徴とす
る。
に請求項１に記載の発明は、データの書き込み、または
読み出しが行われるメモリセル群の各メモリセルがワー
ド線及びデータ線に接続されてなるメモリセルアレイ
と、前記メモリセル群のうち特定のメモリセルにデータ
を書き込みまたは前記特定のメモリセルからデータを読
み出すために、ワード線を指定するロウアドレスデータ
をデコードし前記特定のメモリセルが接続されているワ
ード線を選択するロウデコーダと、データ線を指定する
カラムアドレスデータをデコードし前記特定のメモリセ
ルのメモリが接続されているデータ線を選択するカラム
デコーダと、前記カラムデコーダの動作を可能にする動
作許可信号を前記カラムデコーダに出力するカラムデコ
ーダ制御手段を有する半導体記憶装置において、前記カ
ラムデコーダ制御手段は、データの読み出し時に、ロウ
アドレスデータを確定するタイミングを規定する制御信
号／ＲＡＳの立ち下がり時点から前記メモリセルよりデ
ータが出力される時点までの時間である／ＲＡＳアクセ
ス時間を十分にとれる余裕が有るか否かに応じて前記動
作許可信号の出力タイミングを決定することを特徴とす
る。
【０００８】請求項１に記載の発明によれば、カラムデ
コーダ制御手段は、データの読み出し時に、ロウアドレ
スデータを確定するタイミングを規定する制御信号／Ｒ
ＡＳの立ち下がり時点からメモリセルよりデータが出力
される時点までの時間である／ＲＡＳアクセス時間を十
分にとれる余裕が有るか否かに応じてカラムデコーダを
動作状態にする動作許可信号の出力タイミングを決定す
るようにしたので、／ＲＡＳアクセス時間の長さに応じ
てカラムデコーダの動作許可信号の出力タイミングを適
切に設定することができる。
コーダ制御手段は、データの読み出し時に、ロウアドレ
スデータを確定するタイミングを規定する制御信号／Ｒ
ＡＳの立ち下がり時点からメモリセルよりデータが出力
される時点までの時間である／ＲＡＳアクセス時間を十
分にとれる余裕が有るか否かに応じてカラムデコーダを
動作状態にする動作許可信号の出力タイミングを決定す
るようにしたので、／ＲＡＳアクセス時間の長さに応じ
てカラムデコーダの動作許可信号の出力タイミングを適
切に設定することができる。
【０００９】また請求項２に記載の発明は、前記カラム
デコーダ制御手段は、データの読み出し時に、少なくと
も前記特定のメモリセルから読み出したデータを担った
信号を増幅するセンスアンプの増幅動作が終了したこと
を示すセンスアンプ増幅動作終了信号と、ロウアドレス
データを確定するタイミングを規定する制御信号／ＲＡ
Ｓの立ち下がり時点から前記メモリセルよりデータが出
力される時点までの時間である／ＲＡＳアクセス時間を
十分にとれる余裕が有ることを示す識別信号とに基づい
て前記動作許可信号を、／ＲＡＳアクセス時間を十分に
とれない場合には前記センスアンプ増幅動作終了信号の
出力タイミングで、また／ＲＡＳアクセス時間を十分に
とれる余裕がある場合には前記センスアンプ増幅動作終
了信号の出力タイミングを所定時間、遅延させたタイミ
ングで出力することを特徴とする。
デコーダ制御手段は、データの読み出し時に、少なくと
も前記特定のメモリセルから読み出したデータを担った
信号を増幅するセンスアンプの増幅動作が終了したこと
を示すセンスアンプ増幅動作終了信号と、ロウアドレス
データを確定するタイミングを規定する制御信号／ＲＡ
Ｓの立ち下がり時点から前記メモリセルよりデータが出
力される時点までの時間である／ＲＡＳアクセス時間を
十分にとれる余裕が有ることを示す識別信号とに基づい
て前記動作許可信号を、／ＲＡＳアクセス時間を十分に
とれない場合には前記センスアンプ増幅動作終了信号の
出力タイミングで、また／ＲＡＳアクセス時間を十分に
とれる余裕がある場合には前記センスアンプ増幅動作終
了信号の出力タイミングを所定時間、遅延させたタイミ
ングで出力することを特徴とする。
【００１０】また請求項３に記載の発明は、請求項２に
記載の半導体記憶装置において、前記カラムデコーダ制
御手段は、前記センスアンプ増幅動作終了信号を所定時
間、遅延させた信号と前記識別信号との論理積をとる第
１の論理積手段と、前記センスアンプ増幅動作終了信号
と前記第１の論理積手段の出力との論理積をとる第２の
論理積手段とを有し、前記第１の論理積手段は、前記識
別信号が入力された際に前記センスアンプ増幅動作終了
信号を所定時間、遅延させた信号をそのまま出力する機
能を有することを特徴とする。
記載の半導体記憶装置において、前記カラムデコーダ制
御手段は、前記センスアンプ増幅動作終了信号を所定時
間、遅延させた信号と前記識別信号との論理積をとる第
１の論理積手段と、前記センスアンプ増幅動作終了信号
と前記第１の論理積手段の出力との論理積をとる第２の
論理積手段とを有し、前記第１の論理積手段は、前記識
別信号が入力された際に前記センスアンプ増幅動作終了
信号を所定時間、遅延させた信号をそのまま出力する機
能を有することを特徴とする。
【００１１】請求項２，３に記載の発明によれば、カラ
ムデコーダ制御手段は、データの読み出し時に、少なく
とも前記特定のメモリセルから読み出したデータを担っ
た信号を増幅するセンスアンプの増幅動作が終了したこ
とを示すセンスアンプ増幅動作終了信号と、ロウアドレ
スデータを確定するタイミングを規定する制御信号／Ｒ
ＡＳの立ち下がり時点から前記メモリセルよりデータが
出力される時点までの時間である／ＲＡＳアクセス時間
が十分にとれる余裕が有ることを示す識別信号とに基づ
いて前記動作許可信号を、／ＲＡＳアクセス時間を十分
にとれない場合には前記センスアンプ増幅動作終了信号
の出力タイミングで、また／ＲＡＳアクセス時間を十分
にとれる余裕がある場合には前記センスアンプ増幅動作
終了信号の出力タイミングを所定時間、遅延させたタイ
ミングで出力するようにしたので、／ＲＡＳアクセス時
間を十分にとれる余裕がある場合にはセンスアンプ増幅
動作終了信号が出力されるタイミングに対して余裕を持
ってカラムデコーダを動作可能状態にすることができ、
／ＲＡＳアクセス時間に余裕がない場合、すなわちカラ
ムデコーダを高速に動作させたい場合にはセンスアンプ
増幅動作終了信号の出力タイミングでカラムデコーダを
動作可能状態にすることができる。
ムデコーダ制御手段は、データの読み出し時に、少なく
とも前記特定のメモリセルから読み出したデータを担っ
た信号を増幅するセンスアンプの増幅動作が終了したこ
とを示すセンスアンプ増幅動作終了信号と、ロウアドレ
スデータを確定するタイミングを規定する制御信号／Ｒ
ＡＳの立ち下がり時点から前記メモリセルよりデータが
出力される時点までの時間である／ＲＡＳアクセス時間
が十分にとれる余裕が有ることを示す識別信号とに基づ
いて前記動作許可信号を、／ＲＡＳアクセス時間を十分
にとれない場合には前記センスアンプ増幅動作終了信号
の出力タイミングで、また／ＲＡＳアクセス時間を十分
にとれる余裕がある場合には前記センスアンプ増幅動作
終了信号の出力タイミングを所定時間、遅延させたタイ
ミングで出力するようにしたので、／ＲＡＳアクセス時
間を十分にとれる余裕がある場合にはセンスアンプ増幅
動作終了信号が出力されるタイミングに対して余裕を持
ってカラムデコーダを動作可能状態にすることができ、
／ＲＡＳアクセス時間に余裕がない場合、すなわちカラ
ムデコーダを高速に動作させたい場合にはセンスアンプ
増幅動作終了信号の出力タイミングでカラムデコーダを
動作可能状態にすることができる。
【００１２】また請求項４に記載の発明は、データの書
き込み、または読み出しが行われるメモリセル群の各メ
モリセルがワード線及びデータ線に接続されてなるメモ
リセルアレイと、前記メモリセル群のうち特定のメモリ
セルにデータを書き込みまたは前記特定のメモリセルか
らデータを読み出すために、ワード線を指定するロウア
ドレスデータをデコードし前記特定のメモリセルが接続
されているワード線を選択するロウデコーダと、データ
線を指定するカラムアドレスデータをデコードし前記特
定のメモリセルのメモリが接続されているデータ線を選
択するカラムデコーダと、前記カラムデコーダの動作を
可能にする動作許可信号を前記カラムデコーダに出力す
るカラムデコーダ制御手段を有する半導体記憶装置にお
いて、前記カラムデコーダ制御手段は、データの読み出
し時に前記動作許可信号の出力タイミングを、前記特定
のメモリセルから読み出したデータを担った信号を増幅
するセンスアンプの増幅動作が終了したことを示すセン
スアンプ増幅動作終了信号の出力後にするか否かを、ロ
ウアドレスデータを確定するタイミングを規定する制御
信号／ＲＡＳの立ち下がり時点から前記メモリセルより
データが出力される時点までの時間である／ＲＡＳアク
セス時間に応じて決定することを特徴とする。
き込み、または読み出しが行われるメモリセル群の各メ
モリセルがワード線及びデータ線に接続されてなるメモ
リセルアレイと、前記メモリセル群のうち特定のメモリ
セルにデータを書き込みまたは前記特定のメモリセルか
らデータを読み出すために、ワード線を指定するロウア
ドレスデータをデコードし前記特定のメモリセルが接続
されているワード線を選択するロウデコーダと、データ
線を指定するカラムアドレスデータをデコードし前記特
定のメモリセルのメモリが接続されているデータ線を選
択するカラムデコーダと、前記カラムデコーダの動作を
可能にする動作許可信号を前記カラムデコーダに出力す
るカラムデコーダ制御手段を有する半導体記憶装置にお
いて、前記カラムデコーダ制御手段は、データの読み出
し時に前記動作許可信号の出力タイミングを、前記特定
のメモリセルから読み出したデータを担った信号を増幅
するセンスアンプの増幅動作が終了したことを示すセン
スアンプ増幅動作終了信号の出力後にするか否かを、ロ
ウアドレスデータを確定するタイミングを規定する制御
信号／ＲＡＳの立ち下がり時点から前記メモリセルより
データが出力される時点までの時間である／ＲＡＳアク
セス時間に応じて決定することを特徴とする。
【００１３】また請求項５に記載の発明は、請求項４に
記載の半導体記憶装置において、前記カラムデコーダ制
御手段は、前記センスアンプ増幅動作終了信号と前記／
ＲＡＳアクセス時間が十分にとれる余裕が有ることを示
す識別信号との論理積をとる第１の論理積手段と、前記
第１の論理積手段の出力とカラムアドレスを確定するた
めの制御信号／ＣＡＳもしくは制御信号／ＣＡＳと等価
な信号との論理積をとる第２の論理積手段とを有し、前
記第１の論理積手段は、前記識別信号が入力されていな
い状態では第２の論理積手段に前記制御信号／ＣＡＳも
しくは制御信号／ＣＡＳと等価な信号を前記動作許可信
号として出力させ、前記識別信号が入力された状態では
第２の論理積手段に前記センスアンプ増幅動作終了信号
と前記制御信号／ＣＡＳもしくは制御信号／ＣＡＳと等
価な信号との論理積結果に基づく信号を前記動作許可信
号として出力させることを特徴とする。
記載の半導体記憶装置において、前記カラムデコーダ制
御手段は、前記センスアンプ増幅動作終了信号と前記／
ＲＡＳアクセス時間が十分にとれる余裕が有ることを示
す識別信号との論理積をとる第１の論理積手段と、前記
第１の論理積手段の出力とカラムアドレスを確定するた
めの制御信号／ＣＡＳもしくは制御信号／ＣＡＳと等価
な信号との論理積をとる第２の論理積手段とを有し、前
記第１の論理積手段は、前記識別信号が入力されていな
い状態では第２の論理積手段に前記制御信号／ＣＡＳも
しくは制御信号／ＣＡＳと等価な信号を前記動作許可信
号として出力させ、前記識別信号が入力された状態では
第２の論理積手段に前記センスアンプ増幅動作終了信号
と前記制御信号／ＣＡＳもしくは制御信号／ＣＡＳと等
価な信号との論理積結果に基づく信号を前記動作許可信
号として出力させることを特徴とする。
【００１４】請求項４、５に記載の発明によれば、カラ
ムデコーダ制御手段を有する半導体記憶装置において、
前記カラムデコーダ制御手段は、データの読み出し時に
前記動作許可信号の出力タイミングを、前記特定のメモ
リセルから読み出したデータを担った信号を増幅するセ
ンスアンプの増幅動作が終了したことを示すセンスアン
プ増幅動作終了信号の出力後にするか否かを、ロウアド
レスデータを確定するタイミングを規定する制御信号／
ＲＡＳの立ち下がり時点から前記メモリセルよりデータ
が出力される時点までの時間である／ＲＡＳアクセス時
間に応じて決定するようにしたので、／ＲＡＳアクセス
時間を十分にとれる余裕がある場合にはセンスアンプ増
幅動作終了信号が出力された後にカラムデコーダを動作
状態にし、／ＲＡＳアクセス時間に余裕がない場合には
センスアンプ増幅動作終了信号が出力される以前のタイ
ミング、例えば、制御信号／ＣＡＳもしくは制御信号／
ＣＡＳと等価な信号の出力タイミングでカラムデコーダ
を動作可能状態とすることができる。
ムデコーダ制御手段を有する半導体記憶装置において、
前記カラムデコーダ制御手段は、データの読み出し時に
前記動作許可信号の出力タイミングを、前記特定のメモ
リセルから読み出したデータを担った信号を増幅するセ
ンスアンプの増幅動作が終了したことを示すセンスアン
プ増幅動作終了信号の出力後にするか否かを、ロウアド
レスデータを確定するタイミングを規定する制御信号／
ＲＡＳの立ち下がり時点から前記メモリセルよりデータ
が出力される時点までの時間である／ＲＡＳアクセス時
間に応じて決定するようにしたので、／ＲＡＳアクセス
時間を十分にとれる余裕がある場合にはセンスアンプ増
幅動作終了信号が出力された後にカラムデコーダを動作
状態にし、／ＲＡＳアクセス時間に余裕がない場合には
センスアンプ増幅動作終了信号が出力される以前のタイ
ミング、例えば、制御信号／ＣＡＳもしくは制御信号／
ＣＡＳと等価な信号の出力タイミングでカラムデコーダ
を動作可能状態とすることができる。
【００１５】また請求項６に記載の発明は、データの書
き込み、または読み出しが行われるメモリセル群の各メ
モリセルがワード線及びデータ線に接続されてなるメモ
リセルアレイと、前記メモリセル群のうち特定のメモリ
セルにデータを書き込みまたは前記特定のメモリセルか
らデータを読み出すために、ワード線を指定するロウア
ドレスデータをデコードし前記特定のメモリセルが接続
されているワード線を選択するロウデコーダと、データ
線を指定するカラムアドレスデータをデコードし前記特
定のメモリセルのメモリが接続されているデータ線を選
択するカラムデコーダと、前記カラムデコーダの動作を
可能にする動作許可信号を前記カラムデコーダに出力す
るカラムデコーダ制御手段を有する半導体記憶装置にお
いて、前記カラムデコーダに前記カラムアドレスデータ
を入力するタイミングを、ロウアドレスデータを確定す
るタイミングを規定する制御信号／ＲＡＳの立ち下がり
時点から前記メモリセルよりデータが出力される時点ま
での時間である／ＲＡＳアクセス時間に応じて決定する
タイミング調整手段を有することを特徴とする。
き込み、または読み出しが行われるメモリセル群の各メ
モリセルがワード線及びデータ線に接続されてなるメモ
リセルアレイと、前記メモリセル群のうち特定のメモリ
セルにデータを書き込みまたは前記特定のメモリセルか
らデータを読み出すために、ワード線を指定するロウア
ドレスデータをデコードし前記特定のメモリセルが接続
されているワード線を選択するロウデコーダと、データ
線を指定するカラムアドレスデータをデコードし前記特
定のメモリセルのメモリが接続されているデータ線を選
択するカラムデコーダと、前記カラムデコーダの動作を
可能にする動作許可信号を前記カラムデコーダに出力す
るカラムデコーダ制御手段を有する半導体記憶装置にお
いて、前記カラムデコーダに前記カラムアドレスデータ
を入力するタイミングを、ロウアドレスデータを確定す
るタイミングを規定する制御信号／ＲＡＳの立ち下がり
時点から前記メモリセルよりデータが出力される時点ま
での時間である／ＲＡＳアクセス時間に応じて決定する
タイミング調整手段を有することを特徴とする。
【００１６】また請求項７に記載の発明は、請求項６に
記載の半導体記憶装置において、前記タイミング調整手
段は、前記カラムアドレスデータの入力タイミングを遅
延させる遅延回路と、前記カラムアドレスデータをその
まま通過させる信号伝送路と、前記カラムアドレスデー
タを／ＲＡＳアクセス時間に応じて前記遅延回路または
前記信号伝送路を介して前記カラムデコーダに選択的に
入力する切換手段とを有することを特徴とする。
記載の半導体記憶装置において、前記タイミング調整手
段は、前記カラムアドレスデータの入力タイミングを遅
延させる遅延回路と、前記カラムアドレスデータをその
まま通過させる信号伝送路と、前記カラムアドレスデー
タを／ＲＡＳアクセス時間に応じて前記遅延回路または
前記信号伝送路を介して前記カラムデコーダに選択的に
入力する切換手段とを有することを特徴とする。
【００１７】請求項６，７に記載の発明によれば、カラ
ムデコーダに前記カラムアドレスデータを入力するタイ
ミングを、ロウアドレスデータを確定するタイミングを
規定する制御信号／ＲＡＳの立ち下がり時点から前記メ
モリセルよりデータが出力される時点までの時間である
／ＲＡＳアクセス時間に応じて決定するタイミング調整
手段を有するようにしたので、カラムデコーダを動作可
能状態とするタイミングを／ＲＡＳアクセス時間に応じ
て設定することができる。
ムデコーダに前記カラムアドレスデータを入力するタイ
ミングを、ロウアドレスデータを確定するタイミングを
規定する制御信号／ＲＡＳの立ち下がり時点から前記メ
モリセルよりデータが出力される時点までの時間である
／ＲＡＳアクセス時間に応じて決定するタイミング調整
手段を有するようにしたので、カラムデコーダを動作可
能状態とするタイミングを／ＲＡＳアクセス時間に応じ
て設定することができる。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。本発明の実施の形態
では半導体記憶装置としてＤＲＡＭを例にとり説明す
る。図１に本発明の第１の実施の形態に係る半導体記憶
装置の全体構成を、図３及び図４に各部の動作状態を示
す。図３はＣＡＳレイテンシ（ＣＬＴ）がＣＬＴ＝２の
場合、図４はＣＬＴ＝３の場合について示している。こ
こでＣＡＳレイテンシとはカラムアドレスが確定してか
らメモリセルアレイ２４からデータが出力されるまでに
出力されるクロック数で表される／ＣＡＳアクセス時間
を示す指標となるものである。
て図面を参照して詳細に説明する。本発明の実施の形態
では半導体記憶装置としてＤＲＡＭを例にとり説明す
る。図１に本発明の第１の実施の形態に係る半導体記憶
装置の全体構成を、図３及び図４に各部の動作状態を示
す。図３はＣＡＳレイテンシ（ＣＬＴ）がＣＬＴ＝２の
場合、図４はＣＬＴ＝３の場合について示している。こ
こでＣＡＳレイテンシとはカラムアドレスが確定してか
らメモリセルアレイ２４からデータが出力されるまでに
出力されるクロック数で表される／ＣＡＳアクセス時間
を示す指標となるものである。
【００１９】本実施の形態は、データの読み出し時に、
ロウアドレスデータを確定するタイミングを規定する制
御信号／ＲＡＳの立ち下がり時点から前記メモリセルよ
りデータが出力される時点までの時間である／ＲＡＳア
クセス時間を十分にとれる余裕が有るか否かに応じて前
記動作許可信号の出力タイミングを決定するものであ
る。
ロウアドレスデータを確定するタイミングを規定する制
御信号／ＲＡＳの立ち下がり時点から前記メモリセルよ
りデータが出力される時点までの時間である／ＲＡＳア
クセス時間を十分にとれる余裕が有るか否かに応じて前
記動作許可信号の出力タイミングを決定するものであ
る。
【００２０】図１において半導体記憶装置は、基本クロ
ックＣＬＫを取り込み、内部クロックＩＣＬＫを生成
し、各部に出力する内部同期信号発生回路１０と、コマ
ンドデコーダ１２と、内部アドレス生成回路１４と、Ｒ
ＡＳ系制御信号発生回路１６と、カラムデコーダ活性化
回路１８と、ロウデコーダ２０と、カラムデコーダ２２
と、メモリセルアレイ２４と、ディレイ素子２６と、デ
ータフリップフロップ２８、３０と、スイッチＳＷ1、
ＳＷ2と、カスレイテンシー設定回路１００とを有して
いる。データフリップフロップ２８、３０は、ＣＡＳレ
イテンシＣＬＴがＣＬＴ＝２の場合とＣＬＴ＝３の場合
とでデータの出力タイミングを調整するために設けられ
ている。内部クロックＩＣＬＫがデータフリップフロッ
プ２８のクロック端子Ｃにはディレイ素子２６を介し
て、データフリップフロップ３０のクロック端子Ｃには
直接、供給されている。カスレイテンシー設定回路１０
０は、コマンドデコーダ１２からのコマンドデータ及び
外部から供給されるアドレス信号ADDを受けてカラムデ
コーダ活性化回路１８及びスイッチＳＷ１、２にカスレ
イテンシーの設定値に応じた制御信号を出力し、該制御
信号によりスイッチＳＷ１、２は切り換え制御される。
ックＣＬＫを取り込み、内部クロックＩＣＬＫを生成
し、各部に出力する内部同期信号発生回路１０と、コマ
ンドデコーダ１２と、内部アドレス生成回路１４と、Ｒ
ＡＳ系制御信号発生回路１６と、カラムデコーダ活性化
回路１８と、ロウデコーダ２０と、カラムデコーダ２２
と、メモリセルアレイ２４と、ディレイ素子２６と、デ
ータフリップフロップ２８、３０と、スイッチＳＷ1、
ＳＷ2と、カスレイテンシー設定回路１００とを有して
いる。データフリップフロップ２８、３０は、ＣＡＳレ
イテンシＣＬＴがＣＬＴ＝２の場合とＣＬＴ＝３の場合
とでデータの出力タイミングを調整するために設けられ
ている。内部クロックＩＣＬＫがデータフリップフロッ
プ２８のクロック端子Ｃにはディレイ素子２６を介し
て、データフリップフロップ３０のクロック端子Ｃには
直接、供給されている。カスレイテンシー設定回路１０
０は、コマンドデコーダ１２からのコマンドデータ及び
外部から供給されるアドレス信号ADDを受けてカラムデ
コーダ活性化回路１８及びスイッチＳＷ１、２にカスレ
イテンシーの設定値に応じた制御信号を出力し、該制御
信号によりスイッチＳＷ１、２は切り換え制御される。
【００２１】カスレイテンシー設定回路１００によりス
イッチＳＷ1、ＳＷ2が接点ａ側に切り換えられた場合に
はＣＬＴ＝２、すなわち、カラムアドレスが確定してか
らメモリセルアレイ２４からデータが出力されるまでに
内部クロックＩＣＬＫが二つ、出力されるよう動作し、
また接点ｂ側に切り換えられた場合にはＣＬＴ＝３にな
るように動作し、出力端子にデータＤＱが出力される。
尚、カラムデコーダ活性化回路１８は、本発明のカラム
デコーダ制御手段に相当する。
イッチＳＷ1、ＳＷ2が接点ａ側に切り換えられた場合に
はＣＬＴ＝２、すなわち、カラムアドレスが確定してか
らメモリセルアレイ２４からデータが出力されるまでに
内部クロックＩＣＬＫが二つ、出力されるよう動作し、
また接点ｂ側に切り換えられた場合にはＣＬＴ＝３にな
るように動作し、出力端子にデータＤＱが出力される。
尚、カラムデコーダ活性化回路１８は、本発明のカラム
デコーダ制御手段に相当する。
【００２２】次にカラムデコーダ活性化回路１８の構成
を図２に示す。同図において、カラムデコーダ活性化回
路１８は、センスアンプ増幅動作終了信号SEENDを所定
時間、遅延させるディレイ素子５２と、ディレイ素子５
２の出力を反転するインバータ５４と、インバータ５４
の出力と，／ＲＡＳアクセス時間を十分にとれる余裕が
あることを示す識別信号であるＣＡＳレイテンシフラグ
ＣＬＴ３フラグとの論理積をとるＮＡＮＤゲート５６
と、センスアンプ増幅動作終了信号SEENDとＮＡＮＤゲ
ート５６の出力との論理積をとるＮＡＮＤゲート５０
と、ＮＡＮＤゲート５０の出力を反転し、その出力をカ
ラムデコーダ２２に出力するインバータ５８とから構成
されている。
を図２に示す。同図において、カラムデコーダ活性化回
路１８は、センスアンプ増幅動作終了信号SEENDを所定
時間、遅延させるディレイ素子５２と、ディレイ素子５
２の出力を反転するインバータ５４と、インバータ５４
の出力と，／ＲＡＳアクセス時間を十分にとれる余裕が
あることを示す識別信号であるＣＡＳレイテンシフラグ
ＣＬＴ３フラグとの論理積をとるＮＡＮＤゲート５６
と、センスアンプ増幅動作終了信号SEENDとＮＡＮＤゲ
ート５６の出力との論理積をとるＮＡＮＤゲート５０
と、ＮＡＮＤゲート５０の出力を反転し、その出力をカ
ラムデコーダ２２に出力するインバータ５８とから構成
されている。
【００２３】ここでインバータ５４及びＮＡＮＤゲート
５６は、本発明の第１の論理積手段に、ＮＡＮＤゲート
５０及びインバータ５８は、本発明の第２の論理積手段
にそれぞれ、相当する。第１の論理積手段を構成するイ
ンバータ５４及びＮＡＮＤゲート５６は、前記識別信号
が入力された際に前記センスアンプ増幅動作終了信号を
所定時間、遅延させた信号をそのまま出力する機能を有
する。すなわち、ＣＡＳレイテンシフラグＣＬＴ３フラ
グがリセット状態にある場合にセンスアンプ増幅動作終
了信号SEENDは、ＮＡＮＤゲート５０及びインバータ５
８を介してそのままカラムデコーダ２２に出力されるよ
うに動作する（ＣＬＴ＝２の場合）。またＣＡＳレイテ
ンシフラグＦＬＴ3フラグがセット状態にある場合には
センスアンプ増幅動作終了信号SEENDがディレイ素子５
２により所定時間、遅延されてインバータ５８よりカラ
ムデコーダ２２に出力されるように動作する。
５６は、本発明の第１の論理積手段に、ＮＡＮＤゲート
５０及びインバータ５８は、本発明の第２の論理積手段
にそれぞれ、相当する。第１の論理積手段を構成するイ
ンバータ５４及びＮＡＮＤゲート５６は、前記識別信号
が入力された際に前記センスアンプ増幅動作終了信号を
所定時間、遅延させた信号をそのまま出力する機能を有
する。すなわち、ＣＡＳレイテンシフラグＣＬＴ３フラ
グがリセット状態にある場合にセンスアンプ増幅動作終
了信号SEENDは、ＮＡＮＤゲート５０及びインバータ５
８を介してそのままカラムデコーダ２２に出力されるよ
うに動作する（ＣＬＴ＝２の場合）。またＣＡＳレイテ
ンシフラグＦＬＴ3フラグがセット状態にある場合には
センスアンプ増幅動作終了信号SEENDがディレイ素子５
２により所定時間、遅延されてインバータ５８よりカラ
ムデコーダ２２に出力されるように動作する。
【００２４】図１に戻り、上記構成において、コマンド
デコーダ１２は、各種同期クロック／ＲＡＳ，／ＣＡ
Ｓ，／ＷＥ，／ＣＳを取り込み、各種コマンド（例え
ば、リードコマンドREADCMD、アクティブコマンドACTCM
D）を生成し、各部に出力する。ここでアクティブコマ
ンドACTCMDは同期クロック／ＲＡＳに相当し、リードコ
マンドREADCMDは同期クロック／ＣＡＳに相当する。
デコーダ１２は、各種同期クロック／ＲＡＳ，／ＣＡ
Ｓ，／ＷＥ，／ＣＳを取り込み、各種コマンド（例え
ば、リードコマンドREADCMD、アクティブコマンドACTCM
D）を生成し、各部に出力する。ここでアクティブコマ
ンドACTCMDは同期クロック／ＲＡＳに相当し、リードコ
マンドREADCMDは同期クロック／ＣＡＳに相当する。
【００２５】また内部アドレス生成回路１４は、外部か
らアドレス端子に入力されたアドレス信号をロウアドレ
スデータとカラムアドレスとに変換し、それぞれロウデ
コーダ２０、カラムデコーダ２２に送出する。またＲＡ
Ｓ系制御信号発生回路１６は、同期クロック／ＲＡＳの
出力タイミングを基準として各種の制御信号，例えば、
センスアンプを動作可能にするセンスイネーブル信号Ｓ
Ｅ、センスアンプの増幅動作が終了したタイミングを示
すセンスアンプ増幅動作終了信号SEENDを出力する。
らアドレス端子に入力されたアドレス信号をロウアドレ
スデータとカラムアドレスとに変換し、それぞれロウデ
コーダ２０、カラムデコーダ２２に送出する。またＲＡ
Ｓ系制御信号発生回路１６は、同期クロック／ＲＡＳの
出力タイミングを基準として各種の制御信号，例えば、
センスアンプを動作可能にするセンスイネーブル信号Ｓ
Ｅ、センスアンプの増幅動作が終了したタイミングを示
すセンスアンプ増幅動作終了信号SEENDを出力する。
【００２６】ロウデコーダ２０によりロウアドレスがデ
コードされ、ワード線ＷＬが選択され、ワード線ＷＬに
接続されているメモリセルよりセンスアンプＳＡを介し
てデータがデータ線Ｄに読み出される。
コードされ、ワード線ＷＬが選択され、ワード線ＷＬに
接続されているメモリセルよりセンスアンプＳＡを介し
てデータがデータ線Ｄに読み出される。
【００２７】一方、カラムデコーダ活性化回路１８は、
ＲＡＳ系制御信号発生回路１６からセンスアンプ増幅動
作終了信号SEENDを、コマンドデコーダ１２から同期ク
ロック／ＣＡＳに相当するリードコマンドREADCMDを取
り込み、これらの信号に基づいてカラムデコーダ２２を
動作可能状態にする動作許可信号COLUMN ENABLEをカラ
ムデコーダ２２に出力する。この場合に上述したように
ＣＡＳレイテンシフラグＣＬＴ３フラグがリセット状態
にある場合、すなわち、例えば、ＣＬＴ＝２の場合には
作許可信号COLUMN ENABLEとしてセンスアンプ増幅動作
終了信号SEENDを遅延した信号が出力され、またＣＡＳ
レイテンシフラグＦＬＴ3フラグがセット状態にある場
合にはセンスアンプ増幅動作終了信号SEENDがそのまま
出力される。
ＲＡＳ系制御信号発生回路１６からセンスアンプ増幅動
作終了信号SEENDを、コマンドデコーダ１２から同期ク
ロック／ＣＡＳに相当するリードコマンドREADCMDを取
り込み、これらの信号に基づいてカラムデコーダ２２を
動作可能状態にする動作許可信号COLUMN ENABLEをカラ
ムデコーダ２２に出力する。この場合に上述したように
ＣＡＳレイテンシフラグＣＬＴ３フラグがリセット状態
にある場合、すなわち、例えば、ＣＬＴ＝２の場合には
作許可信号COLUMN ENABLEとしてセンスアンプ増幅動作
終了信号SEENDを遅延した信号が出力され、またＣＡＳ
レイテンシフラグＦＬＴ3フラグがセット状態にある場
合にはセンスアンプ増幅動作終了信号SEENDがそのまま
出力される。
【００２８】この結果、カラムデコーダ２２は動作可能
状態となり、内部アドレス生成回路１４から取り込んだ
カラムアドレスデータCOLUMN ADDをデコードし、データ
を読み出すべきメモリセルが接続されているデータ線が
選択される。データ線に読み出されたデータはカラムデ
コーダ２２により選択されたデータ線のみのデータが有
効になり、メモリセルアレイ２４の出力Ｄ1として出力
される。ここでＣＬＴ＝２の場合にはスイッチＳＷ１、
ＳＷ２は接点ａ側に切り換えられるために出力Ｄ１に出
力されたデータはデータフリップフロップ２８を介さず
にデータフリップフロップ３０のデータ入力端子Ｄに入
力されるためにデータフリップフロップ３０の出力端子
ＤＱにはカラムアドレスが確定した後、内部クロックＩ
ＣＬＫが２個、出力された時点で出力される（図３）。
状態となり、内部アドレス生成回路１４から取り込んだ
カラムアドレスデータCOLUMN ADDをデコードし、データ
を読み出すべきメモリセルが接続されているデータ線が
選択される。データ線に読み出されたデータはカラムデ
コーダ２２により選択されたデータ線のみのデータが有
効になり、メモリセルアレイ２４の出力Ｄ1として出力
される。ここでＣＬＴ＝２の場合にはスイッチＳＷ１、
ＳＷ２は接点ａ側に切り換えられるために出力Ｄ１に出
力されたデータはデータフリップフロップ２８を介さず
にデータフリップフロップ３０のデータ入力端子Ｄに入
力されるためにデータフリップフロップ３０の出力端子
ＤＱにはカラムアドレスが確定した後、内部クロックＩ
ＣＬＫが２個、出力された時点で出力される（図３）。
【００２９】またＣＬＴ＝３の場合にはスイッチＳＷ
１、ＳＷ２は接点ｂ側に切り換えられており、出力Ｄ１
に出力されたデータはデータフリップフロップ２８、３
０を介して端子ＤＱに出力されるために、データフリッ
プフロップ３０の出力端子ＤＱにはカラムアドレスが確
定した後、内部クロックＩＣＬＫが３個、出力された時
点で出力される（図４）。
１、ＳＷ２は接点ｂ側に切り換えられており、出力Ｄ１
に出力されたデータはデータフリップフロップ２８、３
０を介して端子ＤＱに出力されるために、データフリッ
プフロップ３０の出力端子ＤＱにはカラムアドレスが確
定した後、内部クロックＩＣＬＫが３個、出力された時
点で出力される（図４）。
【００３０】本発明の第１の実施の形態に係る半導体記
憶装置によれば、カラムデコーダ活性化回路は、データ
の読み出し時に、少なくとも特定のメモリセルから読み
出したデータを担った信号を増幅するセンスアンプの増
幅動作が終了したことを示すセンスアンプ増幅動作終了
信号と、ロウアドレスデータを確定するタイミングを規
定する制御信号／ＲＡＳの立ち下がり時点から前記メモ
リセルよりデータが出力される時点までの時間である／
ＲＡＳアクセス時間が十分にとれる余裕が有ることを示
す識別信号とに基づいてカラムデコーダを動作状態にす
るための動作許可信号を、／ＲＡＳアクセス時間を十分
にとれない場合にはセンスアンプ増幅動作終了信号の出
力タイミングで、また／ＲＡＳアクセス時間を十分にと
れる余裕がある場合にはセンスアンプ増幅動作終了信号
の出力タイミングを所定時間、遅延させたタイミングで
出力するようにしたので、／ＲＡＳアクセス時間を十分
にとれる余裕がある場合にはセンスアンプ増幅動作終了
信号が出力されるタイミングに対して余裕を持ってカラ
ムデコーダを動作可能状態にすることができ、／ＲＡＳ
アクセス時間に余裕がない場合、すなわちカラムデコー
ダを高速に動作させたい場合にはセンスアンプ増幅動作
終了信号の出力タイミングでカラムデコーダを動作可能
状態にすることができる。
憶装置によれば、カラムデコーダ活性化回路は、データ
の読み出し時に、少なくとも特定のメモリセルから読み
出したデータを担った信号を増幅するセンスアンプの増
幅動作が終了したことを示すセンスアンプ増幅動作終了
信号と、ロウアドレスデータを確定するタイミングを規
定する制御信号／ＲＡＳの立ち下がり時点から前記メモ
リセルよりデータが出力される時点までの時間である／
ＲＡＳアクセス時間が十分にとれる余裕が有ることを示
す識別信号とに基づいてカラムデコーダを動作状態にす
るための動作許可信号を、／ＲＡＳアクセス時間を十分
にとれない場合にはセンスアンプ増幅動作終了信号の出
力タイミングで、また／ＲＡＳアクセス時間を十分にと
れる余裕がある場合にはセンスアンプ増幅動作終了信号
の出力タイミングを所定時間、遅延させたタイミングで
出力するようにしたので、／ＲＡＳアクセス時間を十分
にとれる余裕がある場合にはセンスアンプ増幅動作終了
信号が出力されるタイミングに対して余裕を持ってカラ
ムデコーダを動作可能状態にすることができ、／ＲＡＳ
アクセス時間に余裕がない場合、すなわちカラムデコー
ダを高速に動作させたい場合にはセンスアンプ増幅動作
終了信号の出力タイミングでカラムデコーダを動作可能
状態にすることができる。
【００３１】本発明の第２の実施の形態に係る半導体記
憶装置について説明する。本実施の形態に係る半導体記
憶装置が第１の実施の形態に係る半導体記憶装置と構成
上、異なる点はカラムデコーダ活性化回路１８の具体的
構成が異なるのみであり、他の構成は第１の実施の形態
と同一であるので、重複する説明は省略する。本発明の
第２の実施の形態に係る半導体記憶装置におけるカラム
デコーダ活性化回路１８の具体的構成を図５に示す。
憶装置について説明する。本実施の形態に係る半導体記
憶装置が第１の実施の形態に係る半導体記憶装置と構成
上、異なる点はカラムデコーダ活性化回路１８の具体的
構成が異なるのみであり、他の構成は第１の実施の形態
と同一であるので、重複する説明は省略する。本発明の
第２の実施の形態に係る半導体記憶装置におけるカラム
デコーダ活性化回路１８の具体的構成を図５に示す。
【００３２】本実施の形態は、データの読み出し時に前
記動作許可信号の出力タイミングを、前記特定のメモリ
セルから読み出したデータを担った信号を増幅するセン
スアンプの増幅動作が終了したことを示すセンスアンプ
増幅動作終了信号の出力後にするか否かを、ロウアドレ
スデータを確定するタイミングを規定する制御信号／Ｒ
ＡＳの立ち下がり時点から前記メモリセルよりデータが
出力される時点までの時間である／ＲＡＳアクセス時間
に応じて決定するようにしたものである。
記動作許可信号の出力タイミングを、前記特定のメモリ
セルから読み出したデータを担った信号を増幅するセン
スアンプの増幅動作が終了したことを示すセンスアンプ
増幅動作終了信号の出力後にするか否かを、ロウアドレ
スデータを確定するタイミングを規定する制御信号／Ｒ
ＡＳの立ち下がり時点から前記メモリセルよりデータが
出力される時点までの時間である／ＲＡＳアクセス時間
に応じて決定するようにしたものである。
【００３３】図５において、カラムデコーダ活性化回路
１８は、センスアンプ増幅動作終了信号SEENDを反転す
るインバータ６０と、インバータ６０の出力と／ＲＡＳ
アクセス時間が十分にとれる余裕が有ることを示す識別
信号であるＣＡＳレイテンシフラグＣＬＴ３フラグとの
論理積をとるＮＡＮＤゲート６２と、ＮＡＮＤゲート６
２の出力とＣＡＳ系信号、すなわちカラムアドレスを確
定するための制御信号／ＣＡＳもしくは制御信号／ＣＡ
Ｓと等価な信号との論理積をとるＮＡＮＤゲート６４
と、ＮＡＮＤゲート６４の出力を反転するインバータ６
６とを有している。
１８は、センスアンプ増幅動作終了信号SEENDを反転す
るインバータ６０と、インバータ６０の出力と／ＲＡＳ
アクセス時間が十分にとれる余裕が有ることを示す識別
信号であるＣＡＳレイテンシフラグＣＬＴ３フラグとの
論理積をとるＮＡＮＤゲート６２と、ＮＡＮＤゲート６
２の出力とＣＡＳ系信号、すなわちカラムアドレスを確
定するための制御信号／ＣＡＳもしくは制御信号／ＣＡ
Ｓと等価な信号との論理積をとるＮＡＮＤゲート６４
と、ＮＡＮＤゲート６４の出力を反転するインバータ６
６とを有している。
【００３４】インバータ６０及びＮＡＮＤゲート６２は
本発明の第１の論理積手段に相当し、第１の論理積手段
と、ＮＡＮＤゲート６４及びインバータ６６は本発明の
第２の論理手段に相当する。第１の論理積手段を構成す
るＮＡＮＤゲート６２に識別信号が入力されていない状
態、すなわちＣＡＳレイテンシフラグＣＬＴ３がリセッ
トされている状態では第２の論理積手段を構成するＮＡ
ＮＤゲート６４の一方の入力端子がＮＡＮＤゲート６２
の出力によりハイレベルに固定されるので、インバータ
６６からは制御信号／ＣＡＳもしくは制御信号／ＣＡＳ
と等価な信号がカラムデコーダ２２を動作可能にする動
作許可信号COLUMN ENABLEとして出力される。
本発明の第１の論理積手段に相当し、第１の論理積手段
と、ＮＡＮＤゲート６４及びインバータ６６は本発明の
第２の論理手段に相当する。第１の論理積手段を構成す
るＮＡＮＤゲート６２に識別信号が入力されていない状
態、すなわちＣＡＳレイテンシフラグＣＬＴ３がリセッ
トされている状態では第２の論理積手段を構成するＮＡ
ＮＤゲート６４の一方の入力端子がＮＡＮＤゲート６２
の出力によりハイレベルに固定されるので、インバータ
６６からは制御信号／ＣＡＳもしくは制御信号／ＣＡＳ
と等価な信号がカラムデコーダ２２を動作可能にする動
作許可信号COLUMN ENABLEとして出力される。
【００３５】また識別信号が入力された状態、すなわち
ＣＡＳレイテンシフラグＣＬＴ３がセットされている状
態ではＮＡＮＤゲート６２からセンスアンプ増幅動作終
了信号SEENDがそのままＮＡＮＤゲート６４の一方の入
力端子に出力されるので、この場合にはセンスアンプ増
幅動作終了信号SEENDと制御信号／ＣＡＳもしくは制御
信号／ＣＡＳと等価な信号との論理積結果に基づく信号
がカラムデコーダ２２に動作許可信号COLUMN ENABLEと
して出力される。
ＣＡＳレイテンシフラグＣＬＴ３がセットされている状
態ではＮＡＮＤゲート６２からセンスアンプ増幅動作終
了信号SEENDがそのままＮＡＮＤゲート６４の一方の入
力端子に出力されるので、この場合にはセンスアンプ増
幅動作終了信号SEENDと制御信号／ＣＡＳもしくは制御
信号／ＣＡＳと等価な信号との論理積結果に基づく信号
がカラムデコーダ２２に動作許可信号COLUMN ENABLEと
して出力される。
【００３６】本発明の第２の実施の形態に係る半導体記
憶装置によれば、カラムデコーダ活性化回路は、データ
の読み出し時にカラムデコーダを動作可能状態にする動
作許可信号の出力タイミングを、特定のメモリセルから
読み出したデータを担った信号を増幅するセンスアンプ
の増幅動作が終了したことを示すセンスアンプ増幅動作
終了信号の出力後にするか否かを、ロウアドレスデータ
を確定するタイミングを規定する制御信号／ＲＡＳの立
ち下がり時点から前記メモリセルよりデータが出力され
る時点までの時間である／ＲＡＳアクセス時間に応じて
決定するようにしたので、／ＲＡＳアクセス時間を十分
にとれる余裕がある場合にはセンスアンプ増幅動作終了
信号が出力された後にカラムデコーダを動作状態にし、
／ＲＡＳアクセス時間に余裕がない場合にはセンスアン
プ増幅動作終了信号が出力される以前のタイミング、例
えば、制御信号／ＣＡＳもしくは制御信号／ＣＡＳと等
価な信号の出力タイミングでカラムデコーダを動作可能
状態とすることができる。
憶装置によれば、カラムデコーダ活性化回路は、データ
の読み出し時にカラムデコーダを動作可能状態にする動
作許可信号の出力タイミングを、特定のメモリセルから
読み出したデータを担った信号を増幅するセンスアンプ
の増幅動作が終了したことを示すセンスアンプ増幅動作
終了信号の出力後にするか否かを、ロウアドレスデータ
を確定するタイミングを規定する制御信号／ＲＡＳの立
ち下がり時点から前記メモリセルよりデータが出力され
る時点までの時間である／ＲＡＳアクセス時間に応じて
決定するようにしたので、／ＲＡＳアクセス時間を十分
にとれる余裕がある場合にはセンスアンプ増幅動作終了
信号が出力された後にカラムデコーダを動作状態にし、
／ＲＡＳアクセス時間に余裕がない場合にはセンスアン
プ増幅動作終了信号が出力される以前のタイミング、例
えば、制御信号／ＣＡＳもしくは制御信号／ＣＡＳと等
価な信号の出力タイミングでカラムデコーダを動作可能
状態とすることができる。
【００３７】次に本発明の第３の実施の形態に係る半導
体記憶装置について説明する。本実施の形態に係る半導
体記憶装置が第１、第２の実施の形態に係る半導体記憶
装置と構成上、異なるのは図１の全体構成においてカラ
ムデコーダ活性化回路１８の代わりにカラムデコーダに
供給するカラムアドレスデータの入力タイミングを調整
するタイミング調整手段を設けた点であり、他の構成は
第１の実施の形態と同一であるので、重複する説明は省
略する。
体記憶装置について説明する。本実施の形態に係る半導
体記憶装置が第１、第２の実施の形態に係る半導体記憶
装置と構成上、異なるのは図１の全体構成においてカラ
ムデコーダ活性化回路１８の代わりにカラムデコーダに
供給するカラムアドレスデータの入力タイミングを調整
するタイミング調整手段を設けた点であり、他の構成は
第１の実施の形態と同一であるので、重複する説明は省
略する。
【００３８】本実施の形態は、カラムデコーダに前記カ
ラムアドレスデータを入力するタイミングを、ロウアド
レスデータを確定するタイミングを規定する制御信号／
ＲＡＳの立ち下がり時点から前記メモリセルよりデータ
が出力される時点までの時間である／ＲＡＳアクセス時
間に応じて決定するタイミング調整手段を有するように
したものである。
ラムアドレスデータを入力するタイミングを、ロウアド
レスデータを確定するタイミングを規定する制御信号／
ＲＡＳの立ち下がり時点から前記メモリセルよりデータ
が出力される時点までの時間である／ＲＡＳアクセス時
間に応じて決定するタイミング調整手段を有するように
したものである。
【００３９】本発明の第３の実施の形態に係る半導体記
憶装置の要部の具体的構成を図６に示す。同図におい
て、タイミング調整手段は、内部アドレス生成回路１４
からカラムデコーダ２２に送出されるカラムアドレスデ
ータの入力タイミングを遅延させる遅延回路としてのデ
ィレイ素子７０と、カラムアドレスデータをそのまま通
過させる信号伝送路７２とを有しており、カラムアドレ
スデータを／ＲＡＳアクセス時間に応じてディレイ素子
７０または信号伝送路７２を介してカラムデコーダ２２
に選択的に入力する切換手段としてのスイッチＳＷ３、
ＳＷ４が設けられている。
憶装置の要部の具体的構成を図６に示す。同図におい
て、タイミング調整手段は、内部アドレス生成回路１４
からカラムデコーダ２２に送出されるカラムアドレスデ
ータの入力タイミングを遅延させる遅延回路としてのデ
ィレイ素子７０と、カラムアドレスデータをそのまま通
過させる信号伝送路７２とを有しており、カラムアドレ
スデータを／ＲＡＳアクセス時間に応じてディレイ素子
７０または信号伝送路７２を介してカラムデコーダ２２
に選択的に入力する切換手段としてのスイッチＳＷ３、
ＳＷ４が設けられている。
【００４０】上記構成において、ＣＡＳレイテンシフラ
グＣＬＴ３がリセット状態にある場合にスイッチＳＷ
３、ＳＷ４の接点がａ側に切り換えられ、ＣＡＳレイテ
ンシフラグＣＬＴ３がリセット状態にある場合には接点
はｂ側に切り換えられるようになっている。
グＣＬＴ３がリセット状態にある場合にスイッチＳＷ
３、ＳＷ４の接点がａ側に切り換えられ、ＣＡＳレイテ
ンシフラグＣＬＴ３がリセット状態にある場合には接点
はｂ側に切り換えられるようになっている。
【００４１】したがって本実施の形態によれば、カラム
デコーダにカラムアドレスデータを入力するタイミング
を、ロウアドレスデータを確定するタイミングを規定す
る制御信号／ＲＡＳの立ち下がり時点から前記メモリセ
ルよりデータが出力される時点までの時間である／ＲＡ
Ｓアクセス時間に応じて決定するタイミング調整手段を
有するようにしたので、カラムデコーダを動作可能状態
とするタイミングを／ＲＡＳアクセス時間に応じて設定
することができる。
デコーダにカラムアドレスデータを入力するタイミング
を、ロウアドレスデータを確定するタイミングを規定す
る制御信号／ＲＡＳの立ち下がり時点から前記メモリセ
ルよりデータが出力される時点までの時間である／ＲＡ
Ｓアクセス時間に応じて決定するタイミング調整手段を
有するようにしたので、カラムデコーダを動作可能状態
とするタイミングを／ＲＡＳアクセス時間に応じて設定
することができる。
【００４２】
【発明の効果】以上に説明したように 請求項１に記載
の発明によれば、カラムデコーダ制御手段は、データの
読み出し時に、ロウアドレスデータを確定するタイミン
グを規定する制御信号／ＲＡＳの立ち下がり時点からメ
モリセルよりデータが出力される時点までの時間である
／ＲＡＳアクセス時間を十分にとれる余裕が有るか否か
に応じてカラムデコーダを動作状態にする動作許可信号
の出力タイミングを決定するようにしたので、／ＲＡＳ
アクセス時間の長さに応じてカラムデコーダの動作許可
信号の出力タイミングを適切に設定することができる。
また請求項２，３に記載の発明によれば、カラムデコー
ダ制御手段は、データの読み出し時に、少なくとも前記
特定のメモリセルから読み出したデータを担った信号を
増幅するセンスアンプの増幅動作が終了したことを示す
センスアンプ増幅動作終了信号と、ロウアドレスデータ
を確定するタイミングを規定する制御信号／ＲＡＳの立
ち下がり時点から前記メモリセルよりデータが出力され
る時点までの時間である／ＲＡＳアクセス時間が十分に
とれる余裕が有ることを示す識別信号とに基づいて前記
動作許可信号を、／ＲＡＳアクセス時間を十分にとれな
い場合には前記センスアンプ増幅動作終了信号の出力タ
イミングで、また／ＲＡＳアクセス時間を十分にとれる
余裕がある場合には前記センスアンプ増幅動作終了信号
の出力タイミングを所定時間、遅延させたタイミングで
出力するようにしたので、／ＲＡＳアクセス時間を十分
にとれる余裕がある場合にはセンスアンプ増幅動作終了
信号が出力されるタイミングに対して余裕を持ってカラ
ムデコーダを動作可能状態にすることができ、／ＲＡＳ
アクセス時間に余裕がない場合、すなわちカラムデコー
ダを高速に動作させたい場合にはセンスアンプ増幅動作
終了信号の出力タイミングでカラムデコーダを動作可能
状態にすることができる。また請求項４、５に記載の発
明によれば、カラムデコーダ制御手段を有する半導体記
憶装置において、前記カラムデコーダ制御手段は、デー
タの読み出し時に前記動作許可信号の出力タイミング
を、前記特定のメモリセルから読み出したデータを担っ
た信号を増幅するセンスアンプの増幅動作が終了したこ
とを示すセンスアンプ増幅動作終了信号の出力後にする
か否かを、ロウアドレスデータを確定するタイミングを
規定する制御信号／ＲＡＳの立ち下がり時点から前記メ
モリセルよりデータが出力される時点までの時間である
／ＲＡＳアクセス時間に応じて決定するようにしたの
で、／ＲＡＳアクセス時間を十分にとれる余裕がある場
合にはセンスアンプ増幅動作終了信号が出力された後に
カラムデコーダを動作状態にし、／ＲＡＳアクセス時間
に余裕がない場合にはセンスアンプ増幅動作終了信号が
出力される以前のタイミング、例えば、制御信号／ＣＡ
Ｓもしくは制御信号／ＣＡＳと等価な信号の出力タイミ
ングでカラムデコーダを動作可能状態とすることができ
る。請求項６，７に記載の発明によれば、カラムデコー
ダに前記カラムアドレスデータを入力するタイミング
を、ロウアドレスデータを確定するタイミングを規定す
る制御信号／ＲＡＳの立ち下がり時点から前記メモリセ
ルよりデータが出力される時点までの時間である／ＲＡ
Ｓアクセス時間に応じて決定するタイミング調整手段を
有するようにしたので、カラムデコーダを動作可能状態
とするタイミングを／ＲＡＳアクセス時間に応じて設定
することができる。
の発明によれば、カラムデコーダ制御手段は、データの
読み出し時に、ロウアドレスデータを確定するタイミン
グを規定する制御信号／ＲＡＳの立ち下がり時点からメ
モリセルよりデータが出力される時点までの時間である
／ＲＡＳアクセス時間を十分にとれる余裕が有るか否か
に応じてカラムデコーダを動作状態にする動作許可信号
の出力タイミングを決定するようにしたので、／ＲＡＳ
アクセス時間の長さに応じてカラムデコーダの動作許可
信号の出力タイミングを適切に設定することができる。
また請求項２，３に記載の発明によれば、カラムデコー
ダ制御手段は、データの読み出し時に、少なくとも前記
特定のメモリセルから読み出したデータを担った信号を
増幅するセンスアンプの増幅動作が終了したことを示す
センスアンプ増幅動作終了信号と、ロウアドレスデータ
を確定するタイミングを規定する制御信号／ＲＡＳの立
ち下がり時点から前記メモリセルよりデータが出力され
る時点までの時間である／ＲＡＳアクセス時間が十分に
とれる余裕が有ることを示す識別信号とに基づいて前記
動作許可信号を、／ＲＡＳアクセス時間を十分にとれな
い場合には前記センスアンプ増幅動作終了信号の出力タ
イミングで、また／ＲＡＳアクセス時間を十分にとれる
余裕がある場合には前記センスアンプ増幅動作終了信号
の出力タイミングを所定時間、遅延させたタイミングで
出力するようにしたので、／ＲＡＳアクセス時間を十分
にとれる余裕がある場合にはセンスアンプ増幅動作終了
信号が出力されるタイミングに対して余裕を持ってカラ
ムデコーダを動作可能状態にすることができ、／ＲＡＳ
アクセス時間に余裕がない場合、すなわちカラムデコー
ダを高速に動作させたい場合にはセンスアンプ増幅動作
終了信号の出力タイミングでカラムデコーダを動作可能
状態にすることができる。また請求項４、５に記載の発
明によれば、カラムデコーダ制御手段を有する半導体記
憶装置において、前記カラムデコーダ制御手段は、デー
タの読み出し時に前記動作許可信号の出力タイミング
を、前記特定のメモリセルから読み出したデータを担っ
た信号を増幅するセンスアンプの増幅動作が終了したこ
とを示すセンスアンプ増幅動作終了信号の出力後にする
か否かを、ロウアドレスデータを確定するタイミングを
規定する制御信号／ＲＡＳの立ち下がり時点から前記メ
モリセルよりデータが出力される時点までの時間である
／ＲＡＳアクセス時間に応じて決定するようにしたの
で、／ＲＡＳアクセス時間を十分にとれる余裕がある場
合にはセンスアンプ増幅動作終了信号が出力された後に
カラムデコーダを動作状態にし、／ＲＡＳアクセス時間
に余裕がない場合にはセンスアンプ増幅動作終了信号が
出力される以前のタイミング、例えば、制御信号／ＣＡ
Ｓもしくは制御信号／ＣＡＳと等価な信号の出力タイミ
ングでカラムデコーダを動作可能状態とすることができ
る。請求項６，７に記載の発明によれば、カラムデコー
ダに前記カラムアドレスデータを入力するタイミング
を、ロウアドレスデータを確定するタイミングを規定す
る制御信号／ＲＡＳの立ち下がり時点から前記メモリセ
ルよりデータが出力される時点までの時間である／ＲＡ
Ｓアクセス時間に応じて決定するタイミング調整手段を
有するようにしたので、カラムデコーダを動作可能状態
とするタイミングを／ＲＡＳアクセス時間に応じて設定
することができる。
【図１】 本発明の第１の実施の形態に係る半導体記憶
装置の全体構成を示すブロック図。
装置の全体構成を示すブロック図。
【図２】 図１に示した半導体記憶装置におけるカラム
デコーダ活性化回路の具体的構成を示す回路図。
デコーダ活性化回路の具体的構成を示す回路図。
【図３】 図１に示した半導体記憶装置の動作状態の一
例を示すタイミングチャート。
例を示すタイミングチャート。
【図４】 図１に示した半導体記憶装置の動作状態の一
例を示すタイミングチャート。
例を示すタイミングチャート。
【図５】 本発明の第２の実施の形態に係る半導体記憶
装置におけるカラムデコーダ活性化回路の具体的構成を
示す回路図。
装置におけるカラムデコーダ活性化回路の具体的構成を
示す回路図。
【図６】 本発明の第３の実施の形態に係る半導体記憶
装置の要部の具体的構成を示す回路図。
装置の要部の具体的構成を示す回路図。
【図７】 従来の半導体記憶装置の動作状態を示すタイ
ミングチャート。
ミングチャート。
【図８】 半導体記憶装置の読み出し時の動作タイミン
グを示すタイミングチャート。
グを示すタイミングチャート。
１０ 内部同期信号発生回路 １２ コマンドデコーダ １４ 内部アドレス生成回路 １６ ＲＡＳ系制御信号発生回路 １８ カラムデコーダ活性化回路 ２０ ロウデコーダ ２２ カラムデコーダ ２４ メモリセルアレイ ２６ ディレイ素子 ２８、３０ データフリップフロップ １００ カスレイテンシー設定回路
Claims (7)
- 【請求項１】 データの書き込み、または読み出しが行
われるメモリセル群の各メモリセルがワード線及びデー
タ線に接続されてなるメモリセルアレイと、前記メモリ
セル群のうち特定のメモリセルにデータを書き込みまた
は前記特定のメモリセルからデータを読み出すために、
ワード線を指定するロウアドレスデータをデコードし前
記特定のメモリセルが接続されているワード線を選択す
るロウデコーダと、データ線を指定するカラムアドレス
データをデコードし前記特定のメモリセルのメモリが接
続されているデータ線を選択するカラムデコーダと、前
記カラムデコーダの動作を可能にする動作許可信号を前
記カラムデコーダに出力するカラムデコーダ制御手段を
有する半導体記憶装置において、 前記カラムデコーダ制御手段は、データの読み出し時
に、ロウアドレスデータを確定するタイミングを規定す
る制御信号／ＲＡＳの立ち下がり時点から前記メモリセ
ルよりデータが出力される時点までの時間である／ＲＡ
Ｓアクセス時間を十分にとれる余裕が有るか否かに応じ
て前記動作許可信号の出力タイミングを決定することを
特徴とする半導体記憶装置。 - 【請求項２】 前記カラムデコーダ制御手段は、データ
の読み出し時に、少なくとも前記特定のメモリセルから
読み出したデータを担った信号を増幅するセンスアンプ
の増幅動作が終了したことを示すセンスアンプ増幅動作
終了信号と、ロウアドレスデータを確定するタイミング
を規定する制御信号／ＲＡＳの立ち下がり時点から前記
メモリセルよりデータが出力される時点までの時間であ
る／ＲＡＳアクセス時間を十分にとれる余裕が有ること
を示す識別信号とに基づいて前記動作許可信号を、／Ｒ
ＡＳアクセス時間を十分にとれない場合には前記センス
アンプ増幅動作終了信号の出力タイミングで、また／Ｒ
ＡＳアクセス時間を十分にとれる余裕がある場合には前
記センスアンプ増幅動作終了信号の出力タイミングを所
定時間、遅延させたタイミングで出力することを特徴と
する請求項１に記載の半導体記憶装置。 - 【請求項３】 前記カラムデコーダ制御手段は、 前記センスアンプ増幅動作終了信号を所定時間、遅延さ
せた信号と前記識別信号との論理積をとる第１の論理積
手段と、前記センスアンプ増幅動作終了信号と前記第１
の論理積手段の出力との論理積をとる第２の論理積手段
とを有し、前記第１の論理積手段は、前記識別信号が入
力された際に前記センスアンプ増幅動作終了信号を所定
時間、遅延させた信号をそのまま出力する機能を有する
ことを特徴とする請求項２に記載の半導体記憶装置。 - 【請求項４】 データの書き込み、または読み出しが行
われるメモリセル群の各メモリセルがワード線及びデー
タ線に接続されてなるメモリセルアレイと、前記メモリ
セル群のうち特定のメモリセルにデータを書き込みまた
は前記特定のメモリセルからデータを読み出すために、
ワード線を指定するロウアドレスデータをデコードし前
記特定のメモリセルが接続されているワード線を選択す
るロウデコーダと、データ線を指定するカラムアドレス
データをデコードし前記特定のメモリセルのメモリが接
続されているデータ線を選択するカラムデコーダと、前
記カラムデコーダの動作を可能にする動作許可信号を前
記カラムデコーダに出力するカラムデコーダ制御手段を
有する半導体記憶装置において、前記カラムデコーダ制
御手段は、データの読み出し時に前記動作許可信号の出
力タイミングを、前記特定のメモリセルから読み出した
データを担った信号を増幅するセンスアンプの増幅動作
が終了したことを示すセンスアンプ増幅動作終了信号の
出力後にするか否かを、ロウアドレスデータを確定する
タイミングを規定する制御信号／ＲＡＳの立ち下がり時
点から前記メモリセルよりデータが出力される時点まで
の時間である／ＲＡＳアクセス時間に応じて決定するこ
とを特徴とする半導体記憶装置。 - 【請求項５】 前記カラムデコーダ制御手段は、前記セ
ンスアンプ増幅動作終了信号と前記／ＲＡＳアクセス時
間が十分にとれる余裕が有ることを示す識別信号との論
理積をとる第１の論理積手段と、前記第１の論理積手段
の出力とカラムアドレスを確定するための制御信号／Ｃ
ＡＳもしくは制御信号／ＣＡＳと等価な信号との論理積
をとる第２の論理積手段とを有し、前記第１の論理積手
段は、前記識別信号が入力されていない状態では第２の
論理積手段に前記制御信号／ＣＡＳもしくは制御信号／
ＣＡＳと等価な信号を前記動作許可信号として出力さ
せ、前記識別信号が入力された状態では第２の論理積手
段に前記センスアンプ増幅動作終了信号と前記制御信号
／ＣＡＳもしくは制御信号／ＣＡＳと等価な信号との論
理積結果に基づく信号を前記動作許可信号として出力さ
せることを特徴とする請求項４に記載の半導体記憶装
置。 - 【請求項６】 データの書き込み、または読み出しが行
われるメモリセル群の各メモリセルがワード線及びデー
タ線に接続されてなるメモリセルアレイと、前記メモリ
セル群のうち特定のメモリセルにデータを書き込みまた
は前記特定のメモリセルからデータを読み出すために、
ワード線を指定するロウアドレスデータをデコードし前
記特定のメモリセルが接続されているワード線を選択す
るロウデコーダと、データ線を指定するカラムアドレス
データをデコードし前記特定のメモリセルのメモリが接
続されているデータ線を選択するカラムデコーダと、前
記カラムデコーダの動作を可能にする動作許可信号を前
記カラムデコーダに出力するカラムデコーダ制御手段を
有する半導体記憶装置において、 前記カラムデコーダに前記カラムアドレスデータを入力
するタイミングを、ロウアドレスデータを確定するタイ
ミングを規定する制御信号／ＲＡＳの立ち下がり時点か
ら前記メモリセルよりデータが出力される時点までの時
間である／ＲＡＳアクセス時間に応じて決定するタイミ
ング調整手段を有することを特徴とする半導体記憶装
置。 - 【請求項７】 前記タイミング調整手段は、前記カラム
アドレスデータの入力タイミングを遅延させる遅延回路
と、前記カラムアドレスデータをそのまま通過させる信
号伝送路と、前記カラムアドレスデータを／ＲＡＳアク
セス時間に応じて前記遅延回路または前記信号伝送路を
介して前記カラムデコーダに選択的に入力する切換手段
と、を有することを特徴とする請求項６に記載の半導体
記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02328999A JP3298536B2 (ja) | 1999-01-29 | 1999-01-29 | 半導体記憶装置 |
| US09/474,209 US6128247A (en) | 1999-01-29 | 1999-12-29 | Semiconductor memory device for making column decoder operable according to RAS access time |
| KR1019990065857A KR100328751B1 (ko) | 1999-01-29 | 1999-12-30 | Ｒａｓ 액세스 시간에 응답하여 컬럼 디코더를 활성화하는반도체 기억 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02328999A JP3298536B2 (ja) | 1999-01-29 | 1999-01-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000222879A true JP2000222879A (ja) | 2000-08-11 |
| JP3298536B2 JP3298536B2 (ja) | 2002-07-02 |
Family
ID=12106455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02328999A Expired - Fee Related JP3298536B2 (ja) | 1999-01-29 | 1999-01-29 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6128247A (ja) |
| JP (1) | JP3298536B2 (ja) |
| KR (1) | KR100328751B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100884604B1 (ko) | 2007-09-04 | 2009-02-19 | 주식회사 하이닉스반도체 | 충분한 내부 동작 마진을 확보하기 위한 반도체 메모리장치 및 그 방법 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100495910B1 (ko) * | 2000-12-28 | 2005-06-17 | 주식회사 하이닉스반도체 | 비트라인 센싱 개시 타이밍 조절장치 |
| ITMI20041910A1 (it) * | 2004-10-08 | 2005-01-08 | Atmel Corp | Architettura di decodifica a colonne migliorata per memorie flash |
| US9978442B2 (en) * | 2016-09-07 | 2018-05-22 | Qualcomm Incorporated | Lower power high speed decoding based dynamic tracking for memories |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08102187A (ja) * | 1994-09-29 | 1996-04-16 | Toshiba Microelectron Corp | ダイナミック型メモリ |
| US5745429A (en) * | 1995-08-28 | 1998-04-28 | Micron Technology, Inc. | Memory having and method for providing a reduced access time |
| JPH09320261A (ja) * | 1996-05-30 | 1997-12-12 | Mitsubishi Electric Corp | 半導体記憶装置および制御信号発生回路 |
-
1999
- 1999-01-29 JP JP02328999A patent/JP3298536B2/ja not_active Expired - Fee Related
- 1999-12-29 US US09/474,209 patent/US6128247A/en not_active Expired - Lifetime
- 1999-12-30 KR KR1019990065857A patent/KR100328751B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100884604B1 (ko) | 2007-09-04 | 2009-02-19 | 주식회사 하이닉스반도체 | 충분한 내부 동작 마진을 확보하기 위한 반도체 메모리장치 및 그 방법 |
| US7839705B2 (en) | 2007-09-04 | 2010-11-23 | Hynix Semiconductor Inc. | Semiconductor memory device and operation method of the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3298536B2 (ja) | 2002-07-02 |
| KR20000052629A (ko) | 2000-08-25 |
| KR100328751B1 (ko) | 2002-03-15 |
| US6128247A (en) | 2000-10-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100618070B1 (ko) | 리프레시를 자동으로 행하는 동적 메모리 회로 | |
| KR100895661B1 (ko) | 반도체 메모리 | |
| EP1061523B1 (en) | Semiconductor memory device and electronic apparatus | |
| JP4345204B2 (ja) | 半導体記憶装置 | |
| JP4253097B2 (ja) | 半導体記憶装置及びそのデータ読み出し方法 | |
| JP3272914B2 (ja) | 同期型半導体装置 | |
| WO2003056563A1 (fr) | Dispositif de stockage a semi-conducteur et son procede de commande de regeneration | |
| KR100414413B1 (ko) | 반도체 기억장치 | |
| JP4065687B2 (ja) | 半導体メモリ装置 | |
| JP2001357670A (ja) | 半導体記憶装置 | |
| KR960012013A (ko) | 동기형 반도체 기억 장치 | |
| JP3341710B2 (ja) | 半導体記憶装置 | |
| JPH0973781A (ja) | 同期型半導体記憶装置 | |
| US6192003B1 (en) | Semiconductor memory device using a relatively low-speed clock frequency and capable of latching a row address and a column address with one clock signal and performing a page operation | |
| KR100368778B1 (ko) | 동기식반도체저장장치 | |
| TW550596B (en) | Synchronous semiconductor memory device for controlling cell operations by using frequency information of a clock signal | |
| JP4307894B2 (ja) | 同期式半導体メモリ装置のカラムデコーダ・イネーブルタイミングの制御方法及びその装置 | |
| US6731559B2 (en) | Synchronous semiconductor memory device | |
| KR100473747B1 (ko) | 클럭 신호에 동기하여 동작하는 반도체 기억 장치 | |
| US20040047220A1 (en) | Semiconductor memory device allowing reduction of I/O terminals | |
| JP4024972B2 (ja) | 半導体記憶装置 | |
| KR100266465B1 (ko) | 내부동작주파수설정가능한dram | |
| JPH10162576A (ja) | 半導体メモリ装置のカラム選択ラインイネーブル回路 | |
| JP3298536B2 (ja) | 半導体記憶装置 | |
| JP2001266570A (ja) | 同期型半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011204 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020319 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080419 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090419 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100419 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110419 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120419 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130419 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130419 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140419 Year of fee payment: 12 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |