JP4024972B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に係り、特に、比較的低速なクロック周波数を用いて、２サイクルのクロック信号でロウアドレス及びカラムアドレスをラッチでき且つページ動作を行えるＤＲＡＭ型の半導体記憶装置に関する。
【０００２】
【従来の技術】
半導体記憶装置の１つであるダイナミックＲＡＭ（ＤＲＡＭ）は、キャパシタ上の電荷の有無のかたちで情報の書き込み及び読み出しを行うものであり、書きこみ後電荷が次第に減少するため、数ミリ秒ごとにリフレッシュつまり情報を読み出して再書き込みする操作が必要であり、回路が複雑なるという問題がある。
【０００３】
従来のＤＲＡＭ装置の回路動作の一例について図面を参照しながら説明する。ここでは例えばＤＲＡＭ装置はスイッチングトランジスタとしてのＭＯＳＦＥＴとキャパシタとで構成されている。そして、ＭＯＳＦＥＴのゲート電極がワード線に接続され、ソースドレインの一方がビット線に接続されると共に、他の一方がキャパシタの一方の電極に接続されており、クロック信号によってワード線及びビット線の電位を制御することにより、センスアンプによってキャパシタ上の電荷の検出を行うように構成されている。
【０００４】
図１１（ａ）および（ｂ）は特開２０００−１０９９５９号特開２０００―１０５９９４号に記載された従来のＤＲＡＭ装置のデータＩ／Ｏのタイミングチャートであって、図１１（ａ）は、読み出し動作を示し、図１１（ｂ）は書き込み動作を示している。図１１（ａ）に示すように、読み出し動作時には、まず、第１のクロック信号であるＣＬＫの立ち上がりエッジで、第２のクロック信号である／ＲＡＳ（ロウアドレスストローブ）信号を立ち下げることにより、これまでプリチャージ状態にあったロウ系の回路が活性化されてメモリ動作が開始され、ロウアドレスがラッチされる。これにより、選択されたワード線に接続されているメモリセルが活性化されるとともに、選択されたビット線対に接続されたセンスアンプが活性化される。
【０００５】
続いて、第１のクロック信号であるＣＬＫの次の立ち上がりエッジで、第３のクロック信号である／ＣＡＳ（コラムアドレスストローブ）信号を立ち下げることにより、読み出し動作が開始され、コラムアドレスがラッチされる。このとき、ライトイネーブル信号／ＷＥをハイレベルとして書き込みを禁止状態（ディスエーブル）とすることにより、選択されたメモリセルが接続されているビット線対に読み出された電位差を増幅して有効データを確定し、さらにリードアンプ等を介して外部に出力する。さらに、第１のクロック信号であるＣＬＫの次の立ち上がりエッジで／ＲＡＳ信号、／ＣＡＳ信号をハイレベルにすることにより、ロウ系の回路がプリチャージ状態にされ、次の動作の準備が行われる。
【０００６】
一方、図１１（ｂ）に示すように、書き込み動作時にも同様に、まず１のクロック信号であるＣＬＫの立ち上がりエッジで、／ＲＡＳ信号を立ち下げてロウアドレスをラッチする。これにより、選択されたワード線に接続されているメモリセルが活性化されるとともに、選択されたビット線対に接続されたセンスアンプが活性化される。第２のクロック信号であるＣＬＫの次の立ち上がりエッジで／ＣＡＳ信号を立ち下げてコラムアドレスをラッチする。このとき、ライトイネーブル信号／ＷＥをローレベルとして、書き込み動作を許可状態（イネーブル）としておき、選択されたメモリセルに保持させる有効データをライトアンプ等から入力する。さらに、第１のクロック信号であるＣＬＫの次の立ち上がりエッジで／ＲＡＳ信号、／ＣＡＳ信号をハイレベルにすることにより、ロウ系の回路がプリチャージ状態にされ、次の動作の準備が行われる。
【０００７】
なお、本明細書において、信号名の前に付加されている記号”／”は反転を表し、ローレベルのときに活性状態（ローアクティブ）となる信号を表す。
【０００８】
【発明が解決しようとする課題】
しかしながら、このような従来のＤＲＡＭ装置は、読み出し及び書き込み動作の際にＲＡＳ、ＣＡＳ、プリチャージサイクルの３サイクルが必要となるため、高い動作周波数が必要となり、消費電力の増加を引き起こす。特に、ＤＲＡＭの動作周波数がシステムの周波数を決定しているような場合には問題となる。
【０００９】
本発明は、前記従来の問題を解決し、データ転送速度を落とすことなく，低い周波数で動作可能な半導体記憶装置を実現することを目的とする。
【００１０】
【課題を解決するための手段】
前記の目的を達成するため、本発明は、ＤＲＡＭ動作のロウアドレスストローブ動作とカラムアドレスストローブ動作の２つのクロックで一連の動作を終了できる構成とする。
【００１１】
具体的に、本発明に係る半導体記憶装置は、複数のメモリセルを有するメモリセルアレイと、外部からのロウアドレス信号により選択される複数のワード線と、外部からの複数のカラムアドレス信号により選択的に活性化される複数のビット線と、前記複数のビット線ごとに読み出されたデータを増幅するセンスアンプとを備えた半導体記憶装置において、クロック信号の第１のエッジをトリガにして、第１の制御信号の活性化状態に対応して前記ロウアドレス信号をラッチするロウアドレスラッチ手段と、前記第１の制御信号の活性化状態に対応して前記第１のエッジから、内部回路動作で決まる所定期間経過後に前記センスアンプを活性化するセンスアンプ活性化手段と、前記クロック信号の前記第１のエッジに後続する第２のエッジをトリガにして、第２の制御信号の活性化状態に応じて前記カラムアドレス信号をラッチするカラムアドレスラッチ手段と、前記第２の制御信号の活性化状態に応じて、前記第２のエッジから、内部回路動作で決まる所定期間後に前記ビット線に対してプリチャージを行うプリチャージ信号を生成するプリチャージ信号生成手段とを具備し、前記第２のエッジをトリガにして、前記第１の制御信号の状態を判定し、判定結果が、第１の状態の場合にはページモード動作を禁止し、前記第２のエッジが含まれるクロックサイクルにおいて前記ビット線に対するプリチャージを許可し、次の動作に備える一方、前記第１の状態と異なる第２の状態の場合にはページモード動作を許可し、前記第２のエッジが含まれるクロックサイクルにおいて前記ビット線に対するプリチャージを禁止するタイミング制御手段を具備したことを特徴とする。
【００１２】
本発明の第２では、請求項１に記載の半導体記憶装置において、前記第１及び第２のエッジは前記クロック信号が第１のレベルから第２のレベルに遷移するエッジであり、前記クロック信号、前記第１及び第２の制御信号はそれぞれ外部から入力され、前記第２のエッジをトリガにして、前記メモリセルにデータを書き込むか否かを制御する書き込み制御信号の状態を判定し、判定結果が、第１の状態の場合には書き込み動作を許可する一方、前記第１の状態と異なる第２の状態の場合には読み出し動作を許可する制御手段を具備したことを特徴とする。
【００１４】
本発明の第３では、請求項１に記載の半導体記憶装置において、前記第１及び第２のエッジは前記クロック信号が第１のレベルから第２のレベルに遷移するエッジであり、前記第２のエッジをトリガにして、第３の制御信号を第１の状態に設定し、読み出し動作もしくは書き込み動作が終了した際に前記第３の制御信号を前記第１の状態と異なる第２の状態に設定する機能を有し、前記第３の制御信号が第２の状態に設定された期間から所定期間後に前記ビット線に対するプリチャージを開始するようにしたことを特徴とする。
【００１５】
本発明の第４では、請求項３に記載の半導体記憶装置において、さらに、前記センスアンプとデータ入出力回路の間に配設され、前記センスアンプのデータを読み書きする複数のリードアンプと、前記リードアンプを制御するカラム制御回路とを具備し、前記カラム制御回路は、前記第２のエッジをトリガとして、前記第２の制御信号の活性化状態に応じて前記リードアンプの動作を制御するリードアンプ制御信号を発生し、前記リードアンプ制御信号は、前記複数のリードアンプのうち最も遅れて信号を受け取るリードアンプを経由して、前記カラム制御回路に戻され、前記カラム制御回路に戻されたリードアンプ制御信号により、前記第３の制御信号を前記第２の状態に設定するようにしたことを特徴とする。
【００１６】
本発明の第５では、請求項１に記載の半導体記憶装置において、さらに、前記センスアンプを活性化するための内部クロックと、前記クロック信号の第１のエッジをトリガにして、第１の制御信号の活性化状態に対応して、前記第１のエッジから、所定期間経過後に前記内部クロックを所定の状態にする第１の内部クロック発生装置と、前記第１の制御信号を前記クロック信号に同期してラッチする第２の内部クロック発生装置とを有し、前記第１の内部クロック発生装置は第１のフューズ素子を介して前記内部クロックに結合され、前記第２の内部クロック発生装置は第２のフューズ素子を介して前記内部クロックに結合され、製造工程中または製造後に、必要に応じて第１のフューズ素子もしくは第２のフューズ素子が切断可能なように形成されていることを特徴とする。
【００１７】
本発明の第６では、請求項５に記載の半導体記憶装置では、前記第１のフューズ素子もしくは第２のフューズ素子の接続状態は、配線工程で使用するリソグラフィ・マスクのオプションにより決定されるようにしたことを特徴とする。
【００１８】
【発明の実施の形態】
次に、本発明の一実施形態について図面を参照しながら説明する。
図１は、本発明の一実施形態に係る半導体記憶装置の機能ブロック構成を示している。図１に示すように、それぞれがデータを保持する複数のメモリセル（図示せず）を有するメモリセルアレイ１１と、前記メモリセルアレイ１１と接続された、例えば２５６本のブロックが３２ブロック配置されるワード線ＷＬと、メモリセルアレイ１１と接続された、例えば１０２４対のビット線対ＢＬ、／ＢＬと、前記ビット線対ＢＬ、／ＢＬごとに設けられ、読み出されたメモリセルの微小電位を増幅してデータ値を確定するセンスアンプ列１２とが配置される。
【００１９】
ロウ系の回路として、各ワード線ＷＬには、ワード線ＷＬごとに設けられ、内部ロウアドレス信号ＲＡに基づいてワード線ＷＬを選択するロウデコーダ列１３が接続され、前記ロウデコーダー列１３には、ロウアドレス端子からのロウアドレス信号ＲＡＤＤをラッチしてロウデコーダー列１３に出力するロウアドレスラッチ回路１４が接続される。
【００２０】
また、カラム系の回路として、各ビット線対ＢＬ、／ＢＬには、センスアンプ列１２が接続され、前記センスアンプ列１２とリード・ライトアンプ・カラムデコーダ列１５はメインデータ線ＭＢＬを介して接続される。前記リード・ライトアンプ・カラムデコーダ列１５は内部カラムアドレス信号ＣＡに基づいて所定のセンスアンプと接続する機能を持つ。前記リード・ライトアンプ・カラムデコーダ列１５には、カラムアドレス端子からのカラムアドレス信号ＣＡＤＤをラッチしてリード・ライトアンプ・カラムデコーダー列１５に出力するカラムアドレスラッチ回路１６が接続される。ここで、ロウアドレス端子とカラムアドレス端子は共通端子であってもよい。
【００２１】
リード・ライトアンプ・カラムデコーダ列１５には、データ出力回路１７及びデータ入力回路１８がそれぞれ内部ＤＩ／ＤＯを介して接続されており、読み出し動作時には、リード・ライトアンプ・カラムデコーダ列１５を通じてデータ出力回路１７に読み出された内部データがデータ出力信号ＤＯとしてデータ出力端子に出力され、書き込み動作時には、データ入力回路１８がデータ入力端子から入力されるデータ入力信号ＤＩをリード・ライトアンプ・コラムデコーダ列１５に出力する。ここで、データ入力端子と、データ出力端子は共通端子であってもよい。リード・ライトアンプ・カラムデコーダ列１５内には複数のライトアンプと，複数のリードアンプとそれに接続される複数の第１群のデータラッチ回路及びさらに第１群のデータラッチ回路の出力をラッチする第２群のデータラッチ回路が含まれる。この第２群のデータラッチ回路の出力が内部ＤＯに接続される。ライトアンプには内部ＤＩが接続される。
【００２２】
また、データ出力端子には、データ出力禁止手段として、ＯＥ端子からの出力イネーブル信号ＯＥが接続される。
コマンド入力回路１９には、外部制御端子であるＣＬＫ（外部クロック）端子、／ＲＡＳ（ロウアドレスストローブ）端子、／ＣＡＳ（カラムアドレスストローブ）端子、／ＷＥ（ライトイネーブル）端子が接続され、内部制御信号である、内部クロックＣＬＫＣ、内部ロウアドレスストローブ信号／ＲＡＳ、内部カラムアドレスストローブ信号ＣＡＳ、内部ライトイネーブル信号ＷＥを出力する。
【００２３】
そしてさらに、本実施例の特徴として、装置の読み出し動作及び書き込み動作を規制するための種々の制御信号を出力するタイミング制御回路１００、動作制御回路１０１、ロウ制御回路１０２、カラム制御回路１０３を備えている。
【００２４】
タイミング制御回路１００には、コマンド入力回路１９から出力された、内部クロックＣＬＫＣ、内部ロウアドレスストローブ信号／ＲＡＳ、内部カラムアドレスストローブ信号ＣＡＳが入力され、ＤＲＡＭのロウ動作のイネーブル信号である内部動作タイミング制御クロックＩＲＡＳが出力される。
【００２５】
動作制御回路１０１には、コマンド入力回路１９から出力された、内部ライトイネーブル信号ＷＥ、タイミング制御回路１００から出力された内部動作タイミング制御クロックＩＲＡＳが入力されており、読み出し動作のために、読み出し動作フラグＲＥＮＦ及び、読み出し制御信号ＲＥＮが、書き込み動作のために、書き込み動作フラグＷＥＮＦ及び、書き込み制御信号ＷＥＮが、前記データ入力回路１８に入力データ取り込みフラグＮＷＲＥＮが出力される。
【００２６】
ロウ制御回路１０２には、タイミング制御回路１００から出力された内部動作タイミング制御クロックＩＲＡＳが入力されており、センスアンプ列１２にはセンスアンプ起動信号ＳＥ及びビット線プリチャージ信号ＥＱＰＲが、ロウデコーダー列１３には、ワード線ブロック活性化信号ＸＢＫが、それぞれ出力される。
【００２７】
カラム制御回路１０３には、タイミング制御回路１００から出力された内部動作タイミング制御クロックＩＲＡＳが、動作制御回路１０１から出力された読み出し動作フラグＲＥＮＦ、読み出し制御信号ＲＥＮ、書き込み動作フラグＷＥＮＦ及び、書き込み制御信号ＷＥＮが入力され、リード・ライトアンプ・カラムデコーダー列１５に、ライトアンプ活性信号ＷＥＣＯＮ、出力データラッチ信号ＤＬＣＨＡ、ＤＬＣＨ１、リードアンプ活性信号／ＭＳＥ、メインデータ線プリチャージ信号／ＰＲＭ、カラムデコーダー列とメインデータ線ＭＢＬを接続するカラム接続イネーブル信号ＹＰＡＥＮが出力される。このうちリードアンプ活性信号／ＭＳＥ、メインデータ線プリチャージ信号／ＰＲＭ、カラム接続イネーブル信号ＹＰＡＥＮは、タイミング制御のため、リード・ライトアンプ・カラムデコーダー列１５内を走り、最遠点からカラム制御回路１０３に再び入力される。またセンスアンプ列１２に、センスアンプ選択イネーブル信号／ＭＢＴＥＮが出力される。またタイミング制御回路１００にカラム動作フラグＹＥＮが返される。前記出力データラッチ信号ＤＬＣＨＡは前記第１群のデータラッチ回路のラッチ制御信号、出力データラッチ信号ＤＬＣＨ１は前記第２群のデータラッチ回路のラッチ制御信号である。
【００２８】
図２は、本実施例に係るタイミング制御回路１００の回路構成の一例を示している。
図２に示すようにタイミング制御回路１００には、内部クロックＣＬＫＣ、内部ロウアドレスストローブ信号／ＲＡＳ、内部カラムアドレスストローブ信号ＣＡＳが入力され、内部ロウアドレスストローブ信号／ＲＡＳが第１のインバーター素子２１に入力され、前記第１のインバーター素子２１の出力が、第１のディレイ（Ｄ）フリップフロップ２３に入力される。第１のＤフリップフロップ２３は、ロード・ホールド（ＬＨ）端子がローレベルの際にデータの取り込みが可能となり、ハイレベルの際にはデータの取り込みが禁止されるロード・ホールド・リセット機能を有する。また前記第１のＤフリップフロップ２３のクロック（ＣＫ）端子には内部クロックＣＬＫＣが入力され、内部クロックＣＬＫＣの立ち上がりエッジに同期してデータをラッチする。前記第１のＤフリップフロップ２３のＬＨ端子は、第１のＡＮＤ素子２２の出力に接続され、前記第１のＡＮＤ素子２２の入力は内部ロウアドレスストローブ信号／ＲＡＳと内部カラムアドレスストローブ信号ＣＡＳに接続される。第１のＤフリップフロップ２３のリセット（Ｒ）端子はＩＲＡＳリセット信号のＲＳＴＰに接続される。
【００２９】
第１のＤフリップフロップ２３の出力の立ち上がりエッジを所定の遅延期間遅らせるために、出力端子には、第１の遅延素子２４の入力端子と、内部動作タイミング制御クロックＩＲＡＳを出力する第２のＡＮＤ素子２５の入力端子に接続される。遅延素子２４の出力端子は第２のＡＮＤ素子２５の他方の入力端子に接続される。
【００３０】
またタイミング制御回路１００にはカラム動作フラグＹＥＮが入力される。カラム動作フラグＹＥＮは第２の遅延素子２６に入力され、前記第２の遅延素子２６の出力は第２のインバータ素子２７の入力及び第１のＮＯＲ素子２８の入力に接続される。前記第２のインバータ素子２７の出力は第３の遅延素子２９の入力に接続され、前記第３の遅延素子２９の出力は前記第１のＮＯＲ素子２８の入力に接続される。前記第１のＮＯＲ素子２８の入力はさらにクロック同期式である第２のＤフリップフロップ３０の出力が接続される。前記第２のＤフリップフロップ３０のＤ端子には前記第１のインバーター素子２１の出力が接続され、ＣＫ端子は内部クロックＣＬＫＣに接続される。
【００３１】
図３は、本実施例に係る動作制御回路１０１の回路構成の一例を示している。図３に示すように動作制御回路１０１には、内部クロックＣＬＫＣ、内部カラムアドレスストローブ信号ＣＡＳ、内部動作タイミング制御クロックＩＲＡＳ、内部ライトイネーブル信号ＷＥが入力される。本動作制御回路２１が出力する読み出し制御信号ＲＥＮ及び書き込み制御信号ＷＥＮについて、これらの信号をリセットするリセット回路が含まれる。前記リセット回路は、第４の遅延素子３１、第３のインバーター素子３２、第１のＯＲ素子３３からなり、内部クロックＣＬＫＣが、前記第４の遅延素子３１及び第１のＯＲ素子３３に入力され、前記第４の遅延素子３１の出力が前記第３のインバータ３２に入力され、前記第３のインバータ３２の出力が、前記第１のＯＲ素子３３に入力される構成をなす。第１のＮＡＮＤ素子３４の出力端子は前記入力データ取り込みフラグＮＷＲＥＮに接続され、３つの入力端子はそれぞれ内部カラムアドレスストローブ信号ＣＡＳ、内部動作タイミング制御クロックＩＲＡＳ、内部ライトイネーブル信号ＷＥに接続される。第２のＮＡＮＤ素子３５の３つの入力端子はそれぞれ内部カラムアドレスストローブ信号ＣＡＳ、内部動作タイミング制御クロックＩＲＡＳ、内部ライトイネーブル信号ＷＥに接続され、出力端子は、第３のＤフリップフロップ３６及び第４のＤフリップフロップ３７に接続される。前記第３のＤフリップフロップ３６は、ローアクティブセット機能付きの同期型フリップフロップであり、ＮＳ端子がローレベルの際にはクロックに無関係にＮＱ端子がローレベルにされる。またデータの取り込みはＣＫ端子の立ち上がりエッジに同期して行われる。ＮＱ端子はＣＫ端子の立ち上がりに同期してＤ端子の逆相を出力する端子である。前記第３のＤフリップフロップ３６のＮＱ端子は第１のワンショット回路３０３の入力端子に、ＣＫ端子は内部クロックＣＬＫＣに、ＮＳ端子は前記第１のＯＲ素子３３の出力端子に接続される。前記第４のＤフリップフロップ３７は、同期型フリップフロップでデータの取り込みはＣＫ端子の立ち上がりエッジに同期して行われる。前記第４のＤフリップフロップ３７のＮＱ端子は書き込み動作フラグＷＥＮＦに、ＣＫ端子は内部クロックＣＬＫＣにそれぞれ接続される。第３のＮＡＮＤ素子３８の３つの入力端子はそれぞれ内部カラムアドレスストローブ信号ＣＡＳ、内部動作タイミング制御クロックＩＲＡＳ、第４のインバーター素子３９を介して内部ライトイネーブル信号ＷＥに接続され、出力端子は、第５のＤフリップフロップ３００及び第６のＤフリップフロップ３０１に接続される。前記第５のＤフリップフロップ３００は、前記第３のＤフリップフロップ３６と同様の機能を有する。前記第５のＤフリップフロップ３００のＮＱ端子は第２のワンショット回路３０２の入力端子に、ＣＫ端子は内部クロックＣＬＫＣに、ＮＳ端子は前記第１のＯＲ素子３３の出力端子に接続される。前記第６のＤフリップフロップ３０１は、同期型フリップフロップでデータの取り込みはＣＫ端子の立ち上がりエッジに同期して行われる。前記第６のＤフリップフロップ３０１のＮＱ端子は読み込み動作フラグＲＥＮＦに、ＣＫ端子は内部クロックＣＬＫＣにそれぞれ接続される。第１のワンショット回路３０３の出力端子は書き込み制御信号ＷＥＮに接続される。第２のワンショット回路３０２の出力端子は読み出し制御信号ＲＥＮに接続される。
【００３２】
図４は、第１のワンショット回路３０３の回路構成の一例を示している。
図４に示すように第１のワンショット回路３０３は、第５の遅延素子４１、第５のインバーター素子４２、第３のＡＮＤ素子４３から構成される。入力端子Ｉは、前記第５の遅延素子４１、前記第３のＡＮＤ素子４３の入力端子に接続され、前記第５の遅延素子４１の出力端子は、前記第５のインバーター素子４２の入力端子に接続される。前記第５のインバーター素子４２の出力端子は前記第３のＡＮＤ素子４３の入力端子に接続され、前記第３のＡＮＤ素子４３の出力端子は、前記第１のワンショット回路３０３の出力端子Ｏとなる。前記第１のワンショット回路３０３は、入力端子Ｉの立ち上がりエッジから前記第５の遅延素子４１で決まる遅延時間τのパルスを発生する回路構成をなす。
【００３３】
前記第２のワンショット回路等本明細書にに示されるワンショット回路は図４に示される回路と同様の構成をなし、遅延時間τは目的に応じて設定される。
図５は、本実施例に係るカラム制御回路１０３の回路構成の一例を示している。
図５に示すようにカラム制御回路１０３には、読み出し動作フラグＲＥＮＦ及び、読み出し制御信号ＲＥＮ、書き込み動作フラグＷＥＮＦ及び、書き込み制御信号ＷＥＮ、内部動作タイミング制御クロックＩＲＡＳが入力される。書き込み制御信号ＷＥＮが第６の遅延素子５０に入力され、前記第６の遅延素子５０の出力は第１のセットリセットフリップフロップ（以後ＳＲフリップフロップと略す）５１のＳ（セット）入力に接続される。前記第１のＳＲフリップフロップの出力Ｑは第７の遅延素子５２及び第２のＯＲ素子５３に入力される。また前記第７の遅延素子５２の出力は前記第２のＯＲ素子５３に入力される。さらに前記第２のＯＲ素子５３の出力は第８の遅延素子５４及び第３のＯＲ素子５５に入力される。また前記第８の遅延素子５４の出力は前記第３のＯＲ素子５５に入力される。読み出し制御信号ＲＥＮは第３のワンショット回路５６に入力される。前記第３のワンショット回路５６の出力は第２のＳＲフリップフロップ５７のＳ入力に入力される。
【００３４】
前記第３のＯＲ素子５５及び前記第２のＳＲフリップフロップ５７の各出力は第２のＮＯＲ素子５８に入力される。前記第２のＮＯＲ素子５８の出力は前記センスアンプ選択イネーブル信号／ＭＢＴＥＮである。センスアンプ選択イネーブル信号／ＭＢＴＥＮは、前記センスアンプ列１２に入力され、センスアンプとメインデータ線ＭＢＬを接続するゲートのスイッチトランジスタ（図示せず）のイネーブル信号の機能を持つ。本信号は、センスアンプ列１２のブロック内を通過し、本図５に示されるカラム制御回路１０３に再び入力される。
【００３５】
再び入力された前記センスアンプ選択イネーブル信号／ＭＢＴＥＮは第６のインバーター素子５９に入力され、本素子の出力は、第４のＯＲ素子５００及び第３のＳＲフリップフロップ５０１のＳ入力に入力される。前記第４のＯＲ素子５００にはさらに第７のインバーター素子５０２を介して前記内部動作タイミング制御クロックＩＲＡＳが入力され、出力は前記第１のＳＲフリップフロップ５１、前記第２のＳＲフリップフロップ５７及び第４のＳＲフリップフロップ５０３のＲ（リセット）端子に入力される。前記第４のＳＲフリップフロップ５０３のＳ端子は書き込み制御信号ＷＥＮが入力され、出力端子Ｑは第３のＮＯＲ素子５０４に入力される。第４のＡＮＤ素子５０５には書き込み動作フラグＷＥＮＦ及び第８のインバーター素子５０６を介して前記センスアンプ選択イネーブル信号／ＭＢＴＥＮが入力され、出力は前記第３のＮＯＲ素子５０４に入力される。前記第３のＮＯＲ素子５０４の出力は第４のＮＡＮＤ素子５２２に入力される。前記第４のＮＡＮＤ素子５２２の出力はバッファ素子５０７、５０８、５０９に入力される。バッファ素子５０７の出力がカラム動作フラグＹＥＮ、バッファ素子５０８の出力がメインデータ線プリチャージ信号／ＰＲＭ、バッファ素子５０９の出力がカラム接続イネーブル信号ＹＰＡＥＮとなる。前記第４のＮＡＮＤ素子５０６の出力はさらに第５のＡＮＤ素子５１０に入力され、出力はライトアンプ活性信号ＷＥＣＯＮとなり、他方の入力には書き込み動作フラグＷＥＮＦが入力される。
【００３６】
第６のＡＮＤ素子５１１には読み出し動作フラグＲＥＮＦ及び第３のＳＲフリップフロップ５０１の出力Ｑが入力され、前記第３の SR フリップフロップ５０１の出力端子は第９の遅延素子５１２に出力され、また、第３の SR フリップフロップ５０１の出力端子は第９のインバーター素子５２３を介して第５のＯＲ素子５１３に入力される。
前記第９の遅延素子５１２の出力は第１０のインバーター素子５１４に入力される。前記第６のインバーター素子５１４の出力はリードアンプ活性信号／ＭＳＥとしてリード・ライトアンプ・カラムデコーダ列１５に入力される。入力後リードアンプ活性信号／ＭＳＥはリード・ライトアンプ・カラムデコーダ列１５のブロック内を通過し、本図５に示されるカラム制御回路１０３に再び入力される。再び入力された前記リードアンプ活性信号／ＭＳＥは、第１０の遅延素子５１５に入力され、前記第１０の遅延素子５１５の出力は第１１のインバーター素子５１６に入力される。前記第１１のインバーター素子５１６の出力は出力データラッチ信号ＤＬＣＨＡとしてリード・ライトアンプ・カラムデコーダ列１５に入力される。入力後出力データラッチ信号ＤＬＣＨＡはリード・ライトアンプ・カラムデコーダ列１５のブロック内を通過し、本1186100285880_0に示されるカラム制御回路１０３に再び入力される。再び入力された前記出力データラッチ信号ＤＬＣＨＡは、前記第５のＯＲ素子５１３及び第６のＯＲ素子５１７に入力される。前記第６のＯＲ素子５１７には、さらに第１２のインバーター素子５１８を介して読み出し動作フラグＲＥＮＦ及び前記第７のインバーター素子５０２の出力が入力される。前記第５のＯＲ素子５１３の出力は出力データラッチ信号ＤＬＣＨ１であり、リード・ライトアンプ・カラムデコーダ列１５に入力される。入力後出力データラッチ信号ＤＬＣＨ１はリード・ライトアンプ・カラムデコーダ列１５のブロック内を通過し、本1186100285880_1に示されるカラム制御回路１０３に再び入力される。再び入力された前記出力データラッチ信号ＤＬＣＨ１は、第１３のインバーター素子５１９に入力される。前記第１３のインバーター素子５１９の出力は第４のＮＯＲ素子５２０に入力される。前記第４のＮＯＲ素子５２０の入力にはさらに読み出し制御信号ＲＥＮ及び第７のＡＮＤ素子５２１の出力が入力される。前記第４のＮＯＲ素子５２０の出力は前記第４のＮＡＮＤ素子５２２に入力される。前記第７のＡＮＤ素子５２１には前記読み出し動作フラグＲＥＮＦ及び前記第６のインバーター素子５９の出力が入力される。
【００３７】
図６は本発明に係るロウ制御回路１０２のの回路構成の一例を示している。
第１１の遅延素子６１及び第５のＮＡＮＤ素子６２には内部動作タイミング制御クロックＩＲＡＳが入力され、前記第１１の遅延素子６１の出力は前記第５のＮＡＮＤ素子６２に入力される。さらに前記第５のＮＡＮＤ素子６２の出力は第１２の遅延素子６３及び第８のＡＮＤ素子６４に入力され、前記第１２の遅延素子６３の出力は前記第８のＡＮＤ素子６４に入力される。第５のＳＲフリップフロップ６６のＳ（セット）端子には前記第８のＡＮＤ素子６４の出力が、Ｒ（リセット）端子には内部動作タイミング制御クロックＩＲＡＳが入力される。前記第４のＳＲフリップフロップ６６の出力はビット線プリチャージ信号ＥＱＰＲとなる。またさらに第１４のインバーター素子６７を介してワード線ブロック活性化信号ＸＢＫとなる。また前記第８のＡＮＤ素子６４の出力は第１５のインバーター素子６５を介してセンスアンプ起動信号ＳＥとなる。
【００３８】
図７は本発明に係るリード・ライトアンプ・カラムデコーダ列１５の内部ブロック構成を示している。
リード・ライトアンプ・カラムデコーダ列１５はカラム単位ブロック７０が複数個配置される構成となる。７１はカラムデコーダ、７２はリードアンプ、７３は前記第１群のデータラッチ回路、７４は前記第２群のデータラッチ回路、７５はライトアンプ、７６はメインデータ線プリチャージ回路である。
カラムデコーダ７１はメインデータ線ＭＢＬと、リードアンプ７２及びライトアンプ７５に接続され、カラム接続イネーブル信号ＹＰＡＥＮはハイレベルの際にメインデータ線ＭＢＬとリードアンプ７２及びイトアンプ７５を選択的に接続する機能を持つ。リードアンプの出力端子は第１群のデータラッチ回路７３に入力され、さらに第１群のデータラッチ回路７３の出力は第２群のデータラッチ回路７４に入力される。ライトアンプの入力には内部データ入力信号の内部ＤＩが、第２群のデータラッチ回路７４の出力には内部データ出力信号の内部ＤＯが接続される。第１群データラッチ回路７３及び第２群のデータラッチ回路７４は制御信号がハイレベルの際にデータを保持し、ローレベルの際に入力データを出力する機能を持つ。メインデータ線プリチャージ回路７６はメインデータ線プリチャージ信号／ＰＲＭがローレベルの際にメインデータ線を所定のレベルにプリチャージする機能を有する。
【００４０】
同様にリードアンプ活性化信号／ＭＳＥは全リードアンプ７２に入力され、最遠部からカラム制御回路１０３に戻される構成となる。この構成によりカラム制御回路１０３にデータが戻された際には全リードアンプ７２が所定の動作状態にある。
【００４１】
同様に出力データラッチ信号ＤＬＣＨＡは全第１群のデータラッチ回路７３に入力され、最遠部からカラム制御回路１０３に戻される構成となる。この構成によりカラム制御回路１０３にデータが戻された際には全第１群のデータラッチ回路７３が所定の動作状態にある。
【００４２】
同様に出力データラッチ信号ＤＬＣＨ１は全第２群のデータラッチ回路７４に入力され、最遠部からカラム制御回路１０３に戻される構成となる。この構成によりカラム制御回路１０３にデータが戻された際には全第１群のデータラッチ回路７４が所定の動作状態にある。
【００４３】
同様にライトアンプ活性化信号ＷＥＣＯＮは全ライトアンプ７５に入力され、最遠部からカラム制御回路１０３に戻される構成となる。この構成によりカラム制御回路１０３にデータが戻された際には全リードアンプ７５が所定の動作状態にある。
【００４４】
以下前記のように構成された半導体記憶装置の動作タイミングを説明する。
図８は本発明による半導体記憶装置の動作タイミングを示している。詳しい内部動作を説明する前に各動作の入力信号のタイミングを説明する。
前記コマンド入力回路１９の外部制御端子である前記ＣＬＫ端子、／ＲＡＳ端子、／ＣＡＳ端子、／ＷＥ端子に印加する入力波形を示している。またＡＤＤは、前記ロウアドレス端子ＲＡＤＤ及び前記カラムアドレス端子ＣＡＤＤをマルチプレクサ方式で入力した場合のアドレス端子を示している。ＤＩ/ＤＯは、データ入力信号ＤＩ及びデータ出力信号ＤＯの入出力波形を示している。ｔＡ〜ｔＬはクロック端子に入力される波形の立ち上がりエッジで区切られたタイミングを示している。
【００４５】
タイミングｔＡ〜ｔＢは通常の書き込み動作を示している。タイミングｔＡのクロックの立ち上がりエッジに前記／ＲＡＳ端子をローレベル、前記／ＣＡＳ端子をハイレベルにし、前記ロウアドレス端子ＲＡＤＤにロウアドレスを入力することで、ロウ選択動作が行われる。次のタイミングｔＢのクロックの立ち上がりエッジに前記／ＲＡＳ端子をハイレベル、前記／ＣＡＳ端子をローレベルに、前記／ＷＥ端子にローレベルを印加し、前記カラムアドレス端子ＣＡＤＤにカラムアドレスを入力し、データ入力端子に書き込みデータ入力信号ＤＩを入力することでカラム選択動作及び書き込み動作が行われ、その後プリチャージ動作が行われる。
【００４６】
またタイミングｔＣ〜ｔＤおよびｔＫ〜ｔＬは通常の読み出し動作を示している。タイミングｔＣのクロックの立ち上がりエッジに前記／ＲＡＳ端子をローレベル、前記／ＣＡＳ端子をハイレベルにし、前記ロウアドレス端子ＲＡＤＤにロウアドレスを入力することで、ロウ選択動作が行われる。次のタイミングｔＤのクロックの立ち上がりエッジに前記／ＲＡＳ端子をハイレベル、前記／ＣＡＳ端子をローレベルに、前記／ＷＥ端子にハイレベルを印加し、前記カラムアドレス端子ＣＡＤＤにカラムアドレスを入力することで、カラム選択動作及び読み出し動作が行われ、その後ビット線プリチャージ動作が行われる。データ出力端子に読み出しデータ出力信号ＤＯが出力される。
【００４７】
このように本発明による半導体記憶装置はクロック信号ＣＬＫの２つのサイクルで読み出し及び書き込み動作を完結する事が出来る。
またタイミングｔＥ〜ｔＪは書き込み・読み出し混合のページモード動作を示している。タイミングｔＥのクロックの立ち上がりエッジに前記／ＲＡＳ端子をローレベル、前記／ＣＡＳ端子をハイレベルにし、前記ロウアドレス端子ＲＡＤＤにロウアドレスを入力することで、ロウ選択動作が行われる。次のタイミングｔＦはページ読み出しのタイミングで、クロックの立ち上がりエッジに前記／ＲＡＳ端子をロウレベルに保持し、前記／ＣＡＳ端子をローレベルに、前記／ＷＥ端子にハイレベルを印加し、前記カラムアドレス端子ＣＡＤＤにカラムアドレスを入力することで、カラム選択動作及び書き込み動作が行われ、データ出力端子に読み出しデータ出力信号ＤＯが出力される。この際、ビット線プリチャージ動作は行われない。次のタイミングｔＧはページ読み出しのためのダミーサイクルであり、クロックの立ち上がりエッジに前記／ＲＡＳ端子をローレベル固定、前記／ＣＡＳ端子をハイレベルにする。次のタイミングｔＨはページ書き込みのサイクルであり、クロックの立ち上がりエッジに前記／ＲＡＳ端子をロウレベルに保持し、前記／ＣＡＳ端子をローレベルに、前記／ＷＥ端子にローレベルを印加し、前記カラムアドレス端子ＣＡＤＤにカラムアドレスを入力し、データ入力端子に書き込みデータ入力信号ＤＩを入力することで、カラム選択動作及び書き込み動作が行われる。次のタイミングｔＩはページ読み出しのタイミングであり、印加するのはタイミングｔＦと同様である。さらに次のタイミングｔＪは、ｔＦページ読み出しのタイミングである。このタイミングに示すようにページ動作の終了にはクロックの立ち上がりエッジで前記／ＲＡＳ端子をハイレベルにする。
【００４８】
以下、前記のように構成された半導体記憶装置の各動作における内部回路のタイミングの説明を行う。
図９は本実施例による半導体装置における通常の書き込み動作及び読み出し動作のタイミングチャートを示している。
まず読み出し動作について図１〜図９を参照しながら説明する。
図９のタイミング図に示すように読み出し動作時にはクロックＣＬＫの立ち上がりエッジより前に／ＲＡＳ端子をローレベルにする。／ＲＡＳ端子に入力された信号は前記コマンド制御回路１９に入力され内部ロウアドレスストローブ信号／ＲＡＳとして出力される。この時、前記コマンド制御回路１９に入力される前記／ＣＡＳ端子はハイレベルにされている。このクロックＣＬＫの立ち上がりエッジに／ＲＡＳ端子がローレベルで、／ＣＡＳ端子がハイレベルの１クロックのタイミングをＲＡＳタイミングと呼ぶ。
【００４９】
このＲＡＳタイミングの時点まで前記第１のＮＯＲ素子２８の入力はすべてローレベルであるので、前記第１のＤフリップフロップ２３は、Ｒ端子がハイレベルでリセット状態となっており、Ｑ端子はローレベルを出力している。よって内部動作タイミング制御クロックＩＲＡＳはローレベルであり、よって第５のＳＲフリップフロップ６６のＳ端子はハイレベルで、ワード線ブロック活性化信号ＸＢＫはローレベルでワード線ＷＬは非活性状態、センスアンプ起動信号ＳＥはローレベル、ビット線プリチャージ信号ＥＱＰＲはハイレベルでビット線プリチャージ状態にある。
【００５０】
前記のように／ＲＡＳ端子がローレベルになった時点で、前記第１のＤフリップフロップ２３のＬＨ端子はローレベルとなり、ロード状態（データ受付状態）となる。前記内部クロックＣＬＫＣはＣＬＫ端子にバッファ接続されており、同相のクロック信号となる。この内部クロックＣＬＫＣの立ち上がりエッジで、前記第２のＤフリップフロップ３０の出力がハイレベルになり、ＩＲＡＳリセット信号ＲＳＴＰはローレベルとなり前記第１のＤフリップフロップ２３のリセット状態は解除される。その後前記第１のＤフリップフロップ２３のＱ端子にはＤ端子入力状態であるハイレベルが出力される。前記第１の遅延素子２４と前記第２のＡＮＤ素子２５により前記第１の遅延素子で決まる時間τ１だけ遅延して前記内部動作タイミング制御クロックＩＲＡＳがハイレベルになる。
【００５１】
内部動作タイミング制御クロックＩＲＡＳがハイレベルにされると、前記ロウ制御回路１０２において、第６のＳＲフリップフロップ６６のＲ端子がハイレベルになり、Ｑ端子はローレベルを出力する。ビット線プリチャージ信号ＥＱＰＲがローレベルにされ、ビット線のプリチャージが解除される。ワード線ブロック活性化信号ＸＢＫがハイレベルにされる。これにより所定のワード線ＷＬが活性化され、その結果、前記ワード線ＷＬに接続されている所定個のメモリセルから各メモリセルに接続されている各ビット線対ＢＬ、／ＢＬに各メモリセルから微小の電位差が発生する。
【００５２】
この後、前記ロウ制御回路１０２内の第１１の遅延素子６１で決まる時間τ２の後にセンスアンプ起動信号ＳＥがハイレベルにされ、前記センスアンプ列１２内のセンスアンプが活性化される。この時間τ２の期間は各ビット線対ＢＬ、／ＢＬに各メモリセルから微小の電位差がセンスアンプの感度に対して十分に出力されるための期間である。
【００５３】
センスアンプが活性化されると各ビット線対ＢＬ、／ＢＬに読み出された電位差が増幅される。
次に図６に示すように通常の読み出し動作及び書き込み動作の際には、次のクロックＣＬＫの立ち上がりエッジまでに／ＲＡＳ端子はハイレベルに、／ＣＡＳ端子をローレベルにされる。／ＷＥ端子は読み出し動作の際はハイレベルにされる。これによりカラム動作が行われる。このクロックＣＬＫの立ち上がりエッジに／ＲＡＳ端子がハイレベルで、／ＣＡＳ端子がローレベル、／ＷＥ端子がハイレベルの１クロックのタイミングをＣＡＳ読み出しタイミングと呼ぶ。
【００５４】
前記内部カラムアドレスストローブ信号ＣＡＳはハイレベルに、前記内部ライトイネーブル信号ＷＥはローレベルになり、第３のＮＡＮＤ素子３８の出力がローレベルとなる。内部クロックＣＬＫＣの立ち上がりエッジで第５のＤフリップフロップ３００および第６のＤフリップフロップ３０１のＤ端子のデータが取り込まれ、それぞれＮＱ端子にハイレベルが出力される。第５のＤフリップフロップ３００の出力はワンショット回路３０２に入力され、読み出し制御信号ＲＥＮは、前記ワンショット回路３０２で決まる時間τ３のワンショットパルスとなる。第６のＤフリップフロップ３０１の出力である読み出し動作フラグＲＥＮＦはハイレベルとなる。
【００５５】
読み出し制御信号ＲＥＮがハイレベルにされると、第４のＮＯＲ素子５２０の出力はローレベル、第４のＮＡＮＤ素子の出力はハイレベルになり、前記カラム動作フラグＹＥＮ、メインデータ線プリチャージ信号／ＰＲＭ、カラム接続イネーブル信号ＹＰＡＥＮがハイレベルとなる。メインデータ線プリチャージ信号／ＰＲＭがハイレベルにされると、メインデータ線プリチャージ回路７６が非活性とされ、リードアンプとセンスアンプを接続するメインデータ線ＭＢＬのプリチャージが解除される。またカラム接続イネーブル信号ＹＰＡＥＮがハイレベルにされると、カラムアドレスラッチ１６の出力するカラムアドレス信号ＣＡに基づいて所定のリードアンプ７２と所定のメインデータ線ＭＢＬが接続される。
【００５６】
一方、読み出し制御信号ＲＥＮに接続される第３のワンショット回路５６の出力により第２のＳＲフリップフロップ５７はセットされ、ハイレベルを出力する。よって第２のＮＯＲ素子５８からセンスアンプ選択イネーブル信号／ＭＢＴＥＮがローレベルになる。
【００５７】
このセンスアンプ選択イネーブル信号／ＭＢＴＥＮがローレベルにされると、選択された所定のメインデータ線ＭＢＬと所定のセンスアンプの接続が行われる。接続が行われると、活性化されている各センスアンプから各メインデータ線ＭＢＬに電位差が発生する。前記センスアンプ選択イネーブル信号／ＭＢＴＥＮはセンスアンプ列１２内を通過し、所定のセンスアンプとメインデータ線ＭＢＬの接続を行った後、再びカラム制御回路１０３に戻る。
【００５８】
戻ったセンスアンプ選択イネーブル信号／ＭＢＴＥＮにより第３のＳＲフリップフロップ５０１がセットされ、ハイレベルが出力される。これを受け第９の遅延素子５１２で決まる遅延時間の後にリードアンプ活性信号／ＭＳＥがハイレベルにされる。この第９の遅延素子５１２の遅延時間は、各センスアンプのデータが各メインデータ線ＭＢＬにリードアンプで読み出し可能な電位まで読み出される期間に決められる。
【００５９】
リードアンプ活性信号／ＭＳＥがハイレベルにされ、前記リード・ライトアンプ・カラムデコーダ列１５内のリードアンプ７２が活性化されデータが読み出される。リードアンプ活性信号／ＭＳＥはリード・ライトアンプ・カラムデコーダ列１５内を通過し、全リードアンプを活性化した後にカラム制御回路１０３に戻る。
【００６０】
また第３のＳＲフリップフロップ５０１がセットされると、出力データラッチ信号ＤＬＣＨ１がローレベルにされ、は前記第２群のデータラッチ回路７４のラッチが解除され、データスルーの状態となる。出力データラッチ信号ＤＬＣＨＡはこの時点ではローレベルにあるので、前記第１群のデータラッチ回路７３はスルーの状態にあり、リードアンプのデータを出力している。このデータを受ける前記第２群のデータラッチ回路７４はラッチが解除され、内部ＤＯを介してデータ出力回路１７に読み出しデータが出力される。ここで出力イネーブル信号ＯＥがハイレベルにされるとデータ出力端子ＤＯにデータが出力される。
【００６１】
カラム制御回路１０３に戻ったリードアンプ活性信号／ＭＳＥから第１０の遅延素子５１５で決まる期間の後に、出力データラッチ信号ＤＬＣＨＡはハイレベルにされ、リードアンプのデータが前記第１群のデータラッチ回路７３にラッチされる。出力データラッチ信号ＤＬＣＨＡは、リード・ライトアンプ・カラムデコーダ列１５内を通過し、前記第１群のデータラッチ回路７３の全データラッチ回路をラッチ状態にした後にカラム制御回路１０３に戻る。
【００６２】
カラム制御回路１０３に戻った出力データラッチ信号ＤＬＣＨＡにより出力データラッチ信号ＤＬＣＨ１がハイレベルにされる。前記第１群のデータラッチ回路７３のラッチしたデータが前記第２群のデータラッチ回路７４にラッチされ、出力データが保持される。出力データラッチ信号ＤＬＣＨ１は、リード・ライトアンプ・カラムデコーダ列１５内を通過し、前記第２群のデータラッチ回路７４の全データラッチ回路をラッチ状態にした後にカラム制御回路１０３に戻る。
【００６３】
出力データラッチ信号ＤＬＣＨ１がカラム制御回路１０３に戻った時点でカラム動作が終了し、前記第１３のインバーター素子５１９、第４のＮＯＲ素子５２０及び第４のＮＡＮＤ素子５２２より前記カラム動作フラグＹＥＮ、メインデータ線プリチャージ信号／ＰＲＭ、カラム接続イネーブル信号ＹＰＡＥＮがローレベルとなる。これを受けメインデータ線プリチャージ回路７６が活性化されてリードアンプとセンスアンプを接続するメインデータ線ＭＢＬのプリチャージが開始され、またリードアンプとセンスアンプの選択が解除される。
前記カラム動作フラグＹＥＮがハイレベルにされると、前記第２の遅延素子２６で決まる時間τ４の後に前記第１のＮＯＲ素子２８の出力に前記第３の遅延素子２９で決まる期間ハイレベルのパルス信号が出力される。この信号は前記第１のＤフリップフロップ２３のリセット端子に接続されているため前記内部動作タイミング制御クロックＩＲＡＳがローレベルにされる。
【００６４】
この前記内部動作タイミング制御クロックＩＲＡＳがローレベルにされると次のようにロウ動作が終了する。まず第４のＳＲフリップフロップ６６のＳ端子が第１２の遅延素子６３で決まる期間τ５の後にハイレベルとなり、第４のＳＲフリップフロップ６６のＱ端子はハイレベルになる。よってワード線ブロック活性化信号ＸＢＫがローレベルとなり、ワード線ＷＬがローレベルにされメモリセルへの再書き込み動作が終了する。またセンスアンプ起動信号ＳＥはローレベルになりセンスアンプが非活性となる。またビット線プリチャージ信号ＥＱＰＲはハイレベルとなり、ビット線対ＢＬ、／ＢＬがプリチャージ状態にされ、次の動作の準備が行われる。
【００６５】
次のクロックの立ち上がりエッジで読み出し動作フラグＲＥＮＦがローレベルにされる。
次に書き込み動作について図１〜図９を参照しながら説明する。
読み出し動作と同様にクロックＣＬＫの立ち上がりエッジに／ＲＡＳ端子がローレベルで、／ＣＡＳ端子がハイレベルのＲＡＳタイミングを入力し、ワード線ＷＬの選択等ロウアドレスの選択を行う。このタイミングは前記の読み出し動作の場合と同様であるので略す。
【００６６】
次に図９に示すように次のクロックＣＬＫの立ち上がりエッジまでに／ＲＡＳ端子はハイレベルに、／ＣＡＳ端子をローレベルにされる。／ＷＥ端子は書き込み動作の際はローレベルにされる。これによりカラム動作が行われる。このクロックＣＬＫの立ち上がりエッジに／ＲＡＳ端子がハイレベルで、／ＣＡＳ端子がローレベル、／ＷＥ端子がローレベルの１クロックのタイミングをＣＡＳ書き込みタイミングと呼ぶ。
【００６７】
前記内部カラムアドレスストローブ信号ＣＡＳ及び前記内部ライトイネーブル信号ＷＥはハイレベルにになり、第２のＮＡＮＤ素子３５の出力がローレベルとなる。内部クロックＣＬＫＣの立ち上がりエッジで第３のＤフリップフロップ３６および第４のＤフリップフロップ３７のＤ端子のデータが取り込まれ、それぞれＮＱ端子にハイレベルが出力される。第３のＤフリップフロップ３６の出力はワンショット回路３０３に入力され、書き込み制御信号ＷＥＮは、前記ワンショット回路３０３で決まる時間τ６のワンショットパルスとなる。第４のＤフリップフロップ３７の出力である書き込み動作フラグＷＥＮＦはハイレベルとなる。
【００６８】
書き込み制御信号ＷＥＮがハイレベルにされると、第４のＳＲフリップフロップ５０３がセットされ、前記第４のＮＡＮＤ素子５２２の出力がハイレベルとなり、前記カラム動作フラグＹＥＮ、メインデータ線プリチャージ信号／ＰＲＭ、カラム接続イネーブル信号ＹＰＡＥＮがハイレベルとなる。また前記書き込み動作フラグＷＥＮＦもハイレベルとなるためライトアンプ活性信号ＷＥＣＯＮもまたハイレベルとなる。
【００６９】
メインデータ線プリチャージ信号／ＰＲＭがハイレベルにされると、メインデータ線プリチャージ回路７６が非活性とされ、ライトアンプとセンスアンプを接続するメインデータ線ＭＢＬのプリチャージが解除される。またカラム接続イネーブル信号ＹＰＡＥＮがハイレベルにされると、カラムデコーダ７１によりカラムアドレスラッチ１６の出力するカラムアドレス信号ＣＡに基づいて所定のライトアンプ７５と所定のメインデータ線ＭＢＬが選択される。
【００７０】
またカラムアドレス信号ＣＡＤＤによって決まる前記リード・ライトアンプ・カラムデコーダ列１５内の所定のライトアンプ７５が活性化され、前記データ入力信号ＤＩにのデータが所定のライトアンプ７５に接続される所定のメインデータ線ＭＢＬに出力される。
【００７１】
また書き込み制御信号ＷＥＮがハイレベルにされると、第６の遅延素子５０で決まる時間τ７の後に前記第１のＳＲフリップフロップ５１がセットされ、Ｑ端子にはハイレベルが出力される。これを受け前記センスアンプ選択イネーブル信号／ＭＢＴＥＮがハイレベルにされ、メインデータ線ＭＢＬと、センスアンプ群とが接続される。ここで前記第６の遅延素子５０の遅延時間は活性化された所定のライトアンプ７５のデータが十分にメインデータ線ＭＢＬに出力されるまでの期間とする。
【００７２】
前記センスアンプ選択イネーブル信号／ＭＢＴＥＮはセンスアンプ列１２内を通過し、所定のセンスアンプとメインデータ線ＭＢＬの接続を行った後、再びカラム制御回路１０３に戻る。
【００７３】
戻された前記センスアンプ選択イネーブル信号／ＭＢＴＥＮにより前記第１のＳＲフリップフロップ５１及び第４のＳＲフリップフロップ５０３がリセットされる。リセットされた後、前記第７の遅延素子５２及び第８の遅延素子５４で決まる時間の後に前記第３のＯＲ素子５５の出力がローレベルとなる。これを受け前記センスアンプ選択イネーブル信号／ＭＢＴＥＮがハイレベルとなる。
【００７４】
これを受けて前記第５のＡＮＤ素子５０５の出力がローレベルとなり、前記第３のＮＯＲ素子５０４の出力がハイレベルとなり前記カラム動作フラグＹＥＮ、メインデータ線プリチャージ信号／ＰＲＭ、カラム接続イネーブル信号ＹＰＡＥＮ、ライトアンプ活性信号ＷＥＣＯＮがローレベルとなる。これを受けライトアンプ７５とセンスアンプを接続するメインデータ線ＭＢＬのプリチャージが開始され、ライトアンプとセンスアンプの選択が解除され、さらにライトアンプ７５が非活性となり、カラム動作が終了する。
【００７５】
前記カラム動作フラグＹＥＮがハイレベルにされると、前記第２の遅延素子２６で決まる時間の後に前記第１のＮＯＲ素子２８の出力に前記第３の遅延素子２９で決まる期間τ４の後にハイレベルのパルス信号が出力される。この信号は前記第１のＤフリップフロップ２３のリセット端子に接続されているため前記内部動作タイミング制御クロックＩＲＡＳがローレベルにされる。
【００７６】
この前記内部動作タイミング制御クロックＩＲＡＳがローレベルにされると次のようにロウ動作が終了する。まず第４のＳＲフリップフロップ６６のＳ端子が第１２の遅延素子６３で決まる期間τ５の後にハイレベルとなり、第４のＳＲフリップフロップ６６のＱ端子はハイレベルになる。よってワード線ブロック活性化信号ＸＢＫがローレベルとなり、ワード線ＷＬがローレベルにされメモリセルへの再書き込み動作が終了する。またセンスアンプ起動信号ＳＥはローレベルになりセンスアンプが非活性となる。またビット線プリチャージ信号ＥＱＰＲはハイレベルとなり、ビット線対ＢＬ、／ＢＬがプリチャージ状態にされ、次の動作の準備が行われる。
【００７７】
一方ページモードを実現するためには、ＣＡＳ読み出しタイミングまたはＣＡＳ書き込みタイミングの際に／ＲＡＳ端子をローレベルに保持すれは、前記第１のＤフリップフロップ２３がリセットされず、前記内部動作タイミング制御クロックＩＲＡＳがローレベルにされることなく、よってセンスアンプ活性信号ＳＥはハイレベルに保持され、ワード線ブロック活性化信号ＸＢＫはハイレベルに保持され、ワード線ＷＬは選択状態に保持される。連続したＣＡＳ読み出しタイミングまたはＣＡＳ書き込みタイミングを行うことが可能となり、ページモードを実現することができる。
【００７８】
以上説明したように、本実施形態によると、クロック信号ＣＬＫの第１の立ち上がりエッジでロウアドレス信号ＲＡＤＤをラッチするとともに、第２の立ち上がりエッジでカラムアドレス信号ＣＡＤＤをラッチすることにより、ＤＲＡＭ装置の読み出し動作及び書き込み動作を行うことができる。
【００７９】
また、クロック信号ＣＬＫの第１の立ち上がりエッジから、第１の遅延素子２４により決まる所定の遅延時間後に内部動作タイミング制御クロックＩＲＡＳをハイレベルにすることにより、ビット線対ＢＬ、／ＢＬがプリチャージされるマージンを得ている。
【００８０】
また、クロック信号ＣＬＫの第２の立ち上がりエッジで、カラム動作が開始される際にカラム動作フラグＹＥＮがハイレベルにされる。そして、読み出し動作の際には、センスアンプとメインデータ線の接続からメインアンプの活性までの期間、及びメインアンプの活性からデータラッチまでの期間、データラッチの終了からカラム動作フラグＹＥＮを立ち下げるまでの期間は、制御する信号をカラム制御回路１０３に再び返すことで各動作のタイミング関係を規定している。また書き込み動作の際には、ライトアンプ活性化からセンスアンプとメインデータ線を接続するまでの期間を第６の遅延素子５０で決まる期間を規定し、メインデータ線の接続からカラム動作フラグＹＥＮを立ち下げるまでの期間は制御する信号をカラム制御回路１０３に再び返すことで規定している。このカラム動作を規定するカラム動作フラグＹＥＮの立ち下がりより内部動作タイミング制御クロックＩＲＡＳがローレベルにされ、ロウ動作が終了され、ビット線対ＢＬ、／ＢＬをプリチャージするタイミングを得ている。
【００８１】
さらにクロック信号ＣＬＫの第２の立ち上がりエッジで／ＲＡＳ端子をローレベルに保持することでカラム動作フラグＹＥＮが立ち下がった場合でも内部動作タイミング制御クロックＩＲＡＳがローレベルにされない構成とすることで、ページモード動作を実現している。
【００８２】
従って、本実施例による半導体記憶装置は、２クロックの動作で読み出し動作及び書き込み動作を完結することが出来る。よってシステム全体のクロック周波数を下げてもデータ転送レートを落とすことがない。システムのクロック周波数を下げることでシステム設計が容易となり、消費電流も抑えることが出来る。
【００８３】
図１０は本発明の第２の実施形態におけるタイミング制御回路１００の回路図である。 図１０内の記号２１〜３０で示される素子群は構成・接続状態が図２の構成と同様であるので説明は省略する。図２の構成と異なるのは、図１０には図２の回路に対して、第７のＤフリップフロップ１０００、第１のフューズ素子１００１、第２のフューズ素子１００２が設けられている点である。
【００８４】
第２のＡＮＤ素子２５の出力は第２のフューズ素子１００２を介して内部動作タイミング制御クロックＩＲＡＳに接続される。第７のＤフリップフロップ１０００はクロック同期式のＤフリップフロップで、入力は第１のインバーター素子２１の出力に、クロック端子は内部クロック信号ＣＬＫＣに、出力は第１のフューズ素子１００１に接続される。第１のフューズ素子１００１の他方の端子は内部動作タイミング制御クロックＩＲＡＳに接続される。
【００８５】
第１のフューズ素子１００１及び第２のフューズ素子１００２は冗長救済等のレーザーリペア工程で必要に応じてどちらか一方が切断される。
【００８６】
以上のように構成された半導体記憶装置についてその動作を説明する。
第２のフューズ素子１００２を切断した際には、読み出し動作および書き込み動作のタイミングは従来の実施例のタイミングを実現できる。／ＲＡＳ端子をローレベルにしてクロック端子ＣＬＫを立ち上げると、内部動作タイミング制御クロックＩＲＡＳが即座にハイレベルにされ、センスアンプが活性化される。／ＲＡＳ端子をハイレベルにしてクロック端子ＣＬＫを立ち上げると、内部動作タイミング制御クロックＩＲＡＳがローレベルにされ、ビット線プリチャージ動作が開始される。
【００８７】
また、第１のフューズ素子１００１を切断した際には、読み出し動作および書き込み動作のタイミングは第１の実施例で示したような２つのクロックでの動作を実現できる。
【００８８】
以上の構成にすることにより、本発明による半導体記憶装置の動作クロックの周波数を必要に応じて変更することが出来る。よって広い周波数のシステムに対応した半導体記憶装置を提供することが出来る。
【００８９】
なお、前記第１のフューズ素子１００１及び第２のフューズ素子１００２は、半導体製造のリソグラフィ工程で用いるマスクパターンを複数用意し、いずれのマスクパターンを用いて形成するかで、前記第１のフューズ素子１００１及び第２のフューズ素子１００２のうちのいずれを接続するか、接続状態を規定することによって実現してもよい。
【００９０】
なお、第１の実施形態において、クロックの同期タイミングを立ち上がりの時点としたが、立ち下がりの時点をクロックの同期タイミングとしてもよい。
【００９１】
【発明の効果】
以上のように、本発明による半導体記憶装置は、カラム動作が開始した際に立ち上がり、カラム動作が終了した際に立ち下がる信号を設け、その信号が立ち下がった時点から所定期間後に、ビット線のプリチャージ動作を開始し、またロウ動作に関して遅延素子を設け、ロウ動作の開始を遅らせることにより、ビット線のプリチャージ動作の期間を実現し、２クロックでの通常動作を行うことが出来る。データの読み出し、書き込みに関して、必要なクロック数が少なくなることで、消費する電力を抑えることが可能となる。よってデータ転送レートを落とすことなく，低い周波数の動作が可能となる。
【００９２】
また、周波数の低いクロックを用いることで、本発明による半導体記憶装置を用いたシステムの設計を容易にすることが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体記憶装置を示す機能ブロック図である。
【図２】本発明の一実施形態に係る半導体記憶装置におけるタイミング制御回路を示す回路図である。
【図３】本発明の一実施形態に係る半導体記憶装置における動作制御回路を示す回路図である。
【図４】本発明の一実施形態に係る半導体記憶装置におけるワンショット回路を示す回路図である。
【図５】本発明の一実施形態に係る半導体記憶装置におけるカラム制御回路を示す回路図である。
【図６】本発明の一実施形態に係る半導体記憶装置におけるロウ制御回路を示す回路図である。
【図７】本発明の一実施形態に係る半導体記憶装置におけるリード・ライトアンプ・カラムデコーダ列１５の内部ブロック構成を示す。
【図８】本発明の一実施形態に係る半導体記憶装置における書き込み・読み出し・ページモード動作を示すタイミング図である。
【図９】本発明の一実施形態に係る半導体記憶装置における書き込み・読み出し動作時の内部タイミング図である。
【図１０】本発明の第２の実施形態に係る半導体記憶装置におけるタイミング制御回路を示す回路図である。
【図１１】従来の半導体記憶装置の書き込み動作及び読み出し動作を示すタイミング図である。
【符号の説明】
１１ メモリセルアレイ
１２ センスアンプ列
１３ カラムデコーダー列
１４ ロウアドレスラッチ回路
１５ リード・ライトアンプ・カラムデコーダー列
１６ カラムアドレスラッチ回路
１７ データ出力回路
１８ データ入力回路
１９ コマンド入力回路
１００ タイミング制御回路
１０１ 動作制御回路
１０２ ロウ制御回路
１０３ カラム制御回路
２１ 第１のインバーター素子
２２ 第１のＡＮＤ素子
２３ 第１のＤフリップフロップ
２４ 第１の遅延素子
２５ 第２のＡＮＤ素子
２６ 第２の遅延素子
２７ 第２のインバーター素子
２８ 第１のＮＯＲ素子
２９ 第３の遅延素子
３０ 第２のＤフリップフロップ
３１ 第４の遅延素子
３２ 第３のインバーター素子
３３ 第１のＯＲ素子
３４ 第１のＮＡＮＤ素子
３５ 第２のＮＡＮＤ素子
３６ 第３のＤフリップフロップ
３７ 第４のＤフリップフロップ
３８ 第３のＮＡＮＤ素子
３９ 第４のインバーター素子
３００ 第５のＤフリップフロップ
３０１ 第６のＤフリップフロップ
３０２ 第２のワンショット回路
３０３ 第１のワンショット回路
４１ 第５の遅延素子
４２ 第５のインバーター素子
４３ 第３のＡＮＤ素子
５０ 第６の遅延素子
５１ 第１のＳＲフリップフロップ
５２ 第７の遅延素子
５３ 第２のＯＲ素子
５４ 第８の遅延素子
５５ 第３のＯＲ素子
５６ 第３のワンショット回路
５７ 第２のＳＲフリップフロップ
５８ 第２のＮＯＲ素子
５９ 第６のインバーター素子
５００ 第４のＯＲ素子
５０１ 第３のＳＲフリップフロップ
５０２ 第７のインバーター素子
５０３ 第４のＳＲフリップフロップ
５０４ 第３のＮＯＲ素子
５０５ 第４のＡＮＤ素子
５０６ 第８のインバーター素子
５０７ バッファ素子
５０８ バッファ素子
５０９ バッファ素子
５１０ 第５のＡＮＤ素子
５１１ 第６のＡＮＤ素子
５１２ 第９の遅延素子
５１３ 第５のＯＲ素子
５１４ 第１０のインバーター素子
５１５ 第１０の遅延素子
５１６ 第１１のインバーター素子
５１７ 第６のＯＲ素子
５１８ 第１２のインバーター素子
５１９ 第１３のインバーター素子
５２０ 第４のＮＯＲ素子
５２１ 第７のＡＮＤ素子
５２２ 第４のＮＡＮＤ素子
５２３ 第９のインバーター素子
６１ 第１１の遅延素子
６２ 第５のＮＡＮＤ素子
６３ 第１２の遅延素子
６５ 第１５のインバーター素子
６４ 第８のＡＮＤ素子
６６ 第５のＳＲフリップフロップ
６７ 第１４のインバーター素子
１０００ 第７のＤフリップフロップ
１００１ 第１のフューズ素子
１００２ 第２のフューズ素子
ＷＬ ワード線
ＢＬ、／ＢＬ ビット線対
ＲＡ 内部ロウアドレス信号
ＲＡＤＤ ロウアドレス信号
ＭＢＬ メインデータ線
ＣＡ 内部カラムアドレス信号
ＣＡＤＤ カラムアドレス信号
ＤＯ データ出力信号
ＤＩ データ入力信号
ＯＥ 出力イネーブル信号
ＣＬＫ 外部クロック信号
ＣＬＫＣ 内部クロック信号
／ＲＡＳ 内部ロウアドレスストローブ信号
ＣＡＳ 内部カラムアドレスストローブ信号
ＷＥ 内部ライトイネーブル信号
ＩＲＡＳ 内部動作タイミング制御クロック
ＲＥＮＦ 読み出し動作フラグ
ＲＥＮ 読み出し制御信号
ＷＥＮＦ 書き込み動作フラグ
ＷＥＮ 書き込み制御信号
ＮＷＲＥＮ 入力データ取り込みフラグ
ＳＥ センスアンプ起動信号
ＥＱＰＲ ビット線プリチャージ信号
ＸＢＫ ワード線ブロック活性化信号
ＷＥＣＯＮ ライトアンプ活性化信号
ＤＬＣＨＡ、ＤＬＣＨ１ 出力データラッチ信号
／ＭＳＥ リードアンプ活性化信号
／ＰＲＭ メインデータ線プリチャージ信号
ＹＰＡＥＮ カラム接続イネーブル信号
ＹＥＮ カラム動作フラグ
ＲＳＴＰ ＩＲＡＳリセット信号
／ＭＢＴＥＮ センスアンプ選択イネーブル信号
【発明の属する技術分野】
本発明は、半導体記憶装置に係り、特に、比較的低速なクロック周波数を用いて、２サイクルのクロック信号でロウアドレス及びカラムアドレスをラッチでき且つページ動作を行えるＤＲＡＭ型の半導体記憶装置に関する。
【０００２】
【従来の技術】
半導体記憶装置の１つであるダイナミックＲＡＭ（ＤＲＡＭ）は、キャパシタ上の電荷の有無のかたちで情報の書き込み及び読み出しを行うものであり、書きこみ後電荷が次第に減少するため、数ミリ秒ごとにリフレッシュつまり情報を読み出して再書き込みする操作が必要であり、回路が複雑なるという問題がある。
【０００３】
従来のＤＲＡＭ装置の回路動作の一例について図面を参照しながら説明する。ここでは例えばＤＲＡＭ装置はスイッチングトランジスタとしてのＭＯＳＦＥＴとキャパシタとで構成されている。そして、ＭＯＳＦＥＴのゲート電極がワード線に接続され、ソースドレインの一方がビット線に接続されると共に、他の一方がキャパシタの一方の電極に接続されており、クロック信号によってワード線及びビット線の電位を制御することにより、センスアンプによってキャパシタ上の電荷の検出を行うように構成されている。
【０００４】
図１１（ａ）および（ｂ）は特開２０００−１０９９５９号特開２０００―１０５９９４号に記載された従来のＤＲＡＭ装置のデータＩ／Ｏのタイミングチャートであって、図１１（ａ）は、読み出し動作を示し、図１１（ｂ）は書き込み動作を示している。図１１（ａ）に示すように、読み出し動作時には、まず、第１のクロック信号であるＣＬＫの立ち上がりエッジで、第２のクロック信号である／ＲＡＳ（ロウアドレスストローブ）信号を立ち下げることにより、これまでプリチャージ状態にあったロウ系の回路が活性化されてメモリ動作が開始され、ロウアドレスがラッチされる。これにより、選択されたワード線に接続されているメモリセルが活性化されるとともに、選択されたビット線対に接続されたセンスアンプが活性化される。
【０００５】
続いて、第１のクロック信号であるＣＬＫの次の立ち上がりエッジで、第３のクロック信号である／ＣＡＳ（コラムアドレスストローブ）信号を立ち下げることにより、読み出し動作が開始され、コラムアドレスがラッチされる。このとき、ライトイネーブル信号／ＷＥをハイレベルとして書き込みを禁止状態（ディスエーブル）とすることにより、選択されたメモリセルが接続されているビット線対に読み出された電位差を増幅して有効データを確定し、さらにリードアンプ等を介して外部に出力する。さらに、第１のクロック信号であるＣＬＫの次の立ち上がりエッジで／ＲＡＳ信号、／ＣＡＳ信号をハイレベルにすることにより、ロウ系の回路がプリチャージ状態にされ、次の動作の準備が行われる。
【０００６】
一方、図１１（ｂ）に示すように、書き込み動作時にも同様に、まず１のクロック信号であるＣＬＫの立ち上がりエッジで、／ＲＡＳ信号を立ち下げてロウアドレスをラッチする。これにより、選択されたワード線に接続されているメモリセルが活性化されるとともに、選択されたビット線対に接続されたセンスアンプが活性化される。第２のクロック信号であるＣＬＫの次の立ち上がりエッジで／ＣＡＳ信号を立ち下げてコラムアドレスをラッチする。このとき、ライトイネーブル信号／ＷＥをローレベルとして、書き込み動作を許可状態（イネーブル）としておき、選択されたメモリセルに保持させる有効データをライトアンプ等から入力する。さらに、第１のクロック信号であるＣＬＫの次の立ち上がりエッジで／ＲＡＳ信号、／ＣＡＳ信号をハイレベルにすることにより、ロウ系の回路がプリチャージ状態にされ、次の動作の準備が行われる。
【０００７】
なお、本明細書において、信号名の前に付加されている記号”／”は反転を表し、ローレベルのときに活性状態（ローアクティブ）となる信号を表す。
【０００８】
【発明が解決しようとする課題】
しかしながら、このような従来のＤＲＡＭ装置は、読み出し及び書き込み動作の際にＲＡＳ、ＣＡＳ、プリチャージサイクルの３サイクルが必要となるため、高い動作周波数が必要となり、消費電力の増加を引き起こす。特に、ＤＲＡＭの動作周波数がシステムの周波数を決定しているような場合には問題となる。
【０００９】
本発明は、前記従来の問題を解決し、データ転送速度を落とすことなく，低い周波数で動作可能な半導体記憶装置を実現することを目的とする。
【００１０】
【課題を解決するための手段】
前記の目的を達成するため、本発明は、ＤＲＡＭ動作のロウアドレスストローブ動作とカラムアドレスストローブ動作の２つのクロックで一連の動作を終了できる構成とする。
【００１１】
具体的に、本発明に係る半導体記憶装置は、複数のメモリセルを有するメモリセルアレイと、外部からのロウアドレス信号により選択される複数のワード線と、外部からの複数のカラムアドレス信号により選択的に活性化される複数のビット線と、前記複数のビット線ごとに読み出されたデータを増幅するセンスアンプとを備えた半導体記憶装置において、クロック信号の第１のエッジをトリガにして、第１の制御信号の活性化状態に対応して前記ロウアドレス信号をラッチするロウアドレスラッチ手段と、前記第１の制御信号の活性化状態に対応して前記第１のエッジから、内部回路動作で決まる所定期間経過後に前記センスアンプを活性化するセンスアンプ活性化手段と、前記クロック信号の前記第１のエッジに後続する第２のエッジをトリガにして、第２の制御信号の活性化状態に応じて前記カラムアドレス信号をラッチするカラムアドレスラッチ手段と、前記第２の制御信号の活性化状態に応じて、前記第２のエッジから、内部回路動作で決まる所定期間後に前記ビット線に対してプリチャージを行うプリチャージ信号を生成するプリチャージ信号生成手段とを具備し、前記第２のエッジをトリガにして、前記第１の制御信号の状態を判定し、判定結果が、第１の状態の場合にはページモード動作を禁止し、前記第２のエッジが含まれるクロックサイクルにおいて前記ビット線に対するプリチャージを許可し、次の動作に備える一方、前記第１の状態と異なる第２の状態の場合にはページモード動作を許可し、前記第２のエッジが含まれるクロックサイクルにおいて前記ビット線に対するプリチャージを禁止するタイミング制御手段を具備したことを特徴とする。
【００１２】
本発明の第２では、請求項１に記載の半導体記憶装置において、前記第１及び第２のエッジは前記クロック信号が第１のレベルから第２のレベルに遷移するエッジであり、前記クロック信号、前記第１及び第２の制御信号はそれぞれ外部から入力され、前記第２のエッジをトリガにして、前記メモリセルにデータを書き込むか否かを制御する書き込み制御信号の状態を判定し、判定結果が、第１の状態の場合には書き込み動作を許可する一方、前記第１の状態と異なる第２の状態の場合には読み出し動作を許可する制御手段を具備したことを特徴とする。
【００１４】
本発明の第３では、請求項１に記載の半導体記憶装置において、前記第１及び第２のエッジは前記クロック信号が第１のレベルから第２のレベルに遷移するエッジであり、前記第２のエッジをトリガにして、第３の制御信号を第１の状態に設定し、読み出し動作もしくは書き込み動作が終了した際に前記第３の制御信号を前記第１の状態と異なる第２の状態に設定する機能を有し、前記第３の制御信号が第２の状態に設定された期間から所定期間後に前記ビット線に対するプリチャージを開始するようにしたことを特徴とする。
【００１５】
本発明の第４では、請求項３に記載の半導体記憶装置において、さらに、前記センスアンプとデータ入出力回路の間に配設され、前記センスアンプのデータを読み書きする複数のリードアンプと、前記リードアンプを制御するカラム制御回路とを具備し、前記カラム制御回路は、前記第２のエッジをトリガとして、前記第２の制御信号の活性化状態に応じて前記リードアンプの動作を制御するリードアンプ制御信号を発生し、前記リードアンプ制御信号は、前記複数のリードアンプのうち最も遅れて信号を受け取るリードアンプを経由して、前記カラム制御回路に戻され、前記カラム制御回路に戻されたリードアンプ制御信号により、前記第３の制御信号を前記第２の状態に設定するようにしたことを特徴とする。
【００１６】
本発明の第５では、請求項１に記載の半導体記憶装置において、さらに、前記センスアンプを活性化するための内部クロックと、前記クロック信号の第１のエッジをトリガにして、第１の制御信号の活性化状態に対応して、前記第１のエッジから、所定期間経過後に前記内部クロックを所定の状態にする第１の内部クロック発生装置と、前記第１の制御信号を前記クロック信号に同期してラッチする第２の内部クロック発生装置とを有し、前記第１の内部クロック発生装置は第１のフューズ素子を介して前記内部クロックに結合され、前記第２の内部クロック発生装置は第２のフューズ素子を介して前記内部クロックに結合され、製造工程中または製造後に、必要に応じて第１のフューズ素子もしくは第２のフューズ素子が切断可能なように形成されていることを特徴とする。
【００１７】
本発明の第６では、請求項５に記載の半導体記憶装置では、前記第１のフューズ素子もしくは第２のフューズ素子の接続状態は、配線工程で使用するリソグラフィ・マスクのオプションにより決定されるようにしたことを特徴とする。
【００１８】
【発明の実施の形態】
次に、本発明の一実施形態について図面を参照しながら説明する。
図１は、本発明の一実施形態に係る半導体記憶装置の機能ブロック構成を示している。図１に示すように、それぞれがデータを保持する複数のメモリセル（図示せず）を有するメモリセルアレイ１１と、前記メモリセルアレイ１１と接続された、例えば２５６本のブロックが３２ブロック配置されるワード線ＷＬと、メモリセルアレイ１１と接続された、例えば１０２４対のビット線対ＢＬ、／ＢＬと、前記ビット線対ＢＬ、／ＢＬごとに設けられ、読み出されたメモリセルの微小電位を増幅してデータ値を確定するセンスアンプ列１２とが配置される。
【００１９】
ロウ系の回路として、各ワード線ＷＬには、ワード線ＷＬごとに設けられ、内部ロウアドレス信号ＲＡに基づいてワード線ＷＬを選択するロウデコーダ列１３が接続され、前記ロウデコーダー列１３には、ロウアドレス端子からのロウアドレス信号ＲＡＤＤをラッチしてロウデコーダー列１３に出力するロウアドレスラッチ回路１４が接続される。
【００２０】
また、カラム系の回路として、各ビット線対ＢＬ、／ＢＬには、センスアンプ列１２が接続され、前記センスアンプ列１２とリード・ライトアンプ・カラムデコーダ列１５はメインデータ線ＭＢＬを介して接続される。前記リード・ライトアンプ・カラムデコーダ列１５は内部カラムアドレス信号ＣＡに基づいて所定のセンスアンプと接続する機能を持つ。前記リード・ライトアンプ・カラムデコーダ列１５には、カラムアドレス端子からのカラムアドレス信号ＣＡＤＤをラッチしてリード・ライトアンプ・カラムデコーダー列１５に出力するカラムアドレスラッチ回路１６が接続される。ここで、ロウアドレス端子とカラムアドレス端子は共通端子であってもよい。
【００２１】
リード・ライトアンプ・カラムデコーダ列１５には、データ出力回路１７及びデータ入力回路１８がそれぞれ内部ＤＩ／ＤＯを介して接続されており、読み出し動作時には、リード・ライトアンプ・カラムデコーダ列１５を通じてデータ出力回路１７に読み出された内部データがデータ出力信号ＤＯとしてデータ出力端子に出力され、書き込み動作時には、データ入力回路１８がデータ入力端子から入力されるデータ入力信号ＤＩをリード・ライトアンプ・コラムデコーダ列１５に出力する。ここで、データ入力端子と、データ出力端子は共通端子であってもよい。リード・ライトアンプ・カラムデコーダ列１５内には複数のライトアンプと，複数のリードアンプとそれに接続される複数の第１群のデータラッチ回路及びさらに第１群のデータラッチ回路の出力をラッチする第２群のデータラッチ回路が含まれる。この第２群のデータラッチ回路の出力が内部ＤＯに接続される。ライトアンプには内部ＤＩが接続される。
【００２２】
また、データ出力端子には、データ出力禁止手段として、ＯＥ端子からの出力イネーブル信号ＯＥが接続される。
コマンド入力回路１９には、外部制御端子であるＣＬＫ（外部クロック）端子、／ＲＡＳ（ロウアドレスストローブ）端子、／ＣＡＳ（カラムアドレスストローブ）端子、／ＷＥ（ライトイネーブル）端子が接続され、内部制御信号である、内部クロックＣＬＫＣ、内部ロウアドレスストローブ信号／ＲＡＳ、内部カラムアドレスストローブ信号ＣＡＳ、内部ライトイネーブル信号ＷＥを出力する。
【００２３】
そしてさらに、本実施例の特徴として、装置の読み出し動作及び書き込み動作を規制するための種々の制御信号を出力するタイミング制御回路１００、動作制御回路１０１、ロウ制御回路１０２、カラム制御回路１０３を備えている。
【００２４】
タイミング制御回路１００には、コマンド入力回路１９から出力された、内部クロックＣＬＫＣ、内部ロウアドレスストローブ信号／ＲＡＳ、内部カラムアドレスストローブ信号ＣＡＳが入力され、ＤＲＡＭのロウ動作のイネーブル信号である内部動作タイミング制御クロックＩＲＡＳが出力される。
【００２５】
動作制御回路１０１には、コマンド入力回路１９から出力された、内部ライトイネーブル信号ＷＥ、タイミング制御回路１００から出力された内部動作タイミング制御クロックＩＲＡＳが入力されており、読み出し動作のために、読み出し動作フラグＲＥＮＦ及び、読み出し制御信号ＲＥＮが、書き込み動作のために、書き込み動作フラグＷＥＮＦ及び、書き込み制御信号ＷＥＮが、前記データ入力回路１８に入力データ取り込みフラグＮＷＲＥＮが出力される。
【００２６】
ロウ制御回路１０２には、タイミング制御回路１００から出力された内部動作タイミング制御クロックＩＲＡＳが入力されており、センスアンプ列１２にはセンスアンプ起動信号ＳＥ及びビット線プリチャージ信号ＥＱＰＲが、ロウデコーダー列１３には、ワード線ブロック活性化信号ＸＢＫが、それぞれ出力される。
【００２７】
カラム制御回路１０３には、タイミング制御回路１００から出力された内部動作タイミング制御クロックＩＲＡＳが、動作制御回路１０１から出力された読み出し動作フラグＲＥＮＦ、読み出し制御信号ＲＥＮ、書き込み動作フラグＷＥＮＦ及び、書き込み制御信号ＷＥＮが入力され、リード・ライトアンプ・カラムデコーダー列１５に、ライトアンプ活性信号ＷＥＣＯＮ、出力データラッチ信号ＤＬＣＨＡ、ＤＬＣＨ１、リードアンプ活性信号／ＭＳＥ、メインデータ線プリチャージ信号／ＰＲＭ、カラムデコーダー列とメインデータ線ＭＢＬを接続するカラム接続イネーブル信号ＹＰＡＥＮが出力される。このうちリードアンプ活性信号／ＭＳＥ、メインデータ線プリチャージ信号／ＰＲＭ、カラム接続イネーブル信号ＹＰＡＥＮは、タイミング制御のため、リード・ライトアンプ・カラムデコーダー列１５内を走り、最遠点からカラム制御回路１０３に再び入力される。またセンスアンプ列１２に、センスアンプ選択イネーブル信号／ＭＢＴＥＮが出力される。またタイミング制御回路１００にカラム動作フラグＹＥＮが返される。前記出力データラッチ信号ＤＬＣＨＡは前記第１群のデータラッチ回路のラッチ制御信号、出力データラッチ信号ＤＬＣＨ１は前記第２群のデータラッチ回路のラッチ制御信号である。
【００２８】
図２は、本実施例に係るタイミング制御回路１００の回路構成の一例を示している。
図２に示すようにタイミング制御回路１００には、内部クロックＣＬＫＣ、内部ロウアドレスストローブ信号／ＲＡＳ、内部カラムアドレスストローブ信号ＣＡＳが入力され、内部ロウアドレスストローブ信号／ＲＡＳが第１のインバーター素子２１に入力され、前記第１のインバーター素子２１の出力が、第１のディレイ（Ｄ）フリップフロップ２３に入力される。第１のＤフリップフロップ２３は、ロード・ホールド（ＬＨ）端子がローレベルの際にデータの取り込みが可能となり、ハイレベルの際にはデータの取り込みが禁止されるロード・ホールド・リセット機能を有する。また前記第１のＤフリップフロップ２３のクロック（ＣＫ）端子には内部クロックＣＬＫＣが入力され、内部クロックＣＬＫＣの立ち上がりエッジに同期してデータをラッチする。前記第１のＤフリップフロップ２３のＬＨ端子は、第１のＡＮＤ素子２２の出力に接続され、前記第１のＡＮＤ素子２２の入力は内部ロウアドレスストローブ信号／ＲＡＳと内部カラムアドレスストローブ信号ＣＡＳに接続される。第１のＤフリップフロップ２３のリセット（Ｒ）端子はＩＲＡＳリセット信号のＲＳＴＰに接続される。
【００２９】
第１のＤフリップフロップ２３の出力の立ち上がりエッジを所定の遅延期間遅らせるために、出力端子には、第１の遅延素子２４の入力端子と、内部動作タイミング制御クロックＩＲＡＳを出力する第２のＡＮＤ素子２５の入力端子に接続される。遅延素子２４の出力端子は第２のＡＮＤ素子２５の他方の入力端子に接続される。
【００３０】
またタイミング制御回路１００にはカラム動作フラグＹＥＮが入力される。カラム動作フラグＹＥＮは第２の遅延素子２６に入力され、前記第２の遅延素子２６の出力は第２のインバータ素子２７の入力及び第１のＮＯＲ素子２８の入力に接続される。前記第２のインバータ素子２７の出力は第３の遅延素子２９の入力に接続され、前記第３の遅延素子２９の出力は前記第１のＮＯＲ素子２８の入力に接続される。前記第１のＮＯＲ素子２８の入力はさらにクロック同期式である第２のＤフリップフロップ３０の出力が接続される。前記第２のＤフリップフロップ３０のＤ端子には前記第１のインバーター素子２１の出力が接続され、ＣＫ端子は内部クロックＣＬＫＣに接続される。
【００３１】
図３は、本実施例に係る動作制御回路１０１の回路構成の一例を示している。図３に示すように動作制御回路１０１には、内部クロックＣＬＫＣ、内部カラムアドレスストローブ信号ＣＡＳ、内部動作タイミング制御クロックＩＲＡＳ、内部ライトイネーブル信号ＷＥが入力される。本動作制御回路２１が出力する読み出し制御信号ＲＥＮ及び書き込み制御信号ＷＥＮについて、これらの信号をリセットするリセット回路が含まれる。前記リセット回路は、第４の遅延素子３１、第３のインバーター素子３２、第１のＯＲ素子３３からなり、内部クロックＣＬＫＣが、前記第４の遅延素子３１及び第１のＯＲ素子３３に入力され、前記第４の遅延素子３１の出力が前記第３のインバータ３２に入力され、前記第３のインバータ３２の出力が、前記第１のＯＲ素子３３に入力される構成をなす。第１のＮＡＮＤ素子３４の出力端子は前記入力データ取り込みフラグＮＷＲＥＮに接続され、３つの入力端子はそれぞれ内部カラムアドレスストローブ信号ＣＡＳ、内部動作タイミング制御クロックＩＲＡＳ、内部ライトイネーブル信号ＷＥに接続される。第２のＮＡＮＤ素子３５の３つの入力端子はそれぞれ内部カラムアドレスストローブ信号ＣＡＳ、内部動作タイミング制御クロックＩＲＡＳ、内部ライトイネーブル信号ＷＥに接続され、出力端子は、第３のＤフリップフロップ３６及び第４のＤフリップフロップ３７に接続される。前記第３のＤフリップフロップ３６は、ローアクティブセット機能付きの同期型フリップフロップであり、ＮＳ端子がローレベルの際にはクロックに無関係にＮＱ端子がローレベルにされる。またデータの取り込みはＣＫ端子の立ち上がりエッジに同期して行われる。ＮＱ端子はＣＫ端子の立ち上がりに同期してＤ端子の逆相を出力する端子である。前記第３のＤフリップフロップ３６のＮＱ端子は第１のワンショット回路３０３の入力端子に、ＣＫ端子は内部クロックＣＬＫＣに、ＮＳ端子は前記第１のＯＲ素子３３の出力端子に接続される。前記第４のＤフリップフロップ３７は、同期型フリップフロップでデータの取り込みはＣＫ端子の立ち上がりエッジに同期して行われる。前記第４のＤフリップフロップ３７のＮＱ端子は書き込み動作フラグＷＥＮＦに、ＣＫ端子は内部クロックＣＬＫＣにそれぞれ接続される。第３のＮＡＮＤ素子３８の３つの入力端子はそれぞれ内部カラムアドレスストローブ信号ＣＡＳ、内部動作タイミング制御クロックＩＲＡＳ、第４のインバーター素子３９を介して内部ライトイネーブル信号ＷＥに接続され、出力端子は、第５のＤフリップフロップ３００及び第６のＤフリップフロップ３０１に接続される。前記第５のＤフリップフロップ３００は、前記第３のＤフリップフロップ３６と同様の機能を有する。前記第５のＤフリップフロップ３００のＮＱ端子は第２のワンショット回路３０２の入力端子に、ＣＫ端子は内部クロックＣＬＫＣに、ＮＳ端子は前記第１のＯＲ素子３３の出力端子に接続される。前記第６のＤフリップフロップ３０１は、同期型フリップフロップでデータの取り込みはＣＫ端子の立ち上がりエッジに同期して行われる。前記第６のＤフリップフロップ３０１のＮＱ端子は読み込み動作フラグＲＥＮＦに、ＣＫ端子は内部クロックＣＬＫＣにそれぞれ接続される。第１のワンショット回路３０３の出力端子は書き込み制御信号ＷＥＮに接続される。第２のワンショット回路３０２の出力端子は読み出し制御信号ＲＥＮに接続される。
【００３２】
図４は、第１のワンショット回路３０３の回路構成の一例を示している。
図４に示すように第１のワンショット回路３０３は、第５の遅延素子４１、第５のインバーター素子４２、第３のＡＮＤ素子４３から構成される。入力端子Ｉは、前記第５の遅延素子４１、前記第３のＡＮＤ素子４３の入力端子に接続され、前記第５の遅延素子４１の出力端子は、前記第５のインバーター素子４２の入力端子に接続される。前記第５のインバーター素子４２の出力端子は前記第３のＡＮＤ素子４３の入力端子に接続され、前記第３のＡＮＤ素子４３の出力端子は、前記第１のワンショット回路３０３の出力端子Ｏとなる。前記第１のワンショット回路３０３は、入力端子Ｉの立ち上がりエッジから前記第５の遅延素子４１で決まる遅延時間τのパルスを発生する回路構成をなす。
【００３３】
前記第２のワンショット回路等本明細書にに示されるワンショット回路は図４に示される回路と同様の構成をなし、遅延時間τは目的に応じて設定される。
図５は、本実施例に係るカラム制御回路１０３の回路構成の一例を示している。
図５に示すようにカラム制御回路１０３には、読み出し動作フラグＲＥＮＦ及び、読み出し制御信号ＲＥＮ、書き込み動作フラグＷＥＮＦ及び、書き込み制御信号ＷＥＮ、内部動作タイミング制御クロックＩＲＡＳが入力される。書き込み制御信号ＷＥＮが第６の遅延素子５０に入力され、前記第６の遅延素子５０の出力は第１のセットリセットフリップフロップ（以後ＳＲフリップフロップと略す）５１のＳ（セット）入力に接続される。前記第１のＳＲフリップフロップの出力Ｑは第７の遅延素子５２及び第２のＯＲ素子５３に入力される。また前記第７の遅延素子５２の出力は前記第２のＯＲ素子５３に入力される。さらに前記第２のＯＲ素子５３の出力は第８の遅延素子５４及び第３のＯＲ素子５５に入力される。また前記第８の遅延素子５４の出力は前記第３のＯＲ素子５５に入力される。読み出し制御信号ＲＥＮは第３のワンショット回路５６に入力される。前記第３のワンショット回路５６の出力は第２のＳＲフリップフロップ５７のＳ入力に入力される。
【００３４】
前記第３のＯＲ素子５５及び前記第２のＳＲフリップフロップ５７の各出力は第２のＮＯＲ素子５８に入力される。前記第２のＮＯＲ素子５８の出力は前記センスアンプ選択イネーブル信号／ＭＢＴＥＮである。センスアンプ選択イネーブル信号／ＭＢＴＥＮは、前記センスアンプ列１２に入力され、センスアンプとメインデータ線ＭＢＬを接続するゲートのスイッチトランジスタ（図示せず）のイネーブル信号の機能を持つ。本信号は、センスアンプ列１２のブロック内を通過し、本図５に示されるカラム制御回路１０３に再び入力される。
【００３５】
再び入力された前記センスアンプ選択イネーブル信号／ＭＢＴＥＮは第６のインバーター素子５９に入力され、本素子の出力は、第４のＯＲ素子５００及び第３のＳＲフリップフロップ５０１のＳ入力に入力される。前記第４のＯＲ素子５００にはさらに第７のインバーター素子５０２を介して前記内部動作タイミング制御クロックＩＲＡＳが入力され、出力は前記第１のＳＲフリップフロップ５１、前記第２のＳＲフリップフロップ５７及び第４のＳＲフリップフロップ５０３のＲ（リセット）端子に入力される。前記第４のＳＲフリップフロップ５０３のＳ端子は書き込み制御信号ＷＥＮが入力され、出力端子Ｑは第３のＮＯＲ素子５０４に入力される。第４のＡＮＤ素子５０５には書き込み動作フラグＷＥＮＦ及び第８のインバーター素子５０６を介して前記センスアンプ選択イネーブル信号／ＭＢＴＥＮが入力され、出力は前記第３のＮＯＲ素子５０４に入力される。前記第３のＮＯＲ素子５０４の出力は第４のＮＡＮＤ素子５２２に入力される。前記第４のＮＡＮＤ素子５２２の出力はバッファ素子５０７、５０８、５０９に入力される。バッファ素子５０７の出力がカラム動作フラグＹＥＮ、バッファ素子５０８の出力がメインデータ線プリチャージ信号／ＰＲＭ、バッファ素子５０９の出力がカラム接続イネーブル信号ＹＰＡＥＮとなる。前記第４のＮＡＮＤ素子５０６の出力はさらに第５のＡＮＤ素子５１０に入力され、出力はライトアンプ活性信号ＷＥＣＯＮとなり、他方の入力には書き込み動作フラグＷＥＮＦが入力される。
【００３６】
第６のＡＮＤ素子５１１には読み出し動作フラグＲＥＮＦ及び第３のＳＲフリップフロップ５０１の出力Ｑが入力され、前記第３の SR フリップフロップ５０１の出力端子は第９の遅延素子５１２に出力され、また、第３の SR フリップフロップ５０１の出力端子は第９のインバーター素子５２３を介して第５のＯＲ素子５１３に入力される。
前記第９の遅延素子５１２の出力は第１０のインバーター素子５１４に入力される。前記第６のインバーター素子５１４の出力はリードアンプ活性信号／ＭＳＥとしてリード・ライトアンプ・カラムデコーダ列１５に入力される。入力後リードアンプ活性信号／ＭＳＥはリード・ライトアンプ・カラムデコーダ列１５のブロック内を通過し、本図５に示されるカラム制御回路１０３に再び入力される。再び入力された前記リードアンプ活性信号／ＭＳＥは、第１０の遅延素子５１５に入力され、前記第１０の遅延素子５１５の出力は第１１のインバーター素子５１６に入力される。前記第１１のインバーター素子５１６の出力は出力データラッチ信号ＤＬＣＨＡとしてリード・ライトアンプ・カラムデコーダ列１５に入力される。入力後出力データラッチ信号ＤＬＣＨＡはリード・ライトアンプ・カラムデコーダ列１５のブロック内を通過し、本1186100285880_0に示されるカラム制御回路１０３に再び入力される。再び入力された前記出力データラッチ信号ＤＬＣＨＡは、前記第５のＯＲ素子５１３及び第６のＯＲ素子５１７に入力される。前記第６のＯＲ素子５１７には、さらに第１２のインバーター素子５１８を介して読み出し動作フラグＲＥＮＦ及び前記第７のインバーター素子５０２の出力が入力される。前記第５のＯＲ素子５１３の出力は出力データラッチ信号ＤＬＣＨ１であり、リード・ライトアンプ・カラムデコーダ列１５に入力される。入力後出力データラッチ信号ＤＬＣＨ１はリード・ライトアンプ・カラムデコーダ列１５のブロック内を通過し、本1186100285880_1に示されるカラム制御回路１０３に再び入力される。再び入力された前記出力データラッチ信号ＤＬＣＨ１は、第１３のインバーター素子５１９に入力される。前記第１３のインバーター素子５１９の出力は第４のＮＯＲ素子５２０に入力される。前記第４のＮＯＲ素子５２０の入力にはさらに読み出し制御信号ＲＥＮ及び第７のＡＮＤ素子５２１の出力が入力される。前記第４のＮＯＲ素子５２０の出力は前記第４のＮＡＮＤ素子５２２に入力される。前記第７のＡＮＤ素子５２１には前記読み出し動作フラグＲＥＮＦ及び前記第６のインバーター素子５９の出力が入力される。
【００３７】
図６は本発明に係るロウ制御回路１０２のの回路構成の一例を示している。
第１１の遅延素子６１及び第５のＮＡＮＤ素子６２には内部動作タイミング制御クロックＩＲＡＳが入力され、前記第１１の遅延素子６１の出力は前記第５のＮＡＮＤ素子６２に入力される。さらに前記第５のＮＡＮＤ素子６２の出力は第１２の遅延素子６３及び第８のＡＮＤ素子６４に入力され、前記第１２の遅延素子６３の出力は前記第８のＡＮＤ素子６４に入力される。第５のＳＲフリップフロップ６６のＳ（セット）端子には前記第８のＡＮＤ素子６４の出力が、Ｒ（リセット）端子には内部動作タイミング制御クロックＩＲＡＳが入力される。前記第４のＳＲフリップフロップ６６の出力はビット線プリチャージ信号ＥＱＰＲとなる。またさらに第１４のインバーター素子６７を介してワード線ブロック活性化信号ＸＢＫとなる。また前記第８のＡＮＤ素子６４の出力は第１５のインバーター素子６５を介してセンスアンプ起動信号ＳＥとなる。
【００３８】
図７は本発明に係るリード・ライトアンプ・カラムデコーダ列１５の内部ブロック構成を示している。
リード・ライトアンプ・カラムデコーダ列１５はカラム単位ブロック７０が複数個配置される構成となる。７１はカラムデコーダ、７２はリードアンプ、７３は前記第１群のデータラッチ回路、７４は前記第２群のデータラッチ回路、７５はライトアンプ、７６はメインデータ線プリチャージ回路である。
カラムデコーダ７１はメインデータ線ＭＢＬと、リードアンプ７２及びライトアンプ７５に接続され、カラム接続イネーブル信号ＹＰＡＥＮはハイレベルの際にメインデータ線ＭＢＬとリードアンプ７２及びイトアンプ７５を選択的に接続する機能を持つ。リードアンプの出力端子は第１群のデータラッチ回路７３に入力され、さらに第１群のデータラッチ回路７３の出力は第２群のデータラッチ回路７４に入力される。ライトアンプの入力には内部データ入力信号の内部ＤＩが、第２群のデータラッチ回路７４の出力には内部データ出力信号の内部ＤＯが接続される。第１群データラッチ回路７３及び第２群のデータラッチ回路７４は制御信号がハイレベルの際にデータを保持し、ローレベルの際に入力データを出力する機能を持つ。メインデータ線プリチャージ回路７６はメインデータ線プリチャージ信号／ＰＲＭがローレベルの際にメインデータ線を所定のレベルにプリチャージする機能を有する。
【００４０】
同様にリードアンプ活性化信号／ＭＳＥは全リードアンプ７２に入力され、最遠部からカラム制御回路１０３に戻される構成となる。この構成によりカラム制御回路１０３にデータが戻された際には全リードアンプ７２が所定の動作状態にある。
【００４１】
同様に出力データラッチ信号ＤＬＣＨＡは全第１群のデータラッチ回路７３に入力され、最遠部からカラム制御回路１０３に戻される構成となる。この構成によりカラム制御回路１０３にデータが戻された際には全第１群のデータラッチ回路７３が所定の動作状態にある。
【００４２】
同様に出力データラッチ信号ＤＬＣＨ１は全第２群のデータラッチ回路７４に入力され、最遠部からカラム制御回路１０３に戻される構成となる。この構成によりカラム制御回路１０３にデータが戻された際には全第１群のデータラッチ回路７４が所定の動作状態にある。
【００４３】
同様にライトアンプ活性化信号ＷＥＣＯＮは全ライトアンプ７５に入力され、最遠部からカラム制御回路１０３に戻される構成となる。この構成によりカラム制御回路１０３にデータが戻された際には全リードアンプ７５が所定の動作状態にある。
【００４４】
以下前記のように構成された半導体記憶装置の動作タイミングを説明する。
図８は本発明による半導体記憶装置の動作タイミングを示している。詳しい内部動作を説明する前に各動作の入力信号のタイミングを説明する。
前記コマンド入力回路１９の外部制御端子である前記ＣＬＫ端子、／ＲＡＳ端子、／ＣＡＳ端子、／ＷＥ端子に印加する入力波形を示している。またＡＤＤは、前記ロウアドレス端子ＲＡＤＤ及び前記カラムアドレス端子ＣＡＤＤをマルチプレクサ方式で入力した場合のアドレス端子を示している。ＤＩ/ＤＯは、データ入力信号ＤＩ及びデータ出力信号ＤＯの入出力波形を示している。ｔＡ〜ｔＬはクロック端子に入力される波形の立ち上がりエッジで区切られたタイミングを示している。
【００４５】
タイミングｔＡ〜ｔＢは通常の書き込み動作を示している。タイミングｔＡのクロックの立ち上がりエッジに前記／ＲＡＳ端子をローレベル、前記／ＣＡＳ端子をハイレベルにし、前記ロウアドレス端子ＲＡＤＤにロウアドレスを入力することで、ロウ選択動作が行われる。次のタイミングｔＢのクロックの立ち上がりエッジに前記／ＲＡＳ端子をハイレベル、前記／ＣＡＳ端子をローレベルに、前記／ＷＥ端子にローレベルを印加し、前記カラムアドレス端子ＣＡＤＤにカラムアドレスを入力し、データ入力端子に書き込みデータ入力信号ＤＩを入力することでカラム選択動作及び書き込み動作が行われ、その後プリチャージ動作が行われる。
【００４６】
またタイミングｔＣ〜ｔＤおよびｔＫ〜ｔＬは通常の読み出し動作を示している。タイミングｔＣのクロックの立ち上がりエッジに前記／ＲＡＳ端子をローレベル、前記／ＣＡＳ端子をハイレベルにし、前記ロウアドレス端子ＲＡＤＤにロウアドレスを入力することで、ロウ選択動作が行われる。次のタイミングｔＤのクロックの立ち上がりエッジに前記／ＲＡＳ端子をハイレベル、前記／ＣＡＳ端子をローレベルに、前記／ＷＥ端子にハイレベルを印加し、前記カラムアドレス端子ＣＡＤＤにカラムアドレスを入力することで、カラム選択動作及び読み出し動作が行われ、その後ビット線プリチャージ動作が行われる。データ出力端子に読み出しデータ出力信号ＤＯが出力される。
【００４７】
このように本発明による半導体記憶装置はクロック信号ＣＬＫの２つのサイクルで読み出し及び書き込み動作を完結する事が出来る。
またタイミングｔＥ〜ｔＪは書き込み・読み出し混合のページモード動作を示している。タイミングｔＥのクロックの立ち上がりエッジに前記／ＲＡＳ端子をローレベル、前記／ＣＡＳ端子をハイレベルにし、前記ロウアドレス端子ＲＡＤＤにロウアドレスを入力することで、ロウ選択動作が行われる。次のタイミングｔＦはページ読み出しのタイミングで、クロックの立ち上がりエッジに前記／ＲＡＳ端子をロウレベルに保持し、前記／ＣＡＳ端子をローレベルに、前記／ＷＥ端子にハイレベルを印加し、前記カラムアドレス端子ＣＡＤＤにカラムアドレスを入力することで、カラム選択動作及び書き込み動作が行われ、データ出力端子に読み出しデータ出力信号ＤＯが出力される。この際、ビット線プリチャージ動作は行われない。次のタイミングｔＧはページ読み出しのためのダミーサイクルであり、クロックの立ち上がりエッジに前記／ＲＡＳ端子をローレベル固定、前記／ＣＡＳ端子をハイレベルにする。次のタイミングｔＨはページ書き込みのサイクルであり、クロックの立ち上がりエッジに前記／ＲＡＳ端子をロウレベルに保持し、前記／ＣＡＳ端子をローレベルに、前記／ＷＥ端子にローレベルを印加し、前記カラムアドレス端子ＣＡＤＤにカラムアドレスを入力し、データ入力端子に書き込みデータ入力信号ＤＩを入力することで、カラム選択動作及び書き込み動作が行われる。次のタイミングｔＩはページ読み出しのタイミングであり、印加するのはタイミングｔＦと同様である。さらに次のタイミングｔＪは、ｔＦページ読み出しのタイミングである。このタイミングに示すようにページ動作の終了にはクロックの立ち上がりエッジで前記／ＲＡＳ端子をハイレベルにする。
【００４８】
以下、前記のように構成された半導体記憶装置の各動作における内部回路のタイミングの説明を行う。
図９は本実施例による半導体装置における通常の書き込み動作及び読み出し動作のタイミングチャートを示している。
まず読み出し動作について図１〜図９を参照しながら説明する。
図９のタイミング図に示すように読み出し動作時にはクロックＣＬＫの立ち上がりエッジより前に／ＲＡＳ端子をローレベルにする。／ＲＡＳ端子に入力された信号は前記コマンド制御回路１９に入力され内部ロウアドレスストローブ信号／ＲＡＳとして出力される。この時、前記コマンド制御回路１９に入力される前記／ＣＡＳ端子はハイレベルにされている。このクロックＣＬＫの立ち上がりエッジに／ＲＡＳ端子がローレベルで、／ＣＡＳ端子がハイレベルの１クロックのタイミングをＲＡＳタイミングと呼ぶ。
【００４９】
このＲＡＳタイミングの時点まで前記第１のＮＯＲ素子２８の入力はすべてローレベルであるので、前記第１のＤフリップフロップ２３は、Ｒ端子がハイレベルでリセット状態となっており、Ｑ端子はローレベルを出力している。よって内部動作タイミング制御クロックＩＲＡＳはローレベルであり、よって第５のＳＲフリップフロップ６６のＳ端子はハイレベルで、ワード線ブロック活性化信号ＸＢＫはローレベルでワード線ＷＬは非活性状態、センスアンプ起動信号ＳＥはローレベル、ビット線プリチャージ信号ＥＱＰＲはハイレベルでビット線プリチャージ状態にある。
【００５０】
前記のように／ＲＡＳ端子がローレベルになった時点で、前記第１のＤフリップフロップ２３のＬＨ端子はローレベルとなり、ロード状態（データ受付状態）となる。前記内部クロックＣＬＫＣはＣＬＫ端子にバッファ接続されており、同相のクロック信号となる。この内部クロックＣＬＫＣの立ち上がりエッジで、前記第２のＤフリップフロップ３０の出力がハイレベルになり、ＩＲＡＳリセット信号ＲＳＴＰはローレベルとなり前記第１のＤフリップフロップ２３のリセット状態は解除される。その後前記第１のＤフリップフロップ２３のＱ端子にはＤ端子入力状態であるハイレベルが出力される。前記第１の遅延素子２４と前記第２のＡＮＤ素子２５により前記第１の遅延素子で決まる時間τ１だけ遅延して前記内部動作タイミング制御クロックＩＲＡＳがハイレベルになる。
【００５１】
内部動作タイミング制御クロックＩＲＡＳがハイレベルにされると、前記ロウ制御回路１０２において、第６のＳＲフリップフロップ６６のＲ端子がハイレベルになり、Ｑ端子はローレベルを出力する。ビット線プリチャージ信号ＥＱＰＲがローレベルにされ、ビット線のプリチャージが解除される。ワード線ブロック活性化信号ＸＢＫがハイレベルにされる。これにより所定のワード線ＷＬが活性化され、その結果、前記ワード線ＷＬに接続されている所定個のメモリセルから各メモリセルに接続されている各ビット線対ＢＬ、／ＢＬに各メモリセルから微小の電位差が発生する。
【００５２】
この後、前記ロウ制御回路１０２内の第１１の遅延素子６１で決まる時間τ２の後にセンスアンプ起動信号ＳＥがハイレベルにされ、前記センスアンプ列１２内のセンスアンプが活性化される。この時間τ２の期間は各ビット線対ＢＬ、／ＢＬに各メモリセルから微小の電位差がセンスアンプの感度に対して十分に出力されるための期間である。
【００５３】
センスアンプが活性化されると各ビット線対ＢＬ、／ＢＬに読み出された電位差が増幅される。
次に図６に示すように通常の読み出し動作及び書き込み動作の際には、次のクロックＣＬＫの立ち上がりエッジまでに／ＲＡＳ端子はハイレベルに、／ＣＡＳ端子をローレベルにされる。／ＷＥ端子は読み出し動作の際はハイレベルにされる。これによりカラム動作が行われる。このクロックＣＬＫの立ち上がりエッジに／ＲＡＳ端子がハイレベルで、／ＣＡＳ端子がローレベル、／ＷＥ端子がハイレベルの１クロックのタイミングをＣＡＳ読み出しタイミングと呼ぶ。
【００５４】
前記内部カラムアドレスストローブ信号ＣＡＳはハイレベルに、前記内部ライトイネーブル信号ＷＥはローレベルになり、第３のＮＡＮＤ素子３８の出力がローレベルとなる。内部クロックＣＬＫＣの立ち上がりエッジで第５のＤフリップフロップ３００および第６のＤフリップフロップ３０１のＤ端子のデータが取り込まれ、それぞれＮＱ端子にハイレベルが出力される。第５のＤフリップフロップ３００の出力はワンショット回路３０２に入力され、読み出し制御信号ＲＥＮは、前記ワンショット回路３０２で決まる時間τ３のワンショットパルスとなる。第６のＤフリップフロップ３０１の出力である読み出し動作フラグＲＥＮＦはハイレベルとなる。
【００５５】
読み出し制御信号ＲＥＮがハイレベルにされると、第４のＮＯＲ素子５２０の出力はローレベル、第４のＮＡＮＤ素子の出力はハイレベルになり、前記カラム動作フラグＹＥＮ、メインデータ線プリチャージ信号／ＰＲＭ、カラム接続イネーブル信号ＹＰＡＥＮがハイレベルとなる。メインデータ線プリチャージ信号／ＰＲＭがハイレベルにされると、メインデータ線プリチャージ回路７６が非活性とされ、リードアンプとセンスアンプを接続するメインデータ線ＭＢＬのプリチャージが解除される。またカラム接続イネーブル信号ＹＰＡＥＮがハイレベルにされると、カラムアドレスラッチ１６の出力するカラムアドレス信号ＣＡに基づいて所定のリードアンプ７２と所定のメインデータ線ＭＢＬが接続される。
【００５６】
一方、読み出し制御信号ＲＥＮに接続される第３のワンショット回路５６の出力により第２のＳＲフリップフロップ５７はセットされ、ハイレベルを出力する。よって第２のＮＯＲ素子５８からセンスアンプ選択イネーブル信号／ＭＢＴＥＮがローレベルになる。
【００５７】
このセンスアンプ選択イネーブル信号／ＭＢＴＥＮがローレベルにされると、選択された所定のメインデータ線ＭＢＬと所定のセンスアンプの接続が行われる。接続が行われると、活性化されている各センスアンプから各メインデータ線ＭＢＬに電位差が発生する。前記センスアンプ選択イネーブル信号／ＭＢＴＥＮはセンスアンプ列１２内を通過し、所定のセンスアンプとメインデータ線ＭＢＬの接続を行った後、再びカラム制御回路１０３に戻る。
【００５８】
戻ったセンスアンプ選択イネーブル信号／ＭＢＴＥＮにより第３のＳＲフリップフロップ５０１がセットされ、ハイレベルが出力される。これを受け第９の遅延素子５１２で決まる遅延時間の後にリードアンプ活性信号／ＭＳＥがハイレベルにされる。この第９の遅延素子５１２の遅延時間は、各センスアンプのデータが各メインデータ線ＭＢＬにリードアンプで読み出し可能な電位まで読み出される期間に決められる。
【００５９】
リードアンプ活性信号／ＭＳＥがハイレベルにされ、前記リード・ライトアンプ・カラムデコーダ列１５内のリードアンプ７２が活性化されデータが読み出される。リードアンプ活性信号／ＭＳＥはリード・ライトアンプ・カラムデコーダ列１５内を通過し、全リードアンプを活性化した後にカラム制御回路１０３に戻る。
【００６０】
また第３のＳＲフリップフロップ５０１がセットされると、出力データラッチ信号ＤＬＣＨ１がローレベルにされ、は前記第２群のデータラッチ回路７４のラッチが解除され、データスルーの状態となる。出力データラッチ信号ＤＬＣＨＡはこの時点ではローレベルにあるので、前記第１群のデータラッチ回路７３はスルーの状態にあり、リードアンプのデータを出力している。このデータを受ける前記第２群のデータラッチ回路７４はラッチが解除され、内部ＤＯを介してデータ出力回路１７に読み出しデータが出力される。ここで出力イネーブル信号ＯＥがハイレベルにされるとデータ出力端子ＤＯにデータが出力される。
【００６１】
カラム制御回路１０３に戻ったリードアンプ活性信号／ＭＳＥから第１０の遅延素子５１５で決まる期間の後に、出力データラッチ信号ＤＬＣＨＡはハイレベルにされ、リードアンプのデータが前記第１群のデータラッチ回路７３にラッチされる。出力データラッチ信号ＤＬＣＨＡは、リード・ライトアンプ・カラムデコーダ列１５内を通過し、前記第１群のデータラッチ回路７３の全データラッチ回路をラッチ状態にした後にカラム制御回路１０３に戻る。
【００６２】
カラム制御回路１０３に戻った出力データラッチ信号ＤＬＣＨＡにより出力データラッチ信号ＤＬＣＨ１がハイレベルにされる。前記第１群のデータラッチ回路７３のラッチしたデータが前記第２群のデータラッチ回路７４にラッチされ、出力データが保持される。出力データラッチ信号ＤＬＣＨ１は、リード・ライトアンプ・カラムデコーダ列１５内を通過し、前記第２群のデータラッチ回路７４の全データラッチ回路をラッチ状態にした後にカラム制御回路１０３に戻る。
【００６３】
出力データラッチ信号ＤＬＣＨ１がカラム制御回路１０３に戻った時点でカラム動作が終了し、前記第１３のインバーター素子５１９、第４のＮＯＲ素子５２０及び第４のＮＡＮＤ素子５２２より前記カラム動作フラグＹＥＮ、メインデータ線プリチャージ信号／ＰＲＭ、カラム接続イネーブル信号ＹＰＡＥＮがローレベルとなる。これを受けメインデータ線プリチャージ回路７６が活性化されてリードアンプとセンスアンプを接続するメインデータ線ＭＢＬのプリチャージが開始され、またリードアンプとセンスアンプの選択が解除される。
前記カラム動作フラグＹＥＮがハイレベルにされると、前記第２の遅延素子２６で決まる時間τ４の後に前記第１のＮＯＲ素子２８の出力に前記第３の遅延素子２９で決まる期間ハイレベルのパルス信号が出力される。この信号は前記第１のＤフリップフロップ２３のリセット端子に接続されているため前記内部動作タイミング制御クロックＩＲＡＳがローレベルにされる。
【００６４】
この前記内部動作タイミング制御クロックＩＲＡＳがローレベルにされると次のようにロウ動作が終了する。まず第４のＳＲフリップフロップ６６のＳ端子が第１２の遅延素子６３で決まる期間τ５の後にハイレベルとなり、第４のＳＲフリップフロップ６６のＱ端子はハイレベルになる。よってワード線ブロック活性化信号ＸＢＫがローレベルとなり、ワード線ＷＬがローレベルにされメモリセルへの再書き込み動作が終了する。またセンスアンプ起動信号ＳＥはローレベルになりセンスアンプが非活性となる。またビット線プリチャージ信号ＥＱＰＲはハイレベルとなり、ビット線対ＢＬ、／ＢＬがプリチャージ状態にされ、次の動作の準備が行われる。
【００６５】
次のクロックの立ち上がりエッジで読み出し動作フラグＲＥＮＦがローレベルにされる。
次に書き込み動作について図１〜図９を参照しながら説明する。
読み出し動作と同様にクロックＣＬＫの立ち上がりエッジに／ＲＡＳ端子がローレベルで、／ＣＡＳ端子がハイレベルのＲＡＳタイミングを入力し、ワード線ＷＬの選択等ロウアドレスの選択を行う。このタイミングは前記の読み出し動作の場合と同様であるので略す。
【００６６】
次に図９に示すように次のクロックＣＬＫの立ち上がりエッジまでに／ＲＡＳ端子はハイレベルに、／ＣＡＳ端子をローレベルにされる。／ＷＥ端子は書き込み動作の際はローレベルにされる。これによりカラム動作が行われる。このクロックＣＬＫの立ち上がりエッジに／ＲＡＳ端子がハイレベルで、／ＣＡＳ端子がローレベル、／ＷＥ端子がローレベルの１クロックのタイミングをＣＡＳ書き込みタイミングと呼ぶ。
【００６７】
前記内部カラムアドレスストローブ信号ＣＡＳ及び前記内部ライトイネーブル信号ＷＥはハイレベルにになり、第２のＮＡＮＤ素子３５の出力がローレベルとなる。内部クロックＣＬＫＣの立ち上がりエッジで第３のＤフリップフロップ３６および第４のＤフリップフロップ３７のＤ端子のデータが取り込まれ、それぞれＮＱ端子にハイレベルが出力される。第３のＤフリップフロップ３６の出力はワンショット回路３０３に入力され、書き込み制御信号ＷＥＮは、前記ワンショット回路３０３で決まる時間τ６のワンショットパルスとなる。第４のＤフリップフロップ３７の出力である書き込み動作フラグＷＥＮＦはハイレベルとなる。
【００６８】
書き込み制御信号ＷＥＮがハイレベルにされると、第４のＳＲフリップフロップ５０３がセットされ、前記第４のＮＡＮＤ素子５２２の出力がハイレベルとなり、前記カラム動作フラグＹＥＮ、メインデータ線プリチャージ信号／ＰＲＭ、カラム接続イネーブル信号ＹＰＡＥＮがハイレベルとなる。また前記書き込み動作フラグＷＥＮＦもハイレベルとなるためライトアンプ活性信号ＷＥＣＯＮもまたハイレベルとなる。
【００６９】
メインデータ線プリチャージ信号／ＰＲＭがハイレベルにされると、メインデータ線プリチャージ回路７６が非活性とされ、ライトアンプとセンスアンプを接続するメインデータ線ＭＢＬのプリチャージが解除される。またカラム接続イネーブル信号ＹＰＡＥＮがハイレベルにされると、カラムデコーダ７１によりカラムアドレスラッチ１６の出力するカラムアドレス信号ＣＡに基づいて所定のライトアンプ７５と所定のメインデータ線ＭＢＬが選択される。
【００７０】
またカラムアドレス信号ＣＡＤＤによって決まる前記リード・ライトアンプ・カラムデコーダ列１５内の所定のライトアンプ７５が活性化され、前記データ入力信号ＤＩにのデータが所定のライトアンプ７５に接続される所定のメインデータ線ＭＢＬに出力される。
【００７１】
また書き込み制御信号ＷＥＮがハイレベルにされると、第６の遅延素子５０で決まる時間τ７の後に前記第１のＳＲフリップフロップ５１がセットされ、Ｑ端子にはハイレベルが出力される。これを受け前記センスアンプ選択イネーブル信号／ＭＢＴＥＮがハイレベルにされ、メインデータ線ＭＢＬと、センスアンプ群とが接続される。ここで前記第６の遅延素子５０の遅延時間は活性化された所定のライトアンプ７５のデータが十分にメインデータ線ＭＢＬに出力されるまでの期間とする。
【００７２】
前記センスアンプ選択イネーブル信号／ＭＢＴＥＮはセンスアンプ列１２内を通過し、所定のセンスアンプとメインデータ線ＭＢＬの接続を行った後、再びカラム制御回路１０３に戻る。
【００７３】
戻された前記センスアンプ選択イネーブル信号／ＭＢＴＥＮにより前記第１のＳＲフリップフロップ５１及び第４のＳＲフリップフロップ５０３がリセットされる。リセットされた後、前記第７の遅延素子５２及び第８の遅延素子５４で決まる時間の後に前記第３のＯＲ素子５５の出力がローレベルとなる。これを受け前記センスアンプ選択イネーブル信号／ＭＢＴＥＮがハイレベルとなる。
【００７４】
これを受けて前記第５のＡＮＤ素子５０５の出力がローレベルとなり、前記第３のＮＯＲ素子５０４の出力がハイレベルとなり前記カラム動作フラグＹＥＮ、メインデータ線プリチャージ信号／ＰＲＭ、カラム接続イネーブル信号ＹＰＡＥＮ、ライトアンプ活性信号ＷＥＣＯＮがローレベルとなる。これを受けライトアンプ７５とセンスアンプを接続するメインデータ線ＭＢＬのプリチャージが開始され、ライトアンプとセンスアンプの選択が解除され、さらにライトアンプ７５が非活性となり、カラム動作が終了する。
【００７５】
前記カラム動作フラグＹＥＮがハイレベルにされると、前記第２の遅延素子２６で決まる時間の後に前記第１のＮＯＲ素子２８の出力に前記第３の遅延素子２９で決まる期間τ４の後にハイレベルのパルス信号が出力される。この信号は前記第１のＤフリップフロップ２３のリセット端子に接続されているため前記内部動作タイミング制御クロックＩＲＡＳがローレベルにされる。
【００７６】
この前記内部動作タイミング制御クロックＩＲＡＳがローレベルにされると次のようにロウ動作が終了する。まず第４のＳＲフリップフロップ６６のＳ端子が第１２の遅延素子６３で決まる期間τ５の後にハイレベルとなり、第４のＳＲフリップフロップ６６のＱ端子はハイレベルになる。よってワード線ブロック活性化信号ＸＢＫがローレベルとなり、ワード線ＷＬがローレベルにされメモリセルへの再書き込み動作が終了する。またセンスアンプ起動信号ＳＥはローレベルになりセンスアンプが非活性となる。またビット線プリチャージ信号ＥＱＰＲはハイレベルとなり、ビット線対ＢＬ、／ＢＬがプリチャージ状態にされ、次の動作の準備が行われる。
【００７７】
一方ページモードを実現するためには、ＣＡＳ読み出しタイミングまたはＣＡＳ書き込みタイミングの際に／ＲＡＳ端子をローレベルに保持すれは、前記第１のＤフリップフロップ２３がリセットされず、前記内部動作タイミング制御クロックＩＲＡＳがローレベルにされることなく、よってセンスアンプ活性信号ＳＥはハイレベルに保持され、ワード線ブロック活性化信号ＸＢＫはハイレベルに保持され、ワード線ＷＬは選択状態に保持される。連続したＣＡＳ読み出しタイミングまたはＣＡＳ書き込みタイミングを行うことが可能となり、ページモードを実現することができる。
【００７８】
以上説明したように、本実施形態によると、クロック信号ＣＬＫの第１の立ち上がりエッジでロウアドレス信号ＲＡＤＤをラッチするとともに、第２の立ち上がりエッジでカラムアドレス信号ＣＡＤＤをラッチすることにより、ＤＲＡＭ装置の読み出し動作及び書き込み動作を行うことができる。
【００７９】
また、クロック信号ＣＬＫの第１の立ち上がりエッジから、第１の遅延素子２４により決まる所定の遅延時間後に内部動作タイミング制御クロックＩＲＡＳをハイレベルにすることにより、ビット線対ＢＬ、／ＢＬがプリチャージされるマージンを得ている。
【００８０】
また、クロック信号ＣＬＫの第２の立ち上がりエッジで、カラム動作が開始される際にカラム動作フラグＹＥＮがハイレベルにされる。そして、読み出し動作の際には、センスアンプとメインデータ線の接続からメインアンプの活性までの期間、及びメインアンプの活性からデータラッチまでの期間、データラッチの終了からカラム動作フラグＹＥＮを立ち下げるまでの期間は、制御する信号をカラム制御回路１０３に再び返すことで各動作のタイミング関係を規定している。また書き込み動作の際には、ライトアンプ活性化からセンスアンプとメインデータ線を接続するまでの期間を第６の遅延素子５０で決まる期間を規定し、メインデータ線の接続からカラム動作フラグＹＥＮを立ち下げるまでの期間は制御する信号をカラム制御回路１０３に再び返すことで規定している。このカラム動作を規定するカラム動作フラグＹＥＮの立ち下がりより内部動作タイミング制御クロックＩＲＡＳがローレベルにされ、ロウ動作が終了され、ビット線対ＢＬ、／ＢＬをプリチャージするタイミングを得ている。
【００８１】
さらにクロック信号ＣＬＫの第２の立ち上がりエッジで／ＲＡＳ端子をローレベルに保持することでカラム動作フラグＹＥＮが立ち下がった場合でも内部動作タイミング制御クロックＩＲＡＳがローレベルにされない構成とすることで、ページモード動作を実現している。
【００８２】
従って、本実施例による半導体記憶装置は、２クロックの動作で読み出し動作及び書き込み動作を完結することが出来る。よってシステム全体のクロック周波数を下げてもデータ転送レートを落とすことがない。システムのクロック周波数を下げることでシステム設計が容易となり、消費電流も抑えることが出来る。
【００８３】
図１０は本発明の第２の実施形態におけるタイミング制御回路１００の回路図である。 図１０内の記号２１〜３０で示される素子群は構成・接続状態が図２の構成と同様であるので説明は省略する。図２の構成と異なるのは、図１０には図２の回路に対して、第７のＤフリップフロップ１０００、第１のフューズ素子１００１、第２のフューズ素子１００２が設けられている点である。
【００８４】
第２のＡＮＤ素子２５の出力は第２のフューズ素子１００２を介して内部動作タイミング制御クロックＩＲＡＳに接続される。第７のＤフリップフロップ１０００はクロック同期式のＤフリップフロップで、入力は第１のインバーター素子２１の出力に、クロック端子は内部クロック信号ＣＬＫＣに、出力は第１のフューズ素子１００１に接続される。第１のフューズ素子１００１の他方の端子は内部動作タイミング制御クロックＩＲＡＳに接続される。
【００８５】
第１のフューズ素子１００１及び第２のフューズ素子１００２は冗長救済等のレーザーリペア工程で必要に応じてどちらか一方が切断される。
【００８６】
以上のように構成された半導体記憶装置についてその動作を説明する。
第２のフューズ素子１００２を切断した際には、読み出し動作および書き込み動作のタイミングは従来の実施例のタイミングを実現できる。／ＲＡＳ端子をローレベルにしてクロック端子ＣＬＫを立ち上げると、内部動作タイミング制御クロックＩＲＡＳが即座にハイレベルにされ、センスアンプが活性化される。／ＲＡＳ端子をハイレベルにしてクロック端子ＣＬＫを立ち上げると、内部動作タイミング制御クロックＩＲＡＳがローレベルにされ、ビット線プリチャージ動作が開始される。
【００８７】
また、第１のフューズ素子１００１を切断した際には、読み出し動作および書き込み動作のタイミングは第１の実施例で示したような２つのクロックでの動作を実現できる。
【００８８】
以上の構成にすることにより、本発明による半導体記憶装置の動作クロックの周波数を必要に応じて変更することが出来る。よって広い周波数のシステムに対応した半導体記憶装置を提供することが出来る。
【００８９】
なお、前記第１のフューズ素子１００１及び第２のフューズ素子１００２は、半導体製造のリソグラフィ工程で用いるマスクパターンを複数用意し、いずれのマスクパターンを用いて形成するかで、前記第１のフューズ素子１００１及び第２のフューズ素子１００２のうちのいずれを接続するか、接続状態を規定することによって実現してもよい。
【００９０】
なお、第１の実施形態において、クロックの同期タイミングを立ち上がりの時点としたが、立ち下がりの時点をクロックの同期タイミングとしてもよい。
【００９１】
【発明の効果】
以上のように、本発明による半導体記憶装置は、カラム動作が開始した際に立ち上がり、カラム動作が終了した際に立ち下がる信号を設け、その信号が立ち下がった時点から所定期間後に、ビット線のプリチャージ動作を開始し、またロウ動作に関して遅延素子を設け、ロウ動作の開始を遅らせることにより、ビット線のプリチャージ動作の期間を実現し、２クロックでの通常動作を行うことが出来る。データの読み出し、書き込みに関して、必要なクロック数が少なくなることで、消費する電力を抑えることが可能となる。よってデータ転送レートを落とすことなく，低い周波数の動作が可能となる。
【００９２】
また、周波数の低いクロックを用いることで、本発明による半導体記憶装置を用いたシステムの設計を容易にすることが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体記憶装置を示す機能ブロック図である。
【図２】本発明の一実施形態に係る半導体記憶装置におけるタイミング制御回路を示す回路図である。
【図３】本発明の一実施形態に係る半導体記憶装置における動作制御回路を示す回路図である。
【図４】本発明の一実施形態に係る半導体記憶装置におけるワンショット回路を示す回路図である。
【図５】本発明の一実施形態に係る半導体記憶装置におけるカラム制御回路を示す回路図である。
【図６】本発明の一実施形態に係る半導体記憶装置におけるロウ制御回路を示す回路図である。
【図７】本発明の一実施形態に係る半導体記憶装置におけるリード・ライトアンプ・カラムデコーダ列１５の内部ブロック構成を示す。
【図８】本発明の一実施形態に係る半導体記憶装置における書き込み・読み出し・ページモード動作を示すタイミング図である。
【図９】本発明の一実施形態に係る半導体記憶装置における書き込み・読み出し動作時の内部タイミング図である。
【図１０】本発明の第２の実施形態に係る半導体記憶装置におけるタイミング制御回路を示す回路図である。
【図１１】従来の半導体記憶装置の書き込み動作及び読み出し動作を示すタイミング図である。
【符号の説明】
１１ メモリセルアレイ
１２ センスアンプ列
１３ カラムデコーダー列
１４ ロウアドレスラッチ回路
１５ リード・ライトアンプ・カラムデコーダー列
１６ カラムアドレスラッチ回路
１７ データ出力回路
１８ データ入力回路
１９ コマンド入力回路
１００ タイミング制御回路
１０１ 動作制御回路
１０２ ロウ制御回路
１０３ カラム制御回路
２１ 第１のインバーター素子
２２ 第１のＡＮＤ素子
２３ 第１のＤフリップフロップ
２４ 第１の遅延素子
２５ 第２のＡＮＤ素子
２６ 第２の遅延素子
２７ 第２のインバーター素子
２８ 第１のＮＯＲ素子
２９ 第３の遅延素子
３０ 第２のＤフリップフロップ
３１ 第４の遅延素子
３２ 第３のインバーター素子
３３ 第１のＯＲ素子
３４ 第１のＮＡＮＤ素子
３５ 第２のＮＡＮＤ素子
３６ 第３のＤフリップフロップ
３７ 第４のＤフリップフロップ
３８ 第３のＮＡＮＤ素子
３９ 第４のインバーター素子
３００ 第５のＤフリップフロップ
３０１ 第６のＤフリップフロップ
３０２ 第２のワンショット回路
３０３ 第１のワンショット回路
４１ 第５の遅延素子
４２ 第５のインバーター素子
４３ 第３のＡＮＤ素子
５０ 第６の遅延素子
５１ 第１のＳＲフリップフロップ
５２ 第７の遅延素子
５３ 第２のＯＲ素子
５４ 第８の遅延素子
５５ 第３のＯＲ素子
５６ 第３のワンショット回路
５７ 第２のＳＲフリップフロップ
５８ 第２のＮＯＲ素子
５９ 第６のインバーター素子
５００ 第４のＯＲ素子
５０１ 第３のＳＲフリップフロップ
５０２ 第７のインバーター素子
５０３ 第４のＳＲフリップフロップ
５０４ 第３のＮＯＲ素子
５０５ 第４のＡＮＤ素子
５０６ 第８のインバーター素子
５０７ バッファ素子
５０８ バッファ素子
５０９ バッファ素子
５１０ 第５のＡＮＤ素子
５１１ 第６のＡＮＤ素子
５１２ 第９の遅延素子
５１３ 第５のＯＲ素子
５１４ 第１０のインバーター素子
５１５ 第１０の遅延素子
５１６ 第１１のインバーター素子
５１７ 第６のＯＲ素子
５１８ 第１２のインバーター素子
５１９ 第１３のインバーター素子
５２０ 第４のＮＯＲ素子
５２１ 第７のＡＮＤ素子
５２２ 第４のＮＡＮＤ素子
５２３ 第９のインバーター素子
６１ 第１１の遅延素子
６２ 第５のＮＡＮＤ素子
６３ 第１２の遅延素子
６５ 第１５のインバーター素子
６４ 第８のＡＮＤ素子
６６ 第５のＳＲフリップフロップ
６７ 第１４のインバーター素子
１０００ 第７のＤフリップフロップ
１００１ 第１のフューズ素子
１００２ 第２のフューズ素子
ＷＬ ワード線
ＢＬ、／ＢＬ ビット線対
ＲＡ 内部ロウアドレス信号
ＲＡＤＤ ロウアドレス信号
ＭＢＬ メインデータ線
ＣＡ 内部カラムアドレス信号
ＣＡＤＤ カラムアドレス信号
ＤＯ データ出力信号
ＤＩ データ入力信号
ＯＥ 出力イネーブル信号
ＣＬＫ 外部クロック信号
ＣＬＫＣ 内部クロック信号
／ＲＡＳ 内部ロウアドレスストローブ信号
ＣＡＳ 内部カラムアドレスストローブ信号
ＷＥ 内部ライトイネーブル信号
ＩＲＡＳ 内部動作タイミング制御クロック
ＲＥＮＦ 読み出し動作フラグ
ＲＥＮ 読み出し制御信号
ＷＥＮＦ 書き込み動作フラグ
ＷＥＮ 書き込み制御信号
ＮＷＲＥＮ 入力データ取り込みフラグ
ＳＥ センスアンプ起動信号
ＥＱＰＲ ビット線プリチャージ信号
ＸＢＫ ワード線ブロック活性化信号
ＷＥＣＯＮ ライトアンプ活性化信号
ＤＬＣＨＡ、ＤＬＣＨ１ 出力データラッチ信号
／ＭＳＥ リードアンプ活性化信号
／ＰＲＭ メインデータ線プリチャージ信号
ＹＰＡＥＮ カラム接続イネーブル信号
ＹＥＮ カラム動作フラグ
ＲＳＴＰ ＩＲＡＳリセット信号
／ＭＢＴＥＮ センスアンプ選択イネーブル信号
Claims (6)
- 複数のメモリセルを有するメモリセルアレイと、外部からのロウアドレス信号により選択される複数のワード線と、外部からのカラムアドレス信号により選択的に活性化される複数のビット線と、前記複数のビット線ごとに読み出されたデータを増幅するセンスアンプとを備えた半導体記憶装置において、
クロック信号の第１のエッジをトリガにして、第１の制御信号の活性化状態に対応して前記ロウアドレス信号をラッチするロウアドレスラッチ手段と、
前記第１の制御信号の活性化状態に対応して前記第１のエッジから、内部回路動作で決まる所定期間経過後に前記センスアンプを活性化するセンスアンプ活性化手段と、
前記クロック信号の前記第１のエッジに後続する第２のエッジをトリガにして、第２の制御信号の活性化状態に応じて前記カラムアドレス信号をラッチするカラムアドレスラッチ手段と、
前記第２の制御信号の活性化状態に応じて、前記第２のエッジから、内部回路動作で決まる所定期間後に前記ビット線に対してプリチャージを行うプリチャージ信号を生成するプリチャージ信号生成手段とを具備し、
前記第２のエッジをトリガにして、前記第１の制御信号の状態を判定し、判定結果が、第１の状態の場合にはページモード動作を禁止し、前記第２のエッジが含まれるクロックサイクルにおいて前記ビット線に対するプリチャージを許可し、次の動作に備える一方、前記第１の状態と異なる第２の状態の場合にはページモード動作を許可し、前記第２のエッジが含まれるクロックサイクルにおいて前記ビット線に対するプリチャージを禁止するタイミング制御手段を具備したことを特徴とする半導体記憶装置。 - 前記第１及び第２のエッジは前記クロック信号が第１のレベルから第２のレベルに遷移するエッジであり、
前記クロック信号、前記第１及び第２の制御信号はそれぞれ外部から入力され、
前記第２のエッジをトリガにして、前記メモリセルにデータを書き込むか否かを制御する書き込み制御信号の状態を判定し、判定結果が、第１の状態の場合には書き込み動作を許可する一方、前記第１の状態と異なる第２の状態の場合には読み出し動作を許可する制御手段を具備したことを特徴とする請求項１に記載の半導体記憶装置。 - 前記第１及び第２のエッジは前記クロック信号が第１のレベルから第２のレベルに遷移するエッジであり、
前記第２のエッジをトリガにして、第３の制御信号を第１の状態に設定し、読み出し動作もしくは書き込み動作が終了した際に前記第３の制御信号を前記第１の状態と異なる第２の状態に設定する機能を有し、前記第３の制御信号が第２の状態に設定された期間から所定期間後に前記ビット線に対するプリチャージを開始するようにしたことを特徴とする請求項１に記載の半導体記憶装置。 - さらに、前記センスアンプとデータ入出力回路の間に配設され、前記センスアンプのデータを前記データ出力回路に出力する複数のリードアンプと、前記リードアンプを制御するカラム制御回路とを具備し、
前記カラム制御回路は、前記第２のエッジをトリガとして、前記時第２の制御信号の活性化状態に応じて前記リード・アンプの動作を制御するリードアンプ制御信号を発生し、前記リードアンプ制御信号は、前記複数のリードアンプのうち最も遅れて信号を受け取るリードアンプを経由して前記カラム制御回路に戻され、
前記カラム制御回路に戻されたリードアンプ制御信号により、前記第３の制御信号を前記第２の状態に設定するようにしたことを特徴とする請求項３に記載の半導体記憶装置。 - さらに、前記センスアンプを活性化するための内部クロックと、前記クロック信号の第１のエッジをトリガにして、第１の制御信号の活性化状態に対応して、前記第１のエッジから、所定期間経過後に前記内部クロックを所定の状態にする第１の内部クロック発生装置と、
前記第１の制御信号を前記クロック信号に同期してラッチする第２の内部クロック発生装置とを有し、
前記第１の内部クロック発生装置は第１のフューズ素子を介して前記内部クロックに結合され、前記第２の内部クロック発生装置は第２のフューズ素子を介して前記内部クロックに結合され、
製造工程中または製造後に、必要に応じて第１のフューズ素子もしくは第２のフューズ素子が切断可能なように形成されていることを特徴とする請求項１に記載の半導体記憶装置。 - 前記第１のフューズ素子もしくは第２のフューズ素子の接続状態は、配線工程で使用するリソグラフィ・マスクのオプションにより決定されるようにしたことを特徴とする請求項５に記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31538399A JP4024972B2 (ja) | 1999-11-05 | 1999-11-05 | 半導体記憶装置 |
| US09/705,541 US6349072B1 (en) | 1999-11-05 | 2000-11-03 | Random access memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31538399A JP4024972B2 (ja) | 1999-11-05 | 1999-11-05 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001135080A JP2001135080A (ja) | 2001-05-18 |
| JP4024972B2 true JP4024972B2 (ja) | 2007-12-19 |
Family
ID=18064754
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31538399A Expired - Fee Related JP4024972B2 (ja) | 1999-11-05 | 1999-11-05 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6349072B1 (ja) |
| JP (1) | JP4024972B2 (ja) |
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2001135080A (ja) | 2001-05-18 |
| US6349072B1 (en) | 2002-02-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040518 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060324 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070405 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071004 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101012 Year of fee payment: 3 |
|
| A521 | Written amendment |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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