JP2000011663A - 制御信号生成回路およびそれを用いた半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 温度、プロセス、電源電圧などの条件の影響
が小さい制御信号を生成することができ、さらに動作周
波数を低くしてもセンスアンプの制御期間を一定時間以
下に抑えることができる制御信号生成回路、およびそれ
を用いたセンスアンプの制御に好適な半導体集積回路装
置を提供する。 【解決手段】 センスアンプの制御信号生成回路であっ
て、クロック信号を成形する監視回路１と、入力信号を
遅延する遅延回路２，３と、遅延信号を使用してクロッ
ク信号を生成する組み合わせ論理回路４とから構成さ
れ、クロック信号ＣＫＭの周波数が高いときはクロック
信号ＣＫＭの立ち上がりエッジ、立ち下がりエッジそれ
ぞれを使用し、一方周波数が低いときには立ち上がりエ
ッジのみを使用して、信号レベルのハイ期間が長くなる
ことなく、所定範囲内のハイ期間を持つクロック信号Ｃ
ＳＡを生成することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、クロック信号を受
けて制御信号を生成する回路技術に関し、特にセンスア
ンプの制御信号を高精度に生成する方式として好適な制
御信号生成回路およびそれを用いた半導体集積回路装置
に適用して有効な技術に関する。

【０００２】

【従来の技術】たとえば、本発明者が検討した技術とし
て、半導体集積回路装置の制御信号生成回路において
は、センスアンプの制御信号を、(1) インバータを直列
接続した遅延回路で遅延させてモジュールクロック信号
を生成する技術、(2) 複数の遅延信号の論理演算を行っ
てセンスアンプの制御信号を生成する技術、などが考え
られる。

【０００３】なお、このような半導体集積回路装置に関
する技術としては、たとえば昭和５９年１１月３０日、
株式会社オーム社発行、社団法人電子通信学会編の「Ｌ
ＳＩハンドブック」Ｐ４４９〜Ｐ６９２の文献に記載さ
れる技術などが挙げられる。

【０００４】

【発明が解決しようとする課題】ところで、前記のよう
な制御信号生成回路の技術について、本発明者が検討し
た結果、以下のような問題点があることが明らかとなっ
た。この検討結果を、制御信号生成回路の概念ブロック
例と各ノードの信号波形例を示す図１３および図１４を
用いて説明する。

【０００５】前記(1) の技術では、たとえば図１３(a)
のように、クロック信号ＣＫＭを遅延回路２で遅延させ
て遅延信号Ｄ１を生成し、さらに遅延回路３で遅延させ
て遅延信号Ｄ２を生成し、この生成された２つの遅延信
号Ｄ１と遅延信号Ｄ２とを組み合わせ論理回路４により
論理演算して、遅延信号Ｄ１の立ち上がりエッジで立ち
上がり、遅延信号Ｄ２の立ち上がりエッジで立ち下がる
制御信号ＣＳＡを生成している。

【０００６】この図１３(a) の構成で、クロック信号Ｃ
ＫＭの立ち上がりエッジのみを使用している場合、動作
周波数が低い場合でもセンスアンプ制御信号のタイミン
グは変わらず、センスアンプの消費電力の無駄が少な
い。また、差動センス方式を用い、かつセンス時に一方
のビット線をＰＭＯＳトランジスタでプルアップする方
式では、プルアップ時間が長くなるとデータ線電位が高
くなってデータディスターブ特性が悪くなるが、クロッ
ク信号ＣＫＭの立ち上がりエッジのみを使用しているた
め、この心配はない。

【０００７】ところが、図１３(a) の構成において、正
常動作時には、図１３(b) のように、ハイ（Ｈｉｇｈレ
ベル）期間、ロー（Ｌｏｗレベル）期間を持つ波形にお
いて、所定のハイ期間の制御信号ＣＳＡを生成すること
ができるが、温度が低い場合、電流が多いプロセスの場
合、電源電圧が高い場合などのように条件が大きくばら
つく際には、図１３(c) のように、制御信号ＣＳＡのハ
イ期間が短くなり、誤動作の原因となる。このように、
異常動作時には遅延時間が温度や製造プロセスによって
大きくばらつくため、センスアンプ制御信号のタイミン
グ精度が低くなることが考えられる。

【０００８】一方、前記(2) の技術では、たとえば図１
４(a) のように、クロック信号ＣＫ１を遅延回路２で遅
延させて遅延信号Ｄ１を生成し、またクロック信号ＣＫ
１を位相反転させたクロック信号ＣＫ２を遅延回路３で
遅延させて遅延信号Ｄ２を生成し、この生成された２つ
の遅延信号Ｄ１と遅延信号Ｄ２とを組み合わせ論理回路
４により論理演算して、遅延信号Ｄ１の立ち上がりエッ
ジで立ち上がり、遅延信号Ｄ２の立ち上がりエッジで立
ち下がる制御信号ＣＳＡを生成している。

【０００９】この図１４(a) の構成では、制御信号ＣＳ
Ａのタイミング精度を上げるため、クロック信号ＣＫ１
の立ち上がりエッジと立ち下がりエッジをそれぞれ遅延
させた信号を使ってセンスアンプの制御信号を生成して
いる。本構成では、動作周波数が高い場合には、図１４
(b) のように所定のハイ期間の制御信号ＣＳＡを生成す
ることができるが、動作周波数が低い場合には、図１４
(c) のように、制御信号ＣＳＡのハイ期間が長くなり、
センスアンプの動作時間が長くなって消費電力の無駄が
大きくなることが考えられる。

【００１０】そこで、本発明の目的は、温度、プロセ
ス、電源電圧などの条件の影響が小さい制御信号を生成
することができ、さらに動作周波数を低くしてもセンス
アンプの制御期間を一定時間以下に抑えることができる
制御信号生成回路、およびそれを用いたセンスアンプの
制御に好適な半導体集積回路装置を提供するものであ
る。

【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１３】すなわち、本発明による制御信号生成回路
は、クロック信号を遅延させる遅延手段と論理手段とを
有し、論理手段により、遅延手段での遅延時間とクロッ
ク信号のハイ期間またはロー期間とを比較して、遅延時
間の方が大きい場合はクロック信号をそのまま出力し、
遅延時間の方が小さい場合は遅延手段を通して生成した
クロック信号を出力するようにしたものである。

【００１４】この構成において、さらに遅延回路と組み
合わせ論理回路とを有し、入力されたクロック信号を遅
延手段および論理手段で成形し、入力されたクロック信
号の周波数が高いときはこのクロック信号の立ち上がり
エッジ、立ち下がりエッジそれぞれを遅延させた遅延信
号を使用し、周波数が低いときは立ち上がりエッジを遅
延させた遅延信号のみを使用して、所定範囲内のハイ期
間を持つクロック信号を生成して出力するようにしたも
のである。

【００１５】特に、複数の遅延回路と複数の組み合わせ
論理回路とを有する構成においては、各遅延回路の入力
クロック信号および出力クロック信号を任意に組み合わ
せて各組み合わせ論理回路を通して論理演算して、複数
種類のクロック信号を生成して出力するようにしたもの
である。

【００１６】また、本発明による半導体集積回路装置
は、前記制御信号生成回路を用いた構成において、クロ
ック信号による制御信号を生成するための制御信号生成
回路と、複数のメモリセルからなるメモリアレイと、メ
モリセルのデータを検知して増幅するためのセンス回路
とを有し、メモリセルに接続されたデータ線の制御に制
御信号生成回路を通して生成された制御信号を使用する
ようにしたものである。

【００１７】あるいは、本発明による半導体集積回路装
置は、前記制御信号生成回路、メモリアレイおよびセン
ス回路を有する構成において、センス回路のセンスアン
プの制御に制御信号生成回路を通して生成された制御信
号を使用するようにしたものである。

【００１８】特に、この半導体集積回路装置の構成にお
いて、制御信号生成回路は、外部電源電圧に依存せず、
この外部電源電圧より低い一定電圧が供給されているも
のである。

【００１９】よって、前記制御信号生成回路およびそれ
を用いた半導体集積回路装置によれば、温度、プロセ
ス、電源電圧の影響が小さい制御信号を生成することが
できる。この結果、製品の信頼性を向上させることがで
きる。これは、入力されたクロック信号の立ち上がりエ
ッジのみを使う場合、動作周期と同程度の遅延回路が必
要となるが、クロック信号の立ち上がり、立ち下がりそ
れぞれのエッジを使う場合、動作周期の半分程度の遅延
回路があればよく、遅延回路は遅延時間が長くなるほ
ど、温度、プロセス、電源電圧による誤差が大きくなる
ため、遅延時間を短くすると制御信号の時間精度が上が
るためである。

【００２０】さらに、動作周波数を低くしてもセンスア
ンプの制御期間が一定時間以上になることがない。この
結果、動作周波数が低いときの消費電力の無駄を減らす
ことができ、かつ動作周波数が低いときのデータディス
ターブ特性を改善することができる。これは、入力され
たクロック信号の立ち上がり、立ち下がりそれぞれのエ
ッジを使うと、動作周波数が低いときに制御信号のパル
ス幅が大きくなり、制御回路の消費電力の無駄が大きく
なってしまうが、本回路構成では、動作周波数が低いと
きでも制御信号のパルス幅が一定であるため、制御回路
の消費電力の無駄を減らすことができるためである。

【００２１】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一の部材には同一の符号を付
し、その繰り返しの説明は省略する。

【００２２】図１は本発明の一実施の形態である制御信
号生成回路の概念を示すブロック図と各ノードの信号を
示す波形図、図２は本実施の形態において、具体的な制
御信号生成回路を示すブロック図、図３〜図６は制御信
号生成回路内の各内部回路を示す回路図、図７は本実施
の形態の制御信号生成回路を用いた半導体集積回路装置
の概念を示す概略構成図、図８は半導体集積回路装置内
のセンス回路を示す回路図、図９は半導体集積回路装置
の動作を示す波形図、図１０は具体的な制御信号生成回
路の変形例を示すブロック図、図１１および図１２は制
御信号生成回路内の監視回路の変形例を示す回路図であ
る。

【００２３】まず、図１により本実施の形態の制御信号
生成回路の概念構成および動作を説明する。(a) は制御
信号生成回路の概念を示すブロック図であり、(b) は動
作周波数が高い場合、(c) は動作周波数が低い場合の各
ノードの信号を示す波形図である。

【００２４】本実施の形態の制御信号生成回路は、たと
えば半導体集積回路装置におけるセンスアンプの制御信
号を生成する回路とされ、図１(a) のように、入力され
たクロック信号ＣＫＭを成形する監視回路１と、この監
視回路１により成形されたクロック信号Ａをゲート回路
を通して処理し、この処理された信号ＣＫＭＲを遅延す
る第１の遅延回路２と、この遅延回路２により遅延され
た遅延信号Ｄ２をさらに遅延する第２の遅延回路３と、
この遅延回路２、遅延回路３により遅延させた遅延信号
Ｄ２，Ｄ１を使用して、所定範囲内のハイ期間を持つク
ロック信号ＣＳＡを生成する組み合わせ論理回路４とか
ら構成されている。

【００２５】この構成において、制御信号生成回路は、
入力されたクロック信号ＣＫＭの動作周波数に基づいて
以下のように動作する。

【００２６】たとえば、入力されたクロック信号ＣＫＭ
の周波数が高いときは、図１(b) のように、クロック信
号ＣＫＭの立ち上がりエッジ、立ち下がりエッジそれぞ
れを使用する。この際に、監視回路１の出力はローレベ
ルの信号Ａとなる（詳細は後述）。ゲート回路を通し
て、クロック信号ＣＫＭの立ち上がりエッジで立ち上が
り、立ち下がりエッジで立ち下がるクロック信号ＣＫＭ
Ｒを生成する。さらに、生成されたクロック信号ＣＫＭ
Ｒを遅延回路２を通して遅延させて遅延信号Ｄ２を生成
し、この遅延信号Ｄ２からさらに遅延回路３を通して遅
延させて遅延信号Ｄ１を生成する。

【００２７】そして、組み合わせ論理回路４において、
生成された２つの遅延信号Ｄ２，Ｄ１を論理演算し、遅
延信号Ｄ１の立ち上がりエッジで立ち上がり、遅延信号
Ｄ２の立ち下がりエッジで立ち下がるクロック信号ＣＳ
Ａを出力する。この出力されたクロック信号ＣＳＡは、
温度が低い場合、電流が多いプロセスの場合、電源電圧
が高い場合などのように条件がばらつき、遅延回路の遅
延時間が短くなるときでも、信号レベルのハイ期間が著
しく短くなることなく、所定範囲内のハイ期間を持つ信
号となる。

【００２８】一方、入力されたクロック信号ＣＫＭの周
波数が低いときには、図１(c) のように、クロック信号
ＣＫＭの立ち上がりエッジのみを使用する。この際に、
監視回路１の出力はクロック信号ＣＫＭの立ち上がりエ
ッジを遅延させて立ち上がり、立ち下がりエッジで立ち
下がる信号Ａとなる（詳細は後述）。ゲート回路を通し
て、クロック信号ＣＫＭの立ち上がりエッジで立ち上が
り、信号Ａの立ち上がりエッジで立ち下がるクロック信
号ＣＫＭＲを生成する。さらに、生成されたクロック信
号ＣＫＭＲを遅延回路２を通して遅延させて遅延信号Ｄ
２を生成し、この遅延信号Ｄ２からさらに遅延回路３を
通して遅延させて遅延信号Ｄ１を生成する。

【００２９】そして、組み合わせ論理回路４において、
生成された２つの遅延信号Ｄ２，Ｄ１を論理演算し、遅
延信号Ｄ１の立ち上がりエッジで立ち上がり、遅延信号
Ｄ２の立ち下がりエッジで立ち下がるクロック信号ＣＳ
Ａを出力する。この出力されたクロック信号ＣＳＡは、
クロック信号ＣＫＭの周波数が低くなるときでも、信号
レベルのハイ期間が長くなることなく、所定範囲内のハ
イ期間を持つ信号となる。

【００３０】具体的に、この制御信号生成回路は、たと
えば図２のように構成することができる。図２に示すよ
うに、制御信号生成回路は、前記図１の構成と同様に動
作する監視回路１１、直列接続された３つの遅延回路１
２〜１４、および並列接続された３つのレベル変換機能
を持つ組み合わせ論理回路１５〜１７と、組み合わせを
制御する組み合わせ制御回路１８とからなり、クロック
信号ＣＫＭが監視回路１１の前段のゲート回路に入力さ
れ、また制御信号が組み合わせ制御回路１８に入力さ
れ、監視回路１１およびゲート回路を通して生成された
信号Ｎ１、この信号Ｎ１から順に遅延回路１２〜１４を
通して遅延させた遅延信号Ｎ２〜Ｎ４を使用して、組み
合わせ論理回路１５〜１７からそれぞれ制御信号ＣＴ１
〜ＣＴ３が出力されるように構成されている。この構成
において、遅延回路１２〜１４には内部クランプ電圧が
供給され、また組み合わせ論理回路１５〜１７、組み合
わせ制御回路１８には外部電源電圧が供給されている。

【００３１】この図２に示す制御信号生成回路におい
て、組み合わせ制御回路１８は、制御信号により動作モ
ードを判定して、読み出しモードと判定されたなら、ゲ
ート回路を開いてクロック信号ＣＫＭを直列接続された
遅延回路１２〜１４の入力に伝える。各遅延回路１２〜
１４の入力信号Ｎ１とその遅延信号Ｎ２〜Ｎ４は、並列
接続された組み合わせ論理回路１５〜１７に伝えられ
る。これらの組み合わせ論理回路１５〜１７は、内部ク
ランプ電圧に対応した信号レベルの遅延信号Ｎ１〜Ｎ４
を受けて制御信号ＣＴ１〜ＣＴ３を生成する。これらの
制御信号ＣＴ１〜ＣＴ３は、後述するプリチャージ動
作、センスアンプ動作およびディスチャージ動作に対応
し、かつ外部電源電圧で動作するプリチャージ回路、セ
ンスアンプおよびディスチャージ回路に対応した信号レ
ベルに変換される。

【００３２】また、各遅延回路１２〜１４には、制御端
子ｃが備えられており、組み合わせ制御回路１８からの
制御端子ｃに供給される制御信号Ｃにより遅延時間が切
り換えられるようになっている。この組み合わせ制御回
路１８からの制御信号Ｃにより、動作モードの読み出し
モードにおいて、各制御信号ＣＴ１〜ＣＴ３の時間マー
ジンをより厳しい条件に設定してプリチャージ回路、セ
ンスアンプおよびディスチャージ回路の動作マージンを
保証することができる。

【００３３】次に、図３〜図６を用いて、制御信号生成
回路を構成する、監視回路１１、遅延回路１２〜１４、
レベル変換機能を持つ組み合わせ論理回路１５〜１７、
組み合わせ制御回路１８の構成および動作を順に説明す
る。

【００３４】図３は、監視回路１１の一例を示す説明図
である。(a) は監視回路１１の回路図であり、(b) は動
作周波数が高い場合、(c) は動作周波数が低い場合の各
ノードの信号を示す波形図である。

【００３５】この監視回路１１は、図３(a) のように、
初段が、入力されたクロック信号ＣＫＭを遅延させる遅
延手段であるインバータＩＶ１，ＩＶ２と、このインバ
ータＩＶ１，ＩＶ２による遅延信号と入力されたクロッ
ク信号ＣＫＭとを論理演算する論理手段である論理積ゲ
ートＡＮＤ１とからなり、このインバータと論理積ゲー
トとが複数段から構成される。本図においては、インバ
ータＩＶ１〜ＩＶ６と論理積ゲートＡＮＤ１〜ＡＮＤ３
とが３段に直列接続されて遅延および論理演算が繰り返
され、出力段でインバータＩＶ７および論理積ゲートＡ
ＮＤ４を通してクロック信号ＣＫＭＲが生成されて出力
されるように構成されている。

【００３６】この構成において、論理積ゲートＡＮＤ１
〜ＡＮＤ３は、インバータＩＶ１〜ＩＶ６による遅延時
間と入力されたクロック信号ＣＫＭのハイ期間またはロ
ー期間とを比較して、このクロック信号ＣＫＭのハイ期
間またはロー期間の時間に対して、遅延時間の方が大き
い場合はクロック信号ＣＫＭをそのまま出力し、遅延時
間の方が小さい場合はインバータＩＶ１〜ＩＶ６を通し
て生成したクロック信号を出力し、所定範囲内のハイ期
間を持つクロック信号ＣＫＭＲを生成するように動作す
る。

【００３７】この動作において、たとえば４０ＭＨｚな
どのようにクロック信号ＣＫＭの周波数が高い場合に
は、図３(b) のように、初段のインバータＩＶ１，ＩＶ
２および論理積ゲートＡＮＤ１において、クロック信号
ＣＫＭの立ち上がりエッジを遅延させて立ち上がり、立
ち下がりエッジで立ち下がる遅延信号ｎ１を生成し、こ
の遅延信号ｎ１をさらに次段、終段のインバータＩＶ３
〜ＩＶ６および論理積ゲートＡＮＤ２，ＡＮＤ３により
遅延および論理演算を繰り返して遅延信号ｎ２，ｎ３を
生成する。この際に、遅延信号ｎ３のハイ期間がなくな
る。これにより、入力されたクロック信号ＣＫＭをスル
ーさせて、クロック信号ＣＫＭの立ち上がりエッジと立
ち下がりエッジを使って、立ち上がりエッジで立ち上が
り、立ち下がりエッジで立ち下がる出力のクロック信号
ＣＫＭＲを生成することができる。

【００３８】一方、たとえば２０ＭＨｚなどのようにク
ロック信号ＣＫＭの周波数が低い場合には、図３(c) の
ように、周波数が高い場合と同様に、初段、次段、終段
のインバータＩＶ１〜ＩＶ６および論理積ゲートＡＮＤ
１〜ＡＮＤ３により遅延および論理演算を繰り返して、
遅延信号ｎ１，ｎ２，ｎ３を生成する。この際に、周波
数が高い場合と異なり、周波数が低いために遅延信号ｎ
３のハイ期間がなくなることがない。これにより、遅延
されたクロック信号の立ち上がりエッジを使って生成さ
れるクロック信号のハイ期間が制限される。すなわち、
クロック信号ＣＫＭの立ち上がりエッジと遅延された遅
延信号ｎ３の立ち上がりエッジを使って、クロック信号
ＣＫＭの立ち上がりエッジで立ち上がり、遅延信号ｎ３
の立ち上がりエッジで立ち下がる出力のクロック信号Ｃ
ＫＭＲを生成することができる。

【００３９】図４は、遅延回路１２〜１４の一例を示す
回路図である。(a) は固定の遅延時間を持つ単位回路を
示し、インバータＩＶ８，ＩＶ９とキャパシタＣ１とか
らなり、インバータＩＶ８，ＩＶ９を縦列接続し、その
間に遅延量を調整するためのキャパシタＣ１が接続され
ている。(b) は可変遅延時間を持つ単位回路を示し、イ
ンバータＩＶ１０，ＩＶ１１とキャパシタＣ２とＮＭＯ
ＳトランジスタＴＮ１とからなり、(a) と同様なインバ
ータＩＶ１０，ＩＶ１１の間に、制御信号Ｃによりスイ
ッチング制御されるＮＭＯＳトランジスタＴＮ１を接続
してキャパシタＣ２を選択的に接続させるように構成さ
れている。すなわち、ＮＭＯＳトランジスタＴＮ１をオ
ン状態にしてキャパシタＣ２を接続した場合には、ＮＭ
ＯＳトランジスタＴＮ１をオフ状態にした場合に比べて
大きな遅延量を得ることができる。

【００４０】この図４(a) の回路または図４(b) の回
路、あるいは図４(a) と図４(b) との回路を組み合わせ
て遅延回路１２〜１４が構成される。そして、組み合わ
せ制御回路１８により、動作モードが設定されると制御
信号Ｃを発生させて、この制御信号ＣによりＮＭＯＳト
ランジスタＴＮ１をオフ状態に制御して、パルス幅を設
定する遅延時間を短くし、あるいは制御信号ＣＴ１とＣ
Ｔ２との時間差を設定する遅延時間を短くするなどし
て、動作条件を厳しくして読み出し動作を行うようにす
る。このような厳しい条件で実際のメモリ動作での動作
を保証することができる。

【００４１】図５(a) は、レベル変換機能を持つ組み合
わせ論理回路１５〜１７のうち、組み合わせ論理回路１
５の一例を示す回路図である。この組み合わせ論理回路
１５は、複数のＰＭＯＳトランジスタＴＰ１〜ＴＰ４と
複数のＮＭＯＳトランジスタＴＮ２〜ＴＮ４とインバー
タＩＶ１２とからなり、クロック信号ＣＫＭの立ち上が
りエッジにのみ応答した制御信号ＣＴ１を生成する。入
力信号Ｎ１とその反転信号Ｎ１Ｎ、遅延回路１２により
遅延された遅延信号Ｎ２とその反転信号Ｎ２Ｎが入力さ
れ、これらの信号を組み合わせ、入力信号Ｎ１とその反
転信号Ｎ１Ｎの立ち上がりエッジに対応し、遅延回路１
２の遅延時間に対応したパルス幅の出力信号ＯＵＴを生
成する。

【００４２】このような論理機能を実現するために、入
力信号Ｎ１は、ＰＭＯＳトランジスタＴＰ１とＮＭＯＳ
トランジスタＴＮ３のゲートに供給され、反転信号Ｎ２
Ｎは、ＰＭＯＳトランジスタＴＰ３とＮＭＯＳトランジ
スタＴＮ２のゲートに供給される。ＮＭＯＳトランジス
タＴＮ２，ＴＮ３が直列形態にされ、ＰＭＯＳトランジ
スタＴＰ１，ＴＰ３は実質的に並列形態に接続されてい
ることにより、否定論理積ゲート回路の構成になってい
る。

【００４３】この例では、レベル変換機能を付加するた
めに、入力信号Ｎ１を受けるＰＭＯＳトランジスタＴＰ
１と出力ノードＡとの間にＰＭＯＳトランジスタＴＰ２
が直列形態に挿入されている。そして、反転の入力信号
Ｎ１Ｎは、ソースが接地電位に接続されたＮＭＯＳトラ
ンジスタＴＮ４のゲートに供給され、そのドレインと電
源電圧との間に接続されたＰＭＯＳトランジスタＴＰ４
のゲートに、否定論理積ゲート回路の出力ノードＡの信
号が供給される。このＰＭＯＳトランジスタＴＰ４とＮ
ＭＯＳトランジスタＴＮ４の出力ノードＢの信号は、Ｐ
ＭＯＳトランジスタＴＰ２のゲートに供給される。これ
により、２つの回路をラッチ形態にしてレベル変換動作
を行わせる。

【００４４】入力信号Ｎ１がハイレベルになると、ＮＭ
ＯＳトランジスタＴＮ３がオン状態になり、その反転信
号Ｎ１ＮのローレベルによりＮＭＯＳトランジスタＴＮ
４がオフ状態になる。このとき、反転信号Ｎ２Ｎがハイ
レベルであるので、ＮＭＯＳトランジスタＴＮ２がオン
状態であるため、ＮＭＯＳトランジスタＴＮ３のオン状
態に対応して出力ノードＡはローレベルに変化する。

【００４５】出力ノードＡのローレベルへの変化によ
り、ＰＭＯＳトランジスタＴＰ４がオン状態となり、出
力ノードＢを電源電圧までハイレベルに立ち上げる、従
って、ＰＭＯＳトランジスタＴＰ２がカットオフ状態に
なる。これにより、入力信号Ｎ１が電源電圧以下の定電
圧であることにより、ＰＭＯＳトランジスタＴＰ１，Ｔ
Ｐ２、ＮＭＯＳトランジスタＴＮ２，ＴＮ３の経路に直
流電流を流さず、回路を接地電位のようなローレベルに
することができる。

【００４６】反転信号Ｎ２Ｎが遅延時間遅れてローレベ
ルに変化すると、ＮＭＯＳトランジスタＴＮ２がオフ状
態になり、ＰＭＯＳトランジスタＴＰ３がオン状態とな
る。これにより、ノードＡはローレベルから電源電圧に
対応してハイレベルに変化する。この出力ノードＡが電
源電圧のようなハイレベルに変化することに対応してＰ
ＭＯＳトランジスタＴＰ４がカットオフ状態になる。従
って、出力ノードＢはハイインピーダンス（フローティ
ング）状態でハイレベルを維持する。従って、ＰＭＯＳ
トランジスタＴＰ２のオフ状態を維持している。

【００４７】以下、入力信号Ｎ１がローレベルに変化
し、反転信号Ｎ１Ｎがハイレベルに変化すると、ＮＭＯ
ＳトランジスタＴＮ４をオン状態にして出力ノードＢを
ローレベルにする。この結果、ＰＭＯＳトランジスタＴ
Ｐ２がオン状態になって２入力の否定論理積ゲート回路
としての動作を行うようになるが、入力信号Ｎ１のロー
レベルに対して遅れて反転信号Ｎ２Ｎがハイレベルにな
るため、出力ノードＡは、ＰＭＯＳトランジスタＴＰ
１，ＴＰ２により電源電圧のようなハイレベルを維持す
る。ノードＡの信号は、同じく電源電圧で動作するイン
バータＩＶ１２を通して反転されて出力信号ＯＵＴ（Ｃ
Ｔ１）として出力される。

【００４８】この構成により、遅延時間に対応したパル
ス幅の制御信号ＣＴ１を形成することができる。しか
も、入力信号Ｎ１とその反転信号Ｎ２などが内部クラン
プ電圧に対応した小振幅であっても、前記のように電源
電圧にレベル変換した出力信号ＯＵＴを生成することが
できる。つまり、前記のような否定論理積ゲート回路と
レベル変換回路とを組み合わせて同様な回路機能を実現
する場合に比べて、遅延時間のばらつきや回路素子数を
低減することができる。

【００４９】図５(b) は、レベル変換機能を持つ組み合
わせ論理回路１６の一例を示す回路図である。この組み
合わせ論理回路１６は、複数のＰＭＯＳトランジスタＴ
Ｐ５〜ＴＰ１０と複数のＮＭＯＳトランジスタＴＮ５〜
ＴＮ１０とインバータＩＶ１３とからなり、センスアン
プアクティブ信号のように一定のパルス幅の制御信号Ｃ
Ｔ２を生成する。入力信号Ｎ２とその反転遅延信号Ｎ２
ＤＮ、遅延回路１３により設定された遅延時間だけ遅れ
た遅延信号Ｎ３とその反転遅延信号Ｎ３ＤＮが入力さ
れ、これらの信号を組み合わせ、入力信号Ｎ２およびそ
の反転遅延信号Ｎ２ＤＮと、遅延信号Ｎ３およびその反
転遅延信号Ｎ３ＤＮとの位相差、つまり遅延回路１３の
遅延時間に対応したパルス幅の出力信号ＯＵＴを生成す
る。反転遅延信号Ｎ２ＤＮ，Ｎ３ＤＮは、遅延回路１３
の内部に設けられたインバータ回路、あるいは次段遅延
回路の中間から形成される遅延信号である。

【００５０】このような論理機能を実現するために、入
力信号Ｎ２は、ＰＭＯＳトランジスタＴＰ６とＮＭＯＳ
トランジスタＴＮ６のゲートに供給され、反転遅延信号
Ｎ２ＤＮは、ＰＭＯＳトランジスタＴＰ５とＮＭＯＳト
ランジスタＴＮ５のゲートに供給される。ＮＭＯＳトラ
ンジスタＴＮ５，ＴＮ６が直列形態にされ、ＰＭＯＳト
ランジスタＴＰ５，ＴＰ６とが並列形態に接続されてい
ることにより、否定論理積ゲート回路の構成になってい
る。

【００５１】同様に、遅延信号Ｎ３は、ＰＭＯＳトラン
ジスタＴＰ９とＮＭＯＳトランジスタＴＮ９のゲートに
供給され、反転遅延信号Ｎ３ＤＮは、ＰＭＯＳトランジ
スタＴＰ８とＮＭＯＳトランジスタＴＮ８のゲートに供
給される。ＮＭＯＳトランジスタＴＮ８，ＴＮ９が直列
形態にされ、ＰＭＯＳトランジスタＴＰ８，ＴＰ９とが
並列形態に接続されていることにより、否定論理積ゲー
ト回路の構成になっている。

【００５２】そして、レベル変換機能を付加するため
に、２つの否定論理積ゲート回路の出力ノードＡ，Ｂに
は、ＰＭＯＳトランジスタＴＰ７，ＴＰ１０が接続さ
れ、出力ノードＡ，Ｂと回路の接地電位にはＮＭＯＳト
ランジスタＴＮ７，ＴＮ１０が接続されている。ＰＭＯ
ＳトランジスタＴＰ７とＮＭＯＳトランジスタＴＮ７お
よびＰＭＯＳトランジスタＴＰ１０とＮＭＯＳトランジ
スタＴＮ１０のゲートは共通化され、互いに他方の出力
ノードＢ，Ａの信号が供給される。

【００５３】出力ノードＡがハイレベルで出力ノードＢ
がローレベルの初期状態においては、出力ノードＡ側の
ＰＭＯＳトランジスタＴＰ７がオン状態になり、出力ノ
ードＢ側のＰＭＯＳトランジスタＴＰ１０がオフ状態に
なる。つまり、入力信号Ｎ２ＤＮのローレベルによりオ
ン状態にされるＰＭＯＳトランジスタＴＰ５により出力
ノードＡが電源電圧のようなハイレベルにされ、ＰＭＯ
ＳトランジスタＴＰ１０をオフ状態にする。

【００５４】入力信号Ｎ２がハイレベルになると、ＮＭ
ＯＳトランジスタＴＮ６がオン状態になり、その反転信
号Ｎ２ＤＮのハイレベルによりオン状態にされているＮ
ＭＯＳトランジスタＴＮ５による電流パスが形成されて
出力ノードＡをハイレベルからローレベルに変化させ
る。このとき、出力ノードＡのローレベルへの変化によ
り、ＰＭＯＳトランジスタＴＰ１０がオン状態にされて
遅延信号Ｎ３のローレベルによりオン状態にされている
ＰＭＯＳトランジスタＴＰ９を通して出力ノードＢがハ
イレベルに変化する。つまり、出力ノードＡと出力ノー
ドＢは、前記のようなラッチ回路での正帰還ループが作
用して高速にハイレベルとローレベルとに切り換えられ
る。遅れて反転遅延信号Ｎ２ＤＮがローレベルとなり、
ＮＭＯＳトランジスタＴＮ５をオフ状態に、ＰＭＯＳト
ランジスタＴＰ５をオン状態に切り換えるが、出力ノー
ドＡとＢには変化は生じない。

【００５５】入力信号Ｎ３が遅延時間だけ遅れてハイレ
ベルになると、ＮＭＯＳトランジスタＴＮ９がオン状態
になり、その反転信号Ｎ３ＤＮのハイレベルによりオン
状態にされているＮＭＯＳトランジスタＴＮ８による電
流パスが形成されて出力ノードＢをハイレベルからロー
レベルに変化させる。このとき、出力ノードＢのローレ
ベルへの変化により、ＰＭＯＳトランジスタＴＰ７がオ
ン状態にされて信号Ｎ２ＤＮのローレベルによりオン状
態にされているＰＭＯＳトランジスタＴＰ５を通して出
力ノードＡをハイレベルに変化させる。つまり、出力ノ
ードＡと出力ノードＢは、前記同様にラッチ回路での正
帰還ループが作用して高速にハイレベルとローレベルと
に切り換えられる。遅れて反転遅延信号Ｎ３ＤＮがロー
レベルとなり、ＮＭＯＳトランジスタＴＮ８をオフ状態
に、ＰＭＯＳトランジスタＴＰ８をオン状態に切り換え
るが、出力ノードＡとＢには変化は生じない。

【００５６】以上のように、反転遅延信号Ｎ２ＤＮ，Ｎ
３ＤＮは、信号Ｎ２，Ｎ３のハイレベルへの変化による
切り換えをラッチ回路により高速にするとともに、その
ラッチ回路の切り換え動作によって各入力信号Ｎ２，Ｎ
２ＤＮ，Ｎ３，Ｎ３ＤＮのハイレベルによりウィークリ
ーにオン状態にされるＰＭＯＳトランジスタとＮＭＯＳ
トランジスタとの間で定常的に直流電流が流れてしまう
のを阻止することができる。

【００５７】また、レベル変換機能を持つ組み合わせ論
理回路１７についても、前記図５の回路と同様に構成す
ることにより、遅延回路１４の入力信号Ｎ３とその反転
遅延信号、遅延回路１４により設定された遅延時間だけ
遅れた遅延信号Ｎ４とその反転遅延信号が入力され、こ
れらの信号を組み合わせ、遅延回路１４の遅延時間に対
応したパルス幅の出力信号ＯＵＴ（ＣＴ３）を生成する
ことができる。

【００５８】図６は、組み合わせ制御回路１８の一例を
示す回路図である。この組み合わせ制御回路１８は、否
定論理積ゲートＮＡＮＤ１と否定論理和ゲートＮＯＲ１
とからなり、モード信号ＭＤ、モジュールセレクト信号
ＭＳ、リード信号ＲＤ、リセット信号ＲＳＴを入力と
し、論理演算して、モジュールセレクト信号ＭＳおよび
リード信号ＲＤがハイレベルのときにハイレベルとなる
信号Ｂが出力され、リセット信号ＲＳＴが入力されると
出力信号Ｂはローレベルに変化する。なお、モード信号
ＭＤは遅延回路１２〜１４の遅延時間を制御するため、
出力信号Ｃとして出力される。

【００５９】以上のように構成される制御信号生成回路
は、たとえば図７に示すように、半導体集積回路装置を
構成する、不揮発性メモリ（たとえばフラッシュＥＥＰ
ＲＯＭなど）などのメモリモジュールに内蔵されて用い
られる。このメモリモジュールには、前記制御信号生成
回路を含む制御回路２１と、複数のメモリセルからなる
メモリマット２２と、メモリセルのデータを検知して増
幅するためのセンス回路２３と、データを外部に入出力
するためのインタフェース回路２４などが設けられてい
る。このメモリモジュールにおいて、制御回路２１はク
ロック信号ＣＫＭ、メモリ制御信号ＭＳ＆ＲＤを受けて
各種制御信号ＣＴ１〜ＣＴ３を生成し、センス回路２３
に供給する構成となっている。

【００６０】図８は、センス回路２３の一例を示す回路
図である。このセンス回路２３は、並列カレントミラー
型のセンスアンプを備えており、一対のデータ線Ｄ，／
Ｄに接続される、２つのＮＭＯＳトランジスタＴＮ２
１，ＴＮ２２からなるプリチャージ回路、２つのＮＭＯ
ＳトランジスタＴＮ２３，ＴＮ２４からなるディスチャ
ージ回路、複数のＰＭＯＳトランジスタＴＰ２１〜ＴＰ
２４と複数のＮＭＯＳトランジスタＴＮ２５〜ＴＮ３０
からなる差動型センスアンプとから構成されている。ま
た、データ線Ｄにはプルアップ用のＰＭＯＳトランジス
タＴＰ２５が接続されている。

【００６１】このセンス回路２３は、メモリマット２２
において、一対のデータ線Ｄ，／Ｄとワード線ＷＬ１，
ＷＬ２との交点にメモリセルＭＣ１，ＭＣ２が接続さ
れ、このメモリセルＭＣ１，ＭＣ２に対して書き込み動
作、消去動作および読み出し動作が行われる。図におい
ては、代表として例示的に２つのメモリセルＭＣ１，Ｍ
Ｃ２を示しているが、このようなメモリセルは複数のデ
ータ線対と複数のワード線との交点に格子状に配置され
て構成される。

【００６２】たとえば、メモリマット２２のメモリセル
ＭＣ１は、フローティングゲートの電荷の注入または放
出を行わせることにより、書き込みや消去を行ってワー
ド線ＷＬ１の選択レベルに対して大きなしきい値電圧を
持つものと、小さなしきい値電圧を持つようにされる。
たとえば、ワード線ＷＬ１を選択レベルにしてメモリセ
ルＭＣ１からデータ線Ｄに読み出した信号を得る場合、
それと対にされたデータ線／Ｄもカラムスイッチにより
選択する。そして、選択されたデータ線Ｄに対応した読
み出し電流をＰＭＯＳトランジスタＴＰ２５を通して注
入する。この結果、もしもメモリセルＭＣ１のしきい値
電圧がワード線ＷＬ１の選択レベルに対して小さいため
にオン状態なら、データ線Ｄの電位は読み出し電流の供
給にも係わらずプリチャージ電圧に対してローレベルに
変化する。

【００６３】これに対して、メモリセルＭＣ１のしきい
値電圧がワード線ＷＬ１の選択レベルに対して大きいた
めにオフ状態なら、読み出し電流の供給によってプリチ
ャージ電圧に対してハイレベルに変化する。このとき、
データ線／Ｄをプリチャージ電位に維持させる。この結
果、選択されたデータ線Ｄのハイレベル／ローレベル
は、データ線／Ｄのプリチャージ電圧を基準にして変化
することとなり、センスアクティブ信号（ＣＴ２）によ
り動作状態にされる並列カレントミラー型のセンスアン
プにより増幅される。

【００６４】データ線Ｄ，／Ｄにはプリチャージ用のＮ
ＭＯＳトランジスタＴＮ２１，ＴＮ２２が接続され、プ
リチャージ信号（ＣＴ１）によってデータ線Ｄ，／Ｄを
電源電圧側にプリチャージさせる。また、データ線Ｄ，
／Ｄには、ディスチャージ用のＮＭＯＳトランジスタＴ
Ｎ２３，ＴＮ２４が接続され、ディスチャージ信号（Ｃ
Ｔ３）によってデータ線Ｄ，／Ｄを回路の接地電位にデ
ィスチャージさせることができる。

【００６５】以上のように構成されるセンス回路２３を
含むメモリモジュールは、図９のタイミングに基づいて
動作する。図９において、(a) は動作周波数が高い場
合、(b) は動作周波数が低い場合のクロック信号ＣＫ
Ｍ、メモリ制御信号ＭＳ＆ＲＤ、プリチャージ信号ＣＴ
１、センスアクティブ信号ＣＴ２、ディスチャージ信号
ＣＴ３を示す波形図である。

【００６６】たとえば、クロック信号ＣＫＭの周波数が
高い場合は、図９(a) のように、ディスチャージ信号Ｃ
Ｔ３がハイレベルからローレベルに変化してセンス回路
２３のＮＭＯＳトランジスタＴＮ２３，ＴＮ２４がオフ
状態にされてディスチャージ動作が終了するとともに、
プリチャージ信号ＣＴ１がローレベルからハイレベルに
変化してＮＭＯＳトランジスタＴＮ２１，ＴＮ２２をオ
ン状態にさせる。これにより、データ線Ｄ，／Ｄは、回
路の接地電位のようなディスチャージレベルから電源電
圧に対応したプリチャージレベルに変化する。

【００６７】プリチャージ信号ＣＴ１がハイレベルから
ローレベルに変化してプリチャージ動作の終了と前後し
て、センスアンプアクティブ信号ＣＴ２がローレベルか
らハイレベルに変化して、ＰＭＯＳトランジスタＴＰ２
１，ＴＰ２２とＮＭＯＳトランジスタＴＮ２５〜ＴＮ２
７、ＰＭＯＳトランジスタＴＰ２３，ＴＰ２４とＮＭＯ
ＳトランジスタＴＮ２８〜ＴＮ３０からなるセンスアン
プが活性化される。これと同時に、読み出し電流が選択
されたデータ線Ｄに電流を流すので、データ線Ｄ，／Ｄ
には、メモリセルの記憶情報に対応した電位差が発生
し、それをセンスアンプが増幅する。このセンスアンプ
の増幅動作においては、センスアンプの動作期間の間に
２×Ｉｄの直流電流が流れ続ける。この２×Ｉｄの直流
電流が流れ続ける期間は、周波数が高い場合は問題とな
ることがない。

【００６８】一方、クロック信号ＣＫＭの周波数が低い
場合には、図９(a) のように、クロック信号ＣＫＭのハ
イ期間に対応してメモリ制御信号ＭＳ＆ＲＤのハイ期間
も長くなるが、前述したような監視回路１１、遅延回路
１２〜１４、レベル変換機能を持つ組み合わせ論理回路
１５〜１７、組み合わせ制御回路１８から構成される制
御信号生成回路を制御回路２１に含むことで、周波数が
高い場合と同様のハイ期間を持つプリチャージ信号ＣＴ
１、センスアクティブ信号ＣＴ２、ディスチャージ信号
ＣＴ３により制御できる。よって、周波数が低いときで
も、制御信号ＣＴ１〜ＣＴ３のアクティブ期間は周波数
に依存せず、１サイクル内のセンスアンプに流れ続ける
２×Ｉｄの直流電流の流れる期間は一定にすることがで
きる。ただし、温度や電源電圧には依存するが、周波数
が低いため制御信号の精度は低くてよい。

【００６９】従って、本実施の形態の制御信号生成回
路、およびそれを用いた半導体集積回路装置によれば、
監視回路１１を含むことにより、入力されたクロック信
号ＣＫＭの立ち上がりエッジのみを使う場合、動作周期
と同程度の遅延回路が必要となるが、クロック信号ＣＫ
Ｍの立ち上がり、立ち下がりそれぞれのエッジを使う場
合、動作周期の半分程度の遅延回路があればよく、遅延
回路は遅延時間が長くなるほど温度、プロセス、電源電
圧による誤差が大きくなるため、遅延時間を短くすると
制御信号の時間精度が上がるので、温度、プロセス、電
源電圧の影響が小さい制御信号を生成することができ
る。

【００７０】さらに、入力されたクロック信号ＣＫＭの
立ち上がり、立ち下がりそれぞれのエッジを使うと、周
波数が低いときに制御信号のパルス幅が大きくなり、制
御回路の消費電力の無駄が大きくなってしまうが、監視
回路１１を含む構成によって、周波数が低いときでも制
御信号のパルス幅が一定であるため、制御回路の消費電
力の無駄を減らすことができ、かつ周波数が低いときの
データディスターブ特性を改善することができる。

【００７１】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。

【００７２】たとえば、前記実施の形態においては、具
体的に図２に示すような制御信号生成回路の構成例に適
用した場合について説明したが、これに限定されるもの
ではなく、図１０に示すような構成例、さらに内部の監
視回路についても図１１および図１２のような回路例と
することも可能である。

【００７３】図１０に示す制御信号生成回路は、監視回
路１１ａを遅延回路１２〜１４の次段に接続し、これに
伴ってフリップフロップ回路３１が追加され、さらに入
力のゲート回路が異なる構成となっている。この監視回
路１１ａは、内部クランプ電圧が供給されるために、レ
ベル変換機能を有している。他の遅延回路１２〜１４、
レベル変換機能を持つ組み合わせ論理回路１５〜１７、
組み合わせ制御回路１８は前記と同様に構成され、また
フリップフロップ回路３１も通常のセット・リセットラ
ッチ回路構成となっている。この構成においては、監視
回路１１ａ内の遅延時間が短くてすむために回路面積を
小さくすることができる。

【００７４】図１１に示す監視回路１１ａは、複数のイ
ンバータＩＶと否定論理積ゲートＮＡＮＤとが３段に直
列接続され、出力段にＰＭＯＳトランジスタＴＰおよび
ＮＭＯＳトランジスタＴＮによるレベル変換回路が接続
されて構成されている。この構成において、入力のクロ
ック信号の遅延および論理演算が繰り返され、レベル変
換されて出力されるようになっている。この構成は、監
視回路１１ａにおける遅延時間の電源電圧依存性を小さ
くしたい場合に用いられる。

【００７５】図１２に示す監視回路１１ａの変形例にお
いては、逆にレベル変換回路が入力段に接続されて構成
されている。この構成は、監視回路１１ａにおける遅延
時間の精度は低くてよい場合、または内部クランプ電圧
からの電力消費を抑えたい場合に用いられる。

【００７６】さらに、前記実施の形態においては、フラ
ッシュＥＥＰＲＯＭなどの不揮発性メモリに適用した場
合について説明したが、たとえばＥＥＰＲＯＭ、ＥＰＲ
ＯＭ、ＰＲＯＭ、ＲＯＭなどの他の不揮発性メモリや、
ＤＲＡＭ、ＳＲＡＭ、ＲＡＭなどの揮発性メモリなどに
ついても広く適用可能である。さらに、メモリ搭載のマ
イクロコンピュータなどの半導体集積回路装置について
も適用することができる。

【００７７】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００７８】(1).入力されたクロック信号の遅延手段
と、この遅延手段での遅延時間とクロック信号のハイ期
間またはロー期間との比較結果に基づいて所定範囲内の
ハイ期間を持つクロック信号を出力する論理手段とを有
することで、温度、プロセス、電源電圧の影響が小さい
制御信号を生成することができるので、製品の信頼性を
向上させることが可能となる。

【００７９】(2).前記(1) の構成において、クロック信
号の周波数が高いときは立ち上がりエッジおよび立ち下
がりエッジ、周波数が低いときは立ち上がりエッジのみ
をそれぞれ使用する組み合わせ論理回路を有すること
で、動作周波数を低くしてもセンスアンプの制御期間が
一定時間以上になることがないので、動作周波数が低い
ときの消費電力の無駄を低減することが可能となる。

【００８０】(3).前記(2) の構成において、動作周波数
を低くしてもセンスアンプの制御期間が一定時間以上に
なることがないので、動作周波数が低いときのデータデ
ィスターブ特性を改善することが可能となる。

【００８１】(4).前記(1) 〜(3) により、複数のメモリ
セルからなるメモリマット、メモリセルのデータを検知
して増幅するためのセンス回路を有する不揮発性メモリ
などの半導体メモリ、メモリ搭載のマイクロコンピュー
タなどの半導体集積回路装置に適用することで、データ
線、センスアンプなどの制御信号を高精度に生成するこ
とが可能となる。

【図面の簡単な説明】

【図１】(a),(b),(c) は本発明の一実施の形態である制
御信号生成回路の概念を示すブロック図と各ノードの信
号を示す波形図である。

【図２】本発明の一実施の形態において、具体的な制御
信号生成回路を示すブロック図である。

【図３】(a),(b),(c) は本発明の一実施の形態におい
て、制御信号生成回路内の監視回路を示す回路図と各ノ
ードの信号を示す波形図である。

【図４】(a),(b) は本発明の一実施の形態において、制
御信号生成回路内の遅延回路を示す回路図である。

【図５】(a),(b) は本発明の一実施の形態において、制
御信号生成回路内の組み合わせ論理回路を示す回路図で
ある。

【図６】本発明の一実施の形態において、制御信号生成
回路内の組み合わせ制御回路を示す回路図である。

【図７】本発明の一実施の形態において、制御信号生成
回路を用いた半導体集積回路装置の概念を示す概略構成
図である。

【図８】本発明の一実施の形態において、半導体集積回
路装置内のセンス回路を示す回路図である。

【図９】(a),(b) は本発明の一実施の形態において、半
導体集積回路装置の動作を示す波形図である。

【図１０】本発明の一実施の形態において、具体的な制
御信号生成回路の変形例を示すブロック図である。

【図１１】本発明の一実施の形態において、制御信号生
成回路内の監視回路の変形例を示す回路図である。

【図１２】本発明の一実施の形態において、制御信号生
成回路内の監視回路の他の変形例を示す回路図である。

【図１３】(a),(b),(c) は本発明の前提となる制御信号
生成回路の概念を示すブロック図と各ノードの信号を示
す波形図である。

【図１４】(a),(b),(c) は本発明の前提となる他の制御
信号生成回路の概念を示すブロック図と各ノードの信号
を示す波形図である。

【符号の説明】

１ 監視回路 ２〜３ 遅延回路 ４ 組み合わせ論理回路 １１，１１ａ 監視回路 １２〜１４ 遅延回路 １５〜１７ 組み合わせ論理回路 １８ 組み合わせ制御回路 ２１ 制御回路 ２２ メモリマット ２３ センス回路 ２４ インタフェース回路 ３１ フリップフロップ回路 ＡＮＤ１〜ＡＮＤ４ 論理積ゲート Ｃ１，Ｃ２ キャパシタ ＩＶ１〜ＩＶ１３，ＩＶ インバータ ＭＣ１，ＭＣ２ メモリセル ＮＡＮＤ１，ＮＡＮＤ 否定論理積ゲート ＮＯＲ１ 否定論理和ゲート ＴＮ１〜ＴＮ１０，ＴＮ２１〜ＴＮ３０，ＴＮ ＮＭＯ
Ｓトランジスタ ＴＰ１〜ＴＰ１０，ＴＰ２１〜ＴＰ２５，ＴＰ ＰＭＯ
Ｓトランジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴川 一文 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 河合 洋造 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 品川 裕 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 Ｆターム(参考） 5B015 HH01 JJ03 JJ41 JJ45 KA33 KB03 KB22 KB82 QQ18 5B024 AA01 AA15 BA07 BA09 BA21 BA23 CA07 5B025 AA02 AC01 AD03 AD06 AD11 AD15 AE08 5B079 CC02 CC11 CC14 DD05 DD06 DD13 DD17

Claims (6)

【特許請求の範囲】
1. 【請求項１】 クロック信号を遅延させる遅延手段と、
   この遅延手段による遅延時間と前記クロック信号のハイ
   期間またはロー期間とを比較して、このクロック信号の
   ハイ期間またはロー期間の時間に対して、前記遅延時間
   の方が大きい場合は前記クロック信号をそのまま出力
   し、前記遅延時間の方が小さい場合は前記遅延手段を通
   して生成したクロック信号を出力する論理手段とを有す
   ることを特徴とする制御信号生成回路。
2. 【請求項２】 請求項１記載の制御信号生成回路であっ
   て、入力されたクロック信号を成形する前記遅延手段お
   よび前記論理手段と、この成形されたクロック信号を遅
   延する遅延回路と、前記入力されたクロック信号の周波
   数が高いときはこのクロック信号の立ち上がりエッジ、
   立ち下がりエッジそれぞれを前記遅延回路を通して遅延
   させた遅延信号を使用し、前記入力されたクロック信号
   の周波数が低いときはこのクロック信号の立ち上がりエ
   ッジを前記遅延回路を通して遅延させた遅延信号のみを
   使用して、所定範囲内のハイ期間を持つクロック信号を
   生成して出力する組み合わせ論理回路とを有することを
   特徴とする制御信号生成回路。
3. 【請求項３】 請求項２記載の制御信号生成回路であっ
   て、複数の前記遅延回路と複数の前記組み合わせ論理回
   路とを有し、各遅延回路の入力クロック信号および出力
   クロック信号を任意に組み合わせて各組み合わせ論理回
   路を通して論理演算して、複数種類のクロック信号を生
   成して出力することを特徴とする制御信号生成回路。
4. 【請求項４】 請求項１、２または３記載の制御信号生
   成回路を用いた半導体集積回路装置であって、クロック
   信号による制御信号を生成するための前記制御信号生成
   回路と、複数のメモリセルからなるメモリマットと、メ
   モリセルのデータを検知して増幅するためのセンス回路
   とを有し、前記メモリセルに接続されたデータ線の制御
   に前記制御信号生成回路を通して生成された制御信号を
   使用することを特徴とする半導体集積回路装置。
5. 【請求項５】 請求項１、２または３記載の制御信号生
   成回路を用いた半導体集積回路装置であって、クロック
   信号による制御信号を生成するための前記制御信号生成
   回路と、複数のメモリセルからなるメモリマットと、メ
   モリセルのデータを検知して増幅するためのセンス回路
   とを有し、前記センス回路のセンスアンプの制御に前記
   制御信号生成回路を通して生成された制御信号を使用す
   ることを特徴とする半導体集積回路装置。
6. 【請求項６】 請求項４または５記載の半導体集積回路
   装置であって、前記制御信号生成回路は、外部電源電圧
   に依存せず、この外部電源電圧より低い一定電圧が供給
   されていることを特徴とする半導体集積回路装置。