JP2007200528A - Ｎｏｒフラッシュメモリ及びそれの読み出し方法 - Google Patents

Abstract

【課題】ＮＯＲフラッシュメモリ及びそれの読み出し方法を提供する。
【解決手段】本発明はＮＯＲフラッシュメモリ及びそれの読み出し方法に関するものである。本発明によるＮＯＲフラッシュメモリは、メモリセルに格納されたデータをセンシングする感知増幅器、前記感知増幅器によってセンシングされたデータを出力する出力ドライバ、及びクロック信号に応答して前記感知増幅器のセンシング区間を制御する制御回路を含む。本発明によれば、電圧のノイズによるセンシングフェイルを防止することができる。
【選択図】図３

Description

本発明は半導体メモリ装置に係わり、より詳細には、ＮＯＲフラッシュメモリ及びそれの読み出し方法に関する。

半導体メモリ装置は、データを格納しておいて、必要な時にそれを外部に読み出すことができる記憶装置である。半導体メモリ装置は、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）とＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）とに分けることができる。ＲＡＭは、電源が切れれば、格納されたデータが消滅するいわゆる揮発性メモリ（ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ）である。ＲＡＭには、Ｄｙｎａｍｉｃ ＲＡＭ（ＤＲＡＭ）とＳｔａｔｉｃ ＲＡＭ（ＳＲＡＭ）などがある。ＲＯＭは、電源が切れても、格納されたデータが消滅しない揮発性メモリ（ｎｏｎｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ）である。ＲＯＭには、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ ＰＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ ＥＰＲＯＭ）、フラッシュメモリ（Ｆｌａｓｈ Ｍｅｍｏｒｙ）などがある。

フラッシュメモリは、ＮＡＮＤフラッシュメモリ（ＮＡＮＤ Ｆｌａｓｈ ｍｅｍｏｒｙ）とＮＯＲフラッシュメモリ（ＮＯＲ Ｆｌａｓｈ ｍｅｍｏｒｙ）とに分類される。ＮＡＮＤフラッシュメモリは、複数のメモリセルが一つのビットラインに直列に連結されたストリング（ｓｔｒｉｎｇ）構造を有する。一方、ＮＯＲフラッシュメモリは、複数のメモリセルが一つのビットラインに並列に連結された構造を有する。

図１は、ＮＯＲフラッシュメモリのメモリセルを示す。図１（Ａ）は、メモリセル１０の断面図を示し、図１（Ｂ）は図１（Ａ）に示したメモリセル１０の回路記号（ｃｉｒｃｕｉｔ ｓｙｍｂｏｌ）及び読み出し動作の時のバイアス条件を示す。

図１（Ａ）を参照すると、メモリセル１０は、ソース３、ドレイン４、第１絶縁膜５、フローティングゲート６、第２絶縁膜７、コントロールゲート８、及び基板９を含む。ソース３及びドレイン４はＰ型基板９に形成されている。

ソース３はソースラインＳＬに連結され、ドレイン４はビットラインＢＬに連結される。フローティングゲート６は１００Å以下の薄い第１絶縁膜５を介してチャンネル領域の上に形成される。コントロールゲート８は第２絶縁膜（またはＯＮＯ膜）７を介してフローティングゲート６の上に形成される。コントロールゲート８はワードラインＷＬに連結される。そして、基板９にはバルク電圧（ｂｕｌｋ ｖｏｌｔａｇｅ；ＢＫ）が印加される。

メモリセル１０のソース３、ドレイン４、コントロールゲート８、及び基板９には、プログラム（ｐｒｏｇｒａｍ）、消去（ｅｒａｓｅ）、及び読み出し（ｒｅａｄ）動作の時に所定のバイアス電圧が印加される。

図１（Ｂ）を参照すると、読み出し動作の時に、ソース３には約０Ｖのソースライン電圧が印加され、ドレイン４には約１Ｖのビットライン電圧が印加され、コントロールゲート８には約５Ｖのワードライン電圧が印加され、基板９には約０Ｖのバルク電圧が印加される。

このようなバイアス条件によって読み出し動作が実行されれば、プログラムされたセル（ｐｒｏｇｒａｍｍｅｄ ｃｅｌｌ）は、ドレイン４からソース３への電流通路（ｃｕｒｒｅｎｔ ｐａｔｈ）が遮断される。一方、消去されたセル（ｅｒａｓｅｄ ｃｅｌｌ）は、ドレイン４からソース３への電流通路が形成される。ここで、プログラムされたセルは‘オフセル（ｏｆｆ ｃｅｌｌ）’とよばれ、消去されたセルは‘オンセル（ｏｎ ｃｅｌｌ）’とよばれる。

一般的に、ＮＯＲフラッシュメモリは、読み出し動作の時にメモリセルに格納されたデータを読み出すために、感知増幅器（Ｓｅｎｓｅ Ａｍｐｌｉｆｉｅｒ）及び出力ドライバ（Ｏｕｔｐｕｔ Ｄｒｉｖｅｒ）を含む。感知増幅器は、メモリセルに格納されたデータをセンシングし、出力ドライバは、センシングされたデータを外部に出力する。

感知増幅器及び出力ドライバには、メモリチップの電源端子または接地端子を通じて電源電圧Ｖｃｃまたは接地電圧Ｖｓｓが提供される。出力ドライバには電源電圧Ｖｃｃまたは接地電圧Ｖｓｓが提供され、クロック信号ＣＬＫに同期して、センシングされたデータを出力する。一般的に、出力ドライバは、クロック周期ごとに１バイト（１ ｂｙｔｅ）または１ワード（１ ｗｏｒｄ）のデータを出力する。ここで、１バイトは８ビットであり、１ワードは１６ビットである。

しかし、感知増幅器は、クロック信号と関係なくセンシング動作を実行する。従来のＮＯＲフラッシュメモリは、クロック信号と関係なくセンシング動作を実行するため、クロック信号の動作周波数によってセンシングフェイル（ｓｅｎｓｉｎｇ ｆａｉｌ）が発生することがある。センシングフェイルは図３において詳細に説明する。

例えば、出力ドライバがデータを出力する時に電源電圧Ｖｃｃまたは接地電圧Ｖｓｓにノイズが発生することがある。出力ドライバによって発生した電源電圧Ｖｃｃまたは接地電圧Ｖｓｓのノイズは、感知増幅器に印加される電源電圧Ｖｃｃまたは接地電圧Ｖｓｓに影響を及ぼす。すなわち、出力ドライバに印加された電圧のノイズによって感知増幅器に印加される電圧にもノイズが発生することがある。このような理由のため、従来のＮＯＲフラッシュメモリにおいてセンシングフェイルが発生する。

本発明は前記の問題を解決するために提案されたものであり、本発明の目的は電圧ノイズによるセンシングフェイルを防止するＮＯＲフラッシュメモリ及びそれの読み出し方法を提供することにある。

本発明に係るＮＯＲフラッシュメモリは、メモリセルと、前記メモリセルに貯蔵されたデータをセンシングする感知増幅器と、前記感知増幅器によってセンシングされたデータを出力する出力ドライバ、及びクロック信号に応答して前記感知増幅器のセンシング区間を制御する制御回路とを含む。

実施形態として、前記制御回路は前記クロック信号に応答して前記感知増幅器にセンシング信号を提供し、前記感知増幅器は前記センシング信号に応答してセンシング動作を実行する。前記制御回路は前記感知増幅器に印加される電源電圧のノイズ区間を避けて前記センシング信号を提供する。前記制御回路は、前記クロック信号に応答して前記センシング信号を発生する信号発生器、及び前記電源電圧のノイズ区間を避けて前記センシング信号を提供するための位相変移回路を含む。前記電源電圧のノイズは前記出力ドライバのデータ出力の時に発生する。

他の実施形態として、前記制御回路は、前記感知増幅器に印加される電源電圧のノイズによって前記感知増幅器のセンシングフェイルが発生することを防止するように、前記センシング区間を設定する。前記電源電圧のノイズは前記出力ドライバのデータ出力の時に発生する。また、前記制御回路は、前記感知増幅器に印加される接地電圧のノイズによって前記感知増幅器のセンシングフェイルが発生することを防止するように、前記センシング区間を設定する。前記接地電圧のノイズは前記出力ドライバのデータ出力の時に発生する。

本発明に係るＮＯＲフラッシュメモリの読み出し方法は、クロック信号に応答してセンシング信号を発生する段階と、前記センシング信号に応答してメモリセルに格納されたデータをセンシングする段階と、センシングされたデータを出力する段階とを含む。

実施形態として、前記ＮＯＲフラッシュメモリは前記メモリセルに貯蔵されたデータをセンシングする感知増幅器と、前記センシングされたデータを出力する出力ドライバと、前記センシング信号を発生する制御回路とを含む。前記制御回路は前記センシング信号をあらかじめ設定されたセンシング区間の間に前記感知増幅器に提供する。前記制御回路は前記感知増幅器に印加される電源電圧のノイズ区間を避けて前記センシング信号を提供する。前記電源電圧のノイズは前記出力ドライバのデータ出力の時に発生する。

本発明によるＮＯＲフラッシュメモリによれば、出力ドライバのデータ出力の時に電圧ノイズによるセンシングフェイルを防止することができる。

以下、本発明が属する技術分野において通常の知識を有する者が本発明の技術的思想を容易に実施することができる程度に詳細に説明するために、本発明の実施形態を添付図を参照して説明する。

図２は本発明の実施形態によるＮＯＲフラッシュメモリを示すブロック図である。図２を参照すると、ＮＯＲフラッシュメモリ１００は、メモリセルアレイ１１０、アドレスデコーダ１２０、ビットライン選択回路１３０、感知増幅器１４０、出力ドライバ１５０、及び制御回路１６０を含む。

メモリセルアレイ１１０は複数のメモリセルで構成される。複数のメモリセルは複数のワードラインＷＬ０〜ＷＬｎ及び複数のビットラインＢＬ０〜ＢＬｍに連結されている。それぞれのメモリセルには、ワードラインＷＬを通じてワードライン電圧が提供され、ビットラインＢＬを通じてビットライン電圧が提供される。

ＮＯＲフラッシュメモリ１００の各メモリセルには１ビットデータが格納される。このようなメモリセルは、一般に、シングルレベルセル（Ｓｉｎｇｌｅ Ｌｅｖｅｌ Ｃｅｌｌ；ＳＬＣ）と呼ばれる。しかし、一つのメモリセルに１ビットの以上のデータが格納されることがある。すなわち、一つのメモリセルにマルチビットデータが格納されることがある。このようなメモリセルは、一般に、マルチレベルセル（Ｍｕｌｔｉ Ｌｅｖｅｌ Ｃｅｌｌ；ＭＬＣ）と呼ばれる。一つのメモリセルに２ビットデータが格納されるマルチレベルセルは、閾値電圧によって‘１１’、‘１０’、‘０１’、‘００’のような４個のレベル状態（ｌｅｖｅｌ ｓｔａｔｅ）を有する。４個のレベル状態は、読み出し動作の時、メモリセルに流れる電流の差によって区分される。

アドレスデコーダ１２０は、外部から提供されたアドレスＡＤＤＲをデコーディングし、ワードライン及びビットラインを選択する。アドレスＡＤＤＲは、ワードラインＷＬ０〜ＷＬｎを選択するための行アドレス（Ｒｏｗ Ａｄｄｒｅｓｓ；ＲＡ）とビットラインＢＬ０〜ＢＬｍを選択するための列アドレス（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ； ＣＡ）とに区分される。図２においては、複数のワードラインＷＬ０〜ＷＬｎの中からワードラインＷＬ０が選択され、複数のビットラインＢＬ０〜ＢＬｍの中からビットラインＢＬｍが選択されたことを示している。ワードラインＷＬ０とビットラインＢＬｍによって一つのメモリセル１１１が選択される。一方、アドレスデコーダ１２０には、アドレス有効信号（Ａｄｄｒｅｓｓ Ｖａｌｉｄ ｓｉｇｎａｌ； ｎＡＶＤ）が提供される。アドレス有効信号ｎＡＶＤは、図３及び図４において説明する。

ビットライン選択回路１３０は、アドレスデコーダ１２０から提供される選択信号（Ｙｉ； ｉ＝０〜ｍ）に応答してビットラインを選択する。ビットライン選択回路１３０は、複数のＮＭＯＳトランジスタ（図示せず）を含む。それぞれのＮＭＯＳトランジスタは、それぞれのビットラインＢＬ０〜ＢＬｍとセンシングノードＳＡＯとの間に連結されている。例えば、選択信号Ｙｍがイネーブルされる時、ビットラインＢＬｍとセンシングノードＳＡＯとが互いに電気的に連結される。図２において、センシングノードＳＡＯは感知増幅器１４０の入力ノードであり、その電圧はＶｓａｏである。

感知増幅器１４０は、読み出し動作の時にセンシングノードの電圧Ｖｓａｏと基準電圧Ｖｒｅｆとを比較する。ここで、基準電圧Ｖｒｅｆは、基準電圧発生回路（図示せず）から提供される。感知増幅器１４０は、電源電圧Ｖｃｃまたは接地電圧Ｖｓｓを用いてセンシング動作を実行する。ここで、電源電圧Ｖｃｃまたは接地電圧Ｖｓｓは、ＮＯＲフラッシュメモリチップの電源ピン（ｐｏｗｅｒ ｐｉｎ）を通じて提供される。一方、感知増幅器１４０には、センシング動作の時に制御回路１６０から制御信号（Ｓ＿ＥＮ、 ＳＥＮＳ）が提供される。ここで、制御信号Ｓ＿ＥＮは、感知増幅器１４０のイネーブル信号であり、制御信号ＳＥＮＳは、感知増幅器１４０のセンシング動作を命ずるセンシング信号（ｓｅｎｓｉｎｇ ｓｉｇｎａｌ）である。

出力ドライバ１５０は、読み出し動作の時に、感知増幅器１４０によってセンシングされたデータを出力する。出力ドライバ１５０は、電源電圧Ｖｃｃまたは接地電圧Ｖｓｓを用いてデータを出力する。ここで、電源電圧Ｖｃｃまたは接地電圧Ｖｓｓは、ＮＯＲフラッシュメモリチップの電源ピン（ｐｏｗｅｒ ｐｉｎ）を通じて提供される。出力ドライバ１５０には、読み出し動作の時に、制御回路１６０から制御信号Ｄ＿ＥＮが提供される。ここで、制御信号Ｄ＿ＥＮは出力ドライバ１５０のイネーブル信号である。

制御回路１６０は、外部から提供されたコマンドＣＭＤに応答して、制御信号（Ｓ＿ＥＮ、ＳＥＮＳ、Ｄ＿ＥＮ）を生成する。制御回路１６０は、クロック信号ＣＬＫに応答してセンシング信号ＳＥＮＳを発生し、センシング信号ＳＥＮＳの位相を調節した後に、感知増幅器１４０に提供する。感知増幅器１４０は、センシング信号ＳＥＮＳに応答してセンシング動作を実行する。

制御回路１６０は、クロック信号ＣＬＫに応答してセンシング信号ＳＥＮＳを発生する信号発生器（図示せず）及びセンシング信号ＳＥＮＳの位相を調節し、感知増幅器１４０に提供する位相変移回路（図示せず）を含む。位相変移回路は、センシング信号ＳＥＮＳの提供タイミングを決定する。制御回路１６０から提供される制御信号についての説明は、図３または図４を参照して詳細に説明する。

図３及び図４は図２に示したＮＯＲフラッシュメモリ１００の読み出し動作を示すタイミング図である。ＮＯＲフラッシュメモリ１００は、クロック信号ＣＬＫに同期して読み出し動作を実行する。図３は、電圧ノイズによってセンシングフェイルが発生することを示す。図４は、電圧ノイズの影響を避けて、センシング動作を正常に実行することを示す。

図３及び図４を参照すれば、データ読み出し動作は、第１ないし第３ステージにわたって行われる。第１ステージにおいてセンシングされたデータは、第２ステージにおいて出力され、第２ステージにおいてセンシングされたデータは、第３ステージにおいて出力される。

まず、チップイネーブル信号（Ｃｈｉｐ Ｅｎａｂｌｅ ｓｉｇｎａｌ； ｎＣＥ）がローレベル状態に活性化される。次に、アドレス有効信号（Ａｄｄｒｅｓｓ Ｖａｌｉｄ ｓｉｇｎａｌ；ｎＡＶＤ）がローレベル状態を維持している間に、クロック信号ＣＬＫの上昇エッジ（ｒｉｓｉｎｇ ｅｄｇｅ）に同期してバースト読み出し動作（ｂｕｒｓｔ ｒｅａｄ ｏｐｅｒａｔｉｏｎ）が実行される。

図３を参照すると、第１ステージにおいてアドレスＡＤＤＲが提供される。感知増幅器１４０（図２参照）は、イネーブル信号Ｓ＿ＥＮに応答して動作し、センシング信号ＳＥＮＳに応答してセンシング動作を実行する。ここで、センシング信号ＳＥＮＳは、クロック信号に関係なく提供される。出力ドライバ１５０（図２参照）は、イネーブル信号Ｄ＿ＥＮに応答して動作する。出力ドライバ１５０は、センシングデータをクロック信号に同期して出力する。出力ドライバ１５０は、第２ステージにおいてセンシングデータを出力する。

第２ステージにおいて、出力ドライバ１５０のデータ出力の時に電源電圧Ｖｃｃまたは接地電圧Ｖｓｓにノイズが発生する。電圧ノイズは感知増幅器１４０のセンシング動作に影響を及ぼす。図３に示したように、電圧ノイズの発生タイミングで感知増幅器１３０のセンシング動作が実行されれば、第３ステージにおいてセンシングフェイルが発生する。

図４はセンシング区間を制御してセンシング動作が正常に実行されることを示す。制御回路１６０（図２参照）は、クロック信号ＣＬＫのａ、ｂ、ｃ上昇エッジに同期してセンシング信号ＳＥＮＳを発生し、電源電圧Ｖｃｃまたは接地電圧Ｖｓｓのノイズ区間を避けてセンシング信号ＳＥＮＳを提供する。

図４を参照すると、出力ドライバ１５０のデータ出力の時にノイズが発生する。しかし、制御回路１６０は、そのようなノイズ区間を避けてセンシング信号ＳＥＮＳを感知増幅器１４０に提供する。したがって、本発明に係るＮＯＲフラッシュメモリ１００によれば、図４に示したように、第３ステージにおいてセンシングフェイルを防ぎ、有効なデータを出力することができる。

従来のＮＯＲフラッシュメモリは、クロック信号と関係なくセンシング動作を実行するため、電圧ノイズによるセンシングフェイルが発生する恐れがある。本発明に係るＮＯＲフラッシュメモリは、クロック信号によってセンシング動作を実行するため、電圧ノイズによるセンシングフェイルを防ぐことができる。本発明によれば、例えば、ＭＬＣ ＮＯＲフラッシュメモリにおいてセンシングマージンを確保することができる。また、本発明によれば、例えば、ＭＣＰ（Ｍｕｌｔｉ＿Ｃｈｉｐ Ｐａｃｋａｇｅ）でＮＯＲフラッシュメモリのピンを多く用いることができない場合に、出力ドライバの電源電圧と感知増幅器の電源電圧を一つの電源ピンで共有することができる。

一方、本発明の詳細な説明においては具体的な実施形態に関して説明したが、本発明の範囲から逸脱しない限度内で多様な変形が可能である。そのため、本発明の範囲は前記の実施形態に限定されず、特許請求範囲だけでなくこの発明の特許請求範囲と均等なものなどによって定めるべきである。

ＮＯＲフラッシュメモリのメモリセルを示す図である。 本発明の実施形態によるＮＯＲフラッシュメモリを示すブロック図である。 図２に示したＮＯＲフラッシュメモリの読み出し動作を示すタイミング図である。 図２に示したＮＯＲフラッシュメモリの読み出し動作を示すタイミング図である。

符号の説明

１００ ＮＯＲフラッシュメモリ
１１０ メモリセルアレイ
１２０ アドレスデコーダ
１３０ ビットライン選択回路
１４０ 感知増幅器
１５０ 出力ドライバ
１６０ 制御回路

Claims (15)

1. メモリセルと、
   前記メモリセルに格納されたデータをセンシングする感知増幅器と、
   前記感知増幅器によってセンシングされたデータを出力する出力ドライバと、
   クロック信号に応答して前記感知増幅器のセンシング区間を制御する制御回路とを含むことを特徴とするＮＯＲフラッシュメモリ。
2. 前記制御回路は前記クロック信号に応答して前記感知増幅器にセンシング信号を提供し、前記感知増幅器は前記センシング信号に応答してセンシング動作を実行することを特徴とする請求項１に記載のＮＯＲフラッシュメモリ。
3. 前記制御回路は前記感知増幅器に印加される電源電圧のノイズ区間を避けて前記センシング信号を提供することを特徴とする請求項２に記載のＮＯＲフラッシュメモリ。
4. 前記制御回路は、
   前記クロック信号に応答して前記センシング信号を発生する信号発生器と、
   前記電源電圧のノイズ区間を避けて前記センシング信号を提供するための位相変移回路とを含むことを特徴とする請求項３に記載のＮＯＲフラッシュメモリ。
5. 前記電源電圧のノイズは前記出力ドライバのデータ出力の時に発生することを特徴とする請求項３に記載のＮＯＲフラッシュメモリ。
6. 前記制御回路は前記感知増幅器に印加される電源電圧のノイズによって前記感知増幅器のセンシングフェイルが発生することを防止するように前記センシング区間を設定することを特徴とする請求項１に記載のＮＯＲフラッシュメモリ。
7. 前記電源電圧のノイズは前記出力ドライバのデータ出力の時に発生することを特徴とする請求項６に記載のＮＯＲフラッシュメモリ。
8. 前記制御回路は前記感知増幅器に印加される接地電圧のノイズによって前記感知増幅器のセンシングフェイルが発生することを防止するように前記センシング区間を設定することを特徴とする請求項１に記載のＮＯＲフラッシュメモリ。
9. 前記接地電圧のノイズは前記出力ドライバのデータ出力の時に発生することを特徴とする請求項８に記載のＮＯＲフラッシュメモリ。
10. 前記メモリセルはマルチビットデータを格納することを特徴とする請求項１に記載のＮＯＲフラッシュメモリ。
11. ＮＯＲフラッシュメモリの読み出し方法において、
    クロック信号に応答してセンシング信号を発生する段階と、
    前記センシング信号に応答してメモリセルに格納されたデータをセンシングする段階と、
    センシングされたデータを出力する段階とを含むことを特徴とする読み出し方法。
12. 前記ＮＯＲフラッシュメモリは、
    前記メモリセルに格納されたデータをセンシングする感知増幅器と、
    前記センシングされたデータを出力する出力ドライバと、
    前記センシング信号を発生する制御回路とを含み、
    前記制御回路は前記センシング信号をあらかじめ設定されたセンシング区間の間に前記感知増幅器に提供することを特徴とする請求項１１に記載の読み出し方法。
13. 前記制御回路は前記感知増幅器に印加される電源電圧のノイズ区間を避けて前記センシング信号を提供することを特徴とする請求項１２に記載の読み出し方法。
14. 前記電源電圧のノイズは前記出力ドライバのデータ出力の時に発生することを特徴とする請求項１３に記載の読み出し方法。
15. 前記メモリセルはマルチビットデータを格納することを特徴とする請求項１１に記載の読み出し方法。

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