JPS60242593A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体記憶装置に関するもので、例えば、
ＭＯＳＦＥＴ　（絶縁ゲート形電界効果トランジスタ）
で構成され、ＦＡＭＯ３（フローティング・アバランシ
ュインジェクションＭＯ５ＦＥＴ）のような半導体素子
を記憶素子（メモリセル）とするＥＦＲＯＭ　（エレク
トリカリ・プログラマブル・リード・オンリー・メモリ
）装置に利用して有効な技術に関するものである。

〔背景技術〕

ＦＡＭＯ３（フローティング・アバランシュインジェク
ションＭＯ３ＦＥＴ）のような半導体素子を記憶素子（
メモリセル）とするＥＰＲＯＭ装置が公知である（例え
ば、特開昭５４−１５２９３３号公報参照）。

ＥＰＲＯＭ装置において、そのデータ出力バッファ回路
を外部端子から供給されたチップ選択信号と出力イネー
ブル信号との論理積信号により、活性化させることが考
えられる。すなわち、チ・ノウレベルの時、データ出カ
バソファ回路を活性化させて入出力端子から読み出し信
号を送出するようにするものである。また、チップ選択
信号ＣＳ又は出力イネーブル信号ＯＥのうち、いずれか
がハイレベルなら、データ出力バッフ１回路の出力端子
ヲハイインピーダンス（フローティング）状態にするも
のである。これによって、入出力端子から書込みデータ
を供給したり、共通のバスに接続された他のＥＰＲＯＭ
装置からの読み出し信号を得るようにするものである。

上記のような外部制御信号Ｃ３，ＯＢによってデータ出
力バッフ１回路の動作タイミングを制御するものにあっ
ては、次のような問題の生じることが本願発明者の研究
によって明らかにされた。

すなわち、第１図の波形図に示すように、出力イネーブ
ル信号ＯＥ（図示せず）をロウレベルにしておいて、ア
ドレス信号Ａｉとロウレベルのチップ選択信号ＣＳを供
給して、読み出し動作を行うときに、上記チップ選択信
号Ｃ８のロウレベルとともにデータ出カバソファ回路が
活性化される。

このタイミングでは、まだメモリアレイの選択動作が行
われていないので、上記データ出力バッフ１回路が無意
味な入力信号により回路の接地電位側に比較的大きな電
流を流す場合がある。例えば、同図に示すように、以前
の動作によってデータバスにハイレベル（Ｄｏｕｔ）が
蓄積されていた場合であって、回路の接地電位側の出力
ＭＯＳ　Ｆ　ＥＴがオン状態となると、上記ハイレベル
を放電させる比較的大きな電流が回路の接地電位点に流
れるものとなる。これによって、回路の接地電位点（Ｄ
ｏｕｔ　）に比較的大きなノイズが発生してしまう。

このノイズにより、動作状態になっているセンスアンプ
が影響を受けて、その出力レベル（ＳＡ）の確定が遅れ
、又は誤動作することになってしまう。

これを防止するため、上記出力バッファ回路の動作を上
記のような外部制御信号ＣＳ及びＯＥの入力タイミング
から一定時間遅らせることが考えられる。しかし、上記
メモリアレイを選択状態として、言い換えるならば、出
力イネーブル信号ＯＥのみをハイレベルとしておいて、
そのロウレベルとともに出力信号を得るような動作にお
いては、上記遅延時間だけ遅れてデータ出カバソファ回
路が動作するものとなるため、その分読み出し出力が得
られまでの時間が遅くなってしまうという問題が生じる
。

〔発明の目的〕

この発明の目的は、動作マージンの拡大と高速読み出し
化を図った半導体記憶装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、メモリアレイが選択状態なってセンスアンプ
の出力確定状態を間接的にモニターすることによって形
成されたタイミング信号と、チ・ノブ選択信号と出力イ
ネループル信号との論理積により構成されたタイミング
信号との実質的な論理”積出力によってデータ出カバソ
ファ回路を活性化することにより、センスアンプの動作
マージンの確保と高速読み出し動作とを実現するもので
ある。

〔実施例１〕 第２図には、この発明をＥＰＲＯＭ装置に適用した場合
のメモリアレイ部の一実施例の回路図が示されている。

同図の各回路素子は、公知のＭＯ３半導体集積回路の製
造技術によって、シリコンのような半導体基板上におい
て形成される。

この実施例ＥＰＲＯＭ装置は、図示しない外部端子から
供給されるＸ、　Ｙアドレス信号（図示せず）を受ける
アドレスバッファを通して形成された相補アドレス信号
がアドレスデコーダＤＣＨに供給される。同図では、ア
ドレスバッファとアドレスデコーダとが同じ回路ブロッ
クＸＡＢ　−ＤＣＲ，ＹＡＢ−ＤＣＲとしてそれぞれ示
されている。

特に制限されないが、上記アドレスバッファＸＡＢ、Ｙ
ＡＢは、内部チップ選択信号ｃｓにより活性化され、外
部端子からのアドレス信号を取り込み、外部端子から供
給されたアドレス信号と同相の内部アドレス信号と逆相
のアドレス信号とからなる相補アドレス信号を加工形成
する。

アドレスデコーダＤ’ＣＲ（Ｘ）は、その相補アドレス
信号に従ったメモリアレイＭ−ＡＲＹのワード線Ｗの選
択信号を形成する。

アドレスデコーダＤＣＲ（Ｙ）は、その相補アドレス信
号に従ったメモリアレイＭ−ＡＲＹのデータ線りの選択
信号を形成する。

上記メモリアレイＭ−ＡＲＹは、その代表として示され
ている複数のＦＡＭＯＳトランジスタ（不揮発性メモリ
素子・・ＭＯ３ＦＥＴＱＩ〜Ｑ６）と、ワード線Ｗｌ、
Ｗ２及びデータ線Ｄ１〜Ｄｎとにより構成されている。

また、この実施例においては、特に制限されないが、メ
モリアレイＭ−ＡＲＹの選択状態をモニターするための
、グミ−ＦＡＭＯ３’）ランジスタＱ１６．Ｑ１７が各
ワード線Ｗｌ、Ｗ２に設けられる。

上記メモリアレイＭ−ＡＲＹにおいて、同じ行に配置さ
れたＦＡＭＯ３Ｉ−ランジスタＱ１〜Ｑ３（Ｑ４〜Ｑ６
）のコントロールゲートは、それぞれ対応するワード線
Ｗｌ　（Ｗ２）に接続され、同じ列に配置されたＦＡＭ
Ｏ’Ｓ）ランジスタＱｌ。

Ｑ４〜Ｑ３．Ｑ６のドレインは、それぞれ対応するデー
タ線Ｄ１〜Ｄｎに接続されている。また、グミ−ＦＡＭ
Ｏ３）ランジスタＱ１６．Ｑ１７のドレインは共通接続
される。

そして、上記ＦＡＭＯ３トランジスタの共通ソース線Ｃ
３は、特に制限されないが、書込み信号ｗｅを受りるデ
ィプレッション型ＭＯ５ＦＥＴＱ１０を介して接地され
ている。上記各データ線Ｄ１〜Ｄｎは、上記アドレスデ
コーダＤＣＲ（Ｙ）によって形成された選択信号を受け
るカラム（列）選択スイッチＭＯ３ＦＥＴＱ７〜Ｑ９を
介して、共通データ線ＣＤに接続されている。ダミーＦ
ＡＭＯＳトランジスタＱ１６．Ｑ１７の共通接続された
ドレインの電位は、上記カラム選択スイッチＭＯ３ＦＥ
Ｔと等価なＭＯ３ＦＥＴＱＩ　８を介して取り出される
。このＭＯ３ＦＥＴＱ１Ｂのゲートには、電源電圧Ｖｃ
ｃが定常的に供給される。

上記共通データ線ＣＤには、外部端子Ｉ１０から入力さ
れる書込み信号を受ける書込み用のデータ入カバソファ
ＤＩＢの出力端子が接続される。

また、上記共通データ線ＣＤは、センスアンプＳＡの入
力段回路を構成し、次に説明するレベルリミッタ機能を
持つ増幅ＭＯ３ＦＥＴＱＩ　５のソース側に接続される
。なお、上記ＭＯ３ＦＥＴＱＩ８を通したグミ−ＦＡＭ
Ｏ５）ランジスタからの信号は、後述するタイミング発
生回路ＴＧに供給され、データ出力バッファＤＯＢの動
作タイミング信号φｏｐを形成するために用いられる。

そして、上記増幅ＭＯ３ＦＥＴＱＩ　５のゲートには、
ディプレッション型ＭＯ３ＦＥＴＱＩ　１とエンハンス
メント型ＭＯ５ＦＥＴＱ１２とで構成され、そのコンダ
クタンス特性比に従った電源電圧Ｖｃｃの分圧電圧がバ
イアス電圧として供給される。この増幅ＭＯ３ＦＥＴＱ
Ｉ　５のドレイン側には、負荷としてそのゲートとドレ
インが電源電圧Ｖｃｃに接続されたエンハンスメント型
ＭＯ３ＦＥＴＱ１４が設けられる。そして、上記増幅Ｍ
Ｏ３ＦＥＴＱ１５のドレイン出力信号は、センスアンプ
ＳＡによってセンスされる。

なお、センスアンプＳＡは、そのロジックスレッショル
ド電圧が上記ＭＯ３ＦＥＴＱＱＩ　４のコンダクタンス
特性と、増幅ＭＯ３ＦＥＴＱＩ　５及びメモリアレイＭ
−ＡＲＹにおける選択されたＦＡＭＯＳトランジスタ等
との直列コンダクタンス特性との比に従ったハイレベル
ＶＨとロウレベルＶＬとのはり中間レベルになるように
設定されている。

メモリセルの記憶情報の読み出し時において、アドレス
デコーダＸ−ＤＣＲ，Ｙ−ＤＣＲによって選択されたメ
モリセルには、上記ＭＯ３ＦＥＴＱ１５を介してバイア
ス電圧が与えられる。選択されたメモリセルは、書込み
データに従って、ワード線選択レベルに対して、高いし
きい値電圧か又は低いしきい値電圧を持つものである。

この場合、上記グミ−ＦＡＭＯ３）ランジスタＱ１６４
Ｑ１７等は、そのフローティングゲートへの電荷の注入
が行われないことによって、低いしきい値電圧をもつよ
うにされる。

選択されたメモリセルがワード線選択レベルにかかわら
ずにオフ状態にされている場合、共通データ線ＣＤは、
ＭＯ８ＦＥＴＱ１５によって比較的ハイレベルにされる
。一方、選択されたメモリセルがワード線選択レベルに
よってオン状態にされている場合、共通データ線ＣＤは
比較的ロウレベルにされる。この場合、共通データ線Ｃ
Ｄのハイレベルは、ＭＯ３ＩＥＴＱ１５のゲート電圧が
上記ＭＯ３ＦＥＴＱＩ　１．Ｑｌ　２のコンダクタンス
比に従って、比較的低くされていることによって比較的
低いレベルにされる。

共通データ線ＣＤのロウレベルは、ＭＯ３ＦＥＴＱ１５
及びＭＯ３ＦＥＴＱＩ　４．Ｑｌ　５とメモリセルを構
成するＭＯＳＦＥＴとの寸法比を適当に設定することに
よって比較的高いレベルにされる。

このような共通データ線ＣＤのハイレベルとロウレベル
とを制限すると、この共通データ１ｌｌｃＤ等に信号変
化速度を制限する浮遊容量等の容量が存在するにかかわ
らずに、読み出しの高速化を図ることができる。すなわ
ち、複数のメモリセルからのデータを次々に読み出すよ
うな場合において共通データ線ＣＤの一方のレベルが他
方のレベルへ変化させられるまでの時間を短くすること
ができる。

ｆＬオ、上記増幅用（７）ＭＯＳ、Ｆ　ＥＴＱ　１５は
、ゲート接地型ソース入力の増幅動作を行い、その出力
信号をセンスアンプＳＡに伝える。そして、このセンス
アンプＳＡの出力信号は、デーク出カバソファＤＯＢを
介して上記外部端子Ｉ’　／　Ｏから送出される。

タイミング発生回路ＴＧは、外部端子ＣＥ、ＯＥ、ＰＲ
Ｇ及びｖｐｐに供給されるチップイネーブル信号、アウ
トプントイネ−プル信号、プログラム信号及び書込み用
高電圧と、上記グミ−ＦＡＭＯＳトランジスタから得ら
れた信号に応じて、後述する内部制御信号ｃｅ、ｗｅ等
のタイミング信号を形成する。

第３図には、上記データ出力バッフ１回路ＤＯＢと、そ
の動作タイミング信号φｏｐを形成する部分のタイミン
グ発生回路ＴＧの一実施例の回路図が示されている。

データ出カバソファ回路ＤＯＢは、特に制限されないが
、プッシュプル形態のＰチャンネル出力ＭＯ３ＦＥＴＱ
２４とＮチャンネル出力ＭＯ３ＦＥＴＱ２５と、上記Ｍ
Ｏ３，ＦＥＴＱ２４．Ｑ２５のゲートには、動作タイミ
ング信号φ０１’＋　φｏｐに従ってセンスアンプＳＡ
からの信号を伝えたり、上記両ＭＯ３ＦＥＴＱ２４．Ｑ
２５を共にオフ状態としたりするためのゲート回路が設
けられる。

すなわち、センスアンプＳＡからの増幅出力信号は、ノ
ア（ＮＯＲ）ゲート回路Ｇ３とナンド（ＮＡＮＤ）ゲー
ト回路Ｇ４の一方の入力端子に供給される。上記ノアゲ
ート回路Ｇ３の他方の入力端子には、反転タイミング信
号φＯｐが供給され、ナントゲート回路Ｇ４の他方の入
力端子には、非反転タイミング信号φｏｐが供給される
。そして、上記ノアゲート回路Ｇ３の出力信号はインバ
ータ回路ＩＶ５を通してＰチャンネルＭＯ５ＦＢＴＱ２
４のゲートに供給される。また、ナントゲート回路Ｇ４
の出力信号はインバータ回路ＩＶ６を通してＮチャンネ
ルＭＯ３ＦＥＴＱ２５のゲートに供給される。

これによって、データ出力バッフ１回路Ｄ’ＯＢは、上
記タイミング信号φＯｐがロウレベル（論理”０”）の
とき（タイミング信号φＯｐはハイレベル）にセンスア
ンプＳＡからの信号に無関係に両出力ＭＯ３ＦＥＴＱ２
４．Ｑ２５がオフ状態とされるため、その出力端子Ｄｏ
ｕｔがハイインピーダンス状態にされる。

−４、上記タイミング信号φｏｐがハイレベル（論理“
１”）のときくタイミング信号φＯｐはロウレベル）に
センスアンプＳＡからの信号がそれぞれの出力ＭＯ３Ｆ
ＥＴＱ２４．’　Ｑ２５に伝えられるので、ＭＯ３ＦＥ
ＴＱ２４又はＱ２５の一方がオン状態なってハイレベル
又はロウレベルの出力信号を形成する。

上記のようなタイミング信号φＯｐ＋　φｏｐを形成す
る部分のタイミング発生回路ＴＧは、次の各回路により
構成される。内部チップ選択信号ｃｓと出カイネーブル
信？）Ｏｅは、ナンドゲ−１・回路Ｇ１に供給される。

一方、上記グミ−ＦＡＭＯＳトランジスタＱ１６．Ｑ１
７等は上記メモリアレイＭ　−Ａ　ＲＹのワード線選択
状態によっていずれか必ず１個がオン状態なり、ロウレ
ベル信号を形成する。このような動作によってメモリア
レイＭ−ＡＲＹの選択状態を間接的にモニターすること
ができる。そして５．このダミーＦＡＭＯ３）ランジス
タからの信号は、縦列形態のインバ・−夕回路ＩＶｌ、
ＩＶ２によって増幅されるととも、その伝播遅延時間を
利用して遅延される。上記の両信号は、直列形態のＰチ
ャンネルＭＯ３ＦＥＴＱ２０゜Ｑ２１と並列形態のＮチ
ャンネルＭＯ３ＦＥＴＱ２２、Ｑ２３によって構成され
たＣＭＯＳノアゲート回路Ｇ２に供給される。

そして、このノアゲート回路Ｇ２の出力信号は、縦列形
態のインバータ回路ＩＶ３．ＩＶ４に供給される。この
インバ〜り回路ＩＶ３の出力端子から上記反転タイミン
グ信号φＯｐが形成され、インバータ回路ＩＶ４の出力
端子から上記非反転タイミング信号φｏｐを形成される
ものである。

この実施例では、外部端子から供給れる制御信号Ｃ３，
ＯＥが共にロウレベルになることによって、その内部制
御信号ｃｓ、Ｏｅが共にハイレベルであっても、メモリ
アレイＭ−ＡＲＹのワード線が選択状態となっていずれ
かのダミー　Ｆ　ＡＭＯ８がオン状態なり、そのロウレ
ベル信号が縦列形態のインバータ回路ＩＶＩ、ＩＶ２を
通して得られるまで、ナントゲート回路Ｇ２の出力信号
がロウレベルになっているので、データ出力バンファ回
路ＤＯ’Ｂが非動作状態（出力ハイインピーダンス状態
）のままとなっている。これにより、この間にメモリア
レイＭ−ＡＲＹの読み出し信号のハイレベル又はロウレ
ベルのセンスを行うセンスアンプＳＡが動作してその出
力を確定させるものである。

一方、出力イネーブル信号ＯＥをハイレベルにしてチッ
プ選択信号Ｃ３のロウレベルとアドレス信号とによりメ
モリアレイＭ−ＡＲＹが既に選択されている状態で、上
記出力イネーブル信号ＯＥをロウレベルした場合には、
上記メモリアレイＭ−ＡＲＹの選択状態によってグミ−
ＦＡＭＯ３からの信号が既にロウレベルになっているの
で、上記出力イネーブル信号ＯＥのロウレベルとともに
ハイレベルとなる内部色・号ｏｅによって直ちに上記ナ
ントゲート回路Ｇ１の出力がロウレベルになる。これに
よってノアゲート回路Ｇ２の出力がハイレベルになるた
め、データ出力バンノアＤＯＢが活性化されて直ちに既
に読み出されているセンスアンプＳＡの出力信号を外部
端子から送出できるものである。

（実施例２〕 第４図には、上記メモリアレイＭ−ＡＲＹの選択状態の
モニター信号を形成するための一実施例回路が示されて
いる。この実施例のメモリアレイは、特に制限されない
が、４つのメモリアレイＭ−ＡＲＹＩ〜Ｍ−ＡＲＹ４に
分割して構成される。

このようにした理由は、記憶容量を大きくした場合にメ
モリアレイの共通データＩＩ　ＣＤに多数のデータ線が
接続されることによってその浮遊容量が増大する。この
ような大きな浮遊容量によって信号の伝達速度が遅くな
ってしまう。そこで、上記のようにメモリアレイを分割
することにより共通データ線ＣＤＩ〜ＣＤ４の浮遊容量
を減らして高速動作を実現するものである。各共通デー
タ線ＣＤ１〜ＣＤ４に読み出された信号は、それぞれセ
ンスアンプＳＡＩ〜ＳＡ４により増幅される。そして、
上記センスアンプＳＡＩ〜ＳＡ４の出力信号は、特に制
限されないが、上記同様なカラムスイ・７チＭＯ３ＦＥ
ＴＱ２６へＱ１９を通して出力側の共通データ線ＣＤに
伝えられる。この出力側共通データ線ＣＤの信号は、特
に制限されなし）が、メインアンプＭＡを通してデータ
出カバソファ　（図示せず）に送出される。上記カラム
スイ・ノチＭＯ３ＦＥＴＱ２６〜Ｑ２９は、アドレスデ
コーダＹ−ＤＣＲ２によって択一的に動作させられる。

すなわち、この実施例では、カラム選択動作は、図示し
ない各メモリアレイＭ−ＡＲＹＩ〜Ｍ−ＡＲＹ４のカラ
ムスイッチを共通に選択するための第１のアドレスデコ
ーダと上記アドレスデコーダＹ−ＤＣＲ２とによって２
段階に行われる。

この実施例では、上記アドレスデコーダＹ−ＯＣＲに着
目して、メモリアレイの選択状態のモニター信号を形成
するものである。すなわち、各アドレスデコーダ出力信
号をオア（ＯＲ）ゲート回路Ｇ５に入力するものである
。これにより、いずれかの１つのカラムスイッチＭＯ３
ＦＥＴをオン状態させるハイレベルの選択信号を取り出
して、上記メモリアレイのモニター信号として上記第３
図に示したダミーＦＡＭＯ８からの信号に代えて使用す
るものである。

なお、必要に応じて、上記オア（ＯＲ）ゲート回路Ｇ５
の人力もしくは出力信号に遅延回路をもうけてもよい。

また、センスアンプＳＡＩ〜ＳＡ４の出力信号の切り換
えは、それぞれのセンスアンプ内で行うようにしてもよ
い。

〔効　果〕

（１）メモリアレイの選択状態を間接的にモニターした
信号を利用して、センスアンプが動作を開始したタイミ
ングでは、データ出カッ（・ソファの動作を某止すると
ともにそれより少し遅らせてその動作を開始させること
によって、センスアンプの動作がデータ出カバソファの
動作に影響されなくできる。これにより、センスアンプ
の微少入力信号がノイズの影響を受けないから、その動
作マージンを大きくできるという効果が得られる。

（２）上記（１）により、センスアンプの動作がノイズ
゛の影響を受りなくすることによってその出力の確定タ
イミングを早くできる。これにより、その高速読み出し
を実現することができるという効果が得られる。

（３）上記モニター信号と外部制御信号との実質的な論
理積出力によつて、データ出力バッフプの動作タイミン
グ信号を形成することによって、予めメモリアレイの読
み出しを行っておいて、出力イネーブル信号をロウレベ
ルにして行う読み出し動作が高速にできるという効果が
得られる。すなわち、上記メモリアレイの選択状態によ
って既にモニター信号が形成されているから、上記出力
イネーブル信号のロウレベルとともにデータ出カバソフ
ァを動作させることができるからである。

（４）メモリアレイの選択動作のモニターは、ダミーＦ
ＡＭＯＳトランジスタ又はアドレスデコーダの出力信号
を利用することによって、素子のバラツキに影響される
ことなく、高精度に検出できるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、複数ビットの
信号を並列的に書込み／読み出すＥＰＲＯＭ装置にあっ
ては、上記第２図のメモリアレイＭ−ＡＲＹとセンスア
ンプＳＡ及びデータ出カバソファ及びデータ入カバソフ
ァ等を複数個設けることによって構成できるものある。

この場合には、そのデータ出力パン２１回路の数が大き
くなるため、前記してノイズレベルが大きくなるので、
この発明の適用によってより大きな効果が期待できるも
のとなる。また、ＥＰＲＯＭ装置を構成する各回路ブロ
ックの具体的回路構成は、種々の変形を採ることができ
るものである。

〔利用分野〕

以上の説明では主として本願発明者によってなされた発
明をその背景となった技術分野であるＥＰＲＯＭ装置に
適用した場合について説明したが、これに限定されるも
のではなく、固定ＲＯＭ装置、スタティック型ＲＡＭ　
（ランダム・アクセス・メモリ）のように出力イネーブ
ル機能を持った半導体記憶装置に広く利用できるもので
ある。

【図面の簡単な説明】

第１図は、この発明に先立って考えられている読み出し
動作の一例を示す波形図、 第２図は、この発明が適用されたＥＰＲＯＭ装置の一実
施例を示す回路図、。 第３図は、第２図のタイミング発生回路とデータ出力バ
ッファの一実施例を示す回路図、第４図は、この発明の
他の一実施例を示す回路図である。 ＸＡＢ−ＤＣＲ，ＹＡＢ−ＤＣＲ・・アドレスバッファ
・アドレスデコーダー、Ｍ−ＡＲＹ・・メモリアレイ、
ＳＡ・−センスアンプ、１）ＩＢ・・データ入カバソフ
ァ、Ｉ）ＯＦ３・・データ出力バッファ、ＭＡ・・メイ
ンアンプ、ＴＧ・・タイミング発生回路 第　１　図

Claims (1)

1. 【特許請求の範囲】 １、メモリアレイが選択状態なってセンスアンプの出力
   確定状態を間接的にモニターすることによって形成され
   たタイミング信号と、チップ選択信号と出力イネループ
   ル信号との論理積により形成されたタイミング信号との
   実質的な論理積出力によって活性化させられるデータ出
   力バソブア回路を含むことを特徴とする半導体記憶装置
   。 ２、上記半導体記憶装置は、複数に分割されたメモリア
   レイを有し、上記モニターにより形成される信号は、上
   記分割されたメモリアレイのうち１つを選択するアドレ
   スデコーダ回路により形成された出力信号に基づいて形
   成されるものであることを特徴とする特許請求の範囲第
   １項記載の半導体記憶装置。 ３、上記モニター信号は、メモリアレイのワード線にそ
   のゲートが接続され、ドレイン出力が共通化され、デー
   タ線の選択レベルによってオン状態となるダミーＭ　Ｏ
   Ｓ　Ｆ　Ｅ　Ｔにより形成されるものであることを特徴
   とする特許請求の範囲第１項記載の半導体記憶装置。 ４、上記半導体記憶装置は、ＥＰＲＯＭによって構成さ
   れるものであることを特徴とする特許請求の範囲第１、
   第２又は第３項記載の半導体記憶装置。