KR940009078B1 - 반도체 기억 장치 - Google Patents

반도체 기억 장치 Download PDF

Info

Publication number
KR940009078B1
KR940009078B1 KR1019830003932A KR830003932A KR940009078B1 KR 940009078 B1 KR940009078 B1 KR 940009078B1 KR 1019830003932 A KR1019830003932 A KR 1019830003932A KR 830003932 A KR830003932 A KR 830003932A KR 940009078 B1 KR940009078 B1 KR 940009078B1
Authority
KR
South Korea
Prior art keywords
signal
data line
circuit
timing
memory cell
Prior art date
Application number
KR1019830003932A
Other languages
English (en)
Other versions
KR840005888A (ko
Inventor
준고 오오니시
히로시 가와모도
도구마사 야스이
Original Assignee
가부시기가이샤 히다찌세이사꾸쇼
미쓰다 가쓰시게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시기가이샤 히다찌세이사꾸쇼, 미쓰다 가쓰시게 filed Critical 가부시기가이샤 히다찌세이사꾸쇼
Publication of KR840005888A publication Critical patent/KR840005888A/ko
Priority to KR1019920021527A priority Critical patent/KR970011023B1/ko
Priority to KR1019920021530A priority patent/KR970011024B1/ko
Application granted granted Critical
Publication of KR940009078B1 publication Critical patent/KR940009078B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)

Abstract

내용 없음.

Description

반도체 기억 장치
제1도는 본 발명의 1실시예를 나타낸 블럭도.
제2a도 및 제2b도는 그 구체적인 1실시예를 나타낸 회로도.
제3도는 그 동작의 일예를 도시한 타이밍도.
본 발명은 반도체기억장치에 관한 것으로, 특히 절연게이트형 전계효과 트랜지스터(이하, MOSFET라 한다)를 주된 회로구성소자로 한 반도체기억장치에 관한 것이다.
반도체기억장치, 예를들면 RAM(Random Access Memory)에는 다이나믹형과 스테이틱형이 있다. 다이나믹형 RAM은 정보를 기억하기 위한 메모리셀을 구성하는 소자수가 스테이틱형의 소자수에 비해서 적기 때문에 스테이틱형 RAM에 비해서 대용량화 하기 쉽다. 그러나, 다이나믹형 RAM은 스테이틱형 RAM에 비해서 그것을 동작시키기 위해 외부에서 공급하는 타이밍신호의 수가 많아 타이밍제어가 곤란하다는 문제점을 갖고 있다.
그래서, 본원 발명자는 대용량화가 가능하고, 외부에서의 타이밍제어가 스테이틱형 RAM과 같이 간단한 의사 스테이틱형 RAM을 고려하였다.
본 발명의 하나의 목적은 외부에서의 타이밍제어를 간단하게 할 수 있는 반도체기억장치를 제공하는 것이다.
본 발명의 다른 목적은 고속동작이 가능하며, 또한 고집적화하는 것이 가능한 반도체기억장치를 제공하는 것이다.
본 발명의 또 다른 목적은 상보형 MOSFET에 의해서 구성된 신규한 반도체기억장치를 제공하는 것이다.
본 발명의 그 밖의 목적은 이하의 설명 및 도면에서 명확하게 될 것이다.
이하, 본 발명의 실시예와 함께 상세하게 설명한다.
제1도에는 본 발명의 1실시예의 블럭도가 도시되어 있다. 동일도면에 있어서, 점선으로 둘러싸인 각 회로블럭은 공지의 CMOS(Complementary Metal Oxide Semiconductor)집적회로의 제조기술에 의해서 하나의 반도체기판상에 형성되고, 단자 I/O, Ai+1∼Aj,
Figure kpo00001
,
Figure kpo00002
, A0∼Ai및 Vcc, Vss는 그 외부단자로 된다. 단자 Vcc와 Vss 사이에는 도시하지 않은 적당한 외부전원장치에서 전원전압이 공급된다.
회로기호 M-ARY로 표시되어 있는 것은 메모리어레이로써, 매트릭스 형상으로 배치된 공지의 1MOS형 메모리셀로 구성되어 있다. 각각 메모리셀은 1개의 MOSFET와 1개의 커패시터로 구성되어 있다. 이 실시예에서는 특히 제한되진 않지만, 메모리어레이는 폴디드 비트 라인방식(folded bit line construction)으로 된다. 폴디드비트 라인방식의 메모리어레이에 있어서, 각각의 메모리셀은 다음에 설명하는 제2a도 및 제2b도에서 명확하게 되도록, 반도체기판상에 서로 평행하게 연장된 1쌍의 상보데이타선 D,
Figure kpo00003
의 어느것인가 한쪽에 각각이 입출력노드가 결합된다.
회로기호 pc1로 표시되어 있는 것은 데이타선 프리차지회로로써 프리차지펄스 φpc1을 받아서 상보데이타선 D,
Figure kpo00004
사이를 단락하는 MOSFET에 의해 구성된다.
회로기호 SA로 표시되어 있는 것은 센스앰프이다. 센스앰프 SA는 다음에 설명하는 제2a도에서 명확한 바와같이 각각 CMOS 래치회로로 이루어지는 여러개의 단위회로, 그 여러개의 단위회로의 전원전압 Vcc측과 회로접지전위 Vss측에 각각 마련된 파워스위치용 MOSFET로 구성된다. 센스앰프의 1쌍의 입출력노드는 그것에 대응하는 상보데이타선, D,
Figure kpo00005
에 결합되어 있다. 전원전압 Vcc측 및 회로의 접지전위 Vss측에 각각 마련된 파워 스위치용 MOSFET는 타이밍신호 φpa1, φpa2 및
Figure kpo00006
에 의해서 그 ON/OFF가 제어된다.
회로기호 C-SW로 표시되어 있는 것은 컬럼스위치로써, 다음에 기술하는 컬럼어드레스 디코더 C-DCR에서 공급되는 컬럼선택신호에 따라서 선택되어야 할 1쌍의 상보데이타선만을 공통상보 데이타선에 결합시킨다.
회로기호 X-ADB로 표시되어 있는 것은 X어드레스버퍼로서, 단자 A0내지 Ai를 거쳐서 외부어드레스신호를 받아서 내부상보 어드레스신호
Figure kpo00007
를 형성한다.
회로기호 Y-ADB로 표시되어 있는 것은 Y어드레스버퍼로써, 단자 Ai+1내지 Aj에서의 외부어드레스신호를 받아서 내부상보 어드레스신호
Figure kpo00008
를 형성한다.
회로기호 R-DCR로 표시되어 있는 것은 로우어드레스 디코더로써, 상보어드레스신호
Figure kpo00009
를 받아서 M-ARY의 워드선 선택신호를 형성한다. 이 워드선 선택신호는 타이밍펄스 φX에 동기해서 M-ARY에 전달된다.
회로기호 C-DCR로 표시되어 있는 것은 컬럼어드레스 디코더로써, 상기 상보어드레스신호
Figure kpo00010
를 받아서 M-ARY에 공급해야 할 데이타선 선택신호를 형성한다.
이 데이타선 선택신호는 타이밍펄스 φY에 동기해서 컬럼스위치 C-SW에 전달된다.
회로기호 PC2로 표시되어 있는 것은 공통데이타선을 프리차지하기 위한 프리차지회로로써, 프리차지펄스 φpc2를 받아서 공통상보데이타선을 단락하는 MOSFET에 의해 구성되어 있다.
회로기호 MA로 표시되어 있는 것은 메인앰프이다. 메인앰프 MA는 센스앰프 SA와 동일한 회로구성으로 된다. 즉, 메인앰프 MA는 CMOS래치회로, 그 전원전압 Vcc측과 회로의 접지전위측에 각각 마련된 파워스위치 MOSFET로 구성되어 있다. CMOS래치회로의 1쌍의 입출력노드는 각각 상기 1쌍의 공통상보데이타선에 결합되어 있다. 각각 파워스위치 MOSFET는 타이밍신호 φma1, φma2 및
Figure kpo00011
에 의해서 그 ON/OFF가 제어된다.
회로기호 DOB가 표시되어 있는 것은 데이타출력버퍼로써, 타이밍신호
Figure kpo00012
에 응답해서 메인앰프 MA에서 공급되는 리드데이타와 대응하는 데이타를 외부단자 I/O로 송출한다. 또한, 라이트시에는 타이밍신호
Figure kpo00013
에 의해 데이타출력버퍼 DOB는 부동작상태로 된다. 또 타이밍신호 φHZ는 DOB의 출력을 리드시에 하이임피던스로 시킨다. 타이밍신호 φHZ는 주로 재생동작을 실행하기 위해 사용된다.
제1도의 메모리는 리드동작상태에 있어서, 어드레스신호가 변화되면, 이것에 따라서 재생동작을 실행하도록 구성된다. 타이밍신호 φHZ에 의해서 데이타출력버퍼 DOB의 출력이 하이임피던스로 되도록 해 두면, 여러개의 반도체기억장치의 출력사이에서 와이어드 OR논리를 간단하게 형성할 수가 있다.
회로기호 DIB로 표시되어 있는 것은 데이타입력버퍼로써, 타이밍신호 φWR에 응답해서 단자 I/O에 공급되어 있는 라이트데이타를 공통 데이타선에 전달한다. 또한, 리드시에는 이 타이밍신호 φRW에 의해 DIB는 부동작상태로 된다.
이 실시예에서는 상기 각종 타이밍신호를 다음의 각 회로블럭에 의해 형성한다.
회로기호 EGTX로 표시되어 있는 것은 특히 제한되진 않지만, 내부 어드레스신호 a0내지 ai
Figure kpo00014
를 받아서 어드레스신호의 상승 또는 하강의 에지를 검출하는 에지트리거회로이다.
회로기호 EGTY로 표시되어 있는 것은 특히 제한되진 않지만, 내부 어드레스신호 ai+1 내지 aj
Figure kpo00015
를 받아서 어드레스신호의 상승 또는 하강의 에지를 검출하는 에지트리거회로이다.
이들의 에지트리거회로 EGTX, EGTY는 특히 제한되진 않지만, 다음에 기술하는 바와같이 내부어드레스신호 a0내지 ai, ai+1내지 aj와 그 지연신호를 각각 받는 배타적 논리합회로, 그 출력을 받는 논리합회로로 구성되고, 상기 내부어드레스신호 a0내지 ai, ai+1내지 aj의 적어도 하나의 레벨이 변화하였을때, 그 변화의 타이밍에 동기한 에지검출 펄스 φEX, φEY를 각각 형성한다.
로우어드레스 신호의 트랜지언트(transient)를 나타내는 에지검출 펄스 φEX와 컬럼어드레스 신호의 트랜지언트를 나타내는 에지검출 펄스 φEY가 명확하게 구별되는 것에 의해서 로우어드레스 신호의 트랜지언트에 대응되어야 할 타이밍신호의 발생과 컬럼어드레스 신호의 트랜지언트에 대응되어야 할 타이밍신호의 발생이 용이하게 된다.
회로기호 TG로 표시되어 있는 것은 타이밍발생회로로써, 상술한 바와같은 여러 가지의 타이밍신호등을 형성한다. 이 타이밍발생회로 TG는 상기 에지검출펄스 φEX, φEY이외에 외부단자에서의 라이트 인에이블 신호
Figure kpo00016
와 칩선택회로
Figure kpo00017
를 받아서 상기 일련의 타이밍 펄스를 형성한다.
제2a도 및 제2b도에는 상기 제1도에 있어서의 주요한 회로의 구체적인 1실시예의 회로도가 도시되어 있다. 제2a도 및 제2b도 있어서, P채널형 MOSFET의 각각과 N채널형 MOSFET의 각각은 서로 다른 기호로써 도시되어 있다. MOSFET Q7과 같은 P채널형 MOSFET를 표시하는 기호는 드레인ㆍ소오스사이에 하나의 직선이 부가되어 있는 것에 의해서 MOSFET Q6과 같은 N채널형 MOSFET와 구별된다. 도시한 P채널형 MOSFET 및 N채널형 MOSFET는 엔한스먼트형 모드로 된다.
메모리어레이 M-ARY는 여러개의 메모리행 및 여러개의 워드선 W1내지 W5로 이루어진다. 각 메모리행은 서로 동일한 구성으로 되어 있다. 이것에 따라서 제2a도에는 하나의 메모리행만이 대표로써 상세하게 도시되어 있다. 하나의 메모리행은 제2a도에 도시한 바와같이 서로 평행하게 배치된 한쌍의 상보데이타선 D,
Figure kpo00018
와 각각의 소정의 규칙성을 갖고 배치되고, 또한 각각의 입출력노드가 쌍의 상보데이타선 D,
Figure kpo00019
중의 한쪽에 결합된 메모리셀로 구성되어 있다. 메모리셀은 서로 동일한 구성으로 되어 있다. 하나의 메모리셀은, 예를들면 스위치 MOSFET Q15와 그것에 결합된 MOS 커패시터 C로 구성된다. 하나의 메모리셀에 있어서의 스위치 MOSFET의 게이트는 그 메모리셀의 선택단자로 된다. 각 메모리셀의 선택단자는 대응하는 워드선에 결합되어 있다.
프리차지회로 PC1은 대표로써 도시된 MOSFET Q14와 같이 상보데이타선 D,
Figure kpo00020
사이에서 그 소오스ㆍ드레인통로가 결합된 스위치 MOSFET에 의해 구성된다.
센스앰프 SA를 구성하는 단위회로는 대표로써 그 하나가 도시되어 있는 바와 같이 P채널 MOSFET Q7, Q9와 N채널 MOSFET Q6, Q8로 이루어지는 CMOS(상보형 MOS)래치회로로 구성되어 있다. CMOS래치회로의 한 쌍의 입출력노드를 상기 상보데이타선 D,
Figure kpo00021
에 결합되어 있다. 제2a도에 도시한 래치회로에는 특히 제한되진 않지만, 병렬행태의 P채널 MOSFET Q12, Q13을 통해서 전원전압 Vcc가 공급되고, 병렬형태의 N채널 MOSFET Q10, Q11을 통해서 회로의 접지전압 Vss가 공급된다. 이들의 파워스위치 MOSFET Q10, Q11및 Q12, Q13은 다른 것과 마찬가지인 메모리행에 마련된 도시하지 않은 래치회로에 대해서도 공통으로 사용된다.
상기 MOSFET A10, Q12의 게이트에는 센스앰프 SA를 활성화시키기 위한 타이밍신호 φpa1,
Figure kpo00022
가 인가되고, MOSFET A11, Q13의 게이트에는 상기 타이밍신호 φpa1,
Figure kpo00023
보다 지연된 타이밍신호 φpa2,
Figure kpo00024
가 인가된다. 상기 타이밍신호 φpa1,
Figure kpo00025
는 파워스위치 MOSFET A10과 Q12를 동시에 ON 또는 OFF 상태로 시키도록 서로 상보적으로 변화된다. 마찬가지로 상기 타이밍신호 φpa2,
Figure kpo00026
도 파워스위치 MOSFET Q11과 Q13을 동시에 ON 또는 OFF 상태로 시키도록 서로 상보적으로 변화된다. 즉, 예를들면 상기 타이밍신호
Figure kpo00027
는 상기 타이밍신호 φpa1에 대해서 위상반전된 타이밍신호이다.
파워스위치 MOSFET Q10및 Q12의 각각은 비교적 작은 콘덕턴스를 갖게 된다. 이것에 대해서 MOSFET Q11및 Q13의 각각은 비교적 큰 콘덕턴스를 갖게 된다.
따라서, 센스앰프 SA를 구성하는 각 단위회로(래치회로)는 타이밍신호 φpa1 및
Figure kpo00028
에 의해서 비교적 약하게 활성화되고, 다음에 타이밍신호 φpa2 및
Figure kpo00029
에 의해서 강하게 활성화된다. 이와같이 센스앰프 SA를 2단계로 나누어 활성화시키도록 한 것에 의해 센스앰프 SA의 동작개시에 의해서 일어나게 되는 상보데이타선의 하이레벨전위의 큰 저하(강하)를 방지할 수가 있음과 동시에 데이타의 고속리드를 실행할 수가 있다.
즉, 메모리셀에서의 미소리드전압을 센스앰프 SA로 증폭하는 경우, 먼저 비교적 작은 콘덕턴스의 MOSFET Q10, Q12가 타이밍신호 φpa1,
Figure kpo00030
에 의해 ON 상태로 된다. 이것에 따라서 센스앰프 SA는 상보데이타선 사이의 전위차를 증폭하기 시작한다. 이 증폭동작이 개시시기에 있어서는 상보데이타선 사이의 전위차가 작기 때문에 센스앰프 SA를 구성하는 MOSFET Q6및 Q8은 아직 모두 도통상태에 놓여진다. 그 때문에, 하이레벨측의 데이타선에 사전에 유지되어 있던 전하가 과도적으로 센스앰프 SA를 구성하는 MOSFET의 한쪽 및 파워스위치용 MOSFET를 거쳐서 디스차지되어 버린다. 그 때문에 하이레벨측의 전위가 강하해 버린다. 그러나, 타이밍신호 φpa1,
Figure kpo00031
에 의해서 최초로 도통상태로 되는 파워스위치 MOSFET Q10, Q12의 콘덕턴스를 비교적 작은 값으로 해 두는 것에 의해 이때에 바람직하지 않게 흐르는 하이레벨측의 데이타선에 있어서의 디스차지전하량을 작은 값으로 제한할 수가 있고, 하이레벨측의 전위의 큰 강하를 방지할 수가 있다. 상보데이타선 사이의 전위차가 어느 정도 크게 된 시점에서 비교적 큰 콘덕턴스의 스위치용 MOSFET Q11, Q13을 타이밍신호 φpa2,
Figure kpo00032
에 의해 ON 상태로 하는 것에 의해서 센스앰프 SA의 증폭동작이 고속으로 된다. 따라서, 이와 같이 2단계로 나누어서 센스앰프 SA의 증폭동작을 실행시키는 것에 의해서 상보데이타선의 하이레벨측의 강하를 방지하면서 고속리드를 실행시킬 수가 있다.
로우디코더 R-DCR은 여러개의 단위회로로 구성된다. 제2a도에는 로우디코더 R-DCR을 구성하는 하나의 단위회로(워드선 4개분)이 대표로써 도시되어 있다. 도시한 로우디코더 R-DCR은 내부 어드레신호 a2내지 a6을 받는 N채널 MOSFET Q32내지 Q36및 P채널 MOSFET Q37내지 Q41로 구성된 CMOS회로구성의 NAND회로 ND를 포함하고 있다. 따라서 NAND회로 ND에 의해서 4개의 워드선 W1내지 W4를 선택하기 위한 워드선 선택신호가 형성된다.
이 NAND회로 ND의 출력은 CMOS인버터 IV1에서 반전되고, 커트 MOSFET Q28내지 Q31을 통해서 전송게이트회로 TRF를 구성하는 MOSFET Q24내지 Q27의 게이트에 전달된다.
MOSFET A24내지 Q27의 각각의 소오스에는 워드선 선택타이밍신호 φx00 내지 φx11이 공급된다. 워드선 선택타이밍신호 φx00 내지 φx11이 공급된다. 워드선 선택타이밍신호 φx00 내지 φx11은 로우디코더 R-DCR의 일부를 구성하는 도시하지 않은 회로에 의해서 형성된다. 워드선 선택타이밍신호 φx00 내지 φx11의 각각의 레벨은 2비트의 어드레스신호 a0, a1을 디코드하는 것에 의해서 형성된 디코드신호와 타이밍펄스 φx의 조합에 의해서 결정된다.
특히 제한되진 않지만, 워드선 선택타이밍신호 φx00은 어드레스신호 a0, a1이 모두 로우레벨(논리 “0”)으로 되어 있을때, 타이밍펄스 φx가 하이레벨(논리 “1”)로 되면, 그것에 대응해서 하이레벨로 된다. 신호 φx01은 어드레신호 신호 a0이 하이레벨, 어드레스신호 ai이 하이레벨로 되어 있을때, 타이밍펄스 φx에 동기해서 하이레벨로 된다. 마찬가지로 신호 φx10 및 φx11은 어드레스신호 a0및 a1과 타이밍펄스 φx에 따라서 하이레벨로 된다.
따라서, 로우디코더 R-DCR을 구성하는 도시한 단위회로는 어드레스 신호 a2및 a6에 따라서 NAND회로 ND의 출력이 로우레벨로 되었을때, 워드선 W1내지 W4중의 하나를 타이밍펄스 φx에 동기해서 하이레벨(선택레벨)로 시킨다.
워드선 선택타이밍신호 φx00 및 φx11은 로우디코더 R-DCR을 구성하는 도시되지 않은 단위회로에도 공급된다.
또, 각 워드선과 접지전위사이에는 각각의 게이트에 상기 NAND회로의 출력이 공급되는 MOSFET A20내지 Q23이 마련되어 있다. MOSFET Q20내지 Q23은 어드레스신호 a2내지 a6의 조합이 1조의 워드선군(W1∼W4)를 나타내고 있지 않을때, 즉 NAND회로 ND의 출력이 하이레벨로 되어 있을때, 그것에 따라서 ON 상태로 된다. 그 결과, 워드선 W1내지 W4는 그들이 비선택일때 MOSFET Q20내지 Q23에 의해서 접지전위로 고정된다. 즉, 바라는 1조의 워드선 군에 있어서의 하나의 워드선이 선택레벨로 되어야 할때에 나머지 바람직하지 않은 워드선군이 선택레벨로 되지 않도록 하기 위해서 NAND회로의 출력에 의해서 제어되는 MOSFET가 워드선과 회로의 접지전위점사이에 마련되어 있다.
각 워드선과 회로의 접지점과의 사이에는 각각의 게이트에 리세트 펄스 φPW가 공급되는 리세트용의 MOSFET Q1내지 Q5가 마련되어 있다. 이전의 동작사이클, 예를 들면 리드사이클에 있어서 선택된 워드선은 리세트펄스 φPW를 받아서 이들의 MOSFET Q1∼Q5가 ON하는 것에 의해서 다음의 동작사이클을 위해서 접지레벨로 리세트된다.
컬럼스위치 C-SW는 제2b도에 대표로써 도시되어 있는 MOSFET Q42, Q43과 같은 상보데이타선 D,
Figure kpo00033
와 공통상보 데이타선 CD,
Figure kpo00034
사이에 마련된 MOSFET로 구성되어 있다.
MOSFET Q42, Q43의 게이트에는 컬럼디코더 C-DCR에서의 선택신호가 공급된다.
공통상보 데이타선 CD와
Figure kpo00035
사이에는 프리차지회로 PC2를 구성하는 프리차지 MOSFET Q44가 마련되어 있다.
이 공통상보 데이타선 CD,
Figure kpo00036
에는 상기 센스앰프 SA와 마찬가지인 회로구성으로 된 메인앰프 MA의 한쌍의 입출력노드가 결합되어 있다.
또, 상기 공통상보 데이타선 CD,
Figure kpo00037
에는 데이타입력버퍼 DIB의 상보출력노드가 결합되어 있다.
EGTX(EGTY)는 제2b도에 도시되어 있는 바와같이 내부어드레스신호 a0내지 ai(ai+1내지 aj)와 지연회로(D0내지 Di)를 통해서 형성된 내부어드레스신호의 지연신호와를 받는 배타적논리합회로 EX0내지 EXi와 이들의 EX0내지 EXi의 출력신호를 받는 OR회로에 의해 구성된다.
다음에, 이 실시예회로의 동작을 제3도의 타이밍도에 따라서 설명한다.
또한, 타이밍신호
Figure kpo00038
는 상술한 바와 같이 타이밍신호 φpa1 및 φpa2에 대해서 역상으로 된다. 제3도에 있어서는 도면이 복잡하게 되는 것을 방지하기 위해서 타이밍신호
Figure kpo00039
는 생략되어 있다.
여기서, 어느것 하나의 어드레스신호 an이, 예를들면 제3도의 (a)와 같이 하이레벨에서 로우레벨로 하강하면, 그 지연신호가 an'가 지연해서 하강한다. 이것에 따라서 어드레스신호 an의 변화개시에서 지연신호 an가 발생될때까지의 동안만 하이레벨(“1”)로 되는 에지검출 펄스 φEX(φEY)가 에지트리거회로 EGTX(EGTY)에서 출력된다.
타이밍발생회로 TG는 이 펄스 φEX(φEY)를 받는 것에 의해서 제3도의 (d)에 도시된 바와같이 리세트펄스 φRS를 그 내부에 형성한다. 이 리세트펄스 φRS에 의해 이전의 동작사이클, 예를들면 리드동작사이클에 있어서 결정된 각 회로의 동작상태가 리세트된다.
예를들면, 리세트펄스 φRS에 따라서 형성된 워드선 리세트펄스 φPW(제3도에는 도시하지 않음)에 의해 워드선이 리세트된다. 마찬가지로, 제3도의 (e), (h), (i), (j)에 도시된 바와같은 워드선 선택타이밍신호 φX, 센스앰프 SA의 타이밍신호 φpa1, φpa2, 데이타선 선택타이밍신호 φY및 메인앰프 MA의 타이밍신호 φma1 및 φma2는 리세트펄스 φRS에 의해서 리세트상태(리스트레벨)로 된다. 예를들면, 타이밍신호 φX, φpa1, φpa2, φY, φma1 및 φma2는 로우레벨로 된다.
상기 타이밍신호 φpa1, φpa2 및 φma1, φma2가 로우레벨로 됨과 동시에 이들의 신호와 상보적인 관계에 있는 상기 타이밍신호
Figure kpo00040
는 각각 하이레벨로 된다. 이 때문에, 상기 센스앰프 SA 및 메인앰프 MA는 각각 불활성상태로 되고, 상보데이타선 D,
Figure kpo00041
및 공통상보 데이타선 CD,
Figure kpo00042
는 플로팅상태로 된다.
상보데이타선 D,
Figure kpo00043
및 공통상보데이타선 CD,
Figure kpo00044
의 각각에는 도시하지 않은 기생용량이 결합되어 있다. 각 기생용량에는 사전에 전의 동작사이클에 있어서 각각 대응한 데이타선의 전위에 따른 전하가 충전되어 있다. 예를들면, 상보데이타선 D에 결합된 도시하지 않은 기생용량과 상보데이타선
Figure kpo00045
에 결합된 도시하지 않은 기생용량에 대해서 살펴본다. 전의 동작사이클에 있어서 상보데이타선 D가, 예를들면 하이레벨(Vcc)이고, 상보데이타선
Figure kpo00046
가 로우레벨(OV)이었던 경우, 상기 데이타선 D의 기생용량에는 하이레벨(Vcc)에 따른 전하가 축적되고, 상기 데이타선
Figure kpo00047
의 기생용량에는 로우레벨(OV)에 따른 전하가 축적되게 된다. 공통상보데이타선 CD,
Figure kpo00048
의 각각의 기생용량도 마찬가지로 하이레벨 또는 로우레벨로 되어 있다.
이와같은 전의 동작사이클에 있어서 결정된 전하가, 축적된 기생용량을 갖는 상보데이타선 D,
Figure kpo00049
및 공통상보데이타선 CD,
Figure kpo00050
가 상술한 바와같이 플로팅상태로 되는 것에 의해서 상보데이타선 D,
Figure kpo00051
및 공통상보데이타선 CD,
Figure kpo00052
에 결합된 각각의 기생용량은 각각 전의 동작사이클에 있어서 결정된 전하를 유지하게 된다. 따라서, 상보데이타선 D,
Figure kpo00053
및 공통상보데이타선 CD,
Figure kpo00054
의 각각의 전위도 전의 동작사이클에서의 각각의 전위를 유지하게 된다. 예를들면, 상기 예와 같이 전의 동작사이클에 있어서, 상보데이타선 D의 기생용량 및 상보데이타선
Figure kpo00055
의 기생용량에 각각 소정의 전하가 축적된 경우, 상술한 바와같이 해서 플로팅상태로 된 상보데이타선 D에 있어서의 기생용량은 하이레벨(Vcc)에 따른 전하를 유지하고, 마찬가지로 플로팅상태로 된 상보데이타선
Figure kpo00056
에 있어서의 기생용량은 로우레벨(OV)에 따른 전하를 유지한다. 이 때문에, 플로팅상태로 된 상보데이타선 D의 전위는 하이레벨(Vcc)를 유지하고, 상기 상보데이타선
Figure kpo00057
의 전위는 로우레벨(OV)를 유지하게 된다. 이것은 공통상보데이타선 CD,
Figure kpo00058
에 있어서도 마찬가지이다.
즉, 상기 센스앰프 SA 및 메인앰프 MA의 불활성화에 의해 상보데이타선 D,
Figure kpo00059
및 공통상보데이타선 CD,
Figure kpo00060
는 플로팅상태에서 하이레벨(Vcc), 로우레벨(OV)를 유지하는 것으로 된다.
상기 워드선의 리세트가 종료한 타이밍에 맞추어서 프리차지 펄스 φpc1, φpc2가 발생된다.
프리차지 펄스 φpc1, φpc2의 발생에 의해서 프리차지 MOSFET Q14, Q44가 ON되므로, 상보데이타선 D 및
Figure kpo00061
의 상호 및 공통상보데이타선 CD 및
Figure kpo00062
의 상호는 단락된다. 그 결과, 상보데이타선 D와
Figure kpo00063
의 상호 및 공통상보데이타선 CD와
Figure kpo00064
의 상호에 전하분산이 발생하므로 상보데이타선 D,
Figure kpo00065
및 공통상보데이타선 CD,
Figure kpo00066
는 약 Vcc/2의 중간레벨로 프리차지된다.
다음에, 리세트펄스 φRS가 로우레벨로 하강하면, 리세트상태는 해제된다. 리세트상태의 해제에 의해서 프리차지동작이 종료된다.
상기 프리차지신호 φpc1에 의한 상보데이타선 D,
Figure kpo00067
로의 프리차지의 종료후에 워드선 선택타이밍신호 φX가 제3도의 (e)에 도시된 바와같이 하이레벨로 상승한다. 이것에 의해, 어드레스신호 A0내지 Ai에 의해서 결정되어야 할 하나의 워드선에 로우디코더 R-DCR에서 출력된 하이레벨신호가 인가된다. 즉, 어드레스신호 A0내지 Ai에 의해서 결정되는 하나의 워드선이 선택되어 메모리셀의 선택레벨로 된다. 선택된 워드선의 하이레벨전위에 의해서 메모리셀을 구성하는 스위치 MOSFET가 ON 상태로 된다.
선택된 메모리셀이 결합된 한쪽의 데이타선, 예를들면 데이타선
Figure kpo00068
의 기생용량과 메모리셀의 기억용량 사이에서 전하분산이 실행된다. 데이타선
Figure kpo00069
의 레벨은 메모리셀의 기억용량에 축적된 전하, 바꿔말하면 메모리셀에 기억되어 있는 데이타에 따른 레벨로 변화된다. 이 경우, 다른 쪽의 데이타선 D에 결합된 메모리셀은 선택되지 않으므로, 이 데이타선 D는 상기 프리차지레벨 Vcc/2를 유지하고 있다. 그 결과, 상기 데이타선 D와
Figure kpo00070
사이에는 선택된 메모리셀에 있어서의 유지데이타와 대응한 미소전위차가 발생한다.
데이타선 D와
Figure kpo00071
사이에 부여되는 미소전위차는 구체적으로 다음과 같이 된다. 즉, 데이타선
Figure kpo00072
에 결합되어 있던 상기 메모리셀의 기억용량에, 예를들면 Vcc에 따른 전하가 축적되어 있던 경우, 상기 데이타선
Figure kpo00073
의 전위는 상기 데이타선 D의 전위(Vcc/2)보다도 높게 된다. 이것에 대해서 상기 메모리셀의 기억용량에, 예를들면 0V에 따른 전하가 축적되어 있던 경우, 바꿔말하면 상기 기억용량에 전하가 축적되어 있지 않은 경우, 상기 데이타선
Figure kpo00074
의 전위는 상기 데이타선 D의 전위(Vcc/2) 보다도 낮게 된다.
이 데이타선 D와
Figure kpo00075
사이의 미소한 전압차는 센스앰프가 활성화되면 그 센스앰프에 의해 증폭된다. 즉, 다음에 타이밍신호 φpa1이 하이레벨(타이밍신호
Figure kpo00076
는 로우레벨)로 되는 것에 의해 센스앰프 AS가 활성화되고, 이 센스앰프 SA에 의해서 상기 상보데이타선 D와
Figure kpo00077
사이의 전위차를 크게 시키는 증폭동작이 개시된다. 계속해서 타이밍신호 φpa2가 하이레벨(타이밍신호
Figure kpo00078
는 로우레벨)로 된다. 이것에 의해 센스앰프 SA의 증폭도가 증가되고, 상기 상보데이타선 D와
Figure kpo00079
사이의 전위차가 한층 크게 된다.
다음에, 데이타선 선택타이밍신호 φY가 하이레벨로 됨과 동시에 프리차지신호 φpc2가 로우레벨로 된다.
프리차지신호 φpc2가 로우레벨로 되는 것에 의해 MOSFET Q44가 OFF 상태로 되고, 그 결과 공통상보데이타선 CD,
Figure kpo00080
의 프리차지가 종료한다.
또, 데이타선 선택타이밍신호 φY가 하이레벨로 되는 것에 의해 어드레스신호 Ai+1내지 Aj에 의해서 결정되어야 할 1쌍의 상보데이타선 D,
Figure kpo00081
를 공통상보데이타선 CD,
Figure kpo00082
에 결합시키기 위한 컬럼선택 신호가 컬럼디코더 C-DCR에서 컬럼스위치 C-SW에 공급된다. 이 때문에, 컬럼선택신호에 의해서 선택되어야 할 1쌍의 상보데이타선 D,
Figure kpo00083
가 컬럼스위치 C-SW를 거쳐서 공통상보데이타선 CD,
Figure kpo00084
에 결합된다.
상보데이타선 D,
Figure kpo00085
가 공통상보데이타선 CD,
Figure kpo00086
에 결합될때, 프리차지신호 φpc2에 의해서 공통상보데이타선 CD,
Figure kpo00087
로의 프리차지가 종료하도록 해두면, 공통데이타선과 데이타선이 결합되기 전에 노이즈등이 공통상보 데이타선에 가해지더라도 공통상보 데이타선 CD,
Figure kpo00088
의 전위를 서로 동일하게 할 수가 있다. 이 때문에, 선택된 데이타선 D,
Figure kpo00089
사이의 전위차가 정확하게 공통데이타선 CD,
Figure kpo00090
에 전달되게 되기 때문에, 이 반도체기억장치를 노이즈에 강하게 할 수가 있다.
공통상보데이타선 CD,
Figure kpo00091
도 상술한 바와 같은 사전의 프리차지 MOSFET Q44에 의한 프리차지에 의해서 Vcc/2로 프리차지되어 있다. 이 때문에, 공통데이타선
Figure kpo00092
의 전위는 이 공통데이타선
Figure kpo00093
의 기생용량에 축적되어 있던 전하(Vcc/2에 대응한 전하)와, 선택되어 공통데이타선
Figure kpo00094
에 결합된 데이타선
Figure kpo00095
의 기생용량에 축적되어 있던 전하와의 전하분산에 의해서 결정된다. 마찬가지로, 공통데이타선 CD의 전위는 공통데이타선 CD의 기생용량에 축적되어 있던 전하(Vcc/2에 대응한 전하)와, 선택되어 상기 공통데이타선 CD에 결합된 데이타선 D의 기생용량에 축적되어 있는 전하와의 전하분산에 의해서 결정된다.
즉, 상보데이타선 D,
Figure kpo00096
가 공통상보데이타선 CD,
Figure kpo00097
에 결합되면, 데이타선 D의 기생용량의 전하와 공통데이타선 CD의 기생용량의 전하와의 전하분산에 의해서 결정되는 공통데이타선 CD의 전위는 데이타선
Figure kpo00098
의 기생용량의 전하와 공통데이타선
Figure kpo00099
의 기생용량과 전하와의 전하분산에 의해서 결정되는 공통데이타선
Figure kpo00100
의 전위 보다도 높게(낮게) 된다.
또한, 제3도의 (g)에는 데이타선 D에 결합되어 있는 메모리셀이 선택되고, 또한 그 선택된 메모리셀의 기억용량에 Vcc에 따른 전하가 축적(또는 데이타선
Figure kpo00101
에 결합된 메모리셀이 선택되고, 그 메모리셀의 기억용량에 0V에 따른 전하가 축적)되어 있을때의 데이타선 D,
Figure kpo00102
및 공통데이타선 CD,
Figure kpo00103
의 각각의 전위변화가 실선으로 도시되어 있다.
이 공통데이타선 CD,
Figure kpo00104
와의 사이의 전위는 메인앰프 MA에 의해서 증폭된다. 즉, 다음에 타이밍신호 φma1, φma2가 하이레벨로 되고, 또한 타이밍신호
Figure kpo00105
가 로우레벨로 되면, 이것에 따라서 메인앰프 MA가 동작되고, 상기 공동데이타선 CD와
Figure kpo00106
사이의 전위차가 증폭된다.
리드동작이면, 메인앰프 MA에서 증폭된 전위차는 데이타출력버퍼 DOB에 공급된다. 데이타출력버퍼 DOB는 그 입력신호에 따른 출력신호를 단자 I/O로 송출한다.
라이트동작이면, 상기 공통데이타선 CD,
Figure kpo00107
에 데이타입력버퍼 DIB를 거쳐서 라이트데이타가 전달된다. 공통데이타선 CD,
Figure kpo00108
에 공급된 라이트데이타에 따라서 데이타선 D,
Figure kpo00109
의 레벨이 결정된다. 그 결과, 라이트데이타가 선택된 메모리셀에 전달된다.
또한, 특히 제한되진 않지만 메모리셀로 데이타를 라이트할때, 메모리셀의 스위치 MOSFET의 게이트에 전원전압 Vcc+Vth(단, Vth는 스위치 MOSFET의 스레쉬홀드전압) 이상의 전압이 인가되도록 하기 위해서 워드선 선택타이밍신호 φX는 도시하지 않은 부트스트랩회로에 의해 전원전압 Vcc+Vth 이상의 하이레벨로 되어 있다. 이와 같이 하는 것에 의해 데이타선의 하이레벨(Vcc)를 레벨손실없이 그대로 메모리셀의 MOS 용량에 전달할 수가 있어 MOS 용량에 축적되는 전하를 크게할 수가 있다.
또, 메모리셀로의 제라이트(재생)에 있어서도 워드선 선택타이밍신호 φX는 도시하지 않은 부트스트랩회로에 의해 전원전압 Vcc+Vth 이상의 하이레벨로 된다. 이것에 의해 하이레벨을 유지하고 있던 메모리셀의 MOS 용량에는 데이타선의 하이레벨(Vcc)가 그대로 레벨손실없이 제라이트된다.
리드동작에 있어서, 선택된 상보데이타선의 전위는 센스앰프 SA에 의해서 하이레벨(Vcc) 및 로우레벨(0V)까지 증폭되고, 공통상보데이타선의 전위는 메인앰프 MA에 의해서 마찬가지로 하이레벨(Vcc) 및 로우레벨(0V)까지 증폭된다. 또, 선택되지 않은 상보데이타선의 전위도 그 행의 센스앰프 SA에 의해서 하이레벨(Vcc) 및 로우레벨(0V)까지 증폭된다.
예를들면, 제3도의 (g)도에 실선으로 나타낸 바와같이 선택된 데이타선 D 및 공통데이타선 CD는 각각 센스앰프 SA 및 메인앰프 MA에 의해서 하이레벨(Vcc)까지 증폭되고, 선택된 데이타선
Figure kpo00110
및 공통데이타선
Figure kpo00111
도 각각 센스앰프 및 메인앰프에 의해서 로우레벨(0V)까지 증폭된다. 또 제3도의 (g)도에 있어서, 점선으로 나타낸 바와같이 선택되지 않았던 상보데이타선의 한쪽은 하이레벨(Vcc)로, 나머지 상보데이타선은 로우레벨(0V)로 각각 센스앰프에 의해서 증폭된다.
또한, 이와같이 하이레벨 또는 로우레벨로 된 데이타선의 전위는 상술한 제라이트시 메모리셀의 MOS 용량으로 전달된다.
또, 라이트동작에 있어서도 라이트하는 데이타에 따라서 데이타입력버퍼 DIB 및 센스앰프 SA에 의해 공통데이타선 및 데이타선의 전위는 각각 하이레벨(Vcc) 또는 로우레벨(0V)로 된다. 예를들면, 라이트하는 데이타에 따라서 공통데이타선 CD, 데이타선 D의 전위는 하이레벨(Vcc)로 되고, 공통데이타선
Figure kpo00112
, 데이타선
Figure kpo00113
의 전위는 로우레벨(0V)로 된다.
이와같이 모든 동작에 있어서도 데이타선 D,
Figure kpo00114
의 전위는 각각 하이레벨(Vcc) 또는 로우레벨(0V)로 되고, 공통데이타선 CD,
Figure kpo00115
의 전위도 각각 하이레벨(Vcc) 또는 로우레벨(0V)로 된다. 이때문에, 데이타선 D,
Figure kpo00116
의 각각의 용량에는 하이레벨에 대응한 전하와 로우레벨에 대응한 전하가 축적되게 된다. 마찬가지로, 공통데이타선 CD,
Figure kpo00117
의 각각의 용량에도 하이레벨에 대응한 전하와 로우레벨에 대응한 전하가 축적된다. 즉, 한쪽의 데이타선(공통데이타선)의 용량에 하이레벨(Vcc 레벨)에 대응한 전하가 축적되면, 다른쪽의 데이타선(공통데이타선)의 용량에는 로우레벨(0V 레벨)에 대응한 전하가 축적되게 된다.
이와같이해서 데이타선 D,
Figure kpo00118
및 공통데이타선 CD,
Figure kpo00119
의 각각의 용량에 축적된 전하는 상술한 바와같이 데이타선 D,
Figure kpo00120
의 프리차지 및 공통데이타선 CD,
Figure kpo00121
의 프리차지에 사용된다.
또한, 특히 제한되진 않지만 이 실시예에 있어서는 상보데이타선의 한쪽의 데이타선 D에 결합된 메모리셀에 논리 “1”을 라이트하는 경우, 그 메모리셀의 기억용량에는, 예를들면 전원전압 Vcc에 따른 전하가 축적된다. 이것에 대해서 다른쪽의 데이타선
Figure kpo00122
에 결합된 메모리셀에 상기와 마찬가지로 논리 “1”을 라이트하는 경우에는 메모리셀에는 회로의 접지전위(0V)에 따른 전하가 축적되도록 되어 있다. 또, 논리 “0”을 한 쪽의 데이타선 D에 결합된 메모리셀에 라이트하는 경우에는 그 메모리셀의 기억용량에 접지전위(0V)에 따른 전하가 축적되고, 논리 “0”을 다른쪽의 데이타선
Figure kpo00123
에 결합된 메모리셀에 라이트하는 경우에는 그 메모리셀의 기억용량에는 전원전압 Vcc에 따른 전하가 축적되게 되어 있다. 구체적으로는 동일도면에 도시되어 있는 바와같이 데이타입력버퍼 DIB는 I/O 단자의 전위가 하이레벨(논리 “1”)일때에는, 예를들면 공통데이타선 CD를 하이레벨(Vcc)로 하고, 공통데이타선
Figure kpo00124
를 로우레벨(0V)로 하도록 되어 있다. 반대로, I/O 단자의 전위가 로우레벨(논리 “0”)일때에는 상기 공통데이타선 CD를 로우레벨(0V)로 하고, 상기 공통데이타선
Figure kpo00125
를 하이레벨(Vcc)로 하도록 되어 있다. 또, 메인앰프 MA는 특히 제한되진 않지만, 한쪽의 공통데이타선 CD의 레벨을 증폭해서 데이타출력버퍼 DOB의 노드 CDI에 전달함과 동시에 다른쪽의 공통데이타선
Figure kpo00126
의 레벨을 증폭해서 데이타출력버퍼 DOB의 다른쪽의 노드
Figure kpo00127
에 전달하도록 되어 있다. 데이타출력버퍼 DOB는 특히 제한되진 않지만, 노드 CDI의 레벨이 노드
Figure kpo00128
의 레벨보다도 높을때에는 하이레벨(논리 “1”)의 출력신호를 단자 I/O에 공급하고, 반대로 노드 CDI의 레벨이 노드
Figure kpo00129
보다도 낮을때에는 로우레벨(논리 “0”)의 출력신호를 단자 I/O에 공급하는 구성으로 되어 있다.
이 구성에 따르면, 메인앰프 MA에서 출력되는 상보신호가 데이타출력버퍼 DOB에 공급된다. 그러나, 제2b도의 구성으로 바꾸어서, 예를들면 메인앰프 MA에서 출력되는 상보신호중 하나의 신호만이 데이타출력버퍼 DOB에 공급되도록 하여도 좋다. 이 경우에는, 예를들면 데이타출력버퍼 DOB는 어떤 기준전압(예를들면, DOB의 논리 스레쉬홀드전압)과 메인앰프 MA에서의 신호의 레벨을 비교하고, 이 비교결과에 따른 출력신호를 I/O 단자에 공급하는 구성을 취할 수가 있다.
타이밍발생회로 TG는 에지트리거회로 EGTX에서 출력되는 검출신호 φEX뿐만 아니라 컬럼계 어드레스신호에 따른 에지트리거회로 EGTY에서 출력되는 검출신호 φEY에 따라서도 프리차지신호 φpc2, 타이밍신호 φY, 메인앰프 제어신호 φma1, φma2 등을 출력하도록 구성된다.
이것에 의해서 사전에 센스앰프에 의해서 증폭된 데이타를 순차로 리드할 수 있게 된다. 즉, 1세트의 로우계 어드레스신호 A0내지 Ai를 메모리에 공급한 후, 컬럼계 어드레스신호 Ai+1내지 Aj를 순차로 변화시키면, 그것에 따른 어드레스에서 데이타를 리드할 수가 있다.
검출신호 φEX, φEY는 공지의 어드레스 멀티플렉스방식의 메모리에 공급되는 로우어드레스 스트로브신호, 컬럼어드레스 스트로브신호와 대응되어도 좋다. 따라서, 상술한 바와같은 여러가지의 타이밍신호를 형성하기 위한 타이밍발생회로의 논리구성은 공지의 메모리의 타이밍발생회로의 논리구성과 유사하게 되어도 좋다.
이 실시예에 있어서는 특히 제한되진 않지만, 메모리의 고속동작을 도모하기 위하여 기판바이어스전압 발생회로 VBB-G가 마련되어 있다.
또, 특히 제한되진 않지만, 저소비 전력화를 도모하기 위하여 이 실시예에 있어서는 라이트동작시 메인앰프 MA는 동작하지 않도록 되어 있다.
이 실시예의 반도체기억장치에 있어서는 어드레스신호의 에지를 이용해서 프리차지가 실행되므로, 외부에서 메모리로 공급해야할 타이밍신호가 불필요하고, 재생동작을 필요로 하는 점을 제외하고 종래의 MOS 스테이틱형 RAM과 마찬가지로 취급할 수가 있다. 따라서, 외부에서의 타이밍제어의 간소화를 도모할 수가 있다.
또, 메모리셀로써 다이나믹형 RAM에 사용되는 형의 메모리셀, 예를들면 상술한 바와같이 1개의 스위치 MOSFET와 1개의 기억용량에 의해서 구성되는 비교적 점유면적이 작은 메모리셀을 사용할 수가 있다. 이 때문에, 그 동작제어를 스테이틱형 RAM과 마찬가지로 할수 있음과 동시에 대용량화가 가능하게 된다.
또, 그 프리차지동작은 1쌍의 상보데이타선, 공통상보데이타선을 단순히 단락시키는 것에 의해 Vcc 레벨 이하의 중간레벨(약 Vcc/2)로 하는 것이므로, 종래의 다이나믹형 RAM과 같이 데이타선을 0V에서 Vcc레벨까지 차지업하는 것에 비해서 그 레벨변화량을 작게 시킬 수가 있으므로, 고속으로 실행할 수가 있다. 그리고, 상기와 같이 프리차지레벨이 Vcc 레벨이하의 중간레벨로 되는 것이므로, 프리차지용 MOSFET는 그 게이트전압이 통상의 논리레벨(Vcc)로 되더라도 충분히 ON 상태로 된다. 그것에 따라서 충분한 프리차지레벨을 형성할 수가 있다. 이것에 대해서 종래와 같이 Vcc 레벨까지 프리차지시키는 경우에는 그 프리차지레벨을 충분히 상승시키기 위해서 프리차지 MOSFET의 게이트에 Vcc 레벨이상의 높은 부트 스트랩전압을 인가하는 것이 필요하게 된다. 그 결과, 회로가 복잡하게 됨과 동시에 그 복잡화한 회로에 의해서 회로동작이 지연되어 버린다.
실시예에 따르면, 상기 프리차지레벨이 상보데이타선등이 전하분산에 의해서 형성되므로, 프리차지시의 전류소비가 없다. 그 때문에 저소비전력화를 도모할 수가 있다.
또, 프리차지레벨이 약 Vcc/2의 중간레벨로 되어 있음으로, 메모리셀에서의 데이타의 리드시에 있어서 메모리셀에 있어서의 스위치 MOSFET는 그 게이트전압(워드선 전위)가 통상의 논리 하이레벨(Vcc)이어도 양호하게 ON 상태로 된다. 즉, 메모리셀에 있어서의 스위치 MOSFET는 그 게이트전압이 1/2Vcc+Vth 이상으로 되면, 비포화영역에서 ON한다. 그 결과, 종래의 다이나믹형 RAM과 같이 부트 스트랩전압을 사용하지 않더라도 MOS 용량의 전계 전하리드가 가능하게 된다. 따라서, 고속 리드와 고신뢰성을 실현할 수 있다.
또, 종래의 다이나믹형 RAM과 같은 더미용의 메모리셀이 마련되어 있지 않으므로, 그 분 및 더미워드선 선택회로의 분만큼 칩사이즈를 작게할 수 있다. 또, 센스앰프 SA에 의해서 참조되어야 할 리드기준전압은 리드직전의 상보데이타선 D,
Figure kpo00130
와 같은 프리차지레벨로 구성되는 것이므로, 전원전압 Vcc의 변동등에 추종한다. 또한, 리드기준전압은 메모리셀과 더미용 메모리셀의 소자의 변화에 영향을 실질적으로 받지 않는다. 그 결과, 회로의 동작마진을 대폭적으로 향상시킬 수가 있다.
또, 상기 센스앰프 SA를 포함해서 주변회로를 CMOS 회로로 구성한 경우에는 저소비전력화를 도모할 수가 있다.
특히, 센스앰프 SA와 메인앰프 MA는 CMOS 회로로 구성하는 것이 바람직하다. 즉, 센스앰프 SA와 메인앰프 MA를 각각 P채널 MOSFET 및 N채널 MOSFET로 이루어지는 CMOS 회로로 구성하면, 액티브 리스토어회로와 같은 특별한 회로를 마련하지 않더라도 상보데이타선 D,
Figure kpo00131
의 전위를 각각 전원전압(Vcc)와 회로의 접지전위(0V)까지 증폭할 수 있음과 동시에 공통상보데이타선 CD,
Figure kpo00132
의 전위도 또 각각 전원전압(Vcc)와 회로의 접지전위(0V)까지 증폭할 수가 있다. 이 때문에 간단한 회로로 리드동작, 라이트동작 또는 재생동작시의 데이타선 D,
Figure kpo00133
사이의 전위차 및 공통데이타선 CD,
Figure kpo00134
사이의 전위차를 크게할 수가 있으므로, 오동작을 적게할 수가 있다. 또, 이와 같은 센스앰프가 마련되는 것에 의해 프리차지동작이 개시되기 전에 데이타선 D,
Figure kpo00135
의 각각의 기생용량에 전원전압(Vcc)에 따른 전하와 접지전위(0V)에 따른 전하를 축적시킬 수 있으므로, 프리차지동작의 실행에 의해서 데이타선 D,
Figure kpo00136
의 프리차지레벨을 약 Vcc/2로 할 수 있다. 이것은 공통상보데이타선 CD,
Figure kpo00137
에 대해서도 마찬가지이다.
또, 상기한 어드레스버퍼 X-ADB, Y-ADB, 에지트리거회로 EGTX, EGTY및 타이밍발생회로 TG 등은 각각의 입력신호가 언제 변화하여도 출력신호가 형성되도록 스테이틱형 회로로 구성하는 것이 바람직하다.
본 발명은 상기 실시예에 한정되지 않는다.
예를들면, 상기 센스앰프 SA등의 주변회로를 칩면적을 적게 하기 위해서, P채널 MOSFET 또는 N채널 MOSFET 어느것인가 한쪽의 채널형 MOSFET에 의해서 구성되어도 좋다. 단, 예를들면 센스앰프 SA를 단채널 MOSFET만으로 구성한 경우에는 항상 데이타선 D,
Figure kpo00138
의 전위를 각각 하이레벨(Vcc)와 로우레벨(0V)로 하기 위한 특별한 회로를 부가할 필요가 있다. 이 특별한 회로로써는 소위, 액티브 리스토어회로라 불리워지는 어떤 종류의 부트 스트랩회로를 사용하는 것이 고려된다.
M-ARY에 있어서의 한쪽의 데이타선은 더미데이타선으로써 구성되는 것이어도 좋다.
또, 각 상보데이타선 D,
Figure kpo00139
에는 각각 더미셀을 결합시키도록 하여도 좋다. 그 경우에는 한쪽의 상보데이타선에 결합된 메모리셀이 선택될때, 다른쪽의 상보데이타선에 결합된 더미셀이 선택되도록 해 둔다. 이와같이 하면, 선택되는 메모리셀의 스위치 MOSFET의 바람직하지 않은 용량(게이트전극과 한쪽의 데이타선 사이의 오버랩용량)을 거쳐서 한쪽의 데이타선에 워드선의 전위변화가 전달됨과 동시에 다른쪽의 데이타선에도 선택된 더미셀의 스위치 MOSFET의 바람직하지 않은 용량을 거쳐서 더미셀을 위한 워드선의 전위변화가 전달되게 된다. 워드선의 전위변화에 따라서 데이타선에 부여되는 전위변화는 잡음으로 간주된다. 그러나, 한쌍의 데이타선에 동시에 부여되는 전위변화는 동상잡음으로 간주된다. 센스앰프는 동상잡음에 대해서 실질적으로 감지하지 못한다. 따라서, 한쌍의 상보데이타선에 부여되는 바람직하지 않은 전위변화에도 불구하고 회로의 오동작을 더욱 적게할 수가 있다.
또, 에지트리거회로는 상보어드레스신호
Figure kpo00140
를 받고, 하이레벨 또는 로우레벨 측으로 논리 스에취홀드전압을 편의시킨 논리합 또는 논리곱 게이트를 사용하는 것이어도 좋다.
또, 여러개의 비트정보를 병렬적으로 리드/라이트시키도록 하는 것이어도 좋다.
또, 주변회로는 여러가지 실시예 형태를 취할 수 있는 것이다.
또, 결함비트 구제를 위한 용장용의 메모리어레이와 그 전환회로를 내장시키는 것이어도 좋다.
또, 자동재생기능을 내장시키는 것이어도 좋다.

Claims (2)

  1. 여러개의 다이나믹 메모리셀, 제1어드레스신호를 받고, 워드선(W1, W2, W3, W4)를 선택하는 것에 의해 상기 여러개의 다이나믹 메모리셀에서 상기 제1어드레스신호에 의해서 특정되는 것을 선택하고, 그 선택타이밍이 제1타이밍신호(φX)에 의해서 제어되는 제1선택회로(R-DCR), 상기 각 워드선(W1, W2, W3, W4)에 대응해서 마련되고, 리세트신호(φpw)에 동기해서 상기 워드선을 리세트상태로 하기 위한 MOSFET(Q1, Q2, Q3, Q4), 상기 다이나믹 메모리셀에 결합되는 것에 의해 선택된 다이나믹 메모리셀에서 리드된 데이타에 따른 전위차가 각각 공급되는 여러개의 데이타선쌍(D,
    Figure kpo00141
    ), 각각이 대응하는 데이타선쌍(D,
    Figure kpo00142
    )에 결합되는 1쌍의 입출력단자를 갖고, 제2타이밍신호(φpa1, φpa2,
    Figure kpo00143
    )에 의해서 그들의 동작이 제어되는 여러 개의 센스앰프(SA), 상기 여러개의 데이타선쌍에 결합되고, 제3타이밍신호(φpc1)에 응답해서 상기 다이나믹 메모리셀에 축적된 2진신호의 중간전위로 프리차지하도록 동작하는 제1프리차지회로(PC1), 상기 제1어드레스신호를 구성하는 각 내부어드레스신호(a0∼ai)와 상기 각 내부어드레스신호의 지연신호와를 각각 받는 다수의 배타적 논리합회로(EX0∼EXi), 상기 다수의 배타적 논리합회로의 출력신호를 입력해서 검출신호를 출력하는 논리합회로(OR)를 포함하며, 상기 제1어드레스신호의 레벨변화를 검출하는 제1검출회로(EGTX), 상기 제1검출회로의 검출출력(φEX)를 받도록 결합되고, 상기 리세트신호(φpw), 상기 제1프리차지회로의 동작을 위한 상기 제3타이밍신호(φpc1), 상기 제1프리차지회로의 동작 정지후 상기 제1선택회로(R-DCR)의 동작을 위한 상기 제1타이밍신호(φX), 상기 센스앰프의 동작을 위한 상기 제2타이밍신호(φpa1, φpa2,
    Figure kpo00144
    를 발생하기 위한 수단(TG)를 포함하며, 상기 검출출력(φEX)에 따라서 상기 리세트신호(φpw)가 발생되고, 상기 워드선의 리세트가 종료하는 타이밍에 따라서 상기 제3타이밍신호(φpc1)이 발생되는 반도체기억장치.
  2. 특허청구의 범위 제1항에 있어서, 상기 각각의 다이나믹 메모리셀은 그의 게이트가 선택단자로써 사용되는 MOSFET와 상기 MOSFET에 결합된 전하유지용 커패시터로 구성되는 반도체기억장치.
KR1019830003932A 1982-09-24 1983-08-23 반도체 기억 장치 KR940009078B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1019920021527A KR970011023B1 (ko) 1982-09-24 1992-11-17 반도체 기억장치
KR1019920021530A KR970011024B1 (ko) 1982-09-24 1992-11-17 반도체 기억장치

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP57-164831 1982-09-24
JP164831 1982-09-24
JP57164831A JPS5956292A (ja) 1982-09-24 1982-09-24 半導体記憶装置

Related Child Applications (2)

Application Number Title Priority Date Filing Date
KR1019920021527A Division KR970011023B1 (ko) 1982-09-24 1992-11-17 반도체 기억장치
KR1019920021530A Division KR970011024B1 (ko) 1982-09-24 1992-11-17 반도체 기억장치

Publications (2)

Publication Number Publication Date
KR840005888A KR840005888A (ko) 1984-11-19
KR940009078B1 true KR940009078B1 (ko) 1994-09-29

Family

ID=15800754

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019830003932A KR940009078B1 (ko) 1982-09-24 1983-08-23 반도체 기억 장치

Country Status (10)

Country Link
US (1) US4564925A (ko)
JP (1) JPS5956292A (ko)
KR (1) KR940009078B1 (ko)
DE (1) DE3334560A1 (ko)
FR (1) FR2533739B1 (ko)
GB (1) GB2127640B (ko)
HK (1) HK70987A (ko)
IT (1) IT1167388B (ko)
MY (1) MY8700611A (ko)
SG (1) SG36787G (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60136084A (ja) * 1983-12-26 1985-07-19 Hitachi Ltd 半導体集積回路装置
JPS60211692A (ja) * 1984-04-06 1985-10-24 Hitachi Ltd 半導体記憶装置
JPS60242587A (ja) * 1984-05-16 1985-12-02 Hitachi Micro Comput Eng Ltd ダイナミツク型ｒａｍ
US4633102A (en) * 1984-07-09 1986-12-30 Texas Instruments Incorporated High speed address transition detector circuit for dynamic read/write memory
JPS6151692A (ja) * 1984-08-22 1986-03-14 Hitachi Ltd 記憶装置
US4661931A (en) * 1985-08-05 1987-04-28 Motorola, Inc. Asynchronous row and column control
JPH0640439B2 (ja) * 1986-02-17 1994-05-25 日本電気株式会社 半導体記憶装置
JPH06101229B2 (ja) * 1986-09-09 1994-12-12 三菱電機株式会社 ダイナミツク・ランダム・アクセス・メモリ
US4780850A (en) * 1986-10-31 1988-10-25 Mitsubishi Denki Kabushiki Kaisha CMOS dynamic random access memory
JPS63138598A (ja) * 1986-11-28 1988-06-10 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JPH01251496A (ja) * 1988-03-31 1989-10-06 Toshiba Corp スタティック型ランダムアクセスメモリ
JP2892757B2 (ja) * 1990-03-23 1999-05-17 三菱電機株式会社 半導体集積回路装置
DE4228213C2 (de) * 1991-09-19 1997-05-15 Siemens Ag Integrierte Halbleiterspeicherschaltung und Verfahren zu ihrem Betreiben

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5240937B2 (ko) * 1972-05-16 1977-10-15
US3806898A (en) * 1973-06-29 1974-04-23 Ibm Regeneration of dynamic monolithic memories
US4156938A (en) * 1975-12-29 1979-05-29 Mostek Corporation MOSFET Memory chip with single decoder and bi-level interconnect lines
JPS5914827B2 (ja) * 1976-08-23 1984-04-06 株式会社日立製作所 アドレス選択システム
DE2935121A1 (de) * 1978-09-07 1980-03-27 Texas Instruments Inc Schreib/lese-halbleiterspeicher
US4339809A (en) * 1980-09-19 1982-07-13 Rca Corporation Noise protection circuits
US4338679A (en) * 1980-12-24 1982-07-06 Mostek Corporation Row driver circuit for semiconductor memory
DE3101520A1 (de) * 1981-01-19 1982-08-26 Siemens AG, 1000 Berlin und 8000 München Monolithisch integrierter halbleiterspeicher
JPS57186289A (en) * 1981-05-13 1982-11-16 Hitachi Ltd Semiconductor memory

Also Published As

Publication number Publication date
HK70987A (en) 1987-10-09
MY8700611A (en) 1987-12-31
FR2533739B1 (fr) 1991-06-07
FR2533739A1 (fr) 1984-03-30
KR840005888A (ko) 1984-11-19
JPS5956292A (ja) 1984-03-31
IT8322980A0 (it) 1983-09-23
GB8325232D0 (en) 1983-10-26
GB2127640A (en) 1984-04-11
US4564925A (en) 1986-01-14
IT1167388B (it) 1987-05-13
GB2127640B (en) 1986-01-02
DE3334560A1 (de) 1984-04-05
SG36787G (en) 1987-07-24

Similar Documents

Publication Publication Date Title
USRE37176E1 (en) Semiconductor memory
US4581718A (en) MOS memory
KR920010560B1 (ko) 반도체 기억장치
EP0293339B1 (en) Nonvolatile memory device with a high number of cycle programming endurance
US5274598A (en) Semiconductor memory having improved sensing arrangement
KR930006839B1 (ko) 반도체 집적 회로장치
KR20030009096A (ko) 반도체 메모리 장치에 데이터를 기록하기 위한 방법 및반도체 메모리 장치
KR940009078B1 (ko) 반도체 기억 장치
KR940003402B1 (ko) 다이내믹 랜덤 억세스 메모리 디바이스
US5138578A (en) Semiconductor memory circuit having an improved restoring scheme
JP2007018584A (ja) 半導体記憶装置
KR20000032290A (ko) 멀티-뱅크 구조를 가지는 반도체 메모리 장치
US5361233A (en) Semiconductor memory apparatus
JP3895838B2 (ja) 半導体記憶装置
EP0373672B1 (en) Semiconductor memory circuit having an improved restoring control circuit
US6704238B2 (en) Semiconductor memory device including data bus pairs respectively dedicated to data writing and data reading
KR970011024B1 (ko) 반도체 기억장치
JPS61267992A (ja) ランダムアクセスメモリ
JP2595266B2 (ja) Ｒｏｍ回路
KR20040014155A (ko) 메모리 셀로부터의 데이터의 판독 또는 기록의 테스트,또는 센스 앰프 성능의 테스트에 필요한 시간을 단축한반도체 기억 장치
JPH02285593A (ja) 不揮発性半導体記憶装置
US5369613A (en) Semiconductor memory device having clamping circit for suppressing potential differences between pairs of data I/O lines
JP2555322B2 (ja) ダイナミツク型ｒａｍ
JPH0379798B2 (ko)
KR100295807B1 (ko) 다이나믹씨모오스회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E601 Decision to refuse application
J2X1 Appeal (before the patent court)

Free format text: APPEAL AGAINST DECISION TO DECLINE REFUSAL

G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20020923

Year of fee payment: 9

EXPY Expiration of term