KR100281136B1 - 데이터 리드 회로 - Google Patents

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Abstract

본 발명은 시리얼 플래쉬 메모리(Serial Flash Memory)의 셀 데이터를 읽어낼 때 센스 앰프와 데이터 버퍼로의 셀 데이터 이동시에 발생할 수 있는 오류 데이터 래치를 방지하고 센스 앰프의 센싱 타임 한 구간을 완전히 셀 데이터 센싱에만 사용하도록하여 센스 앰프의 타이밍 마진을 확보하도록 한 데이터 리드 회로에 관한 것으로서, 복수개의 셀 데이터를 저장하고 있는 플래쉬 메모리 셀부와, 상기 플래쉬 메모리 셀부에서 선택된 셀 데이터를 센싱하기 위한 센스 앰프부와, 상기 센스 앰프부에서 센싱된 셀 데이터를 주어진 순서대로 순차적으로 저하였다가 외부로 내보내는 데이터 버퍼부와, 상기 플래쉬 메모리 셀부와 센스 앰프부를 연결시키면서 셀 데이터를 전달해주는 패스 트랜지스터들과, 상기 센스 앰프부의 센스 앰프 래치 데이터를 데이터 버퍼부에 전달시켜 주기 위한 제 2 패스 트랜지스터들과, 외부의 메인 클럭 신호와 메인 인에이블 신호를 받아 제 1 패스 트랜지스터들을 순차적으로 선택해주는 Y-게이트 콘트롤부와, 상기 메인 클럭 신호와 메인 인에이블 신호를 한 주기 지연시켜주는 지연부와, 상기 지연부의 출력신호를 받아 상기 제 2 패스 트랜지스터들을 순차적으로 선택해주는 데이터 버퍼 카운터부를 포함하여 구성되는 것을 특징으로 한다.

Description

데이터 리드 회로
본 발명은 데이터 리드 회로에 관한 것으로, 특히 시리얼 플래쉬 메모리(Serial Flash Memory)의 데이터 리드시에 정확한 셀 데이터(Cell Data)를 확보하도록 한 데이터 리드 회로에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래 기술의 데이터 리드 회로를 설명하면 다음과 같다.
도 1은 종래 기술의 데이터 리드 회로를 나타낸 블록도이다.
도 1에 도시한 바와 같이, 복수개의 셀 데이터를 저장하고 있는 플래쉬 메모리 셀부(11)와, 상기 플래쉬 메모리 셀부(11)에서 선택된 셀 데이터를 센싱하기 위한 센스 앰프(Sense Amp)부(12)와, 상기 센스 앰프부(12)에서 센싱된 셀 데이터를 주어진 순서대로 순차적으로 저장하였다가 사용자(User)가 원하는 시간과 주기(Frequency)에 맞춰 외부로 내보내는 역할을 할 수 있는 셀 데이터 임시 저장 장치인 데이터 버퍼(Data Buffer)부(13)와, 상기 플래쉬 메모리 셀부(11)와 센스 앰프부(12)를 일대일로 연결시키면서 셀 데이터를 전달해주는 복수개의 패스 트랜지스터들(T1,T2,…,Tn)과, 상기 각각의 패스 트랜지스터들(N1,N2,…,Nn)을 1번부터 n번까지 순차적으로 주어진 클럭(Clock)에 맞춰 순차적으로 선택해 주고 동시에 센싱된 센스 앰프부(12)의 출력을 데이터 버퍼부(13)에 순차적으로 저장할 수 있도록 데이터 버퍼부(13)를 콘트롤하는 Y-게이트 콘트롤(Y-Gate Control)부(14)를 포함하여 구성된다.
상기와 같이 구성되는 종래의 데이터 리드 회로의 동작을 설명하면, 도 1에서와 같이, 셀 데이터 리드시에 특정 외부 어드레스(Address)가 전체 플래쉬 메모리 셀부(11)중에서 하나의 셀 데이터를 선택하게 되고, 선택된 셀 데이터에 연결된 패스 트랜지스터(N1,N2,…,Nn)들을 Y-게이트 콘트롤부(14)가 선택해서 셀 데이터를 센스 앰프부(12)로 전달하게 된다.
이어, 상기 센스 앰프부(12)는 센싱을 수행하게 되고 센스 앰프 데이터 래치 신호(Sense Amp Data Latch ; SALAT)는 Y-게이트 콘트롤부(14)의 데이터 버퍼 인에이블 신호(Data Buffer enable Signal ; YEN)와 데이터 버퍼 래치 신호(Data Buffer Latch Signal ; DBLAT)에 의해 데이터 버퍼부(13)의 특정부분에 셀 데이터를 저장하게 된다.
여기서 특정 어드레스로 인해 하나의 셀이 선택되면 패스 트랜지스터들(N1,N2,…,Nn)중에서 하나의 패스 트랜지스터가 선택되고, 각각의 셀 데이터마다 하나의 패스 트랜지스터와 센스 앰프부 그리고 데이터 버퍼부가 할당된다.
도 2는 종래 기술에 대한 데이터 리드 회로의 동작 타이밍도이다.
도 2에서와 같이, Y-게이트 콘트롤부(14)를 인에이블시키는 신호인 CNTEN 신호가 인에이블된 후 메인 클럭 신호(Main Clock Signal ; YCLK)가 일정 주기를 갖고 순차적으로 플래쉬 메모리 셀부(11)가 연결된 패스 트랜지스터들(N1,N2,…,Nn)을 선택할 수 있는 값들을 생성한다.
이어, 메인 클럭 신호(YCLK)의 라이징 타임(Rising Time)에서 패스 트랜지스터들(N1,N2,…,Nn)을 온(ON)시켜 센스 앰프부(12)가 동작을 시작하도록 하고, 데이터 버퍼부(13)의 특정 위치를 선택하여 오픈시키는 Y-게이트 인에이블 신호(YEN )를 인에이블 시킨다.
또한, 어느 정도 센스 앰프부(12)의 센싱 능력에 맞춰 센싱된 데이터를 래치하기 위한 신호인 SALAT 신호와 데이터 버퍼의 저장 위치가 선택된 후 데이터 버퍼부(13)에 센스 앰프 래치 데이터를 저장시키는 신호인 DBLAT 신호를 동시에 인에이블시켜 준다.
여기서 상기 SALAT 신호와 DBLAT 신호에 의해 메모리 셀 데이터는 데이터 버퍼부(13)에 저장되게 된다.
한편, t1은 첫 번째 셀 데이터가 데이터 버퍼부(13)에 저장되는 시간이고, t2는 센싱 시간이며, t3은 센스 앰프/데이터 버퍼 래치 시간이다.
그러나 이와 같은 종래 기술의 데이터 리드 회로에 있어서 다음과 같은 문제점이 있었다.
즉, 도 2에서와 같이 래치 신호 2개(SALAT 신호, DBLAT 신호)가 동시에 움직이게 되면 센스 앰프가 동작하면서 데이터가 래치되고 센스 앰프 래치 데이터가 곧바로 데이터 버퍼 래치 신호에 의해 지연없이 전달되어야만 하는데 센스 앰프가 센싱해서 래치하는 순간에 동시에 데이터 버퍼부는 데이터 래치를 시작하므로 잘못된 데이터가 저장될 수 있고 센스 앰프 래치하는 구간에서 데이터가 바뀌게 되면 곧바로 데이터 버퍼로 오류 데이터를 저장하게 된다.
따라서 센스 앰프의 입장에서는 주어진 주기를 완전히 사용못하고 래치 신호 폭(Width)구간 만큼을 보장 받을 수 없게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 시리얼 플래쉬 메모리의 셀 데이터를 읽어낼 때 센스 앰프와 데이터 버퍼로의 셀 데이터 이동시에 발생할 수 있는 오류 데이터 래치를 방지하고 센스 앰프의 센싱 타임 한 구간을 완전히 셀 데이터 센싱에만 사용하도록하여 센스 앰프의 타이밍 마진을 확보하도록 한 데이터 리드 회로를 제공하는데 그 목적이 있다.
도 1은 종래 기술의 데이터 리드 회로를 나타낸 블록도
도 2는 종래 기술에 대한 데이터 리드 회로의 동작 타이밍도
도 3은 본 발명에 의한 데이터 리드 회로를 나타낸 블록도
도 4 내지 도 5는 본 발명에 의한 데이터 리드 회로의 동작 타이밍도
도면의 주요부분에 대한 부호의 설명
21 : 플래쉬 메모리 셀부 22 : 센스 앰프부
23 : 데이터 버퍼부 24 : Y-게이트 콘트롤부
25 : 지연부 26 : 데이터 버퍼 카운터부
상기와 같은 목적을 달성하기 위한 본 발명에 의한 데이터 리드 회로는 복수개의 셀 데이터를 저장하고 있는 플래쉬 메모리 셀부와, 상기 플래쉬 메모리 셀부에서 선택된 셀 데이터를 센싱하기 위한 센스 앰프부와, 상기 센스 앰프부에서 센싱된 셀 데이터를 주어진 순서대로 순차적으로 저하였다가 외부로 내보내는 데이터 버퍼부와, 상기 플래쉬 메모리 셀부와 센스 앰프부를 연결시키면서 셀 데이터를 전달해주는 패스 트랜지스터들과, 상기 센스 앰프부의 센스 앰프 래치 데이터를 데이터 버퍼부에 전달시켜 주기위한 제 2 패스 트랜지스터들과, 외부의 메인 클럭 신호와 메인 인에이블 신호를 받아 제 1 패스 트랜지스터들을 순차적으로 선택해주는 Y-게이트 콘트롤부와, 상기 메인 클럭 신호와 메인 인에이블 신호를 한 주기 지연시켜주는 지연부와, 상기 지연부의 출력신호를 받아 상기 제 2 패스 트랜지스터들을 순차적으로 선택해주는 데이터 버퍼 카운터부를 포함하여 구성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 데이터 리드 회로를 상세히 설명하면 다음과 같다.
도 3은 본 발명에 의한 데이터 리드 회로를 나타낸 블록도이다.
도 3에서와 같이, 복수개의 셀 데이터를 저장하고 있는 플래쉬 메모리 셀부(21)와, 상기 플래쉬 메모리 셀부(21)에서 선택된 셀 데이터를 센싱하기 위한 센스 앰프부(22)와, 상기 센스 앰프부(22)에서 센싱된 셀 데이터를 주어진 순서대로 순차적으로 저하였다가 외부로 내보내는 셀 데이터 임시 저장 장치인 데이터 버퍼부(23)와, 상기 플래쉬 메모리 셀부(21)와 센스 앰프부(22)를 연결시키면서 셀 데이터를 전달해주는 복수개의 패스 트랜지스터들(T1,T2,…,Tn)과, 상기 센스 앰프부(22)의 센스 앰프 래치 데이터(Sense Amp Latch Data)를 데이터 버퍼부(23)에 전달시켜 주기위한 복수개의 제 2 패스 트랜지스터들(G1,G2,…,Gn)과, 외부의 메인 클럭 신호(CLK)와 메인 인에이블 신호(Main enable Signal ; YPEN)를 받아 제 1 패스 트랜지스터들(T1,T2,…,Tn)을 순차적으로 선택해주는 Y-게이트 콘트롤부(24)와, 상기 메인 클럭 신호(CLK)와 메인 인에이블 신호(YPEN)를 한 주기 지연시켜주는 지연부(25)와, 상기 지연부(25)의 출력신호를 받아 상기 제 2 패스 트랜지스터들(G1,G2,…,Gn)을 순차적으로 선택해주는 데이터 버퍼 카운터부(26)를 포함하여 구성된다.
여기서 상기 지연부(25)는 쉬프트 레지스터로 이루어진다.
도 4 내지 도 5는 본 발명에 의한 데이터 리드 회로의 동작 타이밍도이다.
도 4에서와 같이, Y-게이트 콘트롤부(24)를 인에이블 시키는 메인 인에이블 신호(YPEN)와 메인 클럭 신호(CLK)가 인가되면 플래쉬 메모리 셀부(21)의 셀 데이터가 제 1 패스 트랜지스터들(T1,T2,…,Tn)을 통해 센스 앰프부(22)로 전달된다.
이때 상기 Y-게이트 콘트롤부(24)에서 메인 인에이블 신호(YPEN)를 메인 클럭신호(CLK)와 조합해서 제 1 패스 트랜지스터들(T1,T2,…,Tn)의 인에이블신호인 TSWEN 신호를 만들어 준다.
동시에 Y-게이트 콘트롤부(24)는 메인 클럭 신호(CLK)와 동일한 신호인 TCLK신호에 맞춰 카운팅(Counting)을 실시하면서 제 1 패스 트랜지스터들(T1,T2,…,Tn)을 순차적으로 선택하게 된다.
그러면 센스 앰프부(22)는 제 1 패스 트랜지스터들(T1,T2,…,Tn)을 거쳐 온 셀 데이터를 TCLK 신호 라이징 에지(Rising Edge)에 맞춰 센싱을 시작하고, 센싱된 셀 데이터를 센스 앰프 래치 데이터 신호(Sense Amp Latch Data Signal ; SL)에 맞춰 래치를 수행하게 된다.
이어, 제 2 패스 트랜지스터들(G1,G2,…,Gn)을 카운팅하면서 데이터 버퍼부(23)에 센스 앰프 래치 데이터를 저장할 수 있게 하는 데이터 버퍼 카운터부(26)는 메인 클럭 신호(CLK)와 메인 인에이블 신호(YPEN)를 한 주기 지연시키는 지연부(25)를 거쳐 나온 BCLK 신호와 BSWEN 신호를 받아서 동작하게 된다.
또한, 데이터 버퍼 카운터부(26)에 의해 선택된 제 2 패스 트랜지스터들(G1,G2,…,Gn)을 거쳐 나온 셀 데이터를 데이터 버퍼부(23)에 래치하기 위한 신호인 DL은 센스 앰프 래치 데이터 신호(SL)의 하강 모서리(Falling Edge)에서 펄스를 움직이게 된다.
이렇게 되면 TSWEN 신호와 TCLK 신호에 의해 센싱을 시작하는 센스 앰프부(22)는 센스 앰프 래치 데이터 신호(SL)가 하이(High)에서 로우(Low)로 트리거(Trigger)할 때까지 센싱을 수행하게 되고, 센스 앰프 래치 데이터 신호(SL)에 의해 데이터 래치가 끝남과 동시에 DSWEN 신호와 BCLK 신호에 의해 동작하는 데이터 버퍼 카운터부(26)가 동작을 시작하여 제 2 패스 트랜지스터들(G1,G2,…,Gn)중 하나를 선택하게 된다.
동시에 데이터 버퍼 래치 데이터 신호(DL)가 인에이블 되어 센스 앰프부(22)가 완전히 동작을 끝낸 후 정확한 셀 데이터가 센스 앰프부(22)에 래치된 셀 데이터를 데이터 버퍼부(23)에 저장하게 된다.
여기서 t4 구간은 첫 번째 셀 데이터가 데이터 버퍼부에 저장되는 시간, t5 구간은 센싱 시간, t7 구간은 센스 앰프 래치 시간, t8은 데이터 버퍼 래치시간이다.
이상에서 설명한 바와 같이 본 발명에 의한 데이터 리도 회로에 있어서 도 5에서와 같이 센스 앰프 래치 구간인 t11 시간동안을 전부 센싱 타임으로 사용하고 완전히 래치가 끝난 후(t10 구간) 그 래치된 데이터를 t12 구간 동안에만 데이터 버퍼부에 저장하게 되므로 오류 데이터가 저장될 가능성을 방지할 수 있고, 센스 앰프가 주어진 한 주기 전체를 센싱타임으로 사용함에 따라 시간적인 마진(Timming Marign)을 확보할 수 있는 효과가 있다.

Claims (3)

  1. 복수개의 셀 데이터를 저장하고 있는 플래쉬 메모리 셀부와,
    상기 플래쉬 메모리 셀부에서 선택된 셀 데이터를 센싱하기 위한 센스 앰프부와,
    상기 센스 앰프부에서 센싱된 셀 데이터를 주어진 순서대로 순차적으로 저하였다가 외부로 내보내는 데이터 버퍼부와,
    상기 플래쉬 메모리 셀부와 센스 앰프부를 연결시키면서 셀 데이터를 전달해주는 패스 트랜지스터들과,
    상기 센스 앰프부의 센스 앰프 래치 데이터를 데이터 버퍼부에 전달시켜 주기위한 제 2 패스 트랜지스터들과,
    외부의 메인 클럭 신호와 메인 인에이블 신호를 받아 제 1 패스 트랜지스터들을 순차적으로 선택해주는 Y-게이트 콘트롤부와,
    상기 메인 클럭 신호와 메인 인에이블 신호를 한 주기 지연시켜주는 지연부와,
    상기 지연부의 출력신호를 받아 상기 제 2 패스 트랜지스터들을 순차적으로 선택해주는 데이터 버퍼 카운터부를 포함하여 구성되는 것을 특징으로 하는 데이터 리드 회로.
  2. 제 1 항에 있어서,
    상기 지연부는 쉬프트 레지스터로 구성되는 것을 특징으로 하는 데이터 리드 회로.
  3. 제 1 항에 있어서,
    상기 센스 앰프부는 센스 앰프 래치 신호의 하강 모서리에 맞춰 상승 트리거하여 데이터 버퍼부에 센스 앰프 래치 데이터를 저장하는 것을 특징으로 하는 데이터 리드 회로.
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