KR100911893B1 - 부적절한 읽기 명령을 차단하는 장치 - Google Patents

부적절한 읽기 명령을 차단하는 장치 Download PDF

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Abstract

본 발명의 부적절한 읽기 명령을 차단하는 장치는, 프리차지 상태인 뱅크에 입력되는 읽기 명령에 대하여 센스 앰프에서 파이프 래치로 데이터를 전송할 때 사용되는 클럭 신호 및 파이프 래치에서 출력 단자로 데이터를 전송할 때 사용되는 클럭 신호를 차단함으로써, 부적절한 읽기 동작의 수행을 방지하는 부적절한 읽기 명령을 차단하는 장치를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 액티브 명령을 통하여 워드 라인이 인에이블되면, 메모리셀에 있는 데이터를 읽어들이고, 읽기 명령에 의하여 제1 신호가 활성화되면, 읽어들인 데이터를 출력하는 센스 앰프; 상기 센스 앰프로부터 데이터를 입력받아 검출하고, 검출된 데이터를 증폭하여 출력하는 I/O 센스 앰프; 복수개의 입력 제어 신호에 따라 상기 I/O 센스 앰프에서 출력된 데이터를 입력받아 래치하고, 복수개의 출력 제어 신호에 따라 래치된 데이터를 출력 단자를 통하여 출력하는 파이프 래치; 차단 신호의 제어에 따라 상기 복수개의 입력 제어 신호를 인에이블/디스에이블하는 입력 제어 신호 차단부; 및 상기 차단 신호의 제어에 따라 상기 복수개의 출력 제어 신호를 인에이블/디스에이블하는 출력 제어 신호 차단부를 포함한다.
출력 인에이블, CL, BL

Description

부적절한 읽기 명령을 차단하는 장치{DEVICE FOR CUTTING ILLEGAL READ COMMAND}
도 1a는 종래의 데이터 출력 장치를 나타낸 예시도,
도 1b는 종래의 데이터 출력 장치의 동작을 나타낸 타이밍도,
도 2는 종래의 데이터 출력 장치 내에 장착된 파이프 래치 및 주변 회로를 나타낸 회로도,
도 3a은 본 발명의 일 실시예에 의한 부적절한 읽기 명령을 차단하는 장치를 나타낸 블록도,
도 3b는 본 발명의 부적절한 읽기 명령을 차단하는 장치의 동작에 적용되는 복수개의 신호를 나타낸 타이밍도,
도 3c는 본 발명의 부적절한 읽기 명령을 차단하는 장치의 동작에 적용되는 제1 신호를 생성하는 장치를 나타낸 블록도,
도 3d 및 도 3e는 본 발명의 부적절한 읽기 명령을 차단하는 장치의 동작에 적용되는 복수개의 입력 제어 신호를 나타낸 타이밍도 및 복수개의 입력 제어 신호를 생성하는 장치를 나타낸 블록도,
도 4a는 본 발명의 부적절한 읽기 명령을 차단하는 장치 중 입력 제어 신호 차단부를 나타낸 회로도,
도 4b는 도 4a의 복수개의 입력 제어 신호를 차단하는 장치를 나타낸 상세회로도,
도 4c는 본 발명의 부적절한 읽기 명령을 차단하는 장치에 적용되는 차단 신호를 나타낸 타이밍도,
도 5a는 본 발명의 일 실시예에 의한 부적절한 읽기 명령을 차단하는 장치 중 출력 제어 신호 차단부를 나타낸 회로도,
도 5b는 도 5a의 회로에 적용되는 신호를 나타내는 타이밍도,
도 5c는 도 5a의 복수개의 출력 제어 신호를 차단하는 장치를 나타낸 상세회로도,
도 5d 및 도 5e는 도 5a에 따른 제9 신호 및 제10 신호를 생성하는 장치를 나타낸 회로도,
도 6a~도 6f는 복수개의 출력 인에이블 신호를 생성하는 장치를 나타낸 회로도,
도 7은 도 6a~도 6f에 따른 신호를 나타낸 타이밍도,
도 8a 및 도 8b는 본 발명의 일 실시예에 의한 출력 제어 신호 차단부내에 장착된 CAS 신호 차단부를 나타낸 회로도,
도 9는 도 8a 및 도 8b에 적용되는 신호를 나타낸 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명 *
310 : 센스 앰프 320 : I/O 센스 앰프
330 : 파이프 래치 340 : 입력 제어 신호 차단부
350 : 출력 제어 신호 차단부
본 발명은 부적절한 읽기 명령을 차단하는 장치에 관한 것으로, 특히, DDR(Double Data Rate) SDRAM(Synchronous Dynamic Random Access Memory) 및 SDRAM에 응용되어, 프리차지(precharge) 상태에 있는 뱅크(bank)에 대하여 읽기 명령이 인가되었을 때 DRAM이 읽기 동작을 수행하지 않도록 하는 부적절한 읽기 명령을 차단하는 장치에 관한 것이다.
도 1a는 종래의 데이터 출력 장치를 나타낸 예시도로서, 이러한 종래의 데이터 출력 장치는, 데이터를 저장하는 메모리셀(110); 액티브 명령(ACTIVE)을 통하여 워드 라인(WL)이 인에이블되면, 메모리셀(110)에 있는 데이터를 읽어들이고, 읽기 명령(READ)에 의하여 제1 신호(YI)가 활성화되면, 읽어들인 데이터를 출력하는 센스 앰프(120); 센스 앰프(120)로부터 데이터를 입력받아 검출하고, 검출된 데이터를 증폭하여 출력하는 입출력 센스 앰프(130); 및 복수개의 입력 제어 신호(PINB<0:2>)에 따라 입출력 센스 앰프(130)에서 출력된 데이터를 입력받아 래치하고, 복수개의 출력 제어 신호(POUTB<0:2>)에 따라 래치된 데이터를 출력 단자(DQ Pad)를 통하여 출력하는 파이프 래치(140)를 포함한다. 이러한 종래의 데 이터 출력 장치의 동작에 따른 타이밍도는 도 1b에 도시되어 있다.
도 2는 종래의 데이터 출력 장치 내에 장착된 파이프 래치(140) 및 주변 회로를 나타낸 회로도로서, 이러한 종래의 파이프 래치(140)는, 복수개의 입력 제어 신호(PINB<0:2>)에 따라 입출력 센스 앰프(130)에서 입력된 데이터를 도통시키거나 차단하는 복수개의 입력 패스 게이트(211, 212, 213); 복수개의 입력 패스 게이트(211, 212, 213)로부터 입력받은 데이터를 각각 래치하는 복수개의 인버터 체인부(221, 222, 223); 및 복수개의 출력 제어 신호(POUTB<0:2>)에 따라 복수개의 인버터 체인부(221, 222, 223)의 데이터를 도통시키거나 차단하는 복수개의 입력 패스 게이트(231, 232, 233)를 포함한다. 여기서, 파이프 래치(140)의 출력단에 부가적으로 인버터 체인이 연결될 수 있다.
그러나, 상술한 종래의 데이터 출력 회로는, 프리차지 상태에서 읽기 명령이 입력되었을 때, 읽기 동작이 수행됨으로써, 유효하지 않은(invalid) 데이터를 외부로 출력하게 된다. 즉, 부적절한 읽기 명령에 대하여 내부적으로 읽기 동작을 수행하므로, DDR SDRAM에 있어서 파워업(Power up) 이후에 읽기 명령이 입력되기까지 도 1b에 도시된 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)가 하이-지(Hi-Z) 상태를 유지해야 함에도 불구하고, 파워업 시퀀스 초기에 DRAM에 입력되는 전압의 불안정성으로 인하여 사용자가 원하지 않는 부적절한 읽기 명령에 의해 DRAM이 읽기 동작을 수행하게 되어, 일반적인 읽기 동작이 수행되기 전까지 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)가 하이-지(Hi-Z) 상태를 유지해야 하는 규정을 위반하게 되는 문제점이 있다.
상기 문제점을 해결하기 위하여 안출된 본 발명은, 프리차지 상태인 뱅크에 입력되는 읽기 명령에 대하여 센스 앰프에서 파이프 래치로 데이터를 전송할 때 사용되는 클럭 신호 및 파이프 래치에서 출력 단자로 데이터를 전송할 때 사용되는 클럭 신호를 차단함으로써, 부적절한 읽기 동작의 수행을 방지하는 부적절한 읽기 명령을 차단하는 장치를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명의 부적절한 읽기 명령을 차단하는 장치는, 액티브 명령을 통하여 워드 라인이 인에이블되면, 메모리셀에 있는 데이터를 읽어들이고, 읽기 명령에 의하여 제1 신호가 활성화되면, 읽어들인 데이터를 출력하는 센스 앰프; 상기 센스 앰프로부터 데이터를 입력받아 검출하고, 검출된 데이터를 증폭하여 출력하는 I/O 센스 앰프; 복수개의 입력 제어 신호에 따라 상기 I/O 센스 앰프에서 출력된 데이터를 입력받아 래치하고, 복수개의 출력 제어 신호에 따라 래치된 데이터를 출력 단자를 통하여 출력하는 파이프 래치; 차단 신호의 제어에 따라 상기 복수개의 입력 제어 신호를 인에이블/디스에이블하는 입력 제어 신호 차단부; 및 상기 차단 신호의 제어에 따라 상기 복수개의 출력 제어 신호를 인에이블/디스에이블하는 출력 제어 신호 차단부를 포함한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 본 발명의 가장 바람직한 실시예들을 첨부된 도면을 참조하여 설명하기로 한다.
도 3a은 본 발명의 일 실시예에 의한 부적절한 읽기 명령을 차단하는 장치를 나타낸 블록도로서, 이러한 본 발명의 부적절한 읽기 명령을 차단하는 장치는, 센스 앰프(310), I/O 센스 앰프(320), 파이프 래치(330), 입력 제어 신호 차단부(340) 및 출력 제어 신호 차단부(350)를 포함한다.
센스 앰프(310)는, 액티브 명령(ACTIVE)을 통하여 워드 라인(WL)이 인에이블되면, 메모리셀(도시되지 않음)에 있는 데이터를 읽어들이고, 읽기 명령(READ)에 의하여 제1 신호(YI)가 활성화되면, 읽어들인 데이터를 출력하는 역할을 한다.
또한, I/O 센스 앰프(320)는, 상기 센스 앰프(120)로부터 데이터를 입력받아 검출하고, 검출된 데이터를 증폭하여 출력하는 역할을 한다.
한편, 파이프 래치(330)는, 복수개의 입력 제어 신호(PINB<0:2>)에 따라 상기 I/O 센스 앰프(320)에서 출력된 데이터를 입력받아 래치하고, 복수개의 출력 제어 신호(POUTB<0:2>)에 따라 래치된 데이터를 출력 단자(DQ Pad)를 통하여 출력하는 역할을 한다.
또한, 입력 제어 신호 차단부(340)는, 차단 신호(rast10)의 제어에 따라 상기 복수개의 입력 제어 신호(PINB<0:2>)를 인에이블/디스에이블하는 역할을 한다. 여기서, 상기 차단 신호(rast10)는, 상기 액티브 명령(ACTIVE)에 의해 뱅크가 활성화되면 제2 논리 단계(High)로 인에이블되었다가, 프리차지 명령에 의해 프리차지 되면 제1 논리 단계(Low)로 디스에이블되는 신호이다.
한편, 출력 제어 신호 차단부(350)는, 상기 차단 신호(rast10)의 제어에 따라 상기 복수개의 출력 제어 신호(POUTB<0:2>)를 인에이블/디스에이블하는 역할을 한다.
도 3b는 본 발명의 부적절한 읽기 명령을 차단하는 장치의 동작에 적용되는 복수개의 신호를 나타낸 타이밍도로서, 이에 관하여 설명하면 다음과 같다.
복수개의 입력 제어 신호(PINB<0:2>)는, 제1 신호(YI)에 의하여 인에이블되는데, 이러한 제1 신호(YI)는 읽기 명령이 인가되면 이 명령에 의해 인에이블되고, 이후에는 버스트 길이(burst length)에 따라서 내부적으로 활성화된 신호가 생성된다. 도 3b에 도시된 바와 같이 제1 신호(YI)는 제2 신호(RDWTSTP13B)에 의해 생성되며, 제2 신호(RDWTSTP13B)는 제3 신호(ICASP6) 및 제4 신호(CASP6_RD)에 의한 제5 신호(BANKP8)가 합쳐짐으로써 생성된다. DDR은 읽기/쓰기 커맨드 입력 시 내부적으로
Figure 112003015354128-pat00001
개의 펄스를 갖는 제3 신호(ICASP6)를 생성하게 된다. 즉, BL(Burst Length)=2이면 펄스가 생성되지 않고, BL=4이면 펄스가 1개 생성되며, BL=8이면 펄스가 4개 생성된다. 또한, 제3 신호(ICASP6)가 내부 명령인 반면 제4 신호(CASP6_RD)는 외부 명령이다. 즉, 제4 신호(CASP6_RD)는 읽기 동작 시에만 인에이블되며 뱅크에 무관하게 한 개만 있다. 한편, 제5 신호(BANKP8)는 뱅크 별로 1개씩 있으며, 예를 들어 소정의 뱅크에서 읽기 동작을 하면 해당 뱅크의 제5 신호(BANKP8)가 인에이블된다.
도 3c는 본 발명의 부적절한 읽기 명령을 차단하는 장치의 동작에 적용되는 제1 신호(YI)를 생성하는 장치를 나타낸 블록도로서, 이에 관하여 설명하면 다음과 같다.
제1 신호(YI)는 읽기나 쓰기 동작 시 센스 앰프(sense amp)(310)를 열어주는 신호로서, 읽기 동작의 예를 들면, 액티브 명령이 인가되면 워드 라인이 인에이블되어 셀에 있는 데이터가 비트 라인으로 읽혀진다. 이때, 센스 앰프(310)가 동작하여 비트 라인으로 나옹 셀 데이터를 증폭한다. 그 후, 읽기 명령이 인가되면 제1 신호(YI)가 인에이블되어 센스 앰프(310)에서 증폭된 셀 데이터를 읽어 외부로 출력한다.
읽기/쓰기 명령이 인가되면, 디코더(361)에서 컬럼 어드레스를 디코딩하여 AND 게이트(364)에 출력함으로써, 이러한 컬럼 어드레스에 해당하는 센스 앰프의 제1 신호(YI)만 인에이블 하도록 한다. 이 때, 제2 신호(RDWTSTP13B)는 딜레이(362) 및 인버터(363)를 통과하여 AND 게이트(364)에 출력된다. 예를 들어, 컬럼 어드레스가 5라고 하면, 디코더(361)에서는 컬럼 어드레스 5에 해당하는 신호만 제2 논리 단계(High)로 인에이블한다. 이 때, 제1 신호(YI)는 곧바로 인에이블되지 않고, 제1 논리 단계(Low)인 제2 신호(RDWTSTP13B)가 도착해야 비로소 인에이블된다.
도 3d 및 도 3e는 본 발명의 부적절한 읽기 명령을 차단하는 장치의 동작에 적용되는 복수개의 입력 제어 신호(PINB<0:2>)를 나타낸 타이밍도 및 복수개의 입력 제어 신호(PINB<0:2>)를 생성하는 장치를 나타낸 블록도로서, 이에 관하여 설명하면 다음과 같다.
제1 신호(YI)가, 읽기 동작에 있어서 센스 앰프에 있는 데이터를 읽어내거나, 쓰기 동작에 있어서 외부 데이터를 센스 앰프를 통해 셀로 쓸 때 사용되는 신호라면, 복수개의 입력 제어 신호(PINB<0:2>)는, 읽기 동작 시 센스 앰프에서 읽어낸 데이터를 파이프 래치로 전송하는 신호이다. 도 3d에 도시된 바와 같이 복수개의 입력 제어 신호(PINB<0:2>)는 PINSTP를 이용하여 생성하며, 순차적으로 인에이블(Low)된다. 그리고, PINSTPB(PINSTP의 반전값)은 도 3e에 도시된 바와 같이 4개의 뱅크에 있는 제2 신호(RDWTSTP13B)를 딜레이 한후 AND 연산한 값이다.
도 4a는 본 발명의 부적절한 읽기 명령을 차단하는 장치 중 입력 제어 신호 차단부(340)를 나타낸 회로도로서, 이에 관하여 설명하면 다음과 같다.
제1 차단부(410)는, 제5 신호(BANKP8) 및 차단 신호(RAST10)를 입력받고, 상기 차단 신호(RAST10)가 제1 논리 단계(Low)인 경우 디스에이블된 제6 신호(EXTP7B)를 생성하여 제3 차단부(430)로 출력하며, 상기 차단 신호(RAST10)가 제2 논리 단계(High)인 경우 상기 제5 신호(BANKP8)에 따라 디스에이블된 제6 신호(EXTP7B)를 생성하거나 인에이블된 제6 신호(EXTP7B)를 생성하여 제3 차단부(430)로 출력하는 역할을 한다. 여기서, 상기 차단 신호(RAST10)는, 액티브 명령에 의해 뱅크가 활성화되면, 제2 논리 단계(High)로 인에이블되었다가 프리차지 명령에 의해 프리차지되면 제1 논리 단계(Low)로 디스에이블되는 신호이다.
또한, 제2 차단부(420)는, 제3 신호(ICASP6) 및 상기 차단 신호(RAST10)를 입력받고, 상기 차단 신호(RAST10)가 제1 논리 단계(Low)인 경우 디스에이블된 제7 신호(INTP7B)를 생성하여 제3 차단부(430)로 출력하며, 상기 차단 신호(RAST10)가 제2 논리 단계(High)인 경우 상기 제3 신호(ICASP6)에 따라 디스에이블된 제7 신호(INTP7B)를 생성하거나 인에이블된 제7 신호(INTP7B)를 생성하여 제3 차단부(430)로 출력하는 역할을 한다.
한편, 제3 차단부(430)는, 상기 제6 신호(EXTP7B) 및 상기 제7 신호(INTP7B)를 입력받고, 상기 제6 신호(EXTP7B) 및 상기 제7 신호(INTP7B)가 제2 논리 단계(High)로 디스에이블된 경우에 디스에이블된 제2 신호(RDWTSTP13B)를 생성하여 출력하는 역할을 한다. 여기서, 도 4b는 도 4a의 복수개의 입력 제어 신호(PINB<0:2>)를 차단하는 장치를 나타낸 상세회로도이다.
도 4c는 본 발명의 부적절한 읽기 명령을 차단하는 장치에 적용되는 차단 신호(RAST10)를 나타낸 타이밍도로서, 이에 관하여 설명하면 다음과 같다.
상기 차단 신호(RAST10)는, 액티브 명령에 의해 뱅크가 활성화되면, 제2 논리 단계(High)로 인에이블되었다가 프리차지 명령에 의해 프리차지되면 제1 논리 단계(Low)로 디스에이블되는 신호로서, 뱅크 별로 하나 씩 존재하게 된다.
도 5a는 본 발명의 일 실시예에 의한 부적절한 읽기 명령을 차단하는 장치 중 출력 제어 신호 차단부(350)를 나타낸 회로도로서, 이에 관하여 설명하면 다음과 같다.
제4 차단부(510)는, 제8 신호(CLX5), 제9 신호(ROUTEN) 및 제10 신호(FOUTEN)를 입력받고, 상기 제8 신호(CLX5)의 제어에 의하여 상기 제9 신호(ROUTEN) 및 상기 제10 신호(FOUTEN) 중 하나의 신호를 선택하여 제11 신호(OUTEN)로서 출력하는 역할을 한다. 여기서, 상기 제8 신호(CLX5)는, CL(CAS Latency)가 1.5 및 2.5일 때에는 제2 논리 단계(High)이고, CL(CAS Latency)가 2.0 및 3.0일 때는 제1 논리 단계(Low)일 수 있다.
또한, 제5 차단부(520)는, 상기 제11 신호(OUTEN)를 입력받아 시프트 제어 신호(OUTENINC)를 생성하여 출력하는 역할을 한다. 여기서, 상기 시프트 제어 신호(OUTENINC)는, 도 5b에 도시된 바와 같이, 상기 복수개의 출력 제어 신호(POUTB<0:2>)를 순차적으로 시프트시키기 위해 사용되며, 상기 복수개의 출력 제어 신호(POUTB<0:2>) 중 하나의 값만 제1 논리 단계(Low)인데, 상기 시프트 제어 신호(OUTENINC)의 하강 에지(falling edge)에서 이 값이 시프트한다.
한편, 제6 차단부(530)는, 내부에 시프트 레지스터를 구비하고, 상기 시프트 레지스터에 의하여 상기 복수개의 출력 제어 신호(POUTB<0:2>)를 생성하며, 상기 제5 차단부(520)로부터 입력된 상기 시프트 제어 신호(OUTENINC)의 제어에 따라 상기 복수개의 출력 제어 신호(POUTB<0:2>)를 인에이블/디스에이블시키는 역할을 한다. 여기서, 도 5c는 도 5a의 복수개의 출력 제어 신호(POUTB<0:2>)를 차단하는 장 치를 나타낸 상세회로도이다.
도 5d 및 도 5e는 도 5a에 따른 제9 신호(ROUTEN) 및 제10 신호(FOUTEN)를 생성하는 장치를 나타낸 회로도로서, 이에 관하여 설명하면 다음과 같다.
제9 신호(Rising OUTput ENable ; ROUTEN) 및 제10 신호(Falling OUTput ENable ; FOUTEN)는, BL(Burst Length) 및 CL 정보를 소유하고 있으며, CL 신호에 의하여 복수개의 출력 인에이블 신호(OE0~OE25, OE_S1)가 도통되어 제9 신호(ROUTEN) 및 제10 신호(FOUTEN)가 생성되는 회로가 도시되어 있다.
도 6a~도 6f는 복수개의 출력 인에이블 신호(OE0~OE25, OE_S1)를 생성하는 장치를 나타낸 회로도로서, 이에 관하여 설명하면 다음과 같다.
도 6a~도 6e를 참조하면, 복수개의 출력 인에이블 신호(OE0~OE25) 중 제1 출력 인에이블 신호(OE0)가 제1 논리 단계(Low)이면 복수개의 출력 인에이블 신호(OE0~OE25) 중 소정의 복수개의 출력 인에이블 신호(OE5, OE10, OE_S1)가 제1 논리 단계(Low)가 되고, 그 결과, 복수개의 출력 인에이블 신호(OE0~OE25) 중 소정의 복수개의 출력 인에이블 신호(OE15, OE20, OE25)가 디스에이블된다. 또한, 도 6f를 참조하면, 제1 출력 인에이블 신호(OE0)는, 버스트 신호(YBURST)에 의해 생성되는데, 이러한 버스트 신호(YBURST)는 읽기 명령(READ)이 입력되면 인에이블(BL/2-1만큼 인에이블)되는 신호로서, 먼저 소정의 논리 회로(A)를 거쳐 1 클럭 지연된 후에, 소정의 논리 회로(B)에서 뒷부분이 블록킹되고, 소정의 논리 회 로(C)를 통하여 글리치가 제거되며, 그 후, 소정의 논리 회로를 거쳐 앞부분이 블록킹된다. 이러한 과정을 통하여 제1 출력 인에이블 신호(OE0)가 생성된다. 또한, 도 6f를 통하여 알 수 있듯이, CAS 신호(CASP6)가 인에이블되지 않으면 제1 출력 인에이블 신호(OE0)가 인에이블되지 않으며, 외부 클럭 신호(CLKP4)는 펄스 폭이 2ns인 신호이다. 한편, 쓰기 신호(WRITE6)는 쓰기 명령이 입력되면 제2 논리 단계(High)가 되고 읽기 명령이 입력되면 제1 논리 단계(Low)가 되는 신호이다. 도 7은 도 6a~도 6f에 따른 신호를 나타낸 타이밍도로서, 복수개의 출력 인에이블 신호(OE15, OE20, OE25)가 인에이블/디스에이블되는 과정이 나타나 있다.
도 8a 및 도 8b는 본 발명의 일 실시예에 의한 출력 제어 신호 차단부(350) 내에 장착된 CAS 신호(CASP6) 차단부(800)를 나타낸 회로도로서, 이에 관하여 설명하면 다음과 같다.
CAS 신호(CASP6) 차단부(800)는, 뱅크가 프리차지 상태인 경우에 디스에이블되는 상기 차단 신호(RAST10)에 의해 뱅크 활성화 신호(ACT_BK)를 인에이블/디스에이블 하는 역할을 한다. 여기서, 상기 뱅크 활성화 신호(ACT_BK)가 디스에이블되면, CAS 신호(CASP6)가 디스에이블된다. 상기 CAS 신호(CASP6) 차단부(800)에 관하여 상세히 설명하면 다음과 같다.
상기 CAS 신호(CASP6) 차단부(800) 내에 장착된 제1 NAND 게이트(811)는, 상기 차단 신호(RAST10) 중 제1 차단 신호(RAST10<0>) 및 제1 뱅크 어드레스 신호(bankt4<0>)를 입력받아 NAND 연산한 후, 그 결과값을 출력하는 역할을 한다.
또한, 상기 CAS 신호(CASP6) 차단부(800) 내에 장착된 제2 NAND 게이트(812)는, 상기 차단 신호(RAST10) 중 제2 차단 신호(RAST10<1>) 및 제2 뱅크 어드레스 신호(bankt4<1>)를 입력받아 NAND 연산한 후, 그 결과값을 출력하는 역할을 한다.
한편, 상기 CAS 신호(CASP6) 차단부(800) 내에 장착된 제3 NAND 게이트(813)는, 상기 차단 신호(RAST10) 중 제3 차단 신호(RAST10<2>) 및 제3 뱅크 어드레스 신호(bankt4<2>)를 입력받아 NAND 연산한 후, 그 결과값을 출력하는 역할을 한다.
또한, 상기 CAS 신호(CASP6) 차단부(800) 내에 장착된 제4 NAND 게이트(814)는, 상기 차단 신호(RAST10) 중 제4 차단 신호(RAST10<3>) 및 제4 뱅크 어드레스 신호(bankt4<3>)를 입력받아 NAND 연산한 후, 그 결과값을 출력하는 역할을 한다.
한편, 상기 CAS 신호(CASP6) 차단부(800) 내에 장착된 제5 NAND 게이트(820)는, 상기 제1 NAND 게이트(811)의 출력 신호, 상기 제2 NAND 게이트(812)의 출력 신호, 상기 제3 NAND 게이트(813)의 출력 신호 및 상기 제4 NAND 게이트(814)의 출력 신호를 입력받아 NAND 연산한 후, 그 결과값을 상기 뱅크 활성화 신호(ACT_BK)로서 출력하는 역할을 한다.
도 9는 도 8a 및 도 8b에 적용되는 신호를 나타낸 타이밍도로서, 이에 관하여 설명하면 다음과 같다.
먼저, 뱅크 어드레스 신호(bankt4<0:3>)는 각 뱅크 별로 1개씩 있으며, 외부에서 입력되는 뱅크 주소를 클럭의 상승 에지에서 래치한 신호이다. 또한, CAS 신호(CASP6)는, 읽기나 쓰기 명령이 인가될 때 발생하는 펄스 신호로서, 펄스는 디램 내부에서 생성된다.
이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지로 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니다.
본 발명은, 프리차지 상태인 뱅크에 입력되는 읽기 명령에 대하여 센스 앰프에서 파이프 래치로 데이터를 전송할 때 사용되는 클럭 신호 및 파이프 래치에서 출력 단자로 데이터를 전송할 때 사용되는 클럭 신호를 차단함으로써, 부적절한 읽기 동작의 수행을 방지하는 장점이 있다.

Claims (6)

  1. 액티브 명령을 통하여 워드 라인이 인에이블되면, 메모리셀에 있는 데이터를 읽어들이고, 읽기 명령에 의하여 제1 신호가 활성화되면, 읽어들인 데이터를 출력하는 센스 앰프;
    상기 센스 앰프로부터 데이터를 입력받아 검출하고, 검출된 데이터를 증폭하여 출력하는 I/O 센스 앰프;
    복수개의 입력 제어 신호에 따라 상기 I/O 센스 앰프에서 출력된 데이터를 입력받아 래치하고, 복수개의 출력 제어 신호에 따라 래치된 데이터를 출력 단자를 통하여 출력하는 파이프 래치;
    차단 신호의 제어에 따라 상기 복수개의 입력 제어 신호를 인에이블/디스에이블하는 입력 제어 신호 차단부; 및
    상기 차단 신호의 제어에 따라 상기 복수개의 출력 제어 신호를 인에이블/디스에이블하는 출력 제어 신호 차단부
    를 포함하는 것을 특징으로 하는 부적절한 읽기 명령을 차단하는 장치.
  2. 제1항에 있어서,
    상기 차단 신호는, 상기 액티브 명령에 의해 뱅크가 활성화되면 제2 논리 단계로 인에이블되었다가, 프리차지 명령에 의해 프리차지되면 제1 논리 단계로 디스 에이블되는
    것을 특징으로 하는 부적절한 읽기 명령을 차단하는 장치.
  3. 제2항에 있어서, 상기 입력 제어 신호 차단부는,
    상기 차단 신호를 입력받고, 상기 차단 신호가 제1 논리 단계인 경우 디스에이블된 출력 신호를 생성하는 제1 차단부;
    상기 차단 신호를 입력받고, 상기 차단 신호가 제1 논리 단계인 경우 디스에이블된 출력 신호를 생성하는 제2 차단부; 및
    상기 제1 차단부의 출력 신호 및 상기 제2 차단부의 출력 신호를 입력받고, 상기 제1 차단부의 출력 신호 및 상기 제2 차단부의 출력 신호가 디스에이블된 경우에 디스에이블된 출력 신호를 생성하는 제3 차단부
    를 포함하는 것을 특징으로 하는 부적절한 읽기 명령을 차단하는 장치.
  4. 제2항에 있어서,
    상기 출력 제어 신호 차단부는, 상기 차단 신호에 의해 CAS 신호를 제어하고, 상기 CAS 신호에 의해 상기 복수개의 출력 제어 신호를 인에이블/디스에이블하는
    것을 특징으로 하는 부적절한 읽기 명령을 차단하는 장치.
  5. 제4항에 있어서,
    상기 출력 제어 신호 차단부는, 상기 차단 신호에 의해 뱅크 활성화 신호를 인에이블/디스에이블 하는 CAS 신호 차단부
    를 포함하고,
    상기 뱅크 활성화 신호가 디스에이블되면, CAS 신호가 디스에이블되는
    것을 특징으로 하는 부적절한 읽기 명령을 차단하는 장치.
  6. 제5항에 있어서, 상기 CAS 신호 차단부는,
    상기 차단 신호 및 뱅크 어드레스 신호를 입력받아 NAND 연산하는 복수개의 NAND 게이트; 및
    상기 복수개의 NAND 게이트의 출력 신호를 입력받아 NAND 연산한 후, 그 결과값을 상기 뱅크 활성화 신호로서 출력하는 NAND 게이트
    를 포함하는 것을 특징으로 하는 부적절한 읽기 명령을 차단하는 장치.
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