KR20010026928A - 반도체 메모리 장치 - Google Patents

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KR20010026928A KR1019990038435A KR19990038435A KR20010026928A KR 20010026928 A KR20010026928 A KR 20010026928A KR 1019990038435 A KR1019990038435 A KR 1019990038435A KR 19990038435 A KR19990038435 A KR 19990038435A KR 20010026928 A KR20010026928 A KR 20010026928A
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Abstract

본 발명은 반도체 메모리 장치를 공개한다. 이 장치는 복수개의 메모리 셀 어레이 뱅크들, 제어신호들에 응답하여 복수개의 메모리 셀 어레이 뱅크들 각각으로부터 출력되는 데이터를 버퍼하여 출력하기 위한 복수개의 데이터 출력버퍼들, 복수개의 데이터 출력버퍼들로부터 출력되는 데이터를 구동하기 위한 복수개의 데이터 출력 드라이버들, 및 제어신호들을 발생하기 위한 데이터 출력 제어신호 발생회로로 구성되고, 복수개의 데이터 출력버퍼들이 데이터 출력 제어신호 발생회로에 인접하게 배치된 것을 특징으로 한다. 따라서, 데이터 출력 제어신호 발생회로의 출력 라인의 신호 라인 부하의 값과 데이터 출력버퍼들의 출력 라인의 신호 라인 부하의 값의 차이를 줄임으로써 리드 데이터를 고속으로 전송할 수 있다.

Description

반도체 메모리 장치{Semiconductor Memory Device}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 데이터 리드 동작시에 데이터 출력 제어신호 발생회로와 데이터 출력버퍼의 출력 라인에 걸리는 신호 라인의 부하의 값의 차이를 감소함으로써 데이터를 고속으로 전송할 수 있는 반도체 메모리 장치에 관한 것이다.
종래의 반도체 메모리 장치는 데이터 리드 패스에 데이터 출력 제어신호 발생회로, 데이터 출력버퍼, 및 데이터 출력 드라이버를 구비하여 메모리 셀로부터 출력되는 데이터를 리드하였다.
데이터 출력 제어신호 발생회로는 데이터 출력버퍼를 제어하기 위한 제어신호들(KPIPE, KDATA)을 발생한다. 데이터 출력버퍼는 파이프라인 제어신호(KPIPE)에 응답하여 데이터를 래치하여 출력하고, 클럭 제어신호(KDATA)에 응답하여 래치된 데이터를 래치하여 출력한다. 데이터 출력 드라이버는 데이터 출력버퍼로부터 출력되는 데이터를 외부로 출력한다.
그런데, 종래의 반도체 메모리 장치의 데이터 출력 제어신호 발생회로의 출력 라인에 걸리는 부하의 값은 데이터 출력버퍼의 출력 라인에 걸리는 신호 라인 부하의 값보다 크다. 게다가, 데이터 출력 제어신호 발생회로로부터 데이터 출력버퍼까지의 신호 라인의 길이가 데이터 출력버퍼로부터 데이터 출력 드라이버까지의 신호 라인의 길이보다 크므로 데이터 출력 제어신호 발생회로의 출력 라인에 걸리는 신호 라인의 부하의 값이 데이터 출력버퍼의 출력 라인에 걸리는 신호 라인의 부하의 값보다 더욱 더 커지게 된다.
즉, 데이터 출력 제어신호 발생회로의 출력 라인에 걸리는 신호 라인 부하가 큰 값을 가지는데, 데이터 출력 제어신호 발생회로로부터 데이터 출력 드라이버까지의 신호 라인의 길이가 길어짐으로 인해서 데이터 출력 제어신호 발생회로의 출력 라인에 걸리는 부하의 값이 더 커지게 된다. 반면에, 데이터 출력버퍼의 출력 라인에 걸리는 부하는 작은 값을 가지는데, 데이터 출력버퍼로부터 데이터 출력 드라이버까지의 신호 라인의 길이가 짧아짐으로 인해서 데이터 출력버퍼의 출력 라인에 걸리는 부하의 값은 데이터 출력 제어신호 발생회로의 출력라인에 걸리는 부하의 값보다 상대적으로 작아지게 된다.
따라서, 종래의 반도체 메모리 장치는 데이터 출력 제어신호 발생회로의 출력 라인에 걸리는 라인의 부하의 값과 데이터 출력 버퍼의 출력 라인에 걸리는 라인의 부하의 값의 차이가 커지게 되어 데이터를 고속으로 전송할 수 없다는 문제점이 있었다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 신호 라인의 길이 차이에 따른 신호 라인의 부하의 값의 차이를 줄임으로써 데이터를 고속으로 전송할 수 있는 반도체 메모리 장치를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 복수개의 메모리 셀 어레이 블록들, 상기 복수개의 메모리 셀 어레이 블록들 각각으로부터 출력되는 데이터를 증폭하여 출력하기 위한 상기 복수개의 메모리 셀 어레이 블록들 각각에 연결된 복수개의 센스 증폭기들, 제어신호들에 응답하여 상기 복수개의 센스 증폭기들로부터 출력되는 데이터를 버퍼하여 출력하기 위한 복수개의 데이터 출력버퍼들, 상기 복수개의 데이터 출력버퍼들로부터 출력되는 데이터를 구동하기 위한 복수개의 데이터 출력 드라이버들, 및 상기 제어신호들을 발생하기 위한 데이터 출력 제어신호 발생회로를 구비하고, 상기 복수개의 데이터 출력버퍼들이 상기 데이터 출력 제어신호 발생회로에 인접하게 배치된 것을 특징으로 한다.
또한, 상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 복수개의 메모리 셀 어레이 뱅크들, 제어신호들에 응답하여 상기 복수개의 메모리 셀 어레이 뱅크들 각각으로부터 출력되는 데이터를 버퍼하여 출력하기 위한 복수개의 데이터 출력버퍼들, 상기 복수개의 데이터 출력버퍼들로부터 출력되는 데이터를 구동하기 위한 복수개의 데이터 출력 드라이버들, 및 상기 제어신호들을 발생하기 위한 데이터 출력 제어신호 발생회로를 구비하고, 상기 복수개의 데이터 출력버퍼들이 상기 데이터 출력 제어신호 발생회로에 인접하게 배치된 것을 특징으로 한다.
도1은 종래의 반도체 메모리 장치의 일실시예의 구성을 나타내는 블록도이다.
도2는 도1에 나타낸 데이터 출력버퍼의 실시예의 블록도이다.
도3은 종래의 반도체 메모리 장치의 다른 실시예의 구성을 나타내는 블럭도이다.
도4는 본 발명의 반도체 메모리 장치의 일실시예의 구성을 나타내는 블록도이다.
도5는 본 발명의 반도체 메모리 장치의 다른 실시예의 구성을 나타내는 블럭도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치를 설명하기 전에 종래의 반도체 메모리 장치를 설명하면 다음과 같다.
도1은 종래의 반도체 메모리 장치의 일실시예의 구성을 나타내는 블록도로서, 메모리 셀 어레이 블록들(10-1, 10-2, ..., 10-8), 센스 증폭기들((12-11, 12-12, ..., 12-18), (12-21, 12-22, ..., 12-28), ..., (12-81, 12-82, ..., 12-88)), 데이터 출력버퍼들(14-1, 14-2, ..., 14-8), 데이터 출력 드라이버들(16-1, 16-2, ..., 16-8), 및 데이터 출력 제어신호 발생회로(18)로 구성되어 있다.
도1에서, 센스 증폭기들은 SA로, 데이터 출력버퍼들은 DOB로, 데이터 출력 드라이버들은 OD로 각각 표시하였다. 그리고, DL/B로 표시한 것은 메모리 셀 어레이 블록과 센스 증폭기사이의 데이터 라인쌍을 나타내는 것으로, 각각의 메모리 셀 어레이 블록당 8개의 데이터 라인쌍들((DL11/11B, DL12/12B, ..., DL18/18B), (DL21/21B, DL22/22B, ..., DL28/28B), ..., (DL81/81B, DL82/82B, ..., DL88/88B))이 각각 연결되어 있다. 그리고, MDL/B로 표시한 것은 센스 증폭기들((12-11, 12-21, ..., 12-81), (12-12, 12-22, ..., 12-82), ..., (12-18, 12-28, ..., 12-88)) 각각에 공통 연결된 메인 데이터 라인쌍을 나타내는 것이다. 그리고, DOU/D로 표시한 것은 데이터 출력버퍼들 각각으로부터 출력되는 출력 데이터 쌍을 나타낸다.
도1에 나타낸 블록도의 데이터 리드 동작을 설명하면 다음과 같다.
리드 명령이 인가되고, 어드레스가 인가되어 8개의 메모리 셀 어레이 블록들중 하나의 블록이 선택되면, 해당 메모리 셀 어레이 블록으로 부터의 데이터가 리드된다.
메모리 셀 어레이 블록(10-1)이 선택되어 8개의 데이터가 데이터 라인쌍들(DL11/B, DL12/B, ..., DL18/B)로 출력되면, 센스 증폭기들(12-11, 12-12, ..., 12-18)은 데이터 라인쌍들(DL11/B, DL12/B, ..., DL18/B)로부터 전송되는 데이터를 증폭하여 메인 데이터 라인쌍들(MDL1/B, MDL2/B, ..., MDL8/B)로 전송한다. 데이터 출력버퍼들(14-1, 14-2, ..., 14-8)은 메인 데이터 라인쌍들(MDL1/B, MDL2/B, ..., MDL8/B)로 전송된 데이터를 각각 버퍼하여 데이터 출력쌍들(DOU1/D1, DOU2/D2, ..., DOU8/D8)로 각각 출력한다. 데이터 출력 드라이버들(16-1, 16-2, ..., 16-8)은 데이터 출력쌍들(DOU1/D1, DOU2/D2, ..., DOU8/D8)을 각각 구동하여 출력한다.
도2는 도1에 나타낸 데이터 출력버퍼의 실시예의 블록도로서, 제1레지스터(20), 제2레지스터(22), 및 논리 게이트 수단(14)으로 구성되어 있다.
도2에 나타낸 블록도의 동작을 설명하면 다음과 같다.
파이프라인 제어신호(KPIPE)는 파이프라인 동작시에 인에이블되는 신호이다. 그리고, 클럭 제어신호(KDATA)는 리드 동작시에 클럭신호에 응답하여 인에이블되는 신호이다. 출력 인에이블 신호(OE)는 리드 동작시에 외부로 부터의 출력 인에이블 신호에 응답하여 인에이블되는 신호이다.
제1레지스터(20)는 제어신호(KPIPE)에 응답하여 메인 데이터 라인쌍(MDL/B)으로부터 전송되는 데이터 쌍(D, DB)을 입력하고 래치하여 데이터 쌍(DA1B, DA1)을 출력한다. 제2레지스터(22)는 제어신호(KDATA)에 응답하여 데이터 쌍(DA1B, DA1)을 입력하고 래치하여 데이터 쌍(DAB1, DAB1B)을 출력한다. 논리 게이트 수단(24)은 출력 인에이블 신호(OE)와 데이터 쌍(DAB1, DAB1B)을 논리곱하여 데이터 쌍(DOU, DOD)을 발생한다.
즉, 데이터 출력버퍼는 데이터 출력 제어신호 발생회로(18)로부터 출력되는 제어신호들(KPIPE, KDATA)에 응답하여 데이터를 입력하고 래치한다. 그런데, 데이터 출력 제어신호 발생회로(18)의 출력 라인의 부하가 크기 때문에 제어신호들(KPIPE, KDATA)이 빠르게 전송될 수 없다는 문제점이 있다.
도3은 종래의 반도체 메모리 장치의 다른 실시예의 구성을 나타내는 블록도로서, 메모리 셀 어레이 뱅크들(50-1, 50-2, 50-3, 50-4), 데이터 출력버퍼들((52-11, 52-12, ..., 52-1k), (52-21, 52-22, ..., 52-2k), (52-31, 52-32, ..., 52-3k), (52-41, 52-42, ..., 52-4k)), 데이터 출력 드라이버들((54-11, 54-12, ..., 54-1k), (54-21, 54-22, ..., 54-2k), (54-31, 54-32, ..., 54-3k), (54-41, 54-42, ..., 54-4k)), 및 데이터 출력 제어신호 발생회로(56)로 구성되어 있다.
도3에서, 데이터 출력버퍼들은 DOB로, 데이터 출력 드라이버들은 OD로 각각 표시하였다. 그리고, 메모리 셀 어레이 뱅크들(50-1, 50-2, 50-3, 50-4) 각각은 도1에 나타낸 메모리 셀 어레이 블록들과 센스 증폭기들을 포함하는 구성을 가진다.
도3의 블록도에서, 데이터 출력 제어신호 발생회로(56)는 메모리 셀 어레이 뱅크들(50-1, 50-2, 50-3, 50-4)의 중앙에 배치되고, 데이터 출력버퍼들((52-11, 52-12, ..., 52-1k), (52-21, 52-22, ..., 52-2k), (52-31, 52-32, ..., 52-3k), (52-41, 52-42, ..., 52-4k))과 데이터 출력 드라이버들((54-11, 54-12, ..., 54-1k), (54-21, 54-22, ..., 54-2k), (54-31, 54-32, ..., 54-3k), (54-41, 54-42, ..., 54-4k))은 메모리 셀 어레이 뱅크들 각각의 출력단에 배치되어 있다.
그리고, 도3에 나타낸 블록도의 리드 동작은 도1에 나타낸 블록도의 리드 동작을 참고로 하면 쉽게 이해될 수 있다.
도3에 나타낸 반도체 메모리 장치는 도1에 나타낸 반도체 메모리 장치의 신호 라인 배치방법과 마찬가지로, 데이터 출력 제어신호 발생회로(56)로부터 데이터 출력버퍼들((52-11, 52-12, ..., 52-1k), (52-21, 52-22, ..., 52-2k), (52-31, 52-32, ..., 52-3k), (52-41, 52-42, ..., 52-4k))까지의 신호 라인의 길이가 데이터 출력버퍼들((52-11, 52-12, ..., 52-1k), (52-21, 52-22, ..., 52-2k), (52-31, 52-32, ..., 52-3k), (52-41, 52-42, ..., 52-4k))로부터 데이터 출력 드라이버들((54-11, 54-12, ..., 54-1k), (54-21, 54-22, ..., 54-2k), (54-31, 54-32, ..., 54-3k), (54-41, 54-42, ..., 54-4k))까지의 신호 라인의 길이보다 더 길게 구성되어 있다.
도1 및 도3에 나타낸 바와 같이 종래의 반도체 메모리 장치는 데이터 출력 제어신호 발생회로의 출력 라인에 걸리는 부하의 값이 데이터 출력버퍼의 출력 라인에 걸리는 부하의 값보다 크다. 게다가, 데이터 출력 제어신호 발생회로와 데이터 출력버퍼들사이의 신호 라인의 길이가 데이터 출력버퍼들과 데이터 출력 드라이버들사이의 신호 라인의 길이보다 길게 구성되어 있다.
따라서, 데이터 출력 제어신호 발생회로의 출력 라인에 걸리는 라인의 부하의 값이 데이터 출력버퍼들의 출력 라인에 걸리는 라인의 부하의 값보다 더 커지게 되어 리드 데이터가 고속으로 전송될 수 없다는 문제점이 있다.
또한, 데이터 출력 제어신호 발생회로의 출력 라인에 걸리는 라인 부하의 값이 커지게 되고, 데이터 출력 제어신호 발생회로로부터 데이터 출력버퍼들까지의 신호 라인의 길이의 차이가 있게 됨에 따라, 데이터 출력 제어신호 발생회로로부터 데이터 출력버퍼들로 전송되는 제어신호들(KPIPE, KDATA)의 스큐가 발생하게 된다는 문제점이 있다.
도4는 본 발명의 반도체 메모리 장치의 일실시예의 구성을 나타내는 블록도로서, 도1에 나타낸 블록도의 블록들과 동일한 블록들로 구성되어 있다. 그래서, 동일 부호 및 번호로 표시하였다.
도4에 나타낸 블록도와 도1에 나타낸 블록도와의 차이점은 데이터 출력버퍼들(14-1, 14-2, ..., 14-8)을 데이터 출력 제어신호 발생회로(18)의 좌우에 인접하게 배치한 것이 상이하다.
도4에 나타낸 반도체 메모리 장치의 데이터 리드 동작은 도1에 나타낸 종래의 반도체 메모리 장치의 데이터 리드 동작과 동일하다.
즉, 도4에 나타낸 본 발명의 반도체 메모리 장치는 데이터 출력 제어신호 발생회로(18)의 출력 라인의 신호 라인 부하와 데이터 출력버퍼들(14-1, 14-2, ..., 14-8)의 출력 라인의 신호 라인 부하의 차이를 줄이기 위하여 데이터 출력버퍼들(14-1, 14-2, ..., 14-8)을 데이터 출력 제어신호 발생회로(18)에 인접하게 배치하여 구성한 것이다. 따라서, 데이터 리드 속도를 개선할 수 있게 된다.
도5는 본 발명의 반도체 메모리 장치의 또 다른 실시예의 블록도로서, 도3에 나타낸 블록도의 블록들과 동일한 블록들로 구성되어 있다. 따라서, 동일 부호 및 번호로 표시하였다.
도5에 나타낸 블록도는 도3에 나타낸 블록도와 달리 데이터 출력버퍼들((52-11, 52-12, ..., 52-1k), (52-21, 52-22, ..., 52-2k), (52-31, 52-32, ..., 52-3k), (52-41, 52-42, ..., 52-4k))을 데이터 출력 제어신호 발생회로(56)에 인접하게 배치한 것이 상이하다.
이 경우에도, 도4에 나타낸 실시예에서와 마찬가지로, 데이터 출력 제어신호 발생회로(56)와 데이터 출력버퍼들((52-11, 52-12, ..., 52-1k), (52-21, 52-22, ..., 52-2k), (52-31, 52-32, ..., 52-3k), (52-41, 52-42, ..., 52-4k))사이의 신호 라인의 길이가 짧게, 데이터 출력버퍼들((52-11, 52-12, ..., 52-1k), (52-21, 52-22, ..., 52-2k), (52-31, 52-32, ..., 52-3k), (52-41, 52-42, ..., 52-4k))과 데이터 출력 드라이버들((54-11, 54-12, ..., 54-1k), (54-21, 54-22, ..., 54-2k), (54-31, 54-32, ..., 54-3k), (54-41, 54-42, ..., 54-4k))사이의 신호 라인들의 길이가 길게 구성되어 있다. 따라서, 데이터 출력 제어신호 발생회로(18)의 출력 라인에 걸리는 라인 부하의 값과 데이터 출력버퍼들(14-1, 14-2, ..., 14-8)의 출력 라인에 걸리는 라인 부하의 값의 차이가 작아지게 되어, 리드 데이터를 고속으로 전송할 수 있게 된다.
즉, 본 발명의 반도체 메모리 장치는 데이터 출력 제어신호 발생회로와 데이터 출력버퍼가 칩 내부의 어느 곳에 배치되던 서로 인접하게 배치하여 이들 사이의 신호 라인의 길이를 짧게 배치하고 데이터 출력버퍼와 데이터 출력 드라이버사이의 신호 라인의 길이를 상대적으로 길게 배치하여 구성한 것이다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 반도체 메모리 장치는 데이터 출력버퍼를 데이터 출력 제어신호 발생회로에 인접하게 배치함으로써 리드 데이터를 고속으로 전송할 수 있다.
그리고, 데이터 출력 제어신호 발생회로로부터 데이터 출력버퍼로 전송되는 제어신호들간의 스큐를 줄일 수 있다.

Claims (8)

  1. 복수개의 메모리 셀 어레이 블록들;
    상기 복수개의 메모리 셀 어레이 블록들 각각으로부터 출력되는 데이터를 증폭하여 출력하기 위한 상기 복수개의 메모리 셀 어레이 블록들 각각에 연결된 복수개의 센스 증폭기들;
    제어신호들에 응답하여 상기 복수개의 센스 증폭기들로부터 출력되는 데이터를 버퍼하여 출력하기 위한 복수개의 데이터 출력버퍼들;
    상기 복수개의 데이터 출력버퍼들로부터 출력되는 데이터를 구동하기 위한 복수개의 데이터 출력 드라이버들; 및
    상기 제어신호들을 발생하기 위한 데이터 출력 제어신호 발생회로를 구비하고,
    상기 복수개의 데이터 출력버퍼들이 상기 데이터 출력 제어신호 발생회로에 인접하게 배치된 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 데이터 출력 제어신호 발생회로와 상기 복수개의 데이터 출력버퍼들사이의 신호 라인의 길이가 상기 복수개의 데이터 출력버퍼들과 상기 복수개의 데이터 출력 드라이버들사이의 신호 라인의 길이보다 짧은 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 복수개의 데이터 출력버퍼들이 상기 데이터 출력 제어신호 발생회로의 좌우에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 복수개의 데이터 출력버퍼들 각각은
    상기 제어신호들중 제1제어신호에 응답하여 상기 센스 증폭기의 출력신호를 입력하고 래치하기 위한 제1레지스터;
    상기 제어신호들중 제2제어신호에 응답하여 상기 제1레지스터의 출력신호를 입력하고 래치하기 위한 제2레지스터; 및
    출력 인에이블 신호에 응답하여 상기 제2레지스터의 출력신호를 출력하기 위한 논리 게이트 수단을 구비한 것을 특징으로 하는 반도체 메모리 장치.
  5. 복수개의 메모리 셀 어레이 뱅크들;
    제어신호들에 응답하여 상기 복수개의 메모리 셀 어레이 뱅크들 각각으로부터 출력되는 데이터를 버퍼하여 출력하기 위한 복수개의 데이터 출력버퍼들;
    상기 복수개의 데이터 출력버퍼들로부터 출력되는 데이터를 구동하기 위한 복수개의 데이터 출력 드라이버들; 및
    상기 제어신호들을 발생하기 위한 데이터 출력 제어신호 발생회로를 구비하고,
    상기 복수개의 데이터 출력버퍼들이 상기 데이터 출력 제어신호 발생회로에 인접하게 배치된 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 데이터 출력 제어신호 발생회로와 상기 복수개의 데이터 출력버퍼들사이의 신호 라인의 길이가 상기 복수개의 데이터 출력버퍼들과 상기 복수개의 데이터 출력 드라이버들사이의 신호 라인의 길이보다 짧은 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 복수개의 데이터 출력버퍼들이 상기 데이터 출력 제어신호 발생회로의 좌우에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제5항에 있어서, 상기 복수개의 데이터 출력버퍼들 각각은
    상기 제어신호들중 제1제어신호에 응답하여 상기 센스 증폭기의 출력신호를 입력하고 래치하기 위한 제1레지스터;
    상기 제어신호들중 제2제어신호에 응답하여 상기 제1레지스터의 출력신호를 입력하고 래치하기 위한 제2레지스터; 및
    출력 인에이블 신호에 응답하여 상기 제2레지스터의 출력신호를 출력하기 위한 논리 게이트 수단을 구비한 것을 특징으로 하는 반도체 메모리 장치.
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