KR100422951B1 - 입출력 센스 앰프 제어장치 - Google Patents

입출력 센스 앰프 제어장치 Download PDF

Info

Publication number
KR100422951B1
KR100422951B1 KR10-2002-0034086A KR20020034086A KR100422951B1 KR 100422951 B1 KR100422951 B1 KR 100422951B1 KR 20020034086 A KR20020034086 A KR 20020034086A KR 100422951 B1 KR100422951 B1 KR 100422951B1
Authority
KR
South Korea
Prior art keywords
signal
input
sense amplifier
delay
output
Prior art date
Application number
KR10-2002-0034086A
Other languages
English (en)
Other versions
KR20030096975A (ko
Inventor
김용미
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2002-0034086A priority Critical patent/KR100422951B1/ko
Publication of KR20030096975A publication Critical patent/KR20030096975A/ko
Application granted granted Critical
Publication of KR100422951B1 publication Critical patent/KR100422951B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device

Landscapes

  • Dram (AREA)

Abstract

본 발명은 클럭 신호의 주파수에 따라 센스 앰프 인에이블 신호를 지연하여 타이밍을 조절하는 입출력 센스앰프 제어장치에 관한 것으로서, 더욱 상세히는 센스 앰프 인에이블 신호를 지연시켜 제 1 지연신호로 출력하는 제 1 지연부; 상기 제 1 지연신호를 지연시켜 제 2 지연신호로 출력하는 제 2 지연부; 입력된 클럭 신호의 주파수를 검출하여 검출된 신호가 고주파 신호일 경우 인에이블 되는 고주파 신호에 의해 제어되고, 상기 제 1 지연신호를 입출력 센스앰프 스트로브 신호로 출력하는 제 1 전송부; 및 입력된 클럭 신호의 주파수를 검출하여 검출된 신호가 저주파 신호일 경우 인에이블 되는 저주파 신호에 의해 제어되고, 상기 제 2 지연신호를 입출력 센스앰프스트로브 신호로 출력하는 제 2 전송부로 구성된 것을 특징으로 한다.

Description

입출력 센스 앰프 제어장치{Apparatus for controlling IO Sense Amplifier Using Frequency detector}
본 발명은 주파수 검출기를 이용한 입출력 센스 앰프 제어장치에 관한 것으로서, 더욱 상세히는 주파수에 따라 지연시간을 다르게 적용하여 공정 및 제조에 있어 그 생산 수율을 향상 시킬 수 있는 주파수 검출기를 이용한 입출력 센스 앰프 제어장치에 관한 것이다.
도 1은 일반적인 입출력 센스앰프와 입출력 센스앰프 제어부를 구비한 디램소자의 구성을 나타낸 블럭도로서, 비트 라인(BL)과 비트바 라인(/BL)이 하나의 쌍을 이루는 메모리 셀 어레이(1a, 1b, 1c, 1d)와 메모리 셀 어레이(1a, 1b, 1c, 1d)로부터 출력된 로컬 입출력(Local IO; LIO,/LIO)신호를 증폭시키거나, 글로벌 입출력(Global IO; GRIO, /GRIO) 신호를 증폭하는 입출력 센스 앰프(IOSA)(4, 6)와, 그 입출력 센스 앰프(4, 6)를 제어하는 제어신호(IOSAstbp)를 발생시키는 입출력 센스 앰프 제어부(이하, IOSA 제어부라고 칭함)(5, 7)와, 글로벌 입출력 센스 앰프(6)에서 증폭된 데이터를 읽어내기 위한 출력 버퍼(8)와, 출력 패드(9)로 구성됨을 나타낸다.
여기서, 메모리 셀 어레이(1a, 1b, 1c, 1d)는 비트 라인(BL)과 비트바 라인(/BL)이 하나의 쌍을 이루고, 비트 라인(BL)과 워드 라인(WL) 사이에 엔모스 트랜지스터(미도시)와 셀 캐패시터(미도시)로 구성되며,이 비트 라인(BL) 쌍의 전압차는 비트 라인 센스 앰프(BLSA)(2)에 의해 증폭된다.
데이터를 읽기시에, 비트 라인과 비트바 라인을 통해 입력된 데이터를 비트라인 센스 앰프(BLSA)(2)에서 증폭시키고, 증폭된 데이터를 데이터 버스 센스 앰프(DBSA)(3)에서 다시 증폭시킨다. 이렇게 증폭된 데이터는 각각의 로컬 입출력(LIO, /LIO) 버스에 실어 IOSA 제어부(5)에서 발생되는 제어신호에 따라 로컬 입출력 센스 앰프(4)에서 증폭된다. 증폭된 데이터는 글로벌 입출력(GRIO, /GRIO) 버스를 통해 다시 글로벌 입출력 센스 앰프(6)를 통해 증폭된 후 출력되어 출력 버퍼(8)를 통해 출력 패드(9)로 출력된다.
도 2는 종래의 입출력 센스 앰프 제어부의 회로도로서, 입출력 센스 앰프를 인에이블(enable) 시키는 제어신호(IOSA strobe signal ;IOSAstbp)를 출력하는 입출력 센스 앰프 제어부를 구체적으로 명시한 도면이다.
IOSA 제어부(5)는 다수개의 인버터(미도시)와 스위치(미도시)가 체인모양으로 연결된 지연부(10)를 구비하고, 로컬 입출력 신호(LIO, /LIO)에 제어되고 IOSA 제어부(5)로부터 출력된 제어신호(IOSAstbp)에 의해 글로벌 입출력 신호(GRIO,/GRIO)를출력한다.
이러한 종래 기술에 있어서, IOSA 제어부(5)는 반복적인 실험을 통하여 워드 라인(WL)이 액티브(active)된 후에 비트 라인(BL)이 완전히 디벨로프되는 시간을 설정하고, 그 설정된 시간동안 워드 라인 인에이블신호를 지연시켜 센스 앰프를 인에이블시킨다. 그런데 마스크 제작 및 공정 진행등의 요인으로 인하여 상기 비트라인이 완전히 디벨로프하기 이전에 상기 센스 앰프가 인에이블 되는 경우가 발생하면, 데이터를 잃어버려 오동작하게 되는 문제점이 있다.
이러한 문제점을 더 구체적으로 설명하기 위해 도 3를 참조하면, 도 3은 종래의 센스 앰프 제어부의 동작 타이밍도 이다.
도 3에서 도시한 바와 같이, 클럭 신호(CLK)와 입력신호(IN)에 의해 제어신호(IOSAstbp)가 출력되는데, 이때 일정한 지연시간(D)이 지난 후에 제어신호(IOSAstbp)가 출력됨을 알 수 있다. 여기서, 제어신호(IOSAstbp)가 출력되는 동시에 로컬 입출력 신호(LIO, /LIO)가 출력되고, 그에 따라 데이터가 출력되게 됨을 알 수 있다.
이와같이, 고주파(High Frequency)신호가 입력되는 경우나 저주파(Low Frequency)신호가 입력되는 경우를 고려하지 않고, 모두 동일한제어신호(IOSAstbp)를 발생시켜 타이밍을 제어하므로, 고주파 신호가 입력되든, 저주파신호가 입력되든 동일한 지연시간을 소요하도록 설정하게 되어, 주파수에 적합한 타이밍을 갖지 못한다. 또한, 고주파 신호가 입력된 경우에도 저주파 신호가 입력된 경우와 같이 긴 지연시간(D)을 적용함으로써 디램소자의 속도에 문제가 생기고, 고속 동작하는 시스템에 적용하기 불가능해지는 문제점이 있었다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 주파수 검출을 통해 클럭 주파수 신호에 따라 출력 스트로브(QS)신호의 타이밍을 맞춰 좀 더 안정적인 회로를 구동할 수 있어, 마스크를 교체하지 않고 지속적으로 사용이 가능한 입출력 센스 앰프 제어장치를 제공하는 데 있다.
도 1은 일반적인 입출력 센스앰프와 입출력 센스앰프 제어부를 구비한 디램소자의 구성을 나타낸 블럭도.
도 2는 종래의 입출력 센스 앰프 제어부의 회로도.
도 3은 종래의 센스 앰프 제어부의 동작 타이밍도.
도 4는 본 발명의 실시예에 따른 센스 앰프 제어 회로도.
도 5a 및 도 5b는 도 4에서 도시한 회로도의 동작 타이밍도.
상기 목적을 달성하기 위한 본 발명에 따른 입출력 센스 앰프 제어장치는, 센스 앰프 인에이블 신호를 지연시켜 제 1 지연신호로 출력하는 제 1 지연부; 상기 제 1 지연신호를 지연시켜 제 2 지연신호로 출력하는 제 2 지연부; 입력된 클럭 신호의 주파수를 검출하여 검출된 신호가 고주파 신호일 경우 인에이블 되는 고주파 신호에 의해 제어되고, 상기 제 1 지연신호를 입출력 센스앰프스트로브 신호로 출력하는 제 1 전송부; 및 입력된 클럭 신호의 주파수를 검출하여 검출된 신호가 저주파 신호일 경우 인에이블 되는 저주파 신호에 의해 제어되고, 상기 제 2 지연신호를 입출력 센스앰프스트로브 신호로 출력하는 제 2 전송부로 구성된 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 4는 본 발명의 실시예에 따른 센스 앰프 제어 회로도로서, 센스 앰프 제어부는 지연부(51, 52)와 전송부(53, 54)로 구성됨을 나타낸다.
지연부(51, 52)는 다수개의 인버터(미도시)와 스위치(미도시)가 체인모양으로 연결되어 구성되며, 지연부(52)는 지연부(51)에서 지연되어 출력된 신호를 다시 일정 시간동안 지연시킨다.
전송부(53)는 입력된 클럭 신호의 주파수를 검출하여 검출된 신호가 고주파 신호일 경우 인에이블되는 고주파 신호에 의해 제어되어 지연부(51)에서 지연된 신호를 선택적으로 전송하는데, 고주파 신호를 반전시켜 출력하는 인버터(INV1)와, 지연부에서 지연된 제어신호(IOSAstbp)를 센스 앰프(4)로 전송하는 전송게이트(TG1)로 구성된다.
이때, 전송부(54)는 동작하지 않게 되어, 결국, 고주파 신호가 입력되면 지연부(51)만 통과하여 제어신호(IOSAstbp)를 발생시키므로 그 지연시간이 단축된다.
전송부(54)는 입력된 클럭 신호의 주파수를 검출하여 검출된 신호가 저주파 신호일 경우 인에이블되는 저주파 신호에 의해 제어되어 지연부(52)에서 지연된 신호를 선택적으로 전송하는데, 저주파 신호를 반전시켜 출력하는 인버터(INV2)와, 지연부(52)에서 지연된 제어신호(IOSAstbp)를 센스 앰프(4)로 전송하는전송게이트(TG2)로 구성된다. 이때, 전송부(53)는 동작하지 않게 되어, 결국, 저주파 신호가 입력되면 지연부(51)와 지연부(52)를 모두 거쳐 지연된 제어신호(IOSAstbp)를 발생시키므로 고주파 신호가 입력된 경우보다 그 지연시간이 길어진다.
이와같이, 고주파 신호가 입력되는 경우와 저주파 신호가 입력되는 경우를 구별하여 지연시간을 조절하므로써 그 지연시간을 단축시킬 수 있는 것이 바람직하다.
도 5a 및 도 5b는 도 4에서 도시한 회로도의 타이밍도로서, 도 5a는 클럭 신호의 주파수를 검출하여 검출된 신호가 고주파 신호로 입력된 경우의 타이밍도이고, 도 5b는 클럭 신호의 주파수를 검출하여 검출된 신호가 저주파 신호로 입력된 경우의 타이밍도이다.
도 5a에서 도시한 바와 같이, 일정한 클럭신호가 주어짐에 따라, 로컬 입출력 신호(LIO, /LIO)가 디벨롭(develop)되어 어느정도 벌어졌을 때, 제어신호(IOSAstbp)가 발생되는데, 그 클럭 신호가 고주파 신호인 경우에는 지연시간(D1)만큼 후에 제어신호(IOSAstbp)가 발생되고, 그 제어신호(IOSAstbp)에 의해 입출력 센스 앰프가 동작하여 증폭된 데이터를 출력한다. 여기서, 제어신호(IOSAstbp)가 출력되면 로컬 입출력신호(LIO, /LIO)가 출력되어 데이터를 읽어들이기 시작한다.
도 5b는 도 5a에서와 마찬가지로 일정한 클럭 신호가 주어짐에 따라, 로컬 입출력 신호(LIO, /LIO)가 디벨롭(develop)되어 어느정도 벌어졌을 때,제어신호(IOSAstbp)가 발생된다. 이때, 입력된 클럭신호가 저주파 신호로 입력되었을 경우에는 지연시간(D1+D2)만큼 후에 제어신호(IOSAstbp)가 발생되고, 그 제어신호(IOSAstbp)에 의해 입출력 센스 앰프가 동작하여 증폭된 데이터를 출력한다.
이와같이, 클럭신호가 고주파인 경우에는 지연시간(D1)만 지연되지만, 저주파 신호가 입력되면 지연시간(D1)과 지연시간(D2)을 합한 시간만큼 지연되므로, 각 주파수 특성에 맞게 지연시간을 조절하여 출력된 센스앰프 제어신호에 의해 입출력 센스앰프에서 데이터가 증폭된다.
이렇게 증폭된 데이터는 글로벌 입출력 버스를 통해 다시 글로벌 입출력 센스 앰프를 통해 증폭되어 출력 버퍼를 통해 출력 패드로 출력됨에따라 디램 소자의 속도를 향상 시킬 수 있는 것이 바람직하다. 또한, 클럭 신호의 주파수에 따라 지연시간을 조절하여 입출력 센스 앰프 인에이블신호의 인가 시점을 가변 지연시키는 것이 가능하다.
이상에서 살펴본 바와 같이, 본 발명에 따른 주파수 검출을 통한 입출력 센스 앰프 제어장치는, 클럭 주파수 신호에 따라 출력 스트로브 신호의 타이밍을 맞춰 좀 더 안정적인 회로 구동이 가능하게 함으로써, 공정이나 회로의 부담없이 고속동작에서의 오동작 유발을 방지함과 아울러 생산 수율을 향상시키는 효과가 있다.
또한, 주파수 검출기를 통해 검출된 주파수 신호에 따라 스트로브 펄스를 출력하므로, 마스크를 교체하지 않고 이용할 수 있어 양산시에 비용 및 시간을 절감할 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (4)

  1. 센스 앰프 인에이블 신호를 지연시켜 제 1 지연신호로 출력하는 제 1 지연부;
    상기 제 1 지연신호를 지연시켜 제 2 지연신호로 출력하는 제 2 지연부;
    입력된 클럭 신호의 주파수를 검출하여 검출된 신호가 고주파 신호일 경우 인에이블 되는 고주파 신호에 의해 제어되고, 상기 제 1 지연신호를 입출력 센스앰프스트로브 신호로 출력하는 제 1 전송부; 및
    입력된 클럭 신호의 주파수를 검출하여 검출된 신호가 저주파 신호일 경우 인에이블 되는 저주파 신호에 의해 제어되고, 상기 제 2 지연신호를 입출력 센스앰프스트로브 신호로 출력하는 제 2 전송부;를 포함하는 입출력 센스 앰프 제어장치.
  2. 제 1 항에 있어서, 제 1지연부 및 제 2지연부는,
    다수개의 인버터가 직렬로 연결된 것을 특징으로 하는 입출력 센스 앰프 제어장치.
  3. 제 1 항에 있어서, 제 1전송부는,
    고주파 신호에 의해 제어되는 전송게이트로 구성하는 것을 특징으로 하는 입출력 센스 앰프 제어장치.
  4. 제 1 항에 있어서, 제 2전송부는,
    저주파 신호에 의해 제어되는 전송게이트로 구성하는 것을 특징으로 하는 입출력 센스 앰프 제어장치.
KR10-2002-0034086A 2002-06-18 2002-06-18 입출력 센스 앰프 제어장치 KR100422951B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2002-0034086A KR100422951B1 (ko) 2002-06-18 2002-06-18 입출력 센스 앰프 제어장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0034086A KR100422951B1 (ko) 2002-06-18 2002-06-18 입출력 센스 앰프 제어장치

Publications (2)

Publication Number Publication Date
KR20030096975A KR20030096975A (ko) 2003-12-31
KR100422951B1 true KR100422951B1 (ko) 2004-03-16

Family

ID=32387559

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0034086A KR100422951B1 (ko) 2002-06-18 2002-06-18 입출력 센스 앰프 제어장치

Country Status (1)

Country Link
KR (1) KR100422951B1 (ko)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58124325A (ja) * 1982-01-20 1983-07-23 Hitachi Ltd 可変遅延段数シフト・レジスタ
KR19980055822A (ko) * 1996-12-28 1998-09-25 문정환 센스 앰프 제어 회로
KR19990026457A (ko) * 1997-09-24 1999-04-15 윤종용 동기형 반도체 메모리 장치의 데이터 출력 레지스터제어 회로
JP2000315391A (ja) * 1999-04-30 2000-11-14 Toshiba Microelectronics Corp 半導体回路およびその遅延調整方法
KR20030017133A (ko) * 2001-08-24 2003-03-03 주식회사 하이닉스반도체 동기식 비트라인 센스앰프

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58124325A (ja) * 1982-01-20 1983-07-23 Hitachi Ltd 可変遅延段数シフト・レジスタ
KR19980055822A (ko) * 1996-12-28 1998-09-25 문정환 센스 앰프 제어 회로
KR19990026457A (ko) * 1997-09-24 1999-04-15 윤종용 동기형 반도체 메모리 장치의 데이터 출력 레지스터제어 회로
JP2000315391A (ja) * 1999-04-30 2000-11-14 Toshiba Microelectronics Corp 半導体回路およびその遅延調整方法
KR20030017133A (ko) * 2001-08-24 2003-03-03 주식회사 하이닉스반도체 동기식 비트라인 센스앰프

Also Published As

Publication number Publication date
KR20030096975A (ko) 2003-12-31

Similar Documents

Publication Publication Date Title
KR100524960B1 (ko) 전파 지연 시간을 제어하는 멀티모드 데이터 버퍼 및 그제어 방법
JP3843669B2 (ja) 高速メモリー素子でデータストローブ信号をバッファーリングするための装置
KR100295041B1 (ko) 프리차지제어회로를구비하는반도체장치및프리차지방법
US6288947B1 (en) Data output apparatus guaranteeing complete data transfer using delayed time in memory device having pipelatch circuits
KR100311038B1 (ko) 칼럼선택속도가개선된칼럼선택라인구동회로와이를구비한메모리장치및그들의구동방법
JP2005235364A (ja) データアクセスタイムを測定するためのテストモードを有する半導体メモリ素子
US6073219A (en) Semiconductor memory device with high speed read-modify-write function
US20040051559A1 (en) Input buffer circuit with constant response speed of output inversion
KR100771551B1 (ko) 반도체 소자의 컬럼경로 제어신호 생성회로 및 컬럼경로제어신호 생성방법
US7586798B2 (en) Write circuit of memory device
KR100422951B1 (ko) 입출력 센스 앰프 제어장치
US7196949B2 (en) Semiconductor memory device with reduced skew on data line
KR100826645B1 (ko) 반도체 소자의 컬럼경로 제어신호 생성회로 및 컬럼경로제어신호 생성방법
KR20070069543A (ko) 반도체 메모리 소자 및 비트라인 감지증폭기 구동 방법
US6876568B2 (en) Timing adjusting circuit and semiconductor memory device
KR0172365B1 (ko) 데이타 센싱시 센싱회로를 변환하는 반도체 메모리 장치
KR100373348B1 (ko) 디디알에스디램의 데이터 입력 장치
US20060171218A1 (en) Semiconductor memory device having N-bit prefetch type and method of transferring data thereof
KR100857430B1 (ko) 신호 마진을 확보할 수 있는 반도체 메모리 장치의 데이터입출력 회로
KR100481827B1 (ko) 데이터입/출력버퍼회로를제어하기위한회로들을갖는반도체메모리장치
KR100804152B1 (ko) 반도체 장치
KR0164821B1 (ko) 반도체 메모리 장치
KR100633334B1 (ko) 디디알 에스디램의 데이터 입력 제어 방법 및 장치
KR100219563B1 (ko) 고주파수에서 리스토어 타임을 보상하는 반도체 메모리장치
KR0167063B1 (ko) 동기 메모리장치의 내부전원공급장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110222

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee