KR19990026457A - 동기형 반도체 메모리 장치의 데이터 출력 레지스터제어 회로 - Google Patents
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Abstract
본 발명에 따른 동기형 메모리 장치는 싱글 및 듀얼 클럭 레지스터-래치 동작 모드(single and dual clock register-latch mode of operation)를 가지며, 감지 증폭 회로 및 데이터 출력 레지스터를 포함하며, 외부 클럭 신호를 받아들여서, 상기 클럭 신호의 상승 에지에 동기되며 상기 감지 증폭 회로를 활성화시키기 위한 제 1 펄스 신호와 상기 클럭 신호의 하강 에지에 동기된 제 2 펄스 신호를 발생하는 제 1 펄스 발생 회로와; 상기 외부 클럭 신호에 동기된 제 3 펄스 신호와 상기 데이터 출력 레지스터가 동작되도록 하기 위한 제 4 펄스 신호를 받아들여서, 상기 제 1 및 제 2 펄스 신호들이 모두 활성화되는 동안 활성화되는 제 1 제어 신호를 발생하는 제어 신호 발생 회로와; 상기 제 4 펄스 신호를 출력하기 위한 출력 단자를 구비하며, 상기 제 1 제어 신호가 활성화되는 동안 상기 제 1 및 제 2 펄스 신호들을 받아들이고, 상기 제 1 및 제 2 펄스 신호들 모두 활성화될 때 상기 제 4 펄스 신호를 발생하는 제 2 펄스 발생 회로를 포함한다.
Description
본 발명은 동기형 반도체 메모리 장치에 관한 것으로서, 구체적으로는 레지스터-래치 동작 모드 (register-latch mode of operation)로 동작하는 동기형 메모리 장치의 데이터 출력 레지스터를 제어하기 위한 데이터 출력 레지스터 제어 회로에 관한 것이다.
동기형 반도체 메모리 장치, 특히, 스태틱 랜덤 액세스 메모리 (static random access memory : SRAM) 장치의 여러 가지 동작 모드 중 레지스터-래치 동작 모드 하에서 데이터를 감지하여 외부로 출력한다. 레지스터-래치 동작 모드 (register-latch mode of operation)는 단일 및 더블 모드로 구분된다. 단일 레지스터-래치 동작 모드는 단일 신호 (single clock) 즉, 외부 클럭 신호 (external clock signal : XCK)의 상승 또는 하강 에지에 동기된 내부 신호에 의해서 첫 번째 사이클에서 데이터를 감지하고 다음 번째 사이클에서 데이터를 출력한다. 그리고, 더블 레지스터-래치 동작 모드는 외부 클럭 신호 (XCK)의 상승 에지와 하강 에지에 동기된 내부 신호들 (SDET 및 KCB) (도 1 참조)에 의해서 데이터를 감지하고 외부로 출력한다.
듀얼 클럭 레지스터-래치 동작 모드가 안정적으로 수행되기 위한 조건은 다음과 같다. 본 발명에 따른 도 1을 참조하면, 외부 클럭 신호 (XCK)의 상승 에지에 동기되며 감지 증폭 회로를 활성화시키기 위한 신호 (SDET)에 의해서 감지 동작이 수행된 후, 그것의 하강 에지에 동기된 신호 (KCB)에 의해서 생성된 신호 (KDATA) 즉, 데이터 출력 레지스터를 활성화시키기 위한 신호가 활성화되어야만 한다. 예컨대, 감지 증폭 회로 및 데이터 출력 레지스터를 각각 활성화시키기 위한 신호들 (SDET) 및 (KCB) 사이에 어느 정도의 타이밍이 유지되어야 한다.
그러나, 만약 신호 (SDET)을 기준으로하여 신호 (KCB)의 활성화 시점이, 본 발명에 따른 도 3 및 도 4에 도시된 바와 같이, 변화되면, 예컨대 신호 (KCB)가 신호 (SDET)보다 먼저 활성화되면, 신호 (KCB)에 의해서 활성화된 데이터 출력 레지스터로부터 출력되는 데이터는 이전 사이클에서 생성된 신호 (SDET)에 의해 센싱된 데이터가 출력된다. 즉, 무효한 데이터(invalid data)가 출력된다.
따라서 본 발명의 목적은 안정된 듀얼 클럭 레지스터-래치 동작 모드를 수행할 수 있는 동기형 메모리 장치의 데이터 출력 레지스터 제어 회로를 제공하는 것이다.
도 1은 본 발명의 바람직한 실시예에 따른 데이터 출력 레지스터 제어 회로의 회로 구성과 감지 증폭 회로 및 데이터 출력 레지스터와 제어 회로의 접속 관계를 보여주는 회로도;
도 2는 도 1의 낸드 게이트의 상세 회로를 보여주는 회로도;
도 3은 제 1 펄스 신호 (SDET)가 제 2 펄스 신호 (KCB) 보다 빠르게 활성화될 때 펄스 신호들의 동작 타이밍도;
도 4는 제 2 펄스 신호 (KCB)가 제 1 펄스 신호 (SDET)보다 빠르게 활성화될 때 펄스 신호들의 동작 타이밍도,
* 도면의 주요부분에 대한 부호의 설명
100 : 제 1 펄스 발생 회로 102 : 제 2 펄스 발생 회로
104 : 제 1 유지 회로 106 : 제 1 다이나믹 인버터 회로
108 : 제 1 래치 회로 110 : 제 2 유지 회로
112 : 제 2 다이나믹 인버터 회로 114 : 제 2 래치 회로
116 : 스위치 118 : 감지 증폭 회로
120 : 데이터 출력 레지스터 122 : 제어 신호 발생 회로
124 : 지연부 126 : 데이터 출력 레지스터 제어 회로
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 싱글 및 듀얼 클럭 레지스터-래치 동작 모드(single and dual clock register-latch mode of operation)를 가지며, 감지 증폭 회로 및 데이터 출력 레지스터를 포함하는 반도체 메모리 장치에 있어서: 외부 클럭 신호를 받아들여서, 상기 클럭 신호의 상승 에지에 동기되며 상기 감지 증폭 회로를 활성화시키기 위한 제 1 펄스 신호와 상기 클럭 신호의 하강 에지에 동기된 제 2 펄스 신호를 발생하는 수단과; 상기 외부 클럭 신호에 동기된 제 3 펄스 신호와 상기 데이터 출력 레지스터가 동작되도록 하기 위한 제 4 펄스 신호를 받아들여서, 상기 제 1 및 제 2 펄스 신호들이 모두 활성화되는 동안 활성화되는 제 1 제어 신호를 발생하는 수단과; 상기 제 4 펄스 신호를 출력하기 위한 출력 단자를 구비하며, 상기 제 1 제어 신호가 활성화되는 동안 상기 제 1 및 제 2 펄스 신호들을 받아들이고, 상기 제 1 및 제 2 펄스 신호들 모두 활성화될 때 상기 제 4 펄스 신호를 발생하는 수단을 포함한다.
이 실시예에 있어서, 상기 제 1 및 제 2 펄스 신호들은 액티브 로우 펄스 신호들인 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 3 펄스 신호는 액티브 하이 펄스 신호인 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 제어 신호는 상기 제 4 펄스 신호가 활성화될 때 비활성화되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 제어 신호를 받아들여서 상기 제 1 제어 신호를 지연시킨 제 2 제어 신호를 출력하는 수단을 부가적으로 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 지연 수단으로부터의 상기 제 2 제어 신호에 응답하여서 상기 출력 단자를 접지시키킴으로써 상기 제 4 펄스 신호를 비활성화시키기 위한 스위치를 부가적으로 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 스위치는 상기 출력 단자에 접속된 드레인과, 접지 전위가 인가되는 소오스 및 상기 제 2 제어 신호가 인가되는 게이트를 갖는 제 1 트랜지스터를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 트랜지스터는 N채널 MOS FET로 구성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 제어 신호를 발생하는 수단은, 두 개의 입력 단자들과 하나의 출력 단자를 가지며, 상기 입력 단자들 중 일 입력 단자로 상기 제 4 펄스 신호가 인가되고 타 입력 단자로 상기 제 3 펄스 신호가 인가되는 NOR 게이트 및; 상기 NOR 게이트의 출력 단자에 접속되며, 상기 제 1 제어 신호를 출력하는 인버터를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 4 펄스 신호를 발생하는 수단은, 상기 제 1 제어 신호가 활성화되는 동안에 상기 제 1 펄스 신호를 받아들여서 상기 제 1 제어 신호가 비활성화될 때까지 상기 제 1 펄스 신호를 유지하기 위한 제 1 유지 수단과; 상기 제 1 제어 신호가 활성화되는 동안에 상기 제 2 펄스 신호를 받아들여서 상기 제 1 제어 신호가 비활성화될 때까지 상기 제 2 펄스 신호를 유지하기 위한 제 2 유지 수단과; 상기 제 1 유지 수단으로부터 상기 제 1 펄스 신호를 받아들이기 위한 일 입력 단자와, 상기 제 2 유지 수단으로부터 상기 제 2 펄스 신호를 받아들이기 위한 타 입력 단자 및, 출력 단자를 구비한 NAND 게이트 및; 상기 낸드 게이트의 출력 단자에 접속되며, 상기 제 4 펄스 신호를 출력하기 위한 출력 단자를 갖는 제 2 인버터를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 유지 수단은 상기 제 1 제어 신호에 응답하여서 상기 제 1 펄스 신호를 반전시키기 위한 제 1 다이나믹 인버터 회로 및; 상기 반전된 제 1 펄스 신호를 래치하기 위한 제 1 래치 회로를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 다이나믹 인버터 회로는 전류 통로 및 게이트를 구비한 제 2, 제 3 및 제 4 트랜지스터들을 포함하고; 상기 제 2, 제 3 및 제 4 트랜지스터들의 전류 통로들은 전원 전압과 상기 접지 전위 사이에 직렬로 형성되며, 상기 제 3 트랜지스터의 게이트는 상기 제 1 제어 신호에 제어되고 그리고 상기 제 2 및 제 4 트랜지스터들의 게이트들은 상기 제 1 펄스 신호에 의해서 제어되도록 구성되어 있되, 상기 제 3 및 제 4 트랜지스터들의 전류 통로들이 공통 접속된 출력 단자에 상기 제 1 래치 회로가 접속되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 2 및 제 3 트랜지스터들은 P채널 MOS FET들로 구성되고, 상기 제 4 트랜지스터는 N채널 MOS FET로 구성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 래치 회로는 입력 단자 및 출력 단자를 가지며, 상기 출력 단자가 제 1 다이나믹 인버터 회로의 출력 단자에 접속된 제 3 인버터 및; 입력 단자 및 출력 단자를 가지며, 상기 출력 단자가 상기 제 1 다이나믹 인버터 회로의 출력 단자에 접속되고 상기 입력 단자가 상기 제 3 인버터의 출력 단자에 접속된 제 4 인버터를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 2 유지 수단은 상기 제 1 제어 신호에 응답하여서 상기 제 2 펄스 신호를 반전시키기 위한 제 2 다이나믹 인버터 회로 및; 상기 반전된 제 2 펄스 신호를 래치하기 위한 제 2 래치 회로를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 2 다이나믹 인버터 회로는 전류 통로 및 게이트를 구비한 제 5, 제 6 및 제 7 트랜지스터들을 포함하고; 상기 제 5, 제 6 및 제 7 트랜지스터들의 전류 통로들은 상기 전원 전압과 상기 접지 전위 사이에 직렬로 형성되며, 상기 제 6 트랜지스터의 게이트는 상기 제 1 제어 신호에 제어되고 그리고 상기 제 5 및 제 7 트랜지스터들의 게이트들은 상기 제 2 펄스 신호에 의해서 제어되도록 구성되어 있되, 상기 제 6 및 제 7 트랜지스터들의 전류 통로들이 공통 접속된 출력 단자에 상기 제 2 래치 회로가 접속되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 5 및 제 6 트랜지스터들은 P채널 MOS FET들로 구성되고, 상기 제 7 트랜지스터는 N채널 MOS FET로 구성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 2 래치 회로는 입력 단자 및 출력 단자를 가지며, 상기 출력 단자가 상기 제 2 다이나믹 인버터 회로의 출력 단자에 접속된 제 5 인버터 및; 입력 단자 및 출력 단자를 가지며, 상기 출력 단자가 상기 제 2 다이나믹 인버터 회로의 출력 단자에 접속되고 상기 입력 단자가 상기 제 5 인버터의 출력 단자에 접속된 제 6 인버터를 포함하는 것을 특징으로 한다.
이와같은 회로에 의해서, 감지 증폭 회로 및 데이터 출력 레지스터를 활성화시키기 위한 신호들의 활성화 시점이 가변되더라도 센싱된 후 데이터가 출력되도록 할 수 있다.
이하 본 발명의 실시예에 따른 참조도면들 도 1 내지 도 4에 의거하여 상세히 설명한다.
도 1을 참조하면, 본 발명의 신규한 동기형 메모리 장치는 데이터 출력 레지스터 (120)을 제어하기 위한 제어 회로 (126)을 포함하며, 상기 데이터 출력 레지스터 제어 회로 (126)는 펄스 발생 회로 (102) 및 제어 신호 발생 회로 (122)로 이루어져 있다. 그리고, 상기 펄스 발생 회로 (102)는 상기 제어 신호 발생 회로 (122)로부터의 제어 신호 (KF1)이 활성화되는 동안 회로 (100)로부터의 제 1 및 제 2 펄스 신호들 (SDET) 및 (KCB)을 받아들이고, 상기 제 1 및 제 2 펄스 신호들 (SDET) 및 (KCB) 모두 활성화될 때 데이터 출력 레지스터 (120)을 활성화시키기 위한 신호 (KDATA)을 발생한다. 이로써, 동기형 메모리 장치는 데이터 출력 레지스터 (120)에 사용되는 펄스 신호 (XCB)의 활성화 시점이 변화하더라도 듀얼 클럭 레지스터-래치 동작 모드 하에서 안정된 동작을 수행한다.
도 1은 본 발명의 바람직한 실시예에 따른 데이터 출력 레지스터 제어 회로의 회로 구성과 감지 증폭 회로 및 데이터 출력 레지스터와 제어 회로의 접속 관계를 보여주는 회로도이다. 그리고, 도 2는 도 1의 낸드 게이트의 상세 회로를 보여주는 회로도이다. 다시 도 1을 참조하면, 동기형 메모리 장치는, 이 분야의 통상적인 지식을 습득한 자들에게 잘 알려진 바와같이, 감지 증폭 회로 (118) 및 데이터 출력 레지스터 (120)을 포함하며, 편의상, 메모리 셀 어레이 (memory cell array) 및 그것의 행과 열을 선택하기 위한 회로들은 도면에서 생략되었다.
제 1 펄스 발생 회로 (100)는 외부 클럭 신호 (XCK)을 받아들여서 상기 외부 클럭 신호 (XCK)의 상승 에지(rising edge)에 동기되고 상기 감지 증폭 회로 (118)을 활성화시키기 위한 액티브 로우 펄스 (active low pulse)의 제 1 펄스 신호 (SDET)을 발생하고, 그리고 상기 외부 클럭 신호 (XCK)의 하강 에지(falling edge)에 동기된 액티브 로우 펄스의 제 2 펄스 신호 (KCB)를 발생한다.
데이터 출력 레지스터 제어 회로 (126)은 제 2 펄스 발생 회로 (second pulse generating circuit) (102), 제어 신호 발생 회로 (control signal generating circuit) (122) 및 지연부 (delay section) (124)을 포함한다. 제어 신호 발생 회로 (122)는 외부 클럭 신호 (XCK)에 동기된 펄스 신호 (K1)와 데이터 출력 레지스터를 활성화시키기 위한 펄스 신호 (KDATA)을 받아들여서, 상기 제 1 및 제 2 펄스 신호들 (SDET) 및 (KCB)이 모두 활성화되는 동안 활성화되는 액티브 로우 펄스 (active low pulse)인 제어 신호 (KF1)을 발생한다. 그리고, 제어 신호 (KF1)은 펄스 신호 (KDATA)가 하이 레벨 (예컨대, VDD)로 활성화될 때 비활성화된다. 회로 (122)은 일 입력 단자로 신호 (KDATA)가 인가되고 타 입력 단자로 신호 (K1)이 인가되는 NOR 게이트 (G2)와 상기 NOR 게이트 (G2)의 출력 단자에 접속되며 제어 신호 (KF1)을 출력하는 인버터 (IV6)로 구성된다. 상기 지연부 (124)는 제어 신호 (KF1)을 지연시키기 위한 것이다.
제 2 펄스 발생 회로 (102)는 제어 신호 (KF1)이 활성화되는 동안 제 1 및 제 2 펄스 신호들 (SDET) 및 (KCB)를 받아들이고, 상기 펄스 신호들 (SDET) 및 (KCB) 모두 활성화될 때 상기 신호 (KDATA)을 발생한다. 회로 (102)는 제 1 및 제 2 유지 회로 (first and second holding circuit) (104) 및 (110), NAND 게이트 (G1), 인버터 (IV5) 및 스위치 (116)을 포함한다.
제 1 유지 회로 (104)는 제어 신호 (KF1)이 활성화되는 동안에 제 1 펄스 신호 (SDET)을 받아들여서 제어 신호 (KF1)이 비활성화될 때까지 상기 신호 (SDET)을 유지하며, 다이나믹 인버터 회로 (dynamic invertor circuit) (106) 및 래치 회로 (108)로 구성되어 있다.
다이나믹 인버터 회로 (106)는 2 개의 P채널 MOSFET (field effect transistor)들 (M1) 및 (M2)와 하나의 N채널 MOSFET (M3)을 포함한다. 트랜지스터들 (M1), (M2) 및 (M3)의 전류 통로들은 전원 전압 (VDD)과 접지 전위 (VSS) 사이에 형성되어 있다. 트랜지스터들 (M1) 및 (M3)의 게이트들은 제어 신호 (KF1)에 의해서 제어되고, 트랜지스터 (M2)의 게이트는 제 1 펄스 신호 (SDET)에 의해서 제어된다. 게다가, 트랜지스터들 (M2) 및 (M3)의 전류 통로들이 공통 접속되는 곳에 상기 NAND 게이트 (G1)의 일 입력 단자가 접속된다. 래치 회로 (108)는 2 개의 인버터들 (IV1) 및 (IV2)로 구성되며, 상기 회로 (106)에 의해서 반전된 제 1 펄스 신호 (SDET)을 래치한다.
제 2 유지 회로 (110)는 제어 신호 (KF1)이 활성화되는 동안에 제 2 펄스 신호 (KCB)을 받아들여서 제어 신호 (KF1)이 비활성화될 때까지 상기 신호 (KCB)을 유지하며, 다이나믹 인버터 회로 (dynamic invertor circuit) (112) 및 래치 회로 (114)로 구성되어 있다.
다이나믹 인버터 회로 (112)는 2 개의 P채널 MOSFET들 (M4) 및 (M5)와 하나의 N채널 MOSFET (M6)을 포함한다. 트랜지스터들 (M4), (M5) 및 (M6)의 전류 통로들은 전원 전압 (VDD)과 접지 전위 (VSS) 사이에 형성되어 있다. 트랜지스터들 (M4) 및 (M6)의 게이트들은 제어 신호 (KF1)에 의해서 제어되고, 트랜지스터 (M5)의 게이트는 제 2 펄스 신호 (KCB)에 의해서 제어된다. 게다가, 트랜지스터들 (M5) 및 (M6)의 전류 통로들이 공통 접속되는 곳에 상기 NAND 게이트 (G1)의 타 입력 단자가 접속된다. 래치 회로 (114)는 2 개의 인버터들 (IV3) 및 (IV4)로 구성되며 상기 회로 (112)에 의해서 반전된 제 2 펄스 신호 (KCB)을 래치한다.
그리고, 상기 NAND 게이트 (G1)는 래치 회로들 (108) 및 (114)에 래치된 신호들을 받아들여서 인버터 (IV5)을 통해 데이터 출력 레지스터 (120)을 활성화시키기 위한 펄스 신호 (KDATA)을 출력한다. 게다가, N채널 MOSFET (M7)로 구성된 스위치 (116)는 지연부 (124)로부터의 제어 신호 (KF2)에 응답하여서 펄스 신호 (KDATA)을 출력하기 위한 출력 단자 즉, 상기 신호 (KDATA)을 비활성화시킨다.
도 2를 참조하면, 본 발명의 바람직한 실시예에 따른 NAND 게이트 (G1)의 상세 회로를 보여주는 회로도가 도시되어 있다. NAND 게이트 (G1)은 2 개의 P채널 MOSFET들 (M8) 및 (M9)와 2 개의 N채널 MOSFET들 (M10) 및 (M11)로 이루어져 있다.
본 발명에 따른 데이터 출력 레지스터 제어 회로 (126)에 있어서, 제 1 펄스 신호 (SDET)은 제어 신호 (KF1)에 의해서 제 1 유지 회로 (104)에 저장된다. 여기서, 제 1 유지 회로 (104)의 다음단은 2-입력 NAND 게이트 (G1)로 구성되어 있기 때문에, 제 1 유지 회로 (104)의 출력은 그것의 일 입력 단자로 인가된다. 제 2 펄스 신호 (KCB) 역시 제어 신호 (KF1)에 의해서 제 2 유지 회로 (110)에 저장된다. 마찬가지로, 제 2 유지 회로 (110)의 다음단 역시 NAND 게이트 (G1)로 구성되어 있기 때문에, 제 2 유지 회로 (110)의 출력은 그것의 타 입력 단자로 인가된다. 유지 회로들 (104) 및 (110)에 저장된 신호들 (SDET) 및 (KCB)이 2-입력 NAND 게이트 (G1)의 입력으로 작용하여 데이터 출력 레지스터 (120)을 활성화시키기 위한 펄스 신호 (KDATA)을 출력하게 된다.
이와 같이, 펄스 신호 (KDATA)가 생성되기 위해서는 종래와 달리 신호들 (SDET) 및 (KCB)이 모두 필요로 되기 때문에, 클럭 신호의 변화로 인해 펄스 신호 (KCB)의 활성화 시점이 펄스 신호 (SDET)보다 빠르거나 늦더라도 펄스 신호들 (SDET) 및 (KCB)가 모두 래치 회로들 (108) 및 (114)에 각각 저장될 때까지 펄스 신호 (KDATA)는 활성화되지 않는다. 결국, 펄스 신호 (KCB)의 타이밍에 관계없이 안정된 레지스터-래치 동작 모드를 수행할 수 있다.
도 3은 제 1 펄스 신호 (SDET)가 제 2 펄스 신호 (KCB) 보다 빠르게 활성화될 때 펄스 신호들의 동작 타이밍도이고, 도 4는 제 2 펄스 신호 (KCB)가 제 1 펄스 신호 (SDET)보다 빠르게 활성화될 때 펄스 신호들의 동작 타이밍도이다. 이하 본 발명에 따른 동작이 설명된다.
다시 도 3을 참조하면, 신호 (SDET)은 외부 클럭 신호 (XCK)의 상승 에지에 의해서 로우 레벨로 활성화되고, 신호 (KCB)은 외부 클럭 신호 (XCK)의 하강 에지에 의해서 로우 레벨로 활성화된다. 제어 신호 (KF1)은 신호들 (KDATA) 및 (K1)을 입력 받는 NOR 게이트 (G2) 및 인버터 (IV6)을 통해서 출력되며, 신호들 (SDET) 및 (KCB)이 활성화되는 동안 로우 레벨로 활성화된다. 따라서, 펄스 신호 (SDET)가 로우 레벨로 활성화되면 래치 회로 (108)에 하이 레벨로 저장되고, 그 다음에 천이되는 펄스 신호 (KCB) 역시 로우 레벨로 활성화되면 래치 회로 (114)에 하이 레벨로 저장된다.
이후, 회로들 (108) 및 (114)에 저장된 신호들을 입력 받은 NOR 게이트 (G1) 및 인버터 (IV5)을 통해서 펄스 신호 (KDATA)는 하이 레벨로 활성화된다. 펄스 신호 (KDATA)가 하이 레벨이 되면 제어 신호 (KF1)은 로우 레벨에서 하이 레벨로 천이된다. 이로인해, 다이나믹 인버터 회로들 (106) 및 (112)의 트랜지스터들 (M1) 및 (M4)은 턴오프되고, 트랜지스터들 (M3) 및 (M6)은 턴-온된다. 결국, 래치 회로들 (108) 및 (114)에 저장된 레벨은 하일 레벨에서 로우 레벨이다. 계속해서, 제어 신호 (KF1)이 소정 시간 지연된 신호 (KF2)은 스위치 (116)를 구성하는 N채널 MOSFET (M7)의 게이트로 인가되어 펄스 신호 (KDATA)을 비활성화시키게 된다. 따라서, 신호 (KDATA)의 펄스 폭은 지연부 (124)에 의해서 지연된 시간에 해당하는 폭이 된다.
다음, 제 2 펄스 신호 (KCB)가 제 1 펄스 신호 (SDET)보다 빠르게 활성화되는 경우, 모든 신호들은 도 3에서 설명된 바와 동일하게 동작된다. 단, 펄스 신호 (KCB)가 빨리 활성화되는 경우만을 나타낸 것이다. 결국, NAND 게이트 (G1)는 래치 회로들 (108) 및 (114)에 래치된 레벨이 모두 하이 레벨로 유지되어야만 활성화되기 때문에 펄스 신호 (KCB)가 신호 (SDET) 보다 빠르게 활성화되더라도 펄스 신호 (KDATA)는 활성화되지 않는다. 즉, 펄스 신호 (SDET)가 하이 레벨로 래치 회로 (108)에 저장될 때 NAND 게이트 (G1)은 활성화되고, 그 결과 무효한 데이터가 출력되는 것을 방지할 수 있다. 따라서, 클럭 신호가 변화더라도 안정된 레지스터-래치 동작 모드를 수행할 수 있다.
상기한 바와같이, 데이터 출력 레지스터를 활성화시키기 위한 펄스 신호를 감지 증폭 회로를 활성화시키기 위한 펄스 신호와 조합함으로써 클럭 신호가 변화되더라도 센싱 동작이 수행된 후 데이터가 출력되도록 할 수 있다. 따라서, 안정된 레지스터-래치 동작 모드를 갖는 동기형 메모리 장치를 구현할 수 있다.
Claims (18)
- 싱글 및 듀얼 클럭 레지스터-래치 동작 모드(single and dual clock register-latch mode of operation)를 가지며, 감지 증폭 회로 및 데이터 출력 레지스터를 포함하는 반도체 메모리 장치에 있어서:외부 클럭 신호를 받아들여서, 상기 클럭 신호의 상승 에지에 동기되며 상기 감지 증폭 회로를 활성화시키기 위한 제 1 펄스 신호와 상기 클럭 신호의 하강 에지에 동기된 제 2 펄스 신호를 발생하는 수단과;상기 외부 클럭 신호에 동기된 제 3 펄스 신호와 상기 데이터 출력 레지스터가 동작되도록 하기 위한 제 4 펄스 신호를 받아들여서, 상기 제 1 및 제 2 펄스 신호들이 모두 활성화되는 동안 활성화되는 제 1 제어 신호를 발생하는 수단과;상기 제 4 펄스 신호를 출력하기 위한 출력 단자를 구비하며, 상기 제 1 제어 신호가 활성화되는 동안 상기 제 1 및 제 2 펄스 신호들을 받아들이고, 상기 제 1 및 제 2 펄스 신호들 모두 활성화될 때 상기 제 4 펄스 신호를 발생하는 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 제 1 및 제 2 펄스 신호들은 액티브 로우 펄스 신호들인 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 제 3 펄스 신호는 액티브 하이 펄스 신호인 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 제 1 제어 신호는 상기 제 4 펄스 신호가 활성화될 때 비활성화되는 것을 특징으로 하는 반도체 메모리 장치.
- 제 4 항에 있어서,상기 제 1 제어 신호를 받아들여서 상기 제 1 제어 신호를 지연시킨 제 2 제어 신호를 출력하는 수단을 부가적으로 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 5 항에 있어서,상기 지연 수단으로부터의 상기 제 2 제어 신호에 응답하여서 상기 출력 단자를 접지시키킴으로써 상기 제 4 펄스 신호를 비활성화시키기 위한 스위치를 부가적으로 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 6 항에 있어서,상기 스위치는 상기 출력 단자에 접속된 드레인과, 접지 전위가 인가되는 소오스 및 상기 제 2 제어 신호가 인가되는 게이트를 갖는 제 1 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 7 항에 있어서,상기 제 1 트랜지스터는 N채널 MOS FET로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
- 제 6 항에 있어서,상기 제 1 제어 신호를 발생하는 수단은, 두 개의 입력 단자들과 하나의 출력 단자를 가지며, 상기 입력 단자들 중 일 입력 단자로 상기 제 4 펄스 신호가 인가되고 타 입력 단자로 상기 제 3 펄스 신호가 인가되는 NOR 게이트 및; 상기 NOR 게이트의 출력 단자에 접속되며, 상기 제 1 제어 신호를 출력하는 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서,상기 제 4 펄스 신호를 발생하는 수단은,상기 제 1 제어 신호가 활성화되는 동안에 상기 제 1 펄스 신호를 받아들여서 상기 제 1 제어 신호가 비활성화될 때까지 상기 제 1 펄스 신호를 유지하기 위한 제 1 유지 수단과; 상기 제 1 제어 신호가 활성화되는 동안에 상기 제 2 펄스 신호를 받아들여서 상기 제 1 제어 신호가 비활성화될 때까지 상기 제 2 펄스 신호를 유지하기 위한 제 2 유지 수단과; 상기 제 1 유지 수단으로부터 상기 제 1 펄스 신호를 받아들이기 위한 일 입력 단자와, 상기 제 2 유지 수단으로부터 상기 제 2 펄스 신호를 받아들이기 위한 타 입력 단자 및, 출력 단자를 구비한 NAND 게이트 및; 상기 낸드 게이트의 출력 단자에 접속되며, 상기 제 4 펄스 신호를 출력하기 위한 출력 단자를 갖는 제 2 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 10 항에 있어서,상기 제 1 유지 수단은 상기 제 1 제어 신호에 응답하여서 상기 제 1 펄스 신호를 반전시키기 위한 제 1 다이나믹 인버터 회로 및; 상기 반전된 제 1 펄스 신호를 래치하기 위한 제 1 래치 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 11 항에 있어서,상기 제 1 다이나믹 인버터 회로는 전류 통로 및 게이트를 구비한 제 2, 제 3 및 제 4 트랜지스터들을 포함하고; 상기 제 2, 제 3 및 제 4 트랜지스터들의 전류 통로들은 전원 전압과 상기 접지 전위 사이에 직렬로 형성되며, 상기 제 3 트랜지스터의 게이트는 상기 제 1 제어 신호에 제어되고 그리고 상기 제 2 및 제 4 트랜지스터들의 게이트들은 상기 제 1 펄스 신호에 의해서 제어되도록 구성되어 있되, 상기 제 3 및 제 4 트랜지스터들의 전류 통로들이 공통 접속된 출력 단자에 상기 제 1 래치 회로가 접속되는 것을 특징으로 하는 반도체 메모리 장치.
- 제 12 항에 있어서,상기 제 2 및 제 3 트랜지스터들은 P채널 MOS FET들로 구성되고, 상기 제 4 트랜지스터는 N채널 MOS FET로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
- 제 12 항에 있어서,상기 제 1 래치 회로는 입력 단자 및 출력 단자를 가지며, 상기 출력 단자가 제 1 다이나믹 인버터 회로의 출력 단자에 접속된 제 3 인버터 및; 입력 단자 및 출력 단자를 가지며, 상기 출력 단자가 상기 제 1 다이나믹 인버터 회로의 출력 단자에 접속되고 상기 입력 단자가 상기 제 3 인버터의 출력 단자에 접속된 제 4 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 10 항에 있어서,상기 제 2 유지 수단은 상기 제 1 제어 신호에 응답하여서 상기 제 2 펄스 신호를 반전시키기 위한 제 2 다이나믹 인버터 회로 및; 상기 반전된 제 2 펄스 신호를 래치하기 위한 제 2 래치 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 15 항에 있어서,상기 제 2 다이나믹 인버터 회로는 전류 통로 및 게이트를 구비한 제 5, 제 6 및 제 7 트랜지스터들을 포함하고; 상기 제 5, 제 6 및 제 7 트랜지스터들의 전류 통로들은 상기 전원 전압과 상기 접지 전위 사이에 직렬로 형성되며, 상기 제 6 트랜지스터의 게이트는 상기 제 1 제어 신호에 제어되고 그리고 상기 제 5 및 제 7 트랜지스터들의 게이트들은 상기 제 2 펄스 신호에 의해서 제어되도록 구성되어 있되, 상기 제 6 및 제 7 트랜지스터들의 전류 통로들이 공통 접속된 출력 단자에 상기 제 2 래치 회로가 접속되는 것을 특징으로 하는 반도체 메모리 장치.
- 제 16 항에 있어서,상기 제 5 및 제 6 트랜지스터들은 P채널 MOS FET들로 구성되고, 상기 제 7 트랜지스터는 N채널 MOS FET로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
- 제 16 항에 있어서,상기 제 2 래치 회로는 입력 단자 및 출력 단자를 가지며, 상기 출력 단자가 상기 제 2 다이나믹 인버터 회로의 출력 단자에 접속된 제 5 인버터 및; 입력 단자 및 출력 단자를 가지며, 상기 출력 단자가 상기 제 2 다이나믹 인버터 회로의 출력 단자에 접속되고 상기 입력 단자가 상기 제 5 인버터의 출력 단자에 접속된 제 6 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970048570A KR19990026457A (ko) | 1997-09-24 | 1997-09-24 | 동기형 반도체 메모리 장치의 데이터 출력 레지스터제어 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970048570A KR19990026457A (ko) | 1997-09-24 | 1997-09-24 | 동기형 반도체 메모리 장치의 데이터 출력 레지스터제어 회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990026457A true KR19990026457A (ko) | 1999-04-15 |
Family
ID=66045390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970048570A KR19990026457A (ko) | 1997-09-24 | 1997-09-24 | 동기형 반도체 메모리 장치의 데이터 출력 레지스터제어 회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19990026457A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100324937B1 (ko) * | 1999-06-29 | 2002-02-28 | 박종섭 | 반도체 메모리 장치의 데이타 레지스터 회로 |
| KR100422951B1 (ko) * | 2002-06-18 | 2004-03-16 | 주식회사 하이닉스반도체 | 입출력 센스 앰프 제어장치 |
| KR100437604B1 (ko) * | 2001-08-24 | 2004-06-30 | 주식회사 하이닉스반도체 | 동기식 비트라인 센스앰프 |
-
1997
- 1997-09-24 KR KR1019970048570A patent/KR19990026457A/ko not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100324937B1 (ko) * | 1999-06-29 | 2002-02-28 | 박종섭 | 반도체 메모리 장치의 데이타 레지스터 회로 |
| KR100437604B1 (ko) * | 2001-08-24 | 2004-06-30 | 주식회사 하이닉스반도체 | 동기식 비트라인 센스앰프 |
| KR100422951B1 (ko) * | 2002-06-18 | 2004-03-16 | 주식회사 하이닉스반도체 | 입출력 센스 앰프 제어장치 |
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