KR100324937B1 - 반도체 메모리 장치의 데이타 레지스터 회로 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치의 데이타 레지스터 회로에 관한 것으로, 데이타 신호가 제 1 전위레벨을 가질때 데이타 저장 명령에 의해 제 1 출력 노드로 제 1 전원전압원을 출력하고 제 2 출력 노드로 제 2 전원전압원을 출력하며, 데이타 리셋 신호가 입력되면 상기 제 1, 제 2 출력 노드로 제 2 전원전압원을 출력하는 입력 수단과, 상기 입력 수단의 제 1 및 제 2 출력노드로부터 수신된 첫번째 데이타 신호를 상기 데이타 리셋신호가 입력되기 전까지 래치시키고 이 래치된 데이타 신호를 출력하고 다른 데이타의 입력을 차단하는 데이타 래치 수단과, 상기 데이타 래치 수단으로부터 출력된 신호를 데이타 출력 명령에 의해 완충시켜 출력 단자로 각각 출력하는 버퍼 수단으로 구성함으로써, 레지스터에 데이타가 일단 저장되면 데이타를 리셋하기 전에는 데이타를 변경하기 못하게 하여 노이즈나 주파수 증가에 따른 오동작을 방지시킬 수 있는 효과가 있다.

Description

반도체 메모리 장치의 데이타 레지스터 회로{Data register circuit of semiconductor memory device}
본 발명은 반도체 메모리 장치의 데이타 레지스터 회로에 관한 것으로, 보다 상세하게는 레지스터에 데이타가 일단 저장되면 데이타를 리셋(reset)하기 전에는 데이타를 변경하지 못하게 하므로써 노이즈(noise)나 주파수 증가에 따른 오동작을 방지시킨 데이타 레지스터 회로에 관한 것이다.
도 1은 종래 기술에 따른 데이타 레지스터 회로를 도시한 것으로, 데이타 입력부(10), 데이타 저장부(20), 데이타 출력 버퍼부(30)로 구성된다.
상기 데이타 입력부(10)는 데이타 신호 입력수단과 데이타바 신호 입력수단으로 구성된다. 상기 데이타 신호 입력수단은 전원전압(Vcc) 파워라인과 노드(Nd1) 사이에 직렬접속되고 데이타 페치 신호(DATA_FETCH)(데이타를 레지스터에 저장하라는 명령 신호)와 데이타 신호(DATA)에 의해 각각 스위칭되는 2개의 PMOS 트랜지스터(P1,P2)와, 상기 노드(Nd1)와 접지전압(Vss) 파워라인 사이에 접속되고 데이타 리셋 신호(DATA_RESET)에 의해 스위칭되는 NMOS 트랜지스터(N1)로 구성된다. 그리고, 상기 데이타바 신호 입력수단은 전원전압(Vcc) 파워라인과 노드(Nd2) 사이에 직렬접속되고 데이타 페치 신호(DATA_FETCH)와 데이타바 신호(DATAb)에 의해 각각 스위칭되는 2개의 PMOS 트랜지스터(P3,P4)와, 상기 노드(Nd2)와 접지전압(Vss) 파워라인 사이에 접속되고 데이타 리셋 신호(DATA_RESET)에 의해 스위칭되는 NMOS 트랜지스터(N2)로 구성된다.
상기 데이타 저장부(20)는 상기 노드(Nd2)의 데이타를 저장하기 위해 병렬접속된 2개의 인버터(INV1,INV2)로 구성된 제 1 메모리부와, 상기 노드(Nd1)와 상기 제 1 메모리부의 출력 신호를 NAND 연산하여 노드(Nd5)로 출력하는 NAND 게이트(NA1)와, 상기 노드(Nd1)의 데이타를 저장하기 위해 병렬접속된 2개의 인버터(INV3,INV4)로 구성된 제 2 메모리부와, 상기 노드(Nd2)와 상기 제 2 메모리부의 출력 신호를 NAND 연산하여 노드(Nd6)로 출력하는 NAND 게이트(NA2)로 구성된다.
그리고, 상기 데이타 출력 버퍼부(30)는 전원전압(Vcc) 파워라인과 제 1 출력단자(pd) 사이에 직렬접속되고 상기 노드(Nd5)의 신호와 데이타 출력신호(DATA_out)의 반전 신호에 의해 각각 스위칭되는 2개의 PMOS 트랜지스터(P5,P6)와, 상기 제 1 출력단자(pd)와 접지전압(Vss) 파워라인 사이에 직렬접속되고 데이타 출력 신호(DATA_out)와 상기 노드(Nd2) 신호에 의해 각각 스위칭되는 직렬로 접속된 2개의 NMOS 트랜지스터(N3,N4)로 구성된 제 1 출력 버퍼단과, 그리고, 전원전압(Vcc) 파워라인과 제 2 출력단자(pu) 사이에 직렬접속되고 상기 노드(Nd6)의 신호와 데이타 출력신호(DATA_out)의 반전 신호에 의해 각각 스위칭되는 직렬로 접속된 2개의 PMOS 트랜지스터(P7,P8)와, 상기 제 2 출력단자(pu)와 접지전압(Vss) 파워라인 사이에 직렬접속되고 데이타 출력 신호(DATA_out)와 상기 노드(Nd1) 신호에 의해 각각 스위칭되는 직렬로 접속된 2개의 NMOS 트랜지스터(N5,N6)로 구성된 제 2 출력 버퍼단으로 구성된다.
상기 구성에 의한 동작을 살펴보면, 먼저 데이타 신호가 입력되기 전에는 데이타 리셋 신호(DATA_RESET)(저장된 데이타를 리셋하라는 명령 신호)에 의해 노드(Nd1 및 Nd2)는 '로우' 상태를 갖는다.
만약, 데이타 신호(DATA)가 '로우'로 입력되면, 데이타 신호를 레지스터에 저장하도록 명령하는 신호인 상기 데이타 페치 신호(DATA_FETCH)가 '로우'가 되어 노드(Nd1)가 '하이' 상태를 유지하고 노드(Nd2)는 '로우' 상태를 유지하게 된다. 따라서, 노드(Nd5)는 '로우' 상태가 되고 노드(Nd6)는 '하이' 상태가 된다. 그 후, 데이타 신호를 출력시키기 위한 데이타 출력 신호(DATA_out)가 '하이'로 입력되면 제 1 출력 신호(pd)는 '하이'로 출력되고 제 2 출력 신호(pu)는 '로우'로 출력하게 된다.
그런데, 이와 같이 구성된 종래의 데이타 레지스터 회로에 있어서는, 데이타 신호(DATA)가 '로우'로 입력된 상태에서 노이즈(noise)나 크로스 토크(cross talk) 또는 주파수의 증가로 인하여 상기 데이타바 신호(DATAb)에도 '로우' 펄스 신호가 입력되면 레지스터에 저장된 신호가 바뀌면서 출력 신호(pd 및 pu)가 모두 '로우'가 되어 데이타를 출력할 수 없게 되는 문제점이 있었다.즉, 종래의 기술에서는 데이타가 레지스터에 저장된 이후에 노이즈나 크로스 토크에 의한 또다른 데이타가 입력될싱에 이미 저장된 데이타가 소실되므로써 불량이 발생되게 되어 있다. 또한, 주파수가 높아 지면서 연속되는 두 개의 데이타를 적절히 분리할 수 있는 시간적 여유를 갖지 못함으로 인한 데이타 소실의 우려 또한 심각한 실정이다. 다시 말하면 앞의 데이타를 완전히 받아들인 다음에 다음 데이타의 입력을 다른 레지스터에 저장하여야 하는데 주파수가 증가하게 되면 이러한 연속되는 두 개의 데이타를 적절히 분리할 수 없어 앞과 뒤의 데이타를 동시에 같은 레지스터에 실리게 되는 경우가 발생되게 된다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 레지스터에 데이타가 일단 저장되면 데이타를 리셋하기 전에는 데이타를 변경하기 못하게 함으로써 노이즈나 주파수 증가에 따른 오동작을 방지시킨 데이타 레지스터 회로를 제공하는데 있다.
도 1은 종래 기술에 따른 데이타 레지스터 회로 구성도
도 2는 본 발명에 의한 데이타 레지스터 회로 구성도
* 도면의 주요부분에 대한 부호의 설명 *
10 : 데이타 입력부 20,120 : 데이타 저장부
30 : 데이타 출력 버퍼부
상기 목적을 달성하기 위하여, 본 발명에 의한 반도체 메모리 장치의 데이타 레지스터 회로는, 데이타 신호가 제 1 전위레벨을 가질때 데이타 저장 명령에 의해 제 1 출력 노드로 제 1 전원전압원을 출력하고 제 2 출력 노드로 제 2 전원전압원을 출력하며, 데이타 리셋 신호가 입력되면 상기 제 1, 제 2 출력 노드로 제 2 전원전압원을 출력하는 입력 수단과, 상기 입력 수단의 제 1 및 제 2 출력노드로부터 수신된 첫번째 데이타 신호를 상기 데이타 리셋신호가 입력되기 전까지 래치시키고 이 래치된 데이타 신호를 출력하고 다른 데이타의 입력을 차단하는 데이타 래치 수단과, 상기 데이타 래치 수단으로부터 출력된 신호를 데이타 출력 명령에 의해 완충시켜 출력 단자로 각각 출력하는 버퍼 수단을 구비하여 이루어진 것을 특징으로 한다.
상기 제 1 전위레벨은 '로직 로우' 전위이고, 상기 제 1 전원전압원은 전원전압이고, 상기 제 2 전원전압원은 접지전압인 것을 특징으로 한다.
그리고 상기 데이타 래치 수단은 상기 입력 수단의 제 1 출력노드로부터 수신된 데이타를 저장하는 제 1 메모리셀과, 상기 입력 수단의 제 2 출력노드로부터 수신된 데이타를 저장하는 제 2 메모리셀과, 상기 제 1 메모리셀로부터 수신된 데이타와 상기 제 2 메모리셀로부터 수신된 데이타를 2입력으로 하는 NAND 게이트로 된 제 1 플립플롭과, 상기 제 1 메모리셀로부터 수신된 데이타와 상기 제 2 메모리셀로부터 수신된 데이타를 2입력으로 하는 NAND 게이트로 된 제 2 플립플롭으로 구성된 것을 특징으로 한다.또한, 상기 제 1 및 제 2 메모리셀은 병렬로 연결된 2개의 인버터로 구성된 것을 특징으로 한다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 2는 본 발명에 의한 데이타 레지스터 회로를 도시한 회로 구성도로서, 데이타 입력부(10), 데이타 저장부(120), 데이타 출력 버퍼부(30)로 구성된다.
상기 데이타 입력부(10)와 데이타 출력 버퍼부(30)는 도 1에 도시한 종래의 것과 그 구성 및 동작이 동일하다.
상기 데이타 저장부(20)는 데이타 리셋 신호(DTAT_RESET)가 입력되기 전에는 먼저 입력된 데이타 신호를 계속 래치시키도록 구현한 것으로, 상기 노드(Nd1)의 데이타를 저장하기 위해 병렬접속된 2개의 인버터(INV1,INV2)로 구성된 제 1 메모리부와, 상기 노드(Nd2)의 데이타를 저장하기 위해 병렬접속된 2개의 인버터(INV3,INV4)로 구성된 제 2 메모리부와, 상기 제 1 및 제 2 메모리부의 출력 신호를 입력으로 하고 래치된 신호를 노드(Nd5)로 출력하는 NAND 게이트(NA3,NA4)로 된 제 1 플립플럽 회로부와, 상기 제 1 및 제 2 메모리부의 출력 신호를 입력으로 하고 래치된 신호를 노드(Nd6)로 출력하는 NAND 게이트(NA5,NA6)로 된 제 2 플립플럽 회로부로 구성된다.
상기 구성에 의한 동작을 살펴보면, 먼저 데이타 신호가 입력되기 전에는 데이타 리셋 신호(DATA_RESET)에 의해 노드(Nd1 및 Nd2)는 '로우' 상태를 갖는다.
데이타 페치 신호(DATA_FETCH)가 '로우'로 인에이블된 상태에서 데이타 신호(DATA)가 '로우', 데이타바 신호(DATA_b)가 '하이'로 각각 입력되면, 상기 노드(Nd1)는 데이타 입력부(10)의 PMOS 트랜지스터(P1,P2)를 통해 전원전위(Vcc)가 인가되어 '하이(Vcc)' 전위를 갖고 제 1 메모리부로 구성된 인버터(INV1,INV2)에 의해 그 값을 유지하게 된다. 한편, 상기 노드(Nd2)는 데이타 입력부(10)의 NMOS 트랜지스터(N2)를 통해 접지전위(Vss)가 인가되어 '로우(Vss)' 전위를 갖고 제 2 메모리부로 구성된 인버터(INV3,INV4)에 의해 그 값을 유지하게 된다.
상기 제 1 플립플럽 회로부(NA3,NA4)는 상기 노드(Nd1)가 '하이'이고 상기 노드(Nd2)가 '로우'일때 노드(Nd5)로 출력되는 '로우' 신호를 래치시키게 된다. 이때, 상기 데이타 신호(DATA)가 '로우'로 입력된 상태에서 노이즈(noise)나 크로스 토크(cross talk) 또는 주파수의 증가로 인하여 상기 데이타바 신호(DATAb)에도 '로우' 펄스 신호로 입력되더라도 데이타를 저장하는 제 1 메모리부(INV1,INV2)와 상기 제 1 플립플럽 회로부(NA3,NA4)의 출력단에는 변화가 없다. 즉, 상기 노드(Nd1)가 '하이' 상태에서 노드(Nd2)가 '하이'로 변하더라도 상기 제 1 플립플럽(NA3,NA4)의 출력단(Nd5)은 이전의 '로우' 신호를 그대로 유지하게 된다.
데이타바 신호(DATAb)에 의해 구동되는 제 2 메모리부(INV3,INV4)와 NAND 게이트로 된 제 2 플립플럽(NA5,NA6)의 동작도 상기 제 1 메모리부(INV1,INV2)와 NAND 게이트로 된 제 1 플립플럽(NA3,NA4)의 동작과 동일하다.
따라서, 노드(Nd5)는 '로우' 상태가 되고 노드(Nd6)는 '하이' 상태가 되어 데이타 출력 신호(DATA_out)가 입력되면 제 1 출력 신호(pd)는 '하이'로 출력되고제 2 출력 신호(pu)는 '로우'로 출력된다.
이상에서 설명한 바와 같이, 본 발명에 의한 반도체 메모리 장치의 데이타 레지스터 회로에 의하면, 데이타 신호가 제 1 논리값을 가질때 데이타 저장 명령에 의해 제 1 출력 노드로 제 1 전원전압원을 출력하고 제 2 출력 노드로 제 2 전원전압원을 출력하며, 데이타 리셋 신호가 입력되면 상기 제 1, 제 2 출력 노드로 제 2 전원전압원을 출력하는 입력 수단과, 상기 제 1, 제 2 출력 노드로 출력된 첫번째 데이타 신호를 각각 저장하고 상기 데이타 리셋 신호가 입력되기 전까지 저장된 데이타를 계속 래치시키는 저장 수단과, 상기 저장 수단으로부터 출력된 신호를 데이타 출력 명령에 의해 완충시켜 출력 단자로 각각 출력시키는 버퍼 수단으로 구성함으로써, 레지스터에 데이타가 일단 저장되면 데이타를 리셋하기 전에는 데이타를 변경하기 못하게 하여 노이즈나 주파수 증가에 따른 오동작을 방지시킬 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (5)

  1. 반도체 메모리 장치의 데이타 레지스터 회로에 있어서,
    데이타 신호가 제 1 전위레벨을 가질때 데이타 저장 명령에 의해 제 1 출력 노드로 제 1 전원전압원을 출력하고 제 2 출력 노드로 제 2 전원전압원을 출력하며, 데이타 리셋 신호가 입력되면 상기 제 1, 제 2 출력 노드로 제 2 전원전압원을 출력하는 입력 수단과,
    상기 입력 수단의 제 1 및 제 2 출력노드로부터 수신된 첫번째 데이타 신호를 상기 데이타 리셋신호가 입력되기 전까지 래치시키고 이 래치된 데이타 신호를 출력하고 다른 데이타의 입력을 차단하는 데이타 래치 수단과,
    상기 데이타 래치 수단으로부터 수신된 신호를 데이타출력명령에 의해 완충시켜 출력 단자로 출력하는 버퍼 수단을 구비하여 이루어진 것을 특징으로 하는 데이타 레지스터 회로.
  2. 제 1 항에 있어서,
    상기 제 1 전위레벨은 '로직 로우'인 것을 특징으로 하는 데이타 레지스터 회로.
  3. 제 1 항에 있어서,
    상기 제 1 전원전압원은 전원전압이고, 상기 제 2 전원전압원은 접지전압인 것을 특징으로 하는 데이타 레지스터 회로.
  4. 제 1 항에 있어서, 상기 데이타 래치 수단은,
    상기 입력 수단의 제 1 출력노드로부터 수신된 데이타를 저장하는 제 1 메모리셀과, 상기 입력 수단의 제 2 출력노드로부터 수신된 데이타를 저장하는 제 2 메모리셀과, 상기 제 1 메모리셀로부터 수신된 데이타와 상기 제 2 메모리셀로부터 수신된 데이타를 2입력으로 하는 NAND게이트로 된 제 1 플립플롭과, 상기 제 1 메모리셀로부터 수신된 데이타와 상기 제 2 메모리셀로부터 수신된 데이타를 2입력으로 하는 NAND게이트로 된 제 2 플립플롭으로 구성된 것을 특징으로 하는 데이타 레지스터 회로.
  5. 제 4 항에 있어서,
    상기 제 1 및 제 2 메모리셀은 병렬로 연결된 2개의 인버터로 구성된 것을 특징으로 하는 데이타 레지스터 회로.
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