KR930006630B1 - 동작상태 변화에 의한 오동작 방지회로를 부가한 sram - Google Patents

동작상태 변화에 의한 오동작 방지회로를 부가한 sram Download PDF

Info

Publication number
KR930006630B1
KR930006630B1 KR1019900012489A KR900012489A KR930006630B1 KR 930006630 B1 KR930006630 B1 KR 930006630B1 KR 1019900012489 A KR1019900012489 A KR 1019900012489A KR 900012489 A KR900012489 A KR 900012489A KR 930006630 B1 KR930006630 B1 KR 930006630B1
Authority
KR
South Korea
Prior art keywords
bit
sram
channel mosfet
drain
control signal
Prior art date
Application number
KR1019900012489A
Other languages
English (en)
Other versions
KR920005158A (ko
Inventor
김승민
Original Assignee
현대전자산업 주식회사
정몽헌
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 현대전자산업 주식회사, 정몽헌 filed Critical 현대전자산업 주식회사
Priority to KR1019900012489A priority Critical patent/KR930006630B1/ko
Publication of KR920005158A publication Critical patent/KR920005158A/ko
Application granted granted Critical
Publication of KR930006630B1 publication Critical patent/KR930006630B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)

Abstract

내용 없음.

Description

동작상태 변화에 의한 오동작 방지회로를 부가한 SRAM
제1도는 종래의 오동작 방지회로를 부가한 SRAM의 회로도.
제2도는 제1도의 각 부분의 신호파형도.
제3도는 종래의 개선된 오동작 방지회로를 부가한 SRAM의 회로도.
제4도는 제3도의 각 부분의 신호파형도.
제5도는 본 발명에 의한 오동작 방지회로를 부가한 SRAM의 회로도.
제6도는 제5도의 어드레스 홀딩회로의 회로도.
제7도는 제5도 및 제6도의 각 부분의 신호파형도.
* 도면의 주요부분에 대한 부호의 설명
51 내지 54 : 기억소자 61,62 : 워드선
71,72 : 어드레스 홀딩회로 81 : 래치회로
MNB51 내지 MNB54,MN61 내지 MN64,MNR51,MNR52,MN71,MN72,MP71,MP72 : MOSFET
G51 내지 G53 : 인버터
본 발명은 SRAM(Static RAM)에 있어서, 어드레스 홀딩회로를 사용하여 읽기 동작(Read Operation) 상태의 기억소자(Memory Cell)가 쓰기 동작(Write Operation)으로 인한 강한 정보의 영향을 받지 않도록 하기 위해 동작상태 변화에 의한 오동작 방치회로를 부가한 SRAM에 관한 것이다.
SRAM에 있어서, 어드레스에 의해 선택된 기억소자의 비트선과 데이타 비트선에 강한 비트선에 강한 정보가 실리게 되는 쓰기 동작이 행해진 직후에 인접한 다른 기억소자에 읽기 동작이 행해지게 될 경우에 상기 비트선과 데이타 비트선에 실린 강한 정보에 의해 읽기 동작 상태의 기억소자가 영향을 받아서 쓰기 동작이 행해지고 인접한 다른 기억소자에 영향을 미친다.
상기와 같은 쓰기 동작의 영향을 제거하기 위한 종래의 쓰기 회복(Write Recovery)동작을 위한 오동작 방지회로를 부가한 SRAM은 제1도에 도시한 바와 같이 드레인 및 게이트를 전원(Vcc)에 연결하여, 워드선(11,12)에 연결되고 어드레스 신호에 따라 선택되는 기억소자(1 내지 4)가 연결된 비트선 및 비트바선(Bit/
Figure kpo00001
)에 항상 온상태로 전류를 공급하는 n채널 MOSFET(MNB1 내지 MNB4), 상기 n채널 MOSFET(MNB1 내지 MNB4)의 드레인 및 소오스에 드레인 및 소오스가 연결되고 쓰기 및 읽기 동작상태에 따라 로우(Low) 및 하이(High) 상태로 천이하는 제어신호(
Figure kpo00002
PAD)의 로우에서 하이로의 천이에 따라 발생되는 짧은 펄스신호인 제어신호(WER)를, 게이트 입력으로 하여 프리차지시키는 n채널 MOSFET(MN1 내지 MN4), 상기 비트선 및 비트바선(Bit/
Figure kpo00003
)에 드레인이 연결되고 데이타 비트선 및 데이타 비트바선(DB/
Figure kpo00004
)에 소오스가 연결되고 SRAM의 어드레스 선택을 위한 어드레스 디코딩 신호인 어드레스 버퍼 출력신호(y1,y2)를 게이트 입력으로 하는 n채널 MOSFET((MN11 내지 MN14)로 구성되어 있다.
상기 종래의 쓰기 동작상태 변화에 의한 오동작 방지회로를 부가한 SRAM을 제2도를 참조하여 설명하면 다음과 같다.
먼저 어드레스에 의해 선택된 기억소자(1)에 쓰기 동작이 행해지면 비트선(Bit1)과 데이타 비트선(DB1)은 전원 전압(Vcc)에서 드레시홀드 전압(Threshold Voltage)(Vth)만큼 낮은 전압 상태(Vcc-Vth)가 되고 비트바선(
Figure kpo00005
)과 데이타 비트바선(
Figure kpo00006
)은 접지전압상태가 되어 기억소자(1)에 원하는 정보가 기억된다.
쓰기 동작상태에서 기억소자(1)에 원하는 정보를 기억시킨후 어드레스에 의해 선택된 기억소자(2)가 변화되고 쓰기 동작에서 읽기 동작으로 변화시키기 위해 제어신호(
Figure kpo00007
PAD)의 로우 상태에서 하이 상태로의 천이에 따라 로우 상태에서 하이 상태로 천이했다가 다시 원래의 로우 상태로 되돌아 가는 짧은 펄스신호인 제어신호(WER)는 하이상태에서 비트선 및 비트바선(Bit/
Figure kpo00008
)을 프리차지시켜 접지전압 상태인 비트바선(
Figure kpo00009
과 데이타 비트바선(
Figure kpo00010
)을 전원전압(Vcc)에서 드레시홀드 전압(Vth)만큼 낮은 전압상태(Vcc-Vth)로 만들어준다. 이에 따라 데이타 비트선 및 데이타 비트바선(DB1/
Figure kpo00011
)의 강한 신호의 영향으로 쓰기 동작이 행해지지 않으며 어드레스에 의해 선택되는 기억소자가 기억소자(1)에서 기억소자(2)로의 변화에 의한 워드선(2)의 전압변화 따른 비트선 및 비트바선(Bit/
Figure kpo00012
)의 영향을 제거할 수 있다.
그러나 상기 종래의 쓰기 회복회로는 읽기 및 쓰기 동작상태에 따라 로우 및 하이로 천이하는 제어신호(
Figure kpo00013
PAD)의 제어를 받는 제어신호(WER)를 게이트 입력으로 하는 트랜지스터가 모든 비트선 및 비트바선(Bit/
Figure kpo00014
)에 존재해야 하므로 커다란 설계 면적을 갖는 문제점이 있다.
상기 문제점을 제거하기 위한 종래의 개선된 쓰기 회복회로는 제3도에 도시한 바와 같이 드레인 및 게이트를 전원(Vcc)에 연결하여 워드선(42,42)에 연결되고 어드레스 신호에 따라 선택되는 기억소자(31 내지 34)가 연결된 비트선 및 비트바선(Bit/
Figure kpo00015
)에 항상 온상태로 전류를 공급해주는 n채널 MOSFET(MNB31 내지 MNB34), 상기 비트선 및 비트바선(Bit/
Figure kpo00016
)에 드레인이 연결되고 데이타 비트선 및 데이타 비트바선(DB1/
Figure kpo00017
)에 소오스가 연결되고 SRAM의 어드레스 선택을 위한 어드레스 디코딩 신호인 어드레스 버퍼 출력신호(y1,y2)를 게이트 입력으로 하는 n채널 MOSFET(MN41 내지 MN44), 및 전원(Vcc)에 드레인이 연결되고 데이타 비트선 및 데이타 비트바선(DB1/
Figure kpo00018
)에 소오스가 연결되고 쓰기 및 읽기 동작상태에 따라 로우 및 하이 상태로 천이하는 제어신호(
Figure kpo00019
PAD)의 로우에서 하이로의 천이에 따라 발생되는 짧은 펄스신호인 프라차지 제어신호(WER)를 게이트 입력으로 하여 프리차지시키는 n채널 MOSFET(MNR31 내지 MNR32)로 구성되어 있다.
상기 종래의 개선된 쓰기 회복회로를 제4도를 참조하여 설명하면 다음과 같다.
먼저 어드레스에 의해 선택된 기억소자(31)에 쓰기 동작이 행해지면 비트선(Bit1)과 데이타 비트선(DB1)은 전원전압(Vcc)에서 드레시홀드 전압(Threshold Voltage(Vth))만큼 낮은 전압 상태(Vcc-Vth)가 되고 비트바선(
Figure kpo00020
과 데이타 비트바선(
Figure kpo00021
)은 접지 상태가 되어 기억소자(1)에 원하는 정보가 기억된다.
상기와 같이 기억소자(31)에 쓰기 동작을 한 직후에 기억소자(32)에 읽기 동작이 행해지면 어드레스 신호에 따른 어드레스 버퍼 출력신호(y2)가 로우 상태에서 하이 상태로 변하는 시간이 동작상태 제어신호(
Figure kpo00022
PAD)에 따른 펄스신호인 프리차지 제어신호(WER)의 프리차지 시간보다 늦으므로 비트선 및 비트바선(Bit1/
Figure kpo00023
)과 데이타 비트선 및 데이타 비트바선(DB1/
Figure kpo00024
)을 프리차지시켜 비트선 및 비트바선(Bit1/
Figure kpo00025
)과 데이타 비트선 및 데이타 비트바선(PB1/DB1)의 강한 신호를 약하게 하여 오동작이 발생하지 않도록 한다.
그러나 동작상태 제어신호(
Figure kpo00026
PAD)의 변화시간이 어드레스 신호변화 시간보다 늦을 경우에는 기억소자(31)에 쓰기 동작을 하기 위해 비트선(Bit1)과 데이타 비트선(DB1)은 전원전압(Vcc) 보다 드레시홀드 전압(Vth)만큼 낮은 전압상태(Vcc-Vth)가 되고 비트바선(
Figure kpo00027
)과 데이타 비트바선(
Figure kpo00028
)은 접지전압상태가 되어 쓰기 동작을 한 후 동작상태 제어신호(WE PAD)가 로우 상태에서 하이 상태로 변하기 전에 기억소자(32)를 선택하기 위해 어드레스가 먼저 변경되어 어드레스 버퍼 출력신호(y2)가 로우 상태에서 하이상태로 되고 어드레스 버퍼 출력신호(y1)가 하이 상태에서 로우 상태로 된다. 상기와 같이 어드레스 버퍼 출력신호(y1,y2)의 천이가 발생한 후 동작상태 제어신호(
Figure kpo00029
PAD)가 로우 상태에서 하이 상태로 천이하면 비트선 및 비트바선(Bit1/
Figure kpo00030
)의 강한 정보는 프리차지 되지 않는 상태가 되므로 기억소자(33)에 저장되어 있는 정보의 상태가 불안해질 위험성이 있다.
상기 문제점을 제거하기 위해 안출된 본 발명은 SRAM에 있어서 어드레스 홀딩회로를 부가하여 기억소자간 동작상태 변화에 의해 나타나는 오동작을 제거하기 위한 오동작 방지회로를 가한 SRAM을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위해 본 발명은 다수의 비트선 및 비트바선(Bit/
Figure kpo00031
)과 데이타 비트선 및 데이타 비트바선(DB/
Figure kpo00032
), 상기 다수의 비트선 및 비트바선(Bit/
Figure kpo00033
)에 연결된 다수의 기억소자, 상기 다수의 기억소자에 연결된 다수의 워드선, 상기 비트선 및 비트바선(Bit/
Figure kpo00034
)에 드레인이 연결되고 데이타 비트선 및 데이타 비트바선(DB/
Figure kpo00035
)에 소오스가 연결되어 스위칭 기능을 하는 다수의 n채널 MOSFET, 및 상기 데이타 비트선 및 데이타 비트바선(DB/
Figure kpo00036
)에 소오스가 연결되고 전원(Vcc)에 드레인이 연결되고 제어신호(WER)를 게이트 입력으로 하여 프리차지(Precharge) 기능을 하는 n채널 MOSFET를 포함하여 구성된 SRAM에 있어서, 상기 다수의 n채널 MOSFET의 게이트에 출력단이 연결되고 어드레스 버퍼의 출력신호를 입력으로 하는 어드레스 홀딩수단을 더 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.
제5도는 본 발명에 의한 SRAM의 쓰기 회복회로의 회로도, 제6도는 제5도의 어드레스 홀딩회로의 회로도이고, 제7도는 제5도 및 제6도의 각 부분의 신호파형도로서 도면에서 MNB51 내지 MNB54, MN61 내지 MN64, MNR51,MN52,MN71,MN72,MP72는 MOSFET, G51 내지 G53는 인버터, 51 내지 54는 기억소자, 61은 워드선(Word line), 71,72는 어드레스 홀딩회로, 81은 래치회로를 각각 나타낸다.
본 발명은 제5도에 도시한 바와 같이 드레인 및 게이트를 전원(Vcc)에 연결하고 소스는 비트선 및 비트바선(Bit/
Figure kpo00037
)에 연결하여, 워드선에 연결되고 어드레스 신호에 따라 선택되는 기억소자(51 내지 54)가 연결된 비트선 및 비트바선(Bit/
Figure kpo00038
)에 항상 온상태로 전류를 공급해 주는 n채널 MOSFET(MNB51 내지 MNB54), 상기 비트선 및 비트바선(Bit/
Figure kpo00039
)에 드레인이 연결되고 데이타 비트선 및 데이타 비트바선(DB1/
Figure kpo00040
)에 소오스가 연결되고 프리차지 제어신호(WER)의 제어를 받아 동작하는 어드레스 홀딩회로(71,72)의 출력(y1R,y2R)을 게이트 입력으로 하는 n채널 MOSFET(MN61 내지 MN64), 및 전원(Vcc)에 드레인이 연결되고 데이타 비트선 및 데이타 비트바선(DB1/
Figure kpo00041
)에 소오스가 연결되고 프리차지 제어신호(WER)를 게이트 입력으로 하여 프리차지시키는 n채널 MOSFET(MNR51,MNR52)로 구성되어 있다.
상기 어드레스 홀딩회로는 제6도에 도시한 바와 같이 SRAM의 어드레스 선택을 위한 어드레스 디코딩 신호인 어드레스 버퍼 출력신호(y1,y2)를 입력으로 하는 인버터(G51), 상기 인버터(G51)의 출력단에 일단이 연결되고 프리차지 제어신호(WER,
Figure kpo00042
)을 게이트 입력으로 하여 패스(pass) 기능을 하는 n채널 MOSFET(MN71) 및 p채널 MOSFET(MP71), 및 상기 패스(pass) 기능을 하는 MOSFET(MP71,MN71)의 드레인 및 소오스에 입력단이 연결되어 출력신호(y1R,y2R)를 출력하는 인버터(G52), 상기 인버터(G52)의 출력단에 연결된 인버터(G53), 및 상기 인버터(G53)의 출력단에 일단이 연결되고 타단은 상기 인버터(G52)의 입력단에 연결되고 프리차지 제어신호(WER,
Figure kpo00043
)를 게이트 입력으로 하여 패스 기능을 하는 n채널 MOSFET(MN72)와 p채널 MOSFET(MP72)로 구성된 래치회로(81)로 구성된다.
상기와 같이 구성된 쓰기 회복회로의 동작을 제7도를 참조하여 설명하면 다음과 같다.
동작상태 제어신호(
Figure kpo00044
PAD)가 쓰기 동작상태인 로우상태에서 어드레스에 의해 선택된 기억소자(51)에 쓰기 동작이 행해지면 비트선(Bit 1)과 데이타 비트선(DB1)은 전원전압(Vcc)에서 드레시홀드 전압(Vth)만큼 낮은 전압 상태(Vcc-Vth)가 되고 비트바선(
Figure kpo00045
)과 데이타 비트바선(
Figure kpo00046
)은 접지 상태가 되어 기억소자(51)에 원하는 정보가 기억된다.
상기와 같이 기억소자(51)에 쓰기 동작을 한 직후에 기억소자(52)에 읽기 동작이 행해지면 동작상태 제어 신호(
Figure kpo00047
PAD)에 따른 프리차지 제어신호(WER)가 하이 상태로 되어 상기 어드레스 홀딩회로(71,72)의 프리차지 제어신호(WER)를 게이트 입력으로 하는 p채널 MOSFET(MP71) 및 반전된 프리차지 제어신호(
Figure kpo00048
)를 게이트 입력으로 하는 n채널 MOSFET(MN71)를 오프시켜 상기 어드레스 홀딩회로(71,72)의 인버터(G51)를 통해 반전된 어드레스 버퍼 출력신호(y1,y2)는 상기 래치회로(81)를 통해 출력되지 않고 홀딩된다. 짧은 펄스신호인 프리차지 제어신호(WER)가 하이 상태에서 다시 로우 상태로 되면 상기 어드레스 홀딩회로(71,72)의 프리차지 제어신호(WER)를 게이트 입력으로 하는 p채널 MOSFET(MP71) 및 반전된 프리차지 제어신호(WER)를 게이트 입력으로 하는 n채널 MOSFET(MN71)를 온시켜 상기 어드레스 홀딩회로(71,72)의 인버터를 통해 반전된 어드레스 버퍼 출력신호(y1,y2)는 n채널 MOSFET(MN71) 및 p채널 MOSFET(MP71)와 인버터(G52)를 통해 반전된 어드레스 버퍼 출력신호(y1,y2)는 n채널 MOSFET(MN71) 및 p채널 MOSFET(MP71)와 인버터(G52)를 통해 출력단(y1R,y2R)으로 출력된다. 즉 프리차지 제어신호(WER)가 하이 상태가 되면 어드레스 홀딩회로(71,72)의 출력신호(y1R,y2R)는 변하지 않고 홀딩되며 프리차지 제어신호(WER)가 로우상태가 되면 어드레스 홀딩회로(71,72)의 출력신호(y1R,y2R)은 어드레스 버퍼 출력신호(y1,y2)의 영향을 받게 된다.
따라서 어드레스가 동작상태 제어신호(WE PAD)의 변화보다 빨리 변한다 해도 프리차지 제어신호(WER)가 하이 상태가 되어 프리차지 시키는 동안에는 어드레스 선택을 위한 어드레스 홀딩회로의 출력신호(y1R,y2R)가 이전 상태를 유지하므로 데이타 비트선 및 데이타 비트바선(DB1/
Figure kpo00049
)과 연결된 비트선 및 비트바선(Bit1/
Figure kpo00050
)은 데이타 비트선 및 데이타 비트바선(DB1/
Figure kpo00051
)에 연결된 n채널 MOSFET(MNR51,MNR52)에 의해 프리차지 제어신호(WER)가 하이 상태인 동안에 프리차지되어 쓰기동작상태 이후에 까지 지속되는 강한 신호를 약하게 하여 쓰기동작 이후의 동작에서 오동작이 발생하지 않도록 한다.
상기와 같이 구성되어 작동하는 본 발명은 종래와 동일한 쓰기 동작 회복마진(Write Recovery Margin)을 가지면서 프리차지를 위한 트랜지스터를 데이타 비트선 및 데이타 비트바선에만 위치시키므로 설계 면적을 줄일 수 있는 효과가 있다.

Claims (5)

  1. 다수의 비트선 및 비트바선(Bit/
    Figure kpo00052
    )과 데이타 비트선 및 데이타 비트바(DB/
    Figure kpo00053
    ), 상기 다수의 비트선 및 비트바선(Bit/
    Figure kpo00054
    )에 연결된 다수의 기억소자(51 내지 54), 상기 다수의 기억소자(51 내지 54)에 연결된 다수의 워드선(61,62), 상기 비트선 및 비트바선(Bit/
    Figure kpo00055
    )에 드레인이 연결되고 데이타 비트선 및 데이타 비트바선(DB/
    Figure kpo00056
    )에 소오스가 연결되어 스위칭 기능을 하는 다수의 n채널 MOSFET(MN61 내지 MN64), 및 상기 데이타 비트선 및 데이타 비트바선(DB/
    Figure kpo00057
    )에 소오스가 연결되고 전원(Vcc)에 드레인이 연결되고 제어신호(WER)를 게이트 입력으로 하여 프리차지(Precharge) 기능을 하는 n채널 MOSFET(MNR51,MNR52)를 포함하여 구성된 SRAM에 있어서, 상기 다수의 n채널 MOSFET(MN61 내지 MN64)의 게이트에 출력단이 연결되고 어드레스 버퍼의 출력신호(y1,y2)를 입력으로 하는 어드레스 홀딩수단(71,72)을 더 포함하는 것을 특징으로 하는 동작상태 변환에 의한 오동작 방지회로를 부가한 SRAM.
  2. 제1항에 있어서, 상기 다수의 비트선 및 비트바선(Bit/
    Figure kpo00058
    )에 소오스가 연결되고 전원(Vcc)에 드레인 및 게이트가 연결되어 전원을 공급해 주는 다수의 n채널 MOSFET(MNB51 내지 MNB54)를 더 포함하는 것을 특징으로 하는 동작상태 변환에 의한 오동작 방지회로를 부가한 SRAM.
  3. 제1항에 있어서, 상기 어드레스 홀딩수단(71,72)은 상기 어드레스 버퍼의 출력단(y1,y2)에 소오스 및 드레인을 연결하고 상기 제어신호(WER,
    Figure kpo00059
    )를 게이트 입력으로 하여 패스 기능을 하는 p채널 MOSFET(MP71) 및 n채널 MOSFET(MP71), 및 상기 p채널 MOSFET(MP71)의 드레인 및 n채널 MOSFET(MN71)의 소오스에 연결된 래치수단(81)으로 구성되는 것을 특징으로 하는 동작상태 변환에 의한 오동작 방지회로를 부가한 SRAM.
  4. 제1항 또는 제3항에 있어서, 상기 제어신호(WER)는 동작상태에 따라 천이하는 제어신호(
    Figure kpo00060
    PAD)의 천이에 따라 발생되는 짧은 펄스 신호인 것을 특징으로 하는 동작상태 변화에 의한 오동작 방지회로를 부가한 SRAM.
  5. 제3항에 있어서, 상기 래치수단(81)은 상기 어드레스 홀딩수단(71,72)의 최종 출력 신호(y1R,y2R)를 출력하는 제1인버터(G52), 상기 인버터(G52)의 출력단에 연결된 제2인버터(G53), 및 상기 제2인버터(G53)의 출력단에 소오스 및 드레인을 연결하고 상기 제어신호(WER,
    Figure kpo00061
    )를 게이트 입력으로 하고 드레인 및 소오스를 상기 제1인버터(G52)의 입력단에 연결하여 패스(pass) 기능을 하는 p채널 MOSFET(MP72) 및 n채널 MOSFET(MN72)로 구성되는 것을 특징으로 하는 동작상태 변환에 의한 오동작 방지회로를 부가한 SRAM.
KR1019900012489A 1990-08-14 1990-08-14 동작상태 변화에 의한 오동작 방지회로를 부가한 sram KR930006630B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019900012489A KR930006630B1 (ko) 1990-08-14 1990-08-14 동작상태 변화에 의한 오동작 방지회로를 부가한 sram

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019900012489A KR930006630B1 (ko) 1990-08-14 1990-08-14 동작상태 변화에 의한 오동작 방지회로를 부가한 sram

Publications (2)

Publication Number Publication Date
KR920005158A KR920005158A (ko) 1992-03-28
KR930006630B1 true KR930006630B1 (ko) 1993-07-21

Family

ID=19302328

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019900012489A KR930006630B1 (ko) 1990-08-14 1990-08-14 동작상태 변화에 의한 오동작 방지회로를 부가한 sram

Country Status (1)

Country Link
KR (1) KR930006630B1 (ko)

Also Published As

Publication number Publication date
KR920005158A (ko) 1992-03-28

Similar Documents

Publication Publication Date Title
KR0182866B1 (ko) 플래쉬 메모리 장치
US5844845A (en) Data read circuit for use in semiconductor storage apparatus of CMOS memory
EP0639000B1 (en) Flip-flop type amplifier circuit
US5883846A (en) Latch type sense amplifier having a negative feedback device
KR910003389B1 (ko) 반도체 메모리장치
KR100403348B1 (ko) 계층적 구조를 갖는 비트라인 선택 회로
US4858180A (en) Content addressable memory and self-blocking driver
KR100380025B1 (ko) 반도체 메모리 장치에 적용되는 입력 버퍼의 노이즈면역성 향상장치
EP0508652B1 (en) Semiconductor memory circuit
KR930006630B1 (ko) 동작상태 변화에 의한 오동작 방지회로를 부가한 sram
KR0121137B1 (ko) 센스 앰프의 구동 신호 발생 회로
US5757713A (en) Adjustable write voltage circuit for SRAMS
JPH06132747A (ja) 半導体装置
JP3238481B2 (ja) 半導体読み出し専用記憶装置
KR100282445B1 (ko) 센스앰프
KR100449263B1 (ko) 반도체메모리장치
KR100230374B1 (ko) 감지증폭기
KR100271625B1 (ko) 어드레스 천이 합성회로
KR20010004550A (ko) 데이타 출력 버퍼
JPH09190693A (ja) 半導体記憶装置
KR100344759B1 (ko) 반도체 메모리
KR100226266B1 (ko) 반도체 메모리장치의 카스 버퍼회로
KR100247906B1 (ko) 반도체 메모리 장치의 데이타 처리방법 및 장치
JP2622051B2 (ja) Ｅｅｐｒｏｍ
KR0182011B1 (ko) 출력 데이타 안정화를 위한 라이트 드라이버

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20040618

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee