KR100304953B1 - 2-포트에스알에이엠(sram)용센스앰프 - Google Patents

2-포트에스알에이엠(sram)용센스앰프 Download PDF

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Abstract

본 발명은 공정의 변화에 크게 관계없이 안정된 피드 백 루프에 의해 동작의 신뢰성을 확보하고 회로 구성소자수의 경감으로 소자 점유면적을 작게하여 레이아웃상 유리하도록한 2-포드 SRAM용 센스앰프를 제공하기 위한 것으로, 본 발명의 2-포트 SRAM용 센스 앰프는 R-Bit라인과 R-Bit B라인을 각각 풀업시키기 위한 풀업 스위칭 소자와, 상기 R-Bit라인의 레벨과 R-Bit B라인의 레벨을 각각 직접 피드백하여 상기 풀업 스위칭 소자를 구동하는 구동소자와, 상기 R-Bit라인과 R-Bit B라인의 레벨 상태를 유지시키기 위한 래치수단을 구비함을 특징으로 한다.

Description

2-포트 에스알에이엠(ＳＲＡＭ)용 센스앰프{Sense Amplifier for 2-port SRAM Memory}
본 발명은 센스앰프에 관한 것으로, 구체적으로는 2-포트 SRAM에 적용되는데 적합한 2-포트 SRAM용 센스앰프에 관한 것이다.
일반적인 2-포트 SRAM셀의 구조는 도 1에 도시되어 있는 바와 같이, 라이트 모드시 W-Bit라인 및 W-Bit B라인의 데이터를 엑세스 하기 위한 NMOS 트랜지스터(2,7)와, 라이트 모드시 NMOS 트랜지스터(2,7)를 통해서 입력되는 데이터를 래치하기 위한 반대극성으로 병렬 접속된 인버터(4,5)와, 리드 모드시 R-Bit라인 및 R-Bit B라인의 데이터를 엑세스하기위한 NMOS 트랜지스터(9,12)와, 리드모드시 구동하기 위한 NMOS 트랜지스터(10,11)를 구비하고 있다.
그리고 미설명 부호 1은 라이트 모드시의 워드라인이고, 8은 리드 모드시의 워드라인이며, 3,6은 Node를 나타낸 것이다.
또한 종래의 센스 앰프 구조는 도 2에 도시된 바와 같이, R-Bit라인 및 R-Bit B라인의 레벨을 풀업(Pull Up)하기 위한 PMOS 트랜지스터(21,22)와, 상기 PMOS 트랜지스터(21,22)를 제어하기 위한 낸드 게이트(24)와 R-Bit라인 및 R-Bit B라인의 레벨을 감지하여 증폭하고 래치시키기 위한 인버터(25,26,29,30)와, 센스 앰프의 출력을 내보내기위한 버퍼 기능의 인버퍼(31)로 구성되어 있다.
이와 같이 구성된 종래의 센스앰프 및 2-포트 SRAM의 동작에 의하여 설명하면 다음과 같다.
도 1에서 워드 라인 (8)이 하이 상태로 인에이블되어 NMOS 트랜지스터(9,12)가 ON상태에서, 현재 상태가 Node 3은 하이레벨이고 Node 6은 로우레벨이라고 하면, NMOS 트랜지스터(11)는 ON상태에 있고 NMOS 트랜지스터(10)는 OFF상태에 있게 된다. 이때, t1에서 상태가 변하여 Node 3은 로우레벨, Node 6이 하이레벨로 되면 NMOS 트랜지스터(10)는 ON 상태에 있고, NMOS 트랜지스터 (11)는 OFF 상태에 있게되어 R-Bit라인은 하이레벨에서 로우레벨로 천이하나 R-Bit B라인은 로우레벨에서 하이레벨로 천이 할 수 없어 R-Bit라인과 R-Bit B라인이 동시에 로우레벨 상태에 있게된다.
이와 같은 상태를 방지하기위해 R-Bit B라인을 로우레벨에서 하이레벨로 다시 올리는 동작을 도 2에 도시된 센스앰프가 해주게 되며, 이러한 동작상황을 도 2 및 도 3을 근거하여 설명하면 다음과 같다.
즉, R-Bit라인이 하이레벨이면 Node27은 로우레벨이 되며 센스앰프의 출력 Sout는 하이레벨로 된다. 그리고, R-Bit B라인이 로우레벨이면 Node28은 하이레벨로 된다.
그런데 시간t1에서 R-Bit라인이 하이레벨에서 로우레벨로 천이하면 Node27은 로우레벨에서 하이레벨로 천이한다.
따라서 Node27,28이 동시에 하이레벨 상태로 존재하게 되며, Node27,28 을 두입력으로 받는 낸드 게이트(24)는 로우레벨의 출력을 내보내게 되어 PMOS 트랜지스터(24,22)가 모두 ON되므로 R-Bit라인 및 R-Bit B라인을 풀업시키게 된다.
그런데 R-Bit라인은 도 1의 NMOS 트랜지스터(9,10)가 ON상태에 있기 때문에 풀다운 경로(Pull down path)가 존재하게 되며, 도 2의 PMOS 트랜지스터(21)와의 소자 저항비에 의해 풀업레벨이 결정되므로 로직 드레서홀드 전압(Logic Thresshold Voltage)이하가 되도록 PMOS 트랜지스터(21)의 사이즈를 결정하게 설계되어 있어 계속 로우레벨 상태를 유지하게 된다.
반면에, R-Bit B라인은 도 1의 NMOS 트랜지스터(11)가 OFF상태에 있는 관계로 풀다운 경로가 존재하지 않는다.
따라서 도 2의 PMOS 트랜지스터(22)에 의해 t2에서 R-Bit B라인이 풀업되어 로우레벨 상태에서 하이레벨 상태로 천이하게 된다.
이것에 의해 Node 28은 하이레벨에서 로우레벨로 천이하게 되어 Node 23을 다시 로우레벨에서 하이레벨로 천이시켜서 PMOS 트랜지스터(21,22)를 모두 OFF상태로 만든다.
따라서 인버터(25,26)에 의해 R-Bit라인의 레벨이 유지되고 인버터(29,30)에 의해 R-BitB라인의 레벨이 유지된다.
그러나 상술한 종래의 센스앰프는 R-Bit라인레벨과 R-Bit B라인레벨의 피드 백 루프(Feed Back Loop)가 공정에 민감하여 공정이 조금만 틀려져도 오실레이션하는 오동작을 일으킬 수 있고 트랜지스터 소자가 많이 필요하게 되어 레이아웃할 때 많은 면적을 점유하게 된다는 문제점이 있었다.
즉, 낸드게이트(24)의 로직 Vt(드레드 홀드 전압)와 래치회로를 구성하는 인버터의 로직 Vt가 똑같을 수 없으며 또한 공정변화에 의해 그 차이가 더 커질 수 있어, 낸드게이트(24)의 로직 Vt는 예를 들어 인버터(29.30)의 래치전압보다 낮게되는 경우가 발생할 수 있으며 이와 같은 경우 Node 28의 전압 레벨이 래치가능여역에 들어가기 전에 낸드게이트(24)가 동작하여 Node 23을 하이레벨로 만들면 PMOS 트랜지스터(22)가 턴오프가 되므로 더 이상 R-Bit B라인에 전류공급이 이루어지지 않고 오히려 인버터(30)에 의해 R-Bit B가 다시 원래의 상태인 로우레벨로 되돌아가게 된다. 그리고 R-Bit B가 다시 일정레벨 이하로 내려가면 Node 28이 상승하여 낸드게이트(24)의 출련인 Node 23의 레벨을 다시 로우 상태로 만들어 PMOS 트랜지스터(22)를 다시 턴온시키고 이와 같은 동작에 의해 다시 턴-오프시키게 되어 오실레이션이 발생하게 된다.
뿐만 아니라 상기 낸드게이트(20)는 최소한 소자수가 2개의 PMOS 트랜지스터와 2개의 NMOS 트랜지스터가 소요되고 통상 하나의 SRAM의 메모리 장치를 구현할 때 센스앰프의 수도 수십개가 소요되므로 이들 소자가 차지하는 면적이 크게 된다는 문제점이 있었다.
따라서 본 발명은 이와 같은 종래기술의 문제점을 감안하여 발명한 것으로, 공정의 변화에 크게 관계없이 안정된 피드 백 루프에 의해 동작의 신뢰성을 확보하고 회로 구성소자수의 경감으로 소자 점유면적을 작게하여 레이아웃상 유리하도록한 2-포트 SRAM용 센스앰프를 제공함을 목적으로 하고 있다.
도 1은 종래의 2-포트 SRAM 구조를 개략적으로 도시한 도면
도 2는 종래의 센스앰프를 나타낸 도면
도 3은 종래의 센스램프에 있어서 구동 타이밍을 나타내는 도면
도 4는 본 발명의 제 1실시예에 따른 센스앰프를 나타낸 도면
도 5는 본 발명의 제 1실시예에 있어서 구동 타이밍을 나타낸 도면
도 6은 본 발명의 제 2실시예에 따른 센스앰프를 나타낸 도면
도 7은 본 발명의 제 2실시예에 있어서 구동 타이밍을 나타낸 도면이다.
도면의 주요부분에 대한 부호의 설명
1 : 워드라인 2,7 : NMOS 트랜지스터
3,6 : 노드(node) 4,5 : 인버터
8 : 워드라인 9,10,11,12 : NMOS 트랜지스터
21,22 : PMOS 트랜지스터 24 : 낸드 게이트
25,26,29,30,31 : 인버터 41,42 : PMOS 트랜지스터
44,45 : NMOS 트랜지스터 46,74,50,51,52 ; 인버터
61,62,64,65 : PMOS 트랜지스터 66,67,68 : 인버터
이와 같은 목적을 달성하기 위한 본 발명의 2-포트 SRAM용 센스 앰프는 R-Bit라인과 R-Bit B라인을 각각 풀업시키기 위한 풀업 스위칭 소자와, 상기 R-Bit라인의 레벨과 R-Bit B라인의 레벨을 각각 직접 피드백하여 상기 풀업 스위칭 소자를 구동하는 구동소자와, R-Bit라인과 R-Bit B라인의 레벨 상태를 유지시키기 위한 래치수단을 구비함을 특징으로 하고 있다.
이하 첨부도면을 참조하여 본 발명의 실시예를 구체적으로 설명한다.
도 4는 본 발명에 따른 2-포트 SRAM용 센스 앰프의 제 1실시예를 도시한 것으로, 본 발명의 제 1실시예는 R-Bit라인과 R-Bit B라인을 각각 풀업시키기 위한 풀업용 PMOS트랜지스터(41,42)와, 상기 R-Bit라인과 R-Bit B라인의 각 레벨을 직접 피드백하여 상기 풀업용 PMOS트랜지스터(41,42)를 구동하는 NMOS트랜지스터(44,45)와, 한쌍의 인버터(46,47) 및 (50,51)를 서로 극성이 반대되게 병렬연결하여 형성되는 2개조의 래치회로와, 상기 센스 앰프의 출력을 내보내기 위한 버퍼기능의 인버터(52)로 구성되어 있다.
그리고 상기 2개조의 래치회로중 한쌍의 인버터(46,47)는 R-Bit라인의 레벨을 입력하여 반전과 증폭을 행한 후 래치함과 동시에 그의 출력이 구동소자인 NMOS트랜지스터(45)의 게이트에 접속되며, 다른 한쌍의 인버터(50,51)는 R-Bit라인의 레벨을 입력으로 하여 역시 반전과 증폭을 행한 후 래치함과 동시에 그의 출력이 구동소자인 NMOS트랜지스터(44)의 게이트에 접속된다.
이와 같이 구성된 본 실시예의 동작에 대하여 설명한다.
도 1에 도시된 워드라인 8이 하이레벨로 인에이블되어 NMOS의트랜지스터(9,12)가 ON상태로 되고, 헌재 상태가 Node 3은 하이레벨, Node 6은 로우레벨이었다면, NMOS 트랜지스터(11)는 ON상태에 있고, NMOS 트랜지스터(10)는 OFF상태에 있게 된다.
이때 t1에서 상태가 변하여 Node 3은 로우레벨, Node 6은 하이레벨 상태로 되면 NMOS 트랜지스터(10)은 ON상태에 있고 NMOS 트랜지스터(11)는 OFF상태에 있게 되어 R-Bit라인은 하이레벨 상태에서 로우레벨 상태로 천이하나 R-Bit B라인은 로우레벨 상태에서 하이레벨 상태로 천이할 수 없게되어 R-Bit라인과 R-Bit B라인이 동시에 로우레벨 상태에 있게되는 상태를 방지하기 위해 R-Bit B라인을 로우레벨 상태에서 하이레벨 상태로 다시 올리는 동작이 본 발명의 제 1실시예인 도 4에 도시된 센스 앰프를 통하여 이루어진다.
즉, R-Bit라인이 하이레벨 상태일때, Node 49는 하이레벨 상태이고, R-Bit라인이 하이레벨에서 로우레벨로 천이하면 Node 48은 로우레벨에서 하이레벨로 천이한다.
따라서 Node 48과 49가 동시에 하이레벨 상태에 있게되기 때문에 Node 48과 49의 두 입력을 각각 받는 NMOS 트랜지스터(44,45)는 ON상태로 되면서 R-Bit라인과 R-Bit B라인의 로우레벨이 Node 43에 전달되어 PMOS 트랜지스터(41,42)를 ON상태로 만들어 R-Bit라인과 R-Bit B라인을 풀업시킨다.
그런데 R-Bit라인은 도 1의 NMOS 트랜지스터(9,10)가 ON상태에 있기 때문에 풀다운 경로가 존재하게 되고, 도 4의 PMOS 트랜지스터(41)와의 소자 저항비에 의해 폴업 레벨이 결정되므로 로직 드레드 홀드 전압 이하가 되도록 PMOS 트랜지스터(41)의 사이즈가 설계되어 있어 계속 로우레벨 상태를 유지하게 된다.
반면 R-Bit라인은 도 1의 NMOS 트랜지스터(11)가 OFF상태에 있는 관계로 풀다운 경로가 형성되지 않는다.
따라서 t2에서 도 4의 PMOS 트랜지스터(42)에 의해 R-Bit B라인은 풀업되어 로우레벨 상태에서 하이레벨 상태로 천이하게 된다.
이에따라 Node 49는 래치회로를 형성하는 인버터(50,51)를 통하여 로우레벨 상태에서 하이레벨 상태로 천이하게 되어 NMOS 트랜지스터(44)를 OFF시키고, Node 48은 래치회로를 형성하는 인버터(46,47)를 통하여 로우레벨에서 하이레벨로 천이되어 NMOS 트랜지스터(45)를 ON시키므로 Node 43은 다시 t2에서 R-Bit B라인의 레벨에 따라 로우레벨에서 하이레벨로 천이되어 PMOS 트랜지스터(41,42)를 OFF상태로 만든다.
그리고 센스 앰프의 출력은 버퍼인 인버터(52)로 출력된다.
도 6은 본 발명 제 2실시예를 나타내는 것으로, R-Bit라인과 R-Bit B라인을 각각 풀업시키기 위한 풀업용 PMOS 트랜지스터(61,62)와 상기 R-Bit라인의 레벨과 R-Bit B라인의 레벨을 각각 직접 피드백하여 상기 풀업용 PMOS 트랜지스터(61,62)를 구동하는 PMOS 트랜지스터(64,65)
상기 R-Bit라인과 상기 R-Bit B라인에 접속되어 R-Bit라인과 R-Bit B라인의 레벨이 서로 상이할 때 이들 레벨을 래치하도록 접속된 인버터(66,67)와 상기 센스앰프의 출력을 외로보 내보내기 위한 버퍼기능을 가진 인버터(68)로 구성되어 있다.
그리고 상기 인버터(66)는 R-Bit라인 레벨을 검출하여 NMOS 트랜지스터(64)의 게이트에 피드백되며 상기 인버터(67)는 R-Bit라인 레벨을 검출하여 NMOS트랜지스터(65)의 게이트로 피드백되도록 접속되어있다.
이와 같이 구성된 제 2실시예의 동작을 도 6 및 도 7을 근거하여 상세히 설명하면 다음과 같다.
R-Bit라인과 R-Bit B라인의 레벨을 두입력으로 받는 PMOS 트랜지스터(64,65)는 R-Bit라인과 R-Bit B라인의 레벨을 Node 63에 전달해 주므로 t2에서 R-Bit라인이 하이레벨에서 로우레벨로 천이하면, R-Bit라인과 R-Bit B라인이 동시에 로우레벨로 되는 구간이 있게되어 PMOS 트랜지스터(64,65)를 동시에 온시킨다.
이것에 의해 R-Bit라인과 R-Bit B라인의 로우레벨이 Node 63에 전달되어 PMOS 트랜지스터(61,62)를 ON상태로 만들어 R-Bit라인과 R-Bit B라인을 풀업시킨다.
그런데 R-Bit라인은 도 1의 NMOS 트랜지스터(9,10)가 ON상태에 있기 때문에 풀다운 경로가 형성하게 되고 도6의 PMOS 트랜지스터(61)와의 소자 저항비에 의해 풀업 레벨이 결정되므로 로직 드레스 홀드 전압 이하가 되도록 PMOS 트랜지스터(61)의 사이즈가 설계되어 있어 계속 로우레벨 상태를 유지하게 된다.
반면에 R-Bit B라인은 도 1의 NMOS 트랜지스터(11)이 OFF상태에 있는 관계로풀다운 경로가 형성되지 않게 되므로 t2에서 도 6의 PMOS 트랜지스터(62)에 의해 R-Bit B라인은 풀업되어 로우레벨 상태에서 하이레벨 상태로 천이하게 되며 이것에 의해 R-Bit라인은 로우레벨을 유지하여 PMOS 트랜지스터(65)를 ON상태로 만들어 R-Bit B라인의 하이레벨이 Node 63에 전달되어 PMOS 트랜지스터(61,62)를 OFF상태로 만들고 PMOS 트랜지스터(64) 또한 OFF상태가 된다.
그리고 PMOS 트랜지스터(64,65) 가 OFF상태일때의 R-Bit라인과 R-Bit B라인의 레벨유지는 인버터 소자(66,67)에 의하여 이루어 진다.
그리고 센스 앰프의 출력은 버퍼기능의 인버터(68)을 통하여 전달된다.
이상과 같이 본 발명의 2-포트 SRAM용 센스 앰프에 의하면 공정의 변화에 큰 변화없이 안정된 피드 백 루프에 의해 동작의 신뢰성을 확보하고 동작 속도면에서는 기존 회로와 같으면서도 구성소자의 개수를 줄여 레이아웃상 점유면적이 경감되어 유리하다는 효과가 있다.

Claims (4)

  1. R-Bit라인과 R-Bit B라인을 각각 풀업시키기 위한 풀업 스위칭 소자와,
    상기 R-Bit라인의 레벨과 R-Bit B라인의 레벨을 각각 직접 피드백하여 상기 풀업 스위칭 소자를 구동하는 구동소자와,
    상기 R-Bit라인과 R-Bit B라인의 레벨 상태를 반전하여 유지시키기 위한 래치수단을 구비하고, 상기 구동소자는 상기 R-Bit 라인의 반전레벨에 의해 제어되어 상기 R-Vit B라인의 레벨을 피드백하여 상기 플업스위칭소자를 구동하는 제1스위칭수단과, 상기 R-Bit B라인의 반전레벨에 의해 제어되어 상기 R-Bit 라인의 레벨을 피드백하여 상기 플업스위칭소자를 구동하는 제2스위칭수단으로 형성됨을 특징으로 하는 2-포트 SRAM용 센스 앰프.
  2. 제 1항에 있어서,
    상기 래치수단은, 한쌍의 인버터를 서로 극성이 반대되게 병렬연결한 래치회로를 2개조로 구성하고 2개조의 래치회로는 각각 R-Bit라인과 R-Bit B라인의 레벨을 입력으로 반전하여 래치하도록 구성됨을 특징으로 하는 2-포트 SRAM용 센스 앰프.
  3. 제 1항에 있어서,
    상기 래치수단은, 한쌍의 인버터를 서로 극성의 반대되게 병렬연결한 래치회로를 1개조로 구성하고 상기 R-Bit라인과 R-Bit B라인사이에 접속하여 상기 R-Bit라인과 R-Bit B라인의 레벨을 반전하여 래치하도록 구성됨을 특징으로 하는 2-포트 SRAM용 센스 앰프.
  4. 제 1항에 있어서,
    상기 풀업 스위칭 소자는 한쌍의 PMOS 트랜지스터로 구성되고, 상기 구동소자의 제1 및 제2스위칭수단은 각각 NMOS 트랜지스터로 구성됨을 특징으로 하는 2-포트 SRAM용 센스 앰프.
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