KR100670728B1 - 플립플롭 회로 - Google Patents
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Abstract
본 발명은 플립플롭 회로에 관한 것으로서, 특히, 바이패스(Bypass) 플립플롭 회로의 신호 전달 지연 마진을 개선하여 고주파 동작시 신호 전달의 안정성을 도모할 수 있는 기술을 개시한다. 이러한 본 발명은 바이패스신호와 클럭을 논리연산하여 바이패스신호의 활성화에 따라 상태를 달리하는 제 1출력신호와 제 2출력신호를 출력하는 입력 제어부와, 제 1출력신호와 제 2출력신호의 상태에 따라 입력 데이타를 래치하는 래치부와, 바이패스신호와 입력 데이타를 논리연산하여 바이패스신호의 활성화에 따라 상태를 달리하는 제 3출력신호를 출력하는 래치 제어부, 및 제 1출력신호와 제 2출력신호의 상태에 따라 스위칭되어 래치부로부터 인가된 신호를 선택적으로 출력하고, 출력신호와 제 3출력신호를 논리조합하여 출력신호를 출력하는 출력 제어부를 구비한다.
플립플롭, 전송게이트, 인버터, 바이패스, 클럭
Description
도 1a 및 도 1b는 종래의 플립플롭 회로에 관한 회로도.
도 2는 본 발명에 따른 플립플롭 회로의 회로도.
도 3은 본 발명에 따른 플립플롭 회로의 다른 실시예.
본 발명은 플립플롭 회로에 관한 것으로서, 특히, 바이패스(Bypass) 플립플롭 회로의 신호 전달 지연 마진을 개선하여 고주파 동작시 신호 전달의 안정성을 도모할 수 있는 기술이다.
일반적으로, 디지털 회로에서 데이타를 기억하기 위한 기억소자로서 래치(Latch)와 플립플롭(Flip flop)이 사용된다. 이 중에서 클럭신호에 의해 결정되는 시각에서 자신의 입력을 표본하고 자신의 출력을 변화시키는 순차 소자를 위해서는 플립플롭이 사용되고, 클럭신호에 관계없이 자신의 모든 입력을 연속적으로 관찰하고 언제라도 자신의 출력을 변화시키는 순차소자로서는 래치가 사용된다.
도 1a 및 도 1b는 종래의 바이패스(Bypass) 플립플롭 회로에 관한 회로도이다.
종래의 플립플롭 회로는 제 1래치부(10)와, 제 2래치부(20) 및 바이패스부(30)를 구비한다.
여기서, 제 1래치부(10)는 클럭 CLKB,CLK에 의해 데이타 DATA를 선택적으로 출력하는 전송게이트 T1와, 전송게이트 T1의 출력을 래치하는 래치 R1를 구비한다. 그리고, 제 2래치부(20)는 클럭 CLK,CLKB에 의해 제 1래치부(10)의 출력을 선택적으로 출력하는 전송게이트 T2와, 전송게이트 T2의 출력을 래치하는 래치 R2를 구비한다.
또한, 바이패스부(30)는 인버터 IV1과 전송게이트 T3,T4를 구비하여 바이패스신호 BYPASS의 상태에 따라 래치된 데이타 DATA 또는 데이타 DATA를 선택적으로 출력한다. 즉, 바이패스신호 BYPASS가 하이가 될 경우 전송게이트 T4가 턴온되어 래치되지 않은 데이타 DATA가 출력신호 OUT로 출력되고, 바이패스신호 BYPASS가 로우가 될 경우 전송게이트 T3가 턴온되어 래치된 데이타 DATA가 출력신호 OUT로 출력된다.
이러한 구성을 갖는 종래의 바이패스 플립플롭 회로는 최종단에 멀티플렉서(Multiplexer;미도시)를 이용하여 클럭의 제어를 받지 않고 데이타를 출력하게 된다. 그런데, 이러한 경우 클럭 CLK,CLKB을 사용하는 신호 경로는 불필요한 전송게이트 T1,T2를 거쳐야 한다. 특히, 최종단의 드라이버 사이즈가 클 경우 전송게이트 T1,T2의 크기도 커지게 되어 정션 캐패시턴스(Junction Capacitance)의 증가로 인한 로딩(Loading)이 커지게 된다.
결국, 신호의 안정적인 전달을 위해 도 1b에서와 같이 드라이버단(40)을 추가하여 동작시키게 된다. 이러한 경우 입력 데이타를 전달하기 위해 총 전송게이트 하나와 2단의 인버터 IV2,IV3을 거쳐야 하기 때문에, 고주파 동작시 신호 전달 시간이 지연되는 문제점이 있다.
예를 들어, 종래의 바이패스 플립플롭 회로가 1㎓로 동작하는 경우 클럭 CLK의 라이징 에지에 따라 데이타 DATA를 출력한다고 가정한다. 이러한 경우 총 3개의 드라이버와 하나의 전송게이트를 거쳐야 한다. 이에 따라, 워스트 케이스(Worst Case)에서 대략적인 지연시간을 가정해 본다면, 인버터에서 200ps, 전송게이트에서 100ps가 되어, 총 700ps의 지연시간이 가해지게 된다.
결국, 1㎱의 플라이트(Flight) 시간 마진에서 300ps가 남게 되며, 이 신호를 인가받는 회로의 셋업타임(100ps)을 고려하면, 메탈 라인(Metal Line)을 따라 전달될 수 있는 시간은 200ps 밖에 남지 않게 된다. 이와 같이, 종래의 바이패스 플립플롭 회로는 동작 주파수상에서 많은 제약을 가지게 되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 특히, 플립플롭 회로에서 래치의 피드백 인버터를 이용하여 하이 임피던스 상태에서 회로의 안정성을 도모할 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 플립플롭 회로는, 바이패스신호와 클럭을 논리연산하여 바이패스신호의 활성화에 따라 상태를 달리하는 제 1출력신호와 제 2출력신호를 출력하는 입력 제어부; 제 1출력신호와 제 2출력신호의 상태에 따라 입력 데이타를 래치하는 래치부; 바이패스신호와 입력 데이타를 논리연산하여 바이패스신호의 활성화에 따라 상태를 달리하는 제 3출력신호를 출력하는 래치 제어부; 및 제 1출력신호와 제 2출력신호의 상태에 따라 스위칭되어 래치부로부터 인가된 신호를 선택적으로 출력하고, 출력신호와 제 3출력신호를 논리조합하여 출력신호를 출력하는 출력 제어부를 구비함을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 2는 본 발명에 따른 바이패스(Bypass) 플립플롭 회로의 회로도이다.
본 발명은 입력 제어부(100), 래치부(110), 출력 제어부(120) 및 래치 제어부(130)를 구비한다.
여기서, 입력 제어부(100)는 클럭 CLK,CLKB과 바이패스신호 BYPASS를 논리연산하는 노아게이트 NOR1,NOR2를 구비한다. 노아게이트 NOR1는 클럭 CLKB과 바이패스신호 BYPASS를 노아연산한다. 노아게이트 NOR2는 클럭 CLK과 바이패스신호 BYPASS를 노아연산한다.
래치부(110)는 전송게이트 T5와 래치 R3를 구비한다. 여기서, 전송게이트 T5는 노아게이트 NOR1,NOR2의 출력 상태에 따라 데이타 DATA의 출력을 선택적으로 제어한다. 전송게이트 T5의 NMOS 게이트에는 노아게이트 NOR2의 출력이 인가되고, PMOS 게이트에는 노아게이트 NOR1의 출력이 인가된다. 그리고, 래치 R3는 전송게이트 T5의 출력을 일정시간 래치한다.
출력 제어부(120)는 전송게이트 T6, T20과 인버터 IV4와 래치 R1 및 낸드게이트 ND1를 구비한다. 여기서, 전송게이트 T6는 전송게이트 T5와 상보적으로 스위칭되며, 노아게이트 NOR2,NOR1의 출력 상태에 따라 래치부(110)의 출력을 선택적으로 제어한다. 전송게이트 T6의 NMOS 게이트에는 노아게이트 NOR1의 출력이 인가되고, PMOS 게이트에는 노아게이트 NOR2의 출력이 인가된다. 그리고, 전송게이트 T20의 NMOS 게이트에는 바이패스신호 BYPASS가 인가되고, PMOS 게이트에는 바이패스신호 BYPASS가 반전된 신호가 인가된다. 그리고, 인버터 IV4는 전송게이트 T6의 출력을 반전하여 출력신호 OUT를 출력한다. 또한, 낸드게이트 ND1는 낸드게이트 ND2의 출력과 출력신호 OUT를 낸드연산하여 인버터 IV4의 입력단자로 피드백 출력한다.
래치 제어부(130)는 인버터 IV5,IV6와 낸드게이트 ND2를 구비한다. 인버터 IV5는 데이타 DATA를 반전하며, 인버터 IV6는 바이패스신호 BYPASS를 반전한다. 낸드게이트 ND2는 인버터 IV5의 출력과 바이패스신호 BYPASS를 낸드연산하여 래치 R1에 전달한다.
이러한 구성을 갖는 본 발명의 동작 과정을 설명하면 다음과 같다.
먼저, 바이패스신호 BYPASS가 하이가 될 경우, 입력제어부(100)는 클럭 CLK,CLKB에 상관없이 로우신호를 출력한다. 이에 따라, 전송게이트 T5,T6가 모두 턴오프되며, 래치 제어부(130)의 출력이 하이가 되어 데이타 DATA가 출력될 수 있다.
반면에, 바이패스신호 BYPASS가 로우가 될 경우, 래치 제어부(130)는 데이타 DATA의 레벨에 따라 하이 또는 로우 신호를 출력한다. 이에 따라, 데이타 DATA가 하이 또는 로우인지의 여부에 상관없이 클럭 CLK,CLKB에 의해 전송게이트 T5,T6가 선택적으로 스위칭되어 일반적인 플립플롭과 같은 동작을 수행하게 된다.
즉, 바이패스신호 BYPASS가 로우일 때, 클럭 CLK가 로우이고 클럭 CLKB가 하이이면, 전송게이트 T5가 턴온되어 래치 R3에 의해 데이타 DATA가 래치된다. 그리고, 클럭 CLK가 하이이고 클럭 CLKB가 로우이면, 전송게이트 T6가 턴온되어 래치부(110)에서 인가된 데이타를 반전하여 출력신호 OUT로 출력하게 된다.
이러한 본 발명은 바이패스신호 BYPASS가 하이일 경우 클럭 CLK,CLKB에 무관하게 데이타 DATA를 출력하고, 바이패스신호 BYPASS가 로우일 경우 데이타 DATA에 상관없이 클럭 CLK,CLKB에 따라 출력신호 OUT를 출력하게 된다. 따라서, 본 발명은 종래기술에서 문제가 된 바이패스단의 전송게이트가 제거될 수 있게 된다. 이에 따라, 추가적인 인버터단이 불필요하게 되어 신호 전달 시간의 마진을 향상시킬 수 있게 된다.
예를 들어, 본 발명의 바이패스 플립플롭 회로가 1㎓로 동작하는 경우 클럭 CLK의 라이징 에지에 따라 데이타 DATA를 출력한다고 가정한다. 이러한 경우 하나의 인버터만 IV4의 구동시간이 소요되므로, 다음 단의 셋업타임(100ps)과 인버터 지연시간 200ps를 가정한다면, 종래기술의 경우 200ps 마진이 있었던 반면에, 본 발명에서는 700ps의 마진을 얻을 수 있게 된다. 이에 따라, 기존 대비 총 350%의 신호지연 전달 마진을 향상시킬 수 있게 된다.
도 3은 본 발명에 따른 플립플롭 회로의 다른 실시예이다.
본 발명은 입력 제어부(200), 래치부(210), 출력 제어부(220) 및 래치 제어부(230)를 구비한다.
여기서, 입력 제어부(200)는 클럭 CLK,CLKB과 바이패스신호 BYPASS를 노아연산하는 노아게이트 NOR3,NOR4를 구비한다. 노아게이트 NOR3는 클럭 CLKB과 바이패스신호 BYPASS를 노아연산한다. 노아게이트 NOR4는 클럭 CLK과 바이패스신호 BYPASS를 노아연산한다.
래치부(210)는 전송게이트 T7와 래치 R4를 구비한다. 여기서, 전송게이트 T7는 노아게이트 NOR3,NOR4의 출력 상태에 따라 데이타 DATA의 출력을 선택적으로 제어한다. 전송게이트 T7의 NMOS 게이트에는 노아게이트 NOR4의 출력이 인가되고, PMOS 게이트에는 노아게이트 NOR3의 출력이 인가된다. 그리고, 래치 R4는 전송게이트 T7의 출력을 일정시간 래치한다.
출력 제어부(220)는 전송게이트 T8, 인버터 IV7, 스위칭부인 PMOS트랜지스터 P1~P3 및 NMOS트랜지스터 N1~N4를 구비한다. 여기서, 전송게이트 T8는 전송게이트 T7와 상보적으로 스위칭되며, 노아게이트 NOR4,NOR3의 출력 상태에 따라 래치부(210)의 출력을 선택적으로 제어한다. 전송게이트 T8의 NMOS 게이트에는 노아게이트 NOR3의 출력이 인가되고, PMOS 게이트에는 노아게이트 NOR4의 출력이 인가된다. 그리고, 인버터 IV7는 전송게이트 T8의 출력을 반전하여 출력신호 OUT를 출력한다.
또한, PMOS트랜지스터 P1는 전원전압 VDD 인가단과 PMOS트랜지스터 P2 사이에 연결되어 게이트 단자를 통해 노아게이트 NOR3의 출력이 인가된다. PMOS트랜지스터 P2는 PMOS트랜지스터 P1와 NMOS트랜지스터 N1 사이에 연결되어 게이트 단자를 통해 낸드게이트 ND3의 출력이 인가된다. PMOS트랜지스터 P3는 PMOS트랜지스터 2와 병렬 연결되어 게이트 단자를 통해 출력신호 OUT가 인가된다. NMOS트랜지스터 N1~N3는 PMOS트랜지스터 P2와 접지전압 VSS 인가단 사이에 직렬 연결되어 게이트 단자를 통해 각각 낸드게이트 ND3의 출력, 출력신호 OUT 및 노아게이트 NOR4의 출력이 인가된다. 그리고, NMOS트랜지스터 N4는 NMOS트랜지스터 N2와 병렬로 접속되고, 바이패스신호 BYPASS를 게이트 입력으로 한다.
래치 제어부(230)는 인버터 IV8,IV9와 낸드게이트 ND3 및 래치 R10를 구비한다. 인버터 IV8는 데이타 DATA를 반전하며, 인버터 IV9는 바이패스신호 BYPASS를 반전한다. 낸드게이트 ND3는 인버터 IV8,IV9의 출력을 낸드연산하여 PMOS트랜지스터 P2, NMOS트랜지스터 N1의 게이트 단자에 출력한다. 그리고 R10은 낸드게이트 ND3의 출력을 래치한다.
이러한 구성을 갖는 본 발명의 동작 과정을 설명하면 다음과 같다.
먼저, 바이패스신호 BYPASS가 하이가 될 경우, 입력제어부(200)는 클럭 CLK,CLKB에 상관없이 로우신호를 출력한다. 이에 따라, 전송게이트 T7,T8가 모두 턴오프되며, 데이타 DATA 레벨에 상관없이 래치 제어부(230)의 출력이 하이가 된다.
그리고, PMOS트랜지스터 P1와 NMOS트랜지스터 N1가 턴온되고, NMOS트랜지스터 N3은 턴오프 상태를 유지한다. 이에 따라, PMOS트랜지스터 P3와 NMOS트랜지스터 N2의 선택적인 스위칭 동작에 따라 데이타 DATA가 출력될 수 있다.
한편, 바이패스신호 BYPASS가 로우가 될 경우, 래치 제어부(230)는 데이타 DATA의 레벨에 따라 하이 또는 로우 신호를 출력한다. 이에 따라, 데이타 DATA가 하이 또는 로우인지의 여부에 상관없이 클럭 CLK,CLKB에 의해 전송게이트 T7,T8가 선택적으로 스위칭되어 일반적인 플립플롭과 같은 동작을 수행하게 된다.
즉, 바이패스신호 BYPASS가 로우일 때, 클럭 CLK가 로우이고 클럭 CLKB가 하이이면, 전송게이트 T7가 턴온되어 래치 R4에 의해 데이타 DATA가 래치된다. 이때, 데이타 DATA가 하이일 경우 래치 제어부(230)의 출력이 하이가 되어 NMOS트랜지스터 N1가 턴온된다. 그리고, 노아게이트 NOR4의 출력이 하이가 되어 NMOS트랜지스터 N3가 하이가 된다. 이 상태에서 출력신호 OUT가 하이일 경우 NMOS트랜지스터 N2가 턴온되어 인버터 IV7의 입력이 하이가 되고, 출력신호 OUT가 로우일 경우 인버터 IV7의 입력이 하이가 된다.
반면에, 클럭 CLK가 하이이고 클럭 CLKB가 로우이면, 전송게이트 T8가 턴온되어 래치부(210)에서 인가된 데이타를 반전하여 출력신호 OUT로 출력하게 된다.
이상에서 설명한 바와 같이, 본 발명은 바이패스(Bypass) 플립플롭 회로의 신호 전달 지연 마진을 개선하여 고주파 동작시 신호 전달의 안정성을 도모할 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (22)
- 바이패스신호와 클럭을 논리연산하여 상기 바이패스신호의 활성화에 따라 상태를 달리하는 제 1출력신호와 제 2출력신호를 출력하는 입력 제어부;상기 제 1출력신호와 상기 제 2출력신호의 상태에 따라 입력 데이타를 래치하는 래치부;상기 바이패스신호와 상기 입력 데이타를 논리연산하여 상기 바이패스신호의 활성화에 따라 상태를 달리하는 제 3출력신호를 출력하는 래치 제어부; 및상기 제 1출력신호와 상기 제 2출력신호의 상태에 따라 스위칭되어 상기 래치부로부터 인가된 신호를 선택적으로 출력하고, 출력신호와 상기 제 3출력신호를 논리조합하여 상기 출력신호를 출력하는 출력 제어부를 구비함을 특징으로 하는 플립플롭 회로.
- 제 1항에 있어서, 상기 바이패스신호가 하이일 경우 상기 클럭에 무관하게 상기 입력 데이타를 출력하고, 상기 바이패스신호가 로우일 경우 상기 입력 데이타에 상관없이 상기 클럭에 따라 상기 출력신호를 출력함을 특징으로 하는 플립플롭 회로.
- 제 1항에 있어서, 상기 입력 제어부는 상기 바이패스신호가 하이일 경우 상기 클럭에 무관하게 상기 제 1출력신호와 상기 제 2출력신호를 로우로 출력하고, 상기 바이패스신호가 로우일 경우 상기 클럭에 따라 상기 제 1출력신호와 상기 제 2출력신호를 하이 또는 로우로 출력함을 특징으로 하는 플립플롭 회로.
- 제 1항 또는 제 3항에 있어서, 상기 입력 제어부는상기 바이패스신호와 상기 클럭의 반전신호를 논리연산하는 제 1논리소자; 및상기 바이패스신호와 상기 클럭을 논리연산하는 제 2논리소자를 구비함을 특징으로 하는 플립플롭 회로.
- 제 4항에 있어서, 상기 제 1논리소자는 제 1노아게이트임을 특징으로 하는 플립플롭 회로.
- 제 4항에 있어서, 상기 제 2논리소자는 제 2노아게이트임을 특징으로 하는 플립플롭 회로.
- 제 1항에 있어서, 상기 래치부는상기 제 1출력신호와 상기 제 2출력신호의 상태에 따라 스위칭되어 상기 입력 데이타를 선택적으로 출력하는 제 1전송게이트; 및상기 제 1전송게이트의 출력신호를 래치하는 래치를 구비함을 특징으로 하는 플립플롭 회로.
- 제 7항에 있어서, 상기 제 1전송게이트는 NMOS 게이트에 상기 제 2출력신호가 인가되고, PMOS 게이트에 상기 제 1출력신호가 인가됨을 특징으로 하는 플립플롭 회로.
- 제 1항에 있어서, 상기 래치 제어부는 상기 바이패스신호와 상기 데이타의 반전신호를 논리연산하는 제 3논리소자를 구비함을 특징으로 하는 플립플롭 회로.
- 제 8항에 있어서, 상기 제 3논리소자는 제 1낸드게이트임을 특징으로 하는 플립플롭 회로.
- 제 1항에 있어서, 상기 래치 제어부는 상기 바이패스신호가 하이일 경우 상기 입력 데이타와 상관없이 하이신호를 출력하고, 상기 바이패스신호가 로우일 경우 상기 입력 데이타의 레벨에 따라 하이 또는 로우신호를 출력함을 특징으로 하는 플립플롭 회로.
- 제 1항에 있어서, 상기 출력 제어부는상기 제 1출력신호와 상기 제 2출력신호의 상태에 따라 스위칭되어 상기 래치부로부터 인가된 신호를 선택적으로 출력하는 제 2전송게이트;상기 제 2전송게이트의 출력을 반전하여 상기 출력신호를 출력하는 제 1인버터;상기 출력신호와 상기 제 3출력신호를 논리연산하는 제 4논리소자;상기 출력 신호와 바이패스신호의 상태에 따라 스위칭되어 상기 출력 신호 선택적으로 출력하는 제 20전송게이트; 및제 3출력신호를 래치하는 래치회로를 구비함을 특징으로 하는 플립플롭 회로.
- 제 12항에 있어서, 상기 제 4논리소자는 제 2낸드게이트임을 특징으로 하는 플립플롭 회로.
- 제 1항에 있어서, 상기 출력 제어부는상기 제 1출력신호와 상기 제 2출력신호의 상태에 따라 스위칭되어 상기 래치부로부터 인가된 신호를 선택적으로 출력하는 제 3전송게이트;상기 제 3전송게이트의 출력을 반전하여 상기 출력신호를 출력하는 제 2인버터; 및상기 제 1출력신호와, 상기 제 2출력신호와, 상기 출력신호 및 상기 제 3출력신호에 따라 선택적으로 스위칭되어 상기 제 2인버터의 입력단의 레벨을 제어하는 스위칭부를 구비함을 특징으로 하는 플립플롭 회로.
- 제 14항에 있어서, 상기 스위칭부는전원전압단과 제 1노드 사이에 연결되어 게이트 단자를 통해 상기 제 1출력신호가 인가되는 제 1스위칭소자;상기 제 1노드와 상기 제 2인버터의 입력단 사이에 연결되어 게이트 단자를 통해 상기 제 3출력신호가 인가되는 제 2스위칭소자;상기 제 2스위칭 소자와 병렬 연결되어 게이트 단자를 통해 상기 출력신호가 인가되는 제 3스위칭소자;상기 제 2인버터의 입력단과 제 2노드 사이에 연결되어 게이트 단자를 통해 상기 제 3출력신호가 인가되는 제 4스위칭소자;상기 제 2노드와 제 3노드 사이에 연결되어 게이트 단자를 통해 상기 출력신호가 인가되는 제 5스위칭소자;상기 제 3노드와 접지전압단 사이에 연결되어 게이트 단자를 통해 상기 제 2출력신호가 인가되는 제 6스위칭소자; 및상기 제 6스위칭소자와 병렬로 연결되어 게이트 단자를 통해 바이패스신호가 인가되는 제 7스위칭소자를 구비함을 특징으로 하는 플립플롭 회로.
- 제 15항에 있어서, 상기 제 1스위칭 소자는 제 1PMOS트랜지스터임을 특징으로 하는 플립플롭 회로.
- 제 15항에 있어서, 상기 제 2스위칭 소자는 제 2PMOS트랜지스터임을 특징으로 하는 플립플롭 회로.
- 제 15항에 있어서, 상기 제 3스위칭 소자는 제 3PMOS트랜지스터임을 특징으 로 하는 플립플롭 회로.
- 제 15항에 있어서, 상기 제 4스위칭 소자는 제 1NMOS트랜지스터임을 특징으로 하는 플립플롭 회로.
- 제 15항에 있어서, 상기 제 5스위칭 소자는 제 2NMOS트랜지스터임을 특징으로 하는 플립플롭 회로.
- 제 15항에 있어서, 상기 제 6스위칭 소자는 제 3NMOS트랜지스터임을 특징으로 하는 플립플롭 회로.
- 제 15항에 있어서, 상기 제7 스위칭 소자는 제4NMOS트랜지스터임을 특징으로 하는 플립플롭 회로.
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| Country | Link |
|---|---|
| KR (1) | KR100670728B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9374075B2 (en) | 2014-09-01 | 2016-06-21 | SK Hynix Inc. | Input apparatus and input system |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10290143A (ja) | 1997-04-17 | 1998-10-27 | Hitachi Ltd | 低消費電力型記憶回路 |
| KR19990003041A (ko) * | 1997-06-24 | 1999-01-15 | 김영환 | 토글 플립-플롭 회로 |
| KR20030010246A (ko) * | 2001-07-26 | 2003-02-05 | 주식회사 하이닉스반도체 | 디-플립 플롭 회로 |
| KR20050109365A (ko) * | 2004-05-15 | 2005-11-21 | 삼성전자주식회사 | 제어신호 발생기, 스캔 기능을 수행하는 래치회로, 및상기 펄스 발생기와 상기 래치를 구비하는 플립플롭 |
-
2005
- 2005-12-29 KR KR1020050134193A patent/KR100670728B1/ko not_active IP Right Cessation
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