KR0120554B1 - 데이타 입출력 전환 가능한 준 쌍방향 패드 구동 포트로직회로 - Google Patents

Abstract

본 발명은 데이터의 신속하 입출력 전환을 필요로 하는 반도체 칩의 인터페이스단에 관한 것으로, 특히 마이크로 콘트롤러 칩의 인터페이스 단에서 데이터의 입출력 전환 제어 및 전달 기능을 수행하는 데이터 입출력 전환 가능한 준 쌍방향 패드(Quasi_Bidirectional Pad) 구동 포트로직회로에 관한 것으로, 종래 방향성 비트를 사용함으로써 초래되는 입출력 전환 전달 지연 현상 및 쌍방향성 패드의 로직 '0' 출력 상태로부터 입력전환 상태로 전환시 스태틱 상태의 과도시간 지연을 감소시키기 위해 마스터/슬레이브 래치 및 준 쌍방향성 패드의 조합으로 종래의 방향성 비트 추가지정 동작 없이 단지 입력제어 신호의 지시만으로 핀으로부터 직접 테이터의 입력이 가능하도록 하였으며, 두 위상 지연회로를 사용하여 로직 '0' 출력 상태로부터 로직 '1'상태로 전환시 초기 두 위상 시간 동안만 대용량 PMOS 드라이버 단을 강제 구동시킴으로써 스태틱 상태로의 과도 지연시간을 감소시키는 효과가 있다.

Description

데이터 입출력 전환 가능한 준 쌍방향 패드 구동 포트로직회로

제1도는 종래 기술에 대한 포트로직회로도.

제2도는 본 발명에 따른 포트로직회로도.

본 발명은 데이터의 신속한 입출력 전환을 필요로 하는 반도체 칩의 인터페이스 단에 관한 것으로, 특히 마이크로 콘트롤러 칩의 인터페이스 단에서 데이터의 입출력 전환 제어 및 전달 기능을 수행하는 데이터 입출력 전환 가능한 준 쌍방향 패드(Quasi_Bidirectional Pad) 구동 포트로직회로에 관한 것이다.

제1도는 종래 기술에 대한 포트로직 구성도이다.

내부 버스(INT_BUS) 신호를 데이터 입력단으로 입력받고 내부 버스 데이터를 마스터/슬레이브 래치에 쓰는 제어신호(PX_WR)를 CP단으로 입력받으며, 상기 INT_BUS 신호를 인버터(IN1)을 CPB단으로 입력받는 D플립플롭(DF1), 상기 D플립플롭(DF1)의 정출력(Q)을 데이터 입력단으로 입력받고 마스터/슬레이브 래치의 출력을 내부 버스 위에 쓰는 제어신호(PAD_WR) 신호를 CP단으로 입력받으며 상기 PAD_WR의 인버터(IN2)에 의해 반전된 신호로 CPB단으로 입력받는 D플립플롭(DF2), 상기 어드레스 인에이블 신호를 데이터 입력단으로 입력받고 상기 내부 버스 데이터를 방향성 래치에 쓰는 제어신호(PXD_WR)를 인버터(IV3)에 의해 반전된 신호로 입력받는 D플립플롭(DF3), 상기 INT_BUS 신호를 입력으로 하여 마스터/슬레이브 래치의 출력을 내부 버스 위에 쓰는 제어신호인 읽기 래치신호를 출력하기 위한 인에이블 신호로 하여 출력하는 3상태 버퍼(BUF1), 상기 INT_BUS 신호를 입력으로 하여 읽기 핀신호를 인에이블 신호로 하여 출력하는 3상태 버퍼(BUF2), 상기 DF2의 정출력(Q)을 인버터(IV4)를 통해 반전한 신호를 일입력으로 하고 상기 DF3의 정출력(Q)를 직렬로 연결된 두 개의 인버터(IV5, IV6)를 거친 신호를 타입력으로 하는 노어게이트(NOR1), 상기 DF3의 정출력(Q)을 인버터(IV5)를 통해 반전된 신호를 일입력으로 하고 상기 DF2의 정출력(Q)을 상기 인버터(IV4)를 통해 반전된 신호를 타입력으로 하는 낸드게이트(ND1), 상기 낸드게이트(ND1)의 출력을 게이트 단으로 입력받고 상기 PMOS(P1)의 드레인 단에 드레인단이 연결되어 출력을 내는 NMOS(N1), 상기 버퍼(BUF2)의 출력과 상기 PMOS(P1), NMOS(N1)의 출력과 합산되어 패드로 출력하여 데이터의 입출력 전환을 위해 방향성 비트를 저장하는 래치 및 이 방향성 비트의 상태에 따라 입출력 제어 상태가 결정되는 쌍방향 패드로 구성하였다. 그런데, 종래 기술에서 입출력 전환 동작은 1단계 동작으로 방향성 래치에 로직 '1' 또는 로직 '0'을 입력하여 데이터의 입출력 동작상태를 결정한 후 2단계 동작으로 데이터의 입력 또는 출력 동작을 수행한다. 그 결과 이 기술이 적용되는 마이크로 콘트롤러 칩의 인터페이스 단에서 데이터의 입출력 전환 동작은 항상 방향성 지정 동작만큼의 데이터 전달 지여 현상이 발생하는 문제점이 있으며, 또한 쌍방향 패드가 로직 '0'을 출력하고 있는 상태에서 방향성 비트의 로직 '1' 상태에 의해 하이 임피던스 상태, 즉 입력 대기 상태로 전환시 적은 양의 적은 양의 구동 능력을 갖는 내부 풀업 트랜지스터 또는 외부 풀업저항에 의해 로직 '0' 상태로부터 로직 '1' 상태로 천이되는 과도 시간 지연으로 인해 외부 핀의 스태틱(static) 상태 읽기 지연이 발생하는 등의 문제점이 있었다.

상기 종래 기술의 제반 문제점을 해결하기 위하여 안출된 본 발명은 마스터/슬레이브 래치와 준 쌍방향 패드의 조합 동작만으로 종래의 방향성 비트 래치 동작에 의해 입출력 지정 제어 동작과 동일한 제어 동작 수행이 가능하도록 하여, 단지 입력 제어 신호의 지시만으로 외부 핀으로부터 직접 데이터의 입력이 가능하며, 두 위상 클럭과 두 개의 D플립플롭을 이용하여 대 용량의 구동 능력을 가진 PNOS 드라이버 단을 로직 '0'으로부터 로직 '1'로의 초기 천이 지연 시간을 줄이고, 동시에 스태틱 상태에서 내부 풀업 트랜지스터만으로 풀업 동작을 가능하게 한 데이터 입출력 전환 가능한 준 쌍방향 패드 구동 포트로직회로를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은, 내부 버스(INT_BUS) 신호를 데이터 입력단으로 입력받고 내부 버스 데이터를 마스터/슬레이브 쓰기 저어신호(PX_WR)를 CP단으로 입력받으며, 상기 INT_BUS 신호를 제1인버터를 CPB(풀네임 요망)단으로 입력받는 제1D플립플롭; 상기 제1D플립플롭의 정출력(Q)을 데이터 입력단으로 입력받고 마스터/슬레이브 래치의 출력을 내부 버스 위에 쓰는 제어신호(PAD_WR)를 CP 단으로 입력받으며 상기 PAD_WR의 제2인버터에 의해 반전된 신호로 CPB 단으로 입력받는 제2D플립플롭; 상기 INT_BUS신호을 입력으로 하여 읽기 래치신호를 출력하기 위한 인에이블 신호로 하여 출력하는 제1버퍼; 상기 INT_BUS 신호를 입력으로 하여 읽기 핀 신호를 인에이블 신호로 하여 출력하는 제2버퍼; 두 위상 클럭의 두 번째 위상 신호(IPH2)를 CP단으로 입력받고 상기 IPH2 신호를 제3인버터를 통해 반전된 신호로 CPB 단으로 입력받으며 상기 제2D플립플롭의 정출력(Q)과 상기 제1버퍼(BUF3)의 출력을 제4인버터를 통해 반전된 신호로 하여 데이터 입력단으로 입력받는 제3D플립플롭; 상기 제3D플립플롭의 부출력단(/Q)로부터의 출력을 데이터 입력단으로 입력받고 두 위상 클럭의 첫 번째 위상신호(IPH1)를 CP단으로 입력받으며, 상기 IPH1 신호를 제5인버터를 통해 반전된 신호로 CPB 단으로 입력받는 제4D플립플롭; 상기 제4D플립플롭의 부출력단(/Q )로부터의 출력을 일입력으로 하고 상기 제4인버터의 출력을 반전시키는 제6인버터를 통해 입력받는 부정논리곱연산처리수단; 상기 제6인버터의 출력을 제7인버터를 통해 공통으로 연결된 게이트단으로 입력받아 인버터 역할을 하도록 구성한 제8인버터; 및 상기 부정논리곱연산처리수단의 출력을 게이트 단으로 입력받고 상기 제2버퍼의 출력과 상기 제8인버터의 공통 드레인 단에 드레인 단이 연결되는 PMOS를 구비하는 것을 특징으로 한다.

이하, 첨부된 도면 제2도를 참조하여 본 발명의 일실시예를 상세히 설명한다.

제2도는 본 발명에 따른 데이터 입출력 동작 및 외부 메모리 액세스 동작 전환 포트로직 회로도이다.

내부 버스(INT_BUS) 신호를 데이터 입력단으로 입력받고 내부 버스 데이터를 마스터/슬레이브 래치에 쓰는 제어신호(PX_WR)를 CP단으로 입력받으며, 상기 INT_BUS 신호를 인버터(IV10)을 CPB단으로 입력받는 D플립플롭(DF4), 상기 D플립플롭(DF4)의 정출력(Q)을 데이터 입력단으로 입력받고 마스터/슬레이브 래치의 출력을 내부 버스 위에 쓰는 제어신호(PAD_WR) 신호를 CP단으로 입력받으며, 상기 PAD_WR의 인버터(IV11)에 의해 반전된 신호로 CPB단으로 입력받는 D플립플롭(DF5), 상기 INT_BUS 신호를 입력으로 하여 마스터/슬레이브 래치의 출력을 내부 버스 위에 쓰는 제어신호인 읽기 래치신호를 출력하기 위한 인에이블 신호로 하여 출력하는 3상태 버퍼(BUF3), 상기 INT_BUS 신호를 입력으로 하여 읽기 핀신호를 인에이블 신호로 하여 출력하는 3상태 버퍼(BUF4), IPH2 신호를 CP 단으로 입력받고 상기 IPH2 신호를 인버터(IV12)를 통해 반전된 신호로 CPB단으로 입력받으며 상기 DF5의 출력(Q)과 상기 BUF3의 출력을 인버터(IV7)을 통해 반전된 신호로 하여 데이터 입력단으로 입력받는 D플립플롭(DF6), 상기 DF6의 부출력단(/Q)로부터의 출력을 데이터 입력단으로 입력받고 IPH1 신호를 CP단으로 입력받으며, 상기 IPH1 신호를 인버터(IV13)를 통해 반전된 신호로 CPB단으로 입력받는 D플립플롭(DF7), 상기 DF7의 부출력단(/Q)로부터의 출력을 일입력으로 하고 상기 인버터(IV7)의 출력을 반전시키는 인버터(IV8)를 통해 입력받는 낸드게이트(ND2), 상기 IV8의 출력을 인버터(IV9)를 통해 입력받는 낸드게이트(DN2), 상기 IV8의 출력을 인버터(IV9)를 통해 공통으로 연결된 게이트단으로 입력받아 인버터 역할을 하도록 구성한 PMOS, NMOS(P2,N2), 상기 낸드게이트(ND2)의 출력을 게이트 단으로 입력받고 상기 BUF4의 출력과 상기 PMOS, NMOP(P2,N2)의 공통 드레인 단에 드레인 단이 연결되는 PMOS(P3)로 구분되며, 이 회로의 동작을 크게 초기동작상태, 데이터의 출력 동작 상태, 데이터의 입출력 전환상태로 구분하여 작용효과를 설명하면 다음과 같다.

먼저, 초기 동작 상태를 살펴본다.

제어신호 PX_WR, PAD_WR이 로직 '1' 상태로 초기화되고 3상태 버퍼(BUF3, BUF4)의 제어신호 읽기 래치신호와 읽기 핀신호가 로직 '0' 상태로 핀으로부터의 데이터 및 마스터/슬레이브 래치인 DF5의 출력 데이터의 전송을 막고 있을 때, INT_BUS위에 실린 로직 '1' 상태의 데이터가 마스터/슬레이브 래치인 DF4, DF5에 각각 저장되고, 이 마스터/슬레이브 래치인 DF5의 정출력단(Q)로부터의 출력 중 한 갈래는 IV9를 거쳐 내부 풀업 트랜지스터 P2를 구동하고, 또 한갈래는 두 위상 클럭 IPH1, IPH2에 의해 두 위상 지연회로 DF6, DF7를 거친 로직 '0'값 및 IV8을 거친 로직 '1'값을 입력으로 하는 낸드게이트(ND1)의 로직 '1' 출력에 의해 강제로 대용량 드라이버 P3을 턴 오프시킨다. 결국, 초기상태에서는 내부 풀업 트랜지스터 P2의 구동만으로 풀업 상태를 유지한다.

또한, 데이터의 출력 동작 상태 중 초기 로직 '1' 상태로부터 로직 '0' 상태를 출력하는 경우, INT_BUS 위에 실린 로직 '0' 상태의 데이터가 마스터/슬레이브의 펄스 제어신호 PX_WR, PAD_WR에 의해 마스터/슬레이브 래치인 DF5의 출력단(Q)로부터의 로직 '0' 상태 출력이 IV9를 거쳐 NMOS 드라이버 N2를 구동하고 동시에 두 위상 지연회로의 출력 상태에 관계없이 낸드게이트 ND2를 거친 출력은 로직 '1' 상태이므로 대용량 드라이버 P31을 턴 오프시킨다.

이때, 두 위상 지연회로의 DF6의 부출력단(/Q)은 로직 '0'을 저장하고 DF7의 부출력단(/Q)은 로직 '1' 상태를 유지한다. 다음 동작으로 N1 드라이버단 만의 턴 온 상태에 의한 로직 '0' 상태의 출력동작으로부터 로직 '1' 상태로의 출력전환동작은 다른 제어신호들은 로직 '0'을 출력하는 위의 경우와 동일하고 단지 INT BUS 위에 로직 '1' 상태의 데이터가 실리는 경우 마스터/슬레이브 래치인 DF4, DF5의 정출력단(Q)에 각각 로직 '1' 산태가 출력되며, 이 출력 상태는 IV3을 거쳐 로직 '0' 상태로 반전되므로 결국 풀업 트랜지스터 P2만 턴 온시키고 NMOS 드라이버 N2는 턴 오프시킨다. 이와 동시에 두 위상 지연 동작에 의해 DF7의 부출력단(/Q)이 로직 '1' 상태를 유지하고 있는 동안 P3 드라이버 단을 턴온시켜 출력핀을 강하게 드라이빙함으로써 핀의 로직 '0' 상태를 로직 '1' 로 재빨리 반전시킨다.

단, 두 위상 지연시간이 경과하면 IV7의 출력단의 로직 '0' 상태가 DF7의 부출력단(/Q)로 전달되므로 결국 ND2의 출력을 로직 '1'로 반전시켜 P3 드라이버단을 턴오프시켜 출력핀이 풀업 트랜지스터 P2에 의해 풀업 하이 상태로 유지되게 한다.

그리고, 데이터의 입출력 전환동작으로 출력 핀이 풀업 트랜지스터 P2의 턴온에 의해 로직 '1' 상태를 유지하고 있을 때, 핀으로부터 데이터의 입력동작을 단지 3상태버퍼(BUF4)의 제어신호인 읽기 핀 신호의 로직 '1'로의 스트로빙만으로 외부 데이터 로직 '1' 또는 '0' 상태의 값을 INT_BUS위로 싣는 것이 가능하다. 다만, 이 포트단이 로직 '0' 출력동작을 수행중일 때 입력동작으로 전환시키기 위해서는 먼저 INT_BUS에서 마스터/슬레이브 래치로 로직 1 값을 쓰기하여 P3, P2, N2, ND2, IV9로 구성되는 준 쌍방향성 버퍼를 입력가능 상태로 바꾼 후 핀으로부터 BUF4의 읽기 핀 입력 제어신호에 의해 INT_BUS 로 핀의 로직 상태를 읽어들인다.

따라서, 상기와 같은 본 발명은 종래의 방향성 비트를 사용함으로써 초래되는 입출력 전환 전달 지연 현상 및 쌍방향성 패드의 로직 '0' 출력 상태로부터 입력전환 상태로 전환시 스태틱 상태의 과도시간 지연을 감소시키기 위해 마스터/슬레이브 래치의 준 쌍방향성 패드의 조합으로 종래의 방향성 비트 추가지정 동작없이 단지 입력제어신호의 지시만으로 핀으로부터 직접 데이터의 입력이 가능하도록 하였으며, 4두 위상 지연회로를 사용하여 로직 '0' 출력 상태로부터 로직 '1' 상태로 전환시 초기 두 위상 시간 동안만 대용량 PMOS 드라이버 단을 강제로 구동시킴으로써 스태틱 상태로의 과도지연시간을 감소시키는 효과가 있다.

Claims (1)

1. 내부버스(INT_BUS) 신호를 데이터 입력단으로 입력받고 내부 버스 데이터를 마스터/슬레이브 쓰기 제어신호(PX_WR)를 CP단으로 입력받으며, 상기 INT_BUS 신호를 제1인버터(IV10)을 CPB단으로 입력받는 제1D플립플롭(DF4); 상기 제1D플립플롭(DF4)의 정출력(Q)을 데이터 입력단으로 입력받고 마스터/슬레이브 래치의 출력을 내부 버스 위에 쓰는 제어신호(PAD_WR)를 CP단으로 입력받으며 상기 PAD_WR의 제2인버터(IV11)에 의해 반전된 신호로 CPB단으로 입력받는 제2D플립플롭(DF5); 상기 INT_BUS 신호를 입력으로 하여 읽기 래치신호를 출력하기 위한 인에이블 신호로 하여 출력하는 제1버퍼(BUF4); 상기 INT_BUS 신호를 입력으로 하여 읽기 핀 신호를 인에이블 신호로 하여 출력하는 제2버퍼(BUF5); 두 위상 클럭의 두 번째 위상 신호(IPH2)를 CP단으로 입력받고 상기 IPH2 신호를 제3인버터(IV12)를 통해 반전된 신호로 CPB단으로 입력받으며 상기 제2D플립플롭(DF5)의 정출력(Q)과 상기 제1버퍼(BUF3)의 출력을 제4인버터(IV7)을 통해 반전된 신호로 하여 데이터 입력단으로 입력받는 제3D플립플롭(DF6); 상기 제3D플립플롭(DF6)의 부출력단(/Q)로부터의 출력을 데이터 입력단으로 입력받고 두 위상 클럭의 첫 번째 위상신호(IPH1)를 CP단으로 입력받으며, 상기 IPH1 신호를 제5인버터(IV13)를 통해 반전된 신호로 CPB단으로 입력받는 제4D플립플롭(DF7); 상기 제4D플립플롭(DF7)의 부출력단(/Q)로부터의 출력을 일입력으로 하고 상기 제4인버터(IV7)의 출력을 반전시키는 제6인버터(IV8)를 통해 입력받는 부정논리곱연산처리수단(ND2); 상기 제6인버터(IV8)의 출력을 제7인버터(IV9)를 통해 공통으로 연결된 게이트단으로 입력받아 인버터 역할을 하도록 구성한 제3인버터(P2,N2); 및 상기 부정논리곱연산처리수단(ND2)의 출력을 게이트 단으로 입력받고 상기 제2버퍼(BUF4)의 출력과 상기 제8인버터(P2,N2)의 공통 드레인 단에 드레인 단이 연결되는 PMOS(P3)를 구비하는 것을 특징으로 하는 데이터 입출력 전환 가능한 준 쌍방향 패드 구동 포트로직회로.