KR0120553B1 - 데이타 입출력 동작 및 외부 메모리 액세스 동작 전환 포트로직회로 - Google Patents

데이타 입출력 동작 및 외부 메모리 액세스 동작 전환 포트로직회로

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KR0120553B1
KR0120553B1 KR1019940003894A KR19940003894A KR0120553B1 KR 0120553 B1 KR0120553 B1 KR 0120553B1 KR 1019940003894 A KR1019940003894 A KR 1019940003894A KR 19940003894 A KR19940003894 A KR 19940003894A KR 0120553 B1 KR0120553 B1 KR 0120553B1
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  • Engineering & Computer Science (AREA)
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Abstract

본 발명은 데이터의 신속한 입출력 동작 및 외부 메모리와의 인터페이스를 필요로 하는 반도체 칩의 인터페이싱에 관한 것으로, 특히 마이크로 콘트롤러 칩의 인터페이스 단에서 데이터의 입출력 전환 및 외부 메모리 액세스 동작을 수행하는 데이터 입출력 동작 및 외부 메모리 액세스 동작 전환 포트로직 회로에 관한 것으로, 종래의 방향성 비트를 사용하므로써 입출력 전환 동작 및 외부 메모리 액세스 동작시 발생되는 전달지연 효과를 줄이기 위해 마스터/슬레이브 래치와 외부 메모리 액세스 시 마스터/슬레이브 래치를 강제로 입력가능 상태로 셋트시키는 외부 메모리 액세스 제어신호의 조합에 의해 종래의 방향성 래치 사용으로 초래되는 데이터의 입출력 및 외부 메모리 액세스 동자 지연을 감소시키는 효과가 있다.

Description

데이터 입출력 동작 및 외부 메모리 액세스 동작 전환 포트로직회로
제1도는 종래 기술에 대한 포트로직회로도.
제2도는 본 발명에 따른 포트로직회로도.
본 발명은 데이터의 신속한 입출력 동작 및 외부 메모리와의 인터페이스를 필요로 하는 반도체 칩의 인터페이싱에 관한 것으로, 특히 마이크로 콘트롤러 칩의 인터페이스 단에서 데이터의 입출력 전환 및 외부 메모리 액세스 동작을 수행하는 데이터 입출력 동작 및 외부 메모리 액세스 동작 전환 포트로직 회로에 관한 것이다.
제1도는 종래기술의 방향성 비트를 사용한 입출력 전환 동작 및 외부 메모리 액세스 기능을 갖는 포트로직 구성도이다.
외부 메모리 액세스 시 어드레스 또는 데이터의 출력 통로가 되는 어드레스/데이터 신호를 일입력으로 하고 외부 메모리 액세스 또는 일반적인 입출력 동작을 결정하는 제어신호인 어드레스 인에이블 신호를 타입력으로 하는 앤드게이트(ANDI), 내부 버스(INT BUS)신호를 데이터 입력단으로 입력받고 내부 버스 데이터를 마스터/슬레이브 래치에 쓰는 제어신호(PX WR)를 CP단으로 입력받으며, 상기 INT BUS 신호를 인버터(INI)을 CPB단으로 입력받은 D플립플롭(DF1), 상기 D플립플롭(DF1)의 정출력(Q)을 데이터 입력단으로 입력받고 마스터/슬레이브 래치의 출력을 내부 버스 위에 쓰는 제어신호(PAD WR)를 CP단으로 입력받으며 상기 PAD WR의 인터버(IV2)에 의해 반전된 신호로 CPB단으로 입력받는 D플립플롭 (DF2), 상기 두 개의 앤드게이트(AND1,AND2)의 출력을 입력으로 받는 노어 게이트(NOR1), 상기 어드레스 인에이블 신호를 데이터 입력단으로 입력받고 상기 내부 버스 데이터를 방향성 래치에 쓰는 제어신호(PXD WR)를 인버터(IV3)에 의해 반전된 신호를 입력받는 D플립플롭(DF3), 상기 INT BUS 신호를 입력으로 하여 마스터/슬레이브 래치의 출력을 내부 버스위에 쓰는 제어신호인 읽기 래치신호를 출력하기 위한 인에이블 신호로 하여 출력하는 3상태 버퍼(BUF1), 상기 D플립플롭(DF2)의 정출력(Q)과 상기 3상태 버퍼(BUF1)의 출력의 합산신호를 일입력으로 하고 상기 어드레스 인에이블 신호를 인버터(IV6)에 의해 반전된 신호로 타입력으로 입력받는 앤드게이트(AND2), 상기 D플립플롭(DF3)의 정출력(Q)을 인버터(IV3)에 의해 반전된 신호로 입력받고 상기 노어게이트(NOR1)의 출력을 인버터(IV5)에 의해 반전된 신호로 입력받아 출력하는 낸드게이트(ND1), 상기 인버터(IV5)에 의한 반전신호를 일입력으로 하고 상기 인버터(IV3)의 출력신호를 인버터(IV4)에 의한 반전신호로 입력받는 노어게이트(NOR2), 상기 노어게이트(NOR2)의 출력을 게이트 단으로 입력받는 PMOS(P1), 상기 낸드게이트(ND1)의 출력을 게이트 단으로 입력받고 상기 PMOS(P1)의 드레인 단에 드레인단이 연결되어 출력을 내는NMOS(N1), 상기 INT BUS 신호를 입력으로 하여 읽기 핀신호를 인에이블 신호로 하여 출력하는 3상태 버퍼 (BUF2), 외부 데이터 버스신호(EXT BUS)를 입력으로 하여 외부 메모리 액세스 시 출력핀값을 외부 데이터 버스위로 쓰는 제어신호(EXRD)를 인에이블 신호로 하여 출력하는 3상태 버퍼(BUF3), 상기 2개의 버퍼(BUF2,BUF3)의 합산 출력과 상기 PMOS(P1), NMOS(N1)의 출력과 합산되어 패드로 출력하도록 구성하였다. 그런데, 내부버스(INT BUS)와 외부 핀(PAD)간의 입출력 동작 또는 외부 메모리 액세스 동작을 수행하기 전에 미리 방향성 래치에 입출력 및 외부 메모리 액세스 상태를 지정하는 동직이 먼저 수행되어야 하므로 항상 방향성 지정 동작 만큼의 데이터 전달 지연 현상이 발생하는 문제점이 있었다.
상기 종래 기술의 문제점을 해결하기 위하여 안출된 본 발명은 마스터/슬레이브 래치와 외부 메모리 액세스 시 마스터/슬레이브 래치를 강제로 입력가능 상태로 셋트시키는 외부 메모리 액세스 제어 신호의 조합에 의해 종래 방향성 래치 사용으로 초래되는 데이터의 입출력 및 외부 메모리 액세스 동작 지연을 감소시키는 데이터 입출력 동작 및 외부 메모리 액세스 동작 전환 포트로직 회로를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명은 외부 메모리 액세스시 어드레스 또는 데이터의 출력 통로가 되는 어드레스/데이터신호를 일입력으로 하고 외부 메모리 액세스 또는 일반적인 입출력 동작을 결정하는 제어신호인 어드레스 인에이블 신호를 타입력으로 하는 제1부정 논리곱 연산처리 수단; 상기 어드레스 데이터신호를 제1인버터를 통해 반전된 신호로 입력받고 상기 어드레스 인에이블 신호를 타입력으로 하는 제2부정 논리곱 연산처리수단; 내부 버스(INT BUS) 신호를 데이터 입력단으로 입력받고 내부 버스 데이터를 마스터/슬레이브 쓰기 제어신호(PX WR)를 CP(clock pulse )단으로 입력받으며, 상기 INT BUS 신호를 제2인버터를 CPB단으로 입력받는 제1D플립플롭; 상기 제1D플립플롭의 정출력(Q)을 데이터 입력단으로 입력받고 마스터/슬레이브 래치의 출력을 내부 버스 위에 쓰는 제어신호(PAD WR)를 CP단으로 입력받으며 상기 PAD WR의 제3인버터에 의해 반전된 신호로 CPB(clock pulse inversion )단으로 입력받는 제2D플립플롭; 상기 INT BUS 신호를 입력으로 하여 읽기 래치신호를 출력하기 위한 인에이블 신호로 하여 출력하는 제1버퍼; 상기 INT BUS 신호를 입력으로 하여 읽기 핀 신호를 인에이블 신호로 하여 출력하는 제2버퍼; 외부 데이터 버스신호(EXT BUS)를 입력으로 하여 외부 메모리 액세스 시 출력 핀값을 외부 데이터 버스위로 쓰는 제어신호(EXRD)를 인에이블 신호로 하여 출력하는 제3버퍼; 상기 제2D플립플롭의 정출력(Q)과 상기 제1버퍼의 합산 출력을 제4인버터를 통해 입력받고 상기 어드레스 인에이블 신호를 제5인버터를 통해 반전된 신호로 입력하는 제3부정 논리곱연산처리 수단; 상기 제2부정 논리곱연산처리수단의 출력을 일입력으로 하고 상기 제3부정논리곱연산처리수단의 출력을 타입력으로 하는 제4부정논리곱연산수단; 상기 제4부정논리곱연산처리수단의 출력을 게이트 단으로 입력받는 제1PMOS; 상기 제4부정논리곱연산처리수단의 출력을 반전하여 출력하도록 연결된 제6인버터; 및 상기 제1부정연산처리수단의 출력을 게이트 단으로 입력받아 상기 제6인버터의 출력하도록 출력과 함께 출력되는 PMOS를 구비하는 것을 특징으로 한다.
이하, 첨부된 제2도를 참조하여 본 발명의 일실시예를 상세히 설명한다.
제2도는 본 발명에 따른 데이터 입출력 동작 및 외부 메모리 액세스 동작 전환 포트로직의 회로도이다.
외부 메모리 액세스 시 어드레스 또는 데이터의 출력 통로가 되는 어드레스/데이터 신호를 일입력으로 하고 외부 메모리 액세스 또는 일반적인 입출력 동작을 결정하는 제어신호인 어드레스 인에이블 신호를 타입력으로 하는 낸드게이트(ND5), 상기 어드레스 데이터신호를 인버터(IV10)를 통해 빈전된 신호로 입력받고 상기 어드레스 인에이블 신호를 타입력으로 하는 낸드게이트(ND4), 내부 버스(INT BUS) 신호를 데이터 입력단으로 입력받고 내부 버스 데이터를 마스터/슬레이브 래치에 쓰는 제어신호(PX WR)를 CP단으로 입력받으며, 상기 INT BUS 신호를 인버터(IV7)을 CPB단으로 입력받는 D플립플롭(DF4), 상기 D플립플롭(DF4)의 정출력(Q)을 데이터 입력단으로 입력받고 마스터/슬레이브 래치의 출력을 내부 버스 위에 쓰는 제어 신호(PAD WR)신호를 CP단으로 입력받으며 상기 PAD WR의 인버터(IV8)에 의해 반전된 신호로 CPB으로 입력받는 D플립를롭(DF5), 상기 INT BUS 신호를 입력으로 하여 마스터/슬레이브 래치의 출력을 내부 버스위에 쓰는 제어신호인 읽기 래치신호를 출력하기 위한 인에이블 신호로 하여 출력하는 3상태 버퍼 (BUF4), 상기 INT BUS 신호를 입력으로 하여 읽기 핀신호를 인에이블 신호로 하여 출력하는 3상태 버퍼(BUF5), 외부 데이터 버스신호(EXT BUS)를 입력으로 하여 외부 메모리 액세스 시 출력 핀값을 외부 데이터 버스위로 쓰는 제어신호(EXRD)를 인에이블 신호로 하여 출력하는 3상태 버퍼(BUF6), 상기 D플립플롭(DF5)의 정출력(Q)과 상기 3상태버퍼(BUF4)의 합산출력을 인버터(IV9)를 통해 입력받고 상기 어드레스 인에이블 신호를 인버터(IV11)를 통해 반전된 신호로 입력하는 낸드게이트(ND2), 상기 낸드게이트(ND4)의 출력을 일입력으로 하고 상기 낸드게이트(ND3)의 출력을 타입력으로 하는 낸드게이트(ND2), 상기 낸드게이트(ND2)의 출력을 게이트 단으로 입력받는 PMOS(P2), 상기 낸드게이트(ND2)의 출력을 게이트 단으로 입력받고 상기 PMOS(P2)의 드레인 단에 드레인단이 연결되어 출력을 내는 NMOS(N2), 상기 낸드게이트(ND5)의 출력을 게이트 단으로 입력받는 PMOS(P3), 상기 2개의 버퍼(BUF5,BUF6)의 합산 출력과 상기 두개의 PMOS(P2, P3), NMOS(N2)의 드레인단의 출력이 합산되어 패드로 출력하도록 구성하였다.
상기한 구성을 통해 동작하는 본 발명의 작용효과를 살펴보면 다음과 같다.
본 발명의 동작은 크게 일반적인 데이터의 입출력 동작과 외부 메모리 액세스 동작으로 구분된다.
먼저, 일반적인 데이터의 입출력 동작을 실행하기 위해서 먼저 어드레스 인에이블 제어단을 로직 '0' 상태로 만든 후 어드레스 데이터 라인을 통한 데이터의 전달 통로를 끊고 INT BUS위에 실린 데이터가 마스터/슬레이브 래치를 통해 외부 핀으로 전달되게 한다. 만일, INT BUS에 로직 '0'이 실린 경우 상기 P3, P2, N2의 게이트가 로직 '1' 상태가 되어 결국 최종 출력 핀에 로직 '0' 상태가 전달된다. 반대로 INT BUS에 로직 '1'이 실린 경우, P1의 게이트는 로직 '1', P2, N1 게이트는 로직 '0' 상태가 되어 최종 출력핀에 로직 '1' 상태가 전달된다. 이상의 각 데이터 출력동작동안 핀의 출력 데이터 및 마스터/슬레이브 래치인 DF5의 정출력(Q)값이 INT BUS 및 EXT BUS 위로 실리는 것을 막기 위해 각각의 읽기 제어신호인 읽기 래치신호, 읽기 핀신호, EXRD는 로직 '0' 상태를 유지한다. 데이터의 입력동작은 만일 마스터/슬레이브 래치가 로직 '1' 상태를 저정하고 있는 경우, 단지 읽기 핀 제어신호의 상태를 로직 '1'로 스트로빙(strobing) 함으로서 외부 핀으로부터 데이터를 INT BUS 안으로 입력 가능하다.
그리고, 외부 메모리 액세스 동작의 수행초기에 외부 메모리 액세스 제어신호 EXMEM EN이 먼저 조직 '1'로 셋트되어 마스터/슬레이브 래치인 DF4, DF5를 강제로 로직 '1' 상태, 즉 외부 핀으로부터 데이터 입력가능 상태로 만든후 어드레스 인에이블 제어단을 로직 '1' 상태로 둠으로써 어드레스 데이터 라인으로부터 외부 메모리 어드레스 또는 데이터를 출력한다. 다음 동작으로 외부 메모리로부터 핀 위에 실린 데이터를 입력하기 위해 어드레스 인에이블 제어신호를 로직 '0' 상태로 두고, 단지 외부 메모리 데이터 입력제어신호 EXRD를 로직 '1'로 스트로빙함으로써 외부 메모리 데이터를 EXT BUS 위로 싣는다.
따라서, 상기와 같은 본 발명은 종래의 방향성 비트를 사용하므로써 입출력 전환 동작 및 외부 메모리 액세스 동작시 발생되는 전달지연 효과를 줄이기 위해 마스터/슬레이브 래치와 외부 메모리 액세스 시 마스터/슬레이브 래치를 강제로 입력가능 상태로 셋트시키는 외부 메모리 액세스 제어신호의 조합에 의해 조래의 방향성 래치 사용으로 초래되는 데이터의 입출력 및 외부 메모리 액세스 동작 지연을 감소시키는 효과가 있다.

Claims (1)

  1. 외부 메모리 액세스 시 어드레스 또는 데이터의 출력 통로가 되는 어드레스/데이터 신호를 일입력으로 하고 외부 메모리 액세스 또는 일반적인 입출력 동작을 결정하는 제어신호인 어드레스 인에이블 신호를 타입력으로 하는 제1부정 논리곱 연산처리 수단(ND5); 상기 어드레스 데이터신호를 제1인버터(IV10)를 통해 반전된 신호로 입력받고 상기 어드레스 인에이블 신호를 타입력으로 하는 제2부정 논리곱 연산처리 수단(ND4); 내부 버스(INT_BUS) 신호를 데이터 입력단으로 입력받고 내부 버스 데이터를 마스터/슬레이브 쓰기 제어신호(PX_WR)를 CP단으로 입력받으며, 상기 내부버스 신호를 제2인버터(IV7)을 CPB단으로 입력받는 제1D플립플롭(DF4); 상기 제1D플립플롭(DF4)의 정출력(Q)을 데이터 입력단으로 받고 마스터/슬레이브 래치의 출력을 내부 벗 위에 쓰기 제어신호(PAD_WR)를 CP단으로 입력받으며 상기 PAD_WR의 제3인버터(IV8)에 의해 반전된 신호로 CPB(clock pulse inversion)단으로 입력받는 제2D플립플롭(DF5);상기 내부 버스신호를 입력으로 하여 읽기 래치신호를 출력하기 위한 인에이블 신호로 하여 출력하는 제1버퍼(BUF4); 상기 내부버스신호를 입력으로 하여 읽기 핀 신호를 인에이블 신호로 하여 출력하는 제2버퍼(BUF5); 외부 데이터 버스신호(EXT_BUS)를 입력으로 하여 외부 메모리 액세스 시 출력 핀값을 외부 데이터 버스위로 쓰는 제어신호(EXRD)를 인에이블 신호로 하여 출력하는 제3버퍼(BUF6); 상기 제2D플립플롭(DF5)의 정출력(Q)과 상기 제1버퍼(BUF4)의 합산출력을 제4인버터(IN9)를 통해 입력받고 상기 어드레스 인에이블 신호를 제5인버터(IV11)를 통해 반전된 신호로 입력하는 제3부정논리곱연산처리수단(ND3); 상기 제1부정논리곱연산처리수단(ND4)의 출력을 일입력으로 하고 상기 제3부정논리곱연산처리수단(ND3)의 출력을 타입력으로 하는 제4부정논리곱연산수단(ND2); 상기 제4부정논리곱연산처리수단(ND2)의 출력을 게이트 단으로 입력받는 제1PMOS(P2); 상기 제4부정논리곱연산처리수단(ND2)의 출력을 반전하여 출력하도록 연결된 제6인버터(N2,P2); 및 상기 제1부정논리연산처리수단(ND5)의 출력을 게이트 단으로 입력받아 상기 제5인버터(N2,P2)의 출력과 함께 출력되는 PMOS(P3)를 구비하는 것을 특징으로 하는 데이터 입출력 동작 및 외부 메모리 액세스 동작 전환 포트로직회로.
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