KR100251469B1 - 플립플롭회로 - Google Patents

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KR100251469B1
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겐지 가스가
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아끼구사 나오유끼
후지쯔 가부시끼가이샤
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Abstract

[과제] 소자수를 삭감하여, 회로면적의 축소에 기여할 수 있는 플립플롭회로를 제공한다.
[해결수단] 2단의 인버터회로 11을 환상으로 접속한 2개의 래치회로 16, 17을 복수의 전송게이트 15를 통하여 직렬로 접속하고, 각 전송게이트 15를 클럭신호, CLK, XCLK로 개폐하여, 적어도 전단의 래치회로 16에 신호의 입력동작과 신호의 래치동작과 출력동작을 교대로 행하도록 함으로써, 입력신호 IN에 의한 출력신호 OUT을 순차 출력하는 플립플롭회로가 구성된다. 전단의 래치회로 16을 구성하는 한쪽의 인버터회로 11이 후단의 래치회로 17의 한쪽의 인버터회로 11로서 동작하도록 접속된다. 전송게이트 15는 N채널 MOS트랜지스터와 P채널 MOS트랜지스터의 어느 하나로 구성되어, 클럭신호 CLK, XCLK의 어느 하나로 개폐된다.

Description

플립플롭회로
본 발명은, 반도체기억장치 또는 여러 가지의 반도체집적회로장치에 탑재되는 플립플롭회로에 관한 것이다.
근년의 반도체기억장치와 반도체집적회로장치에서는 점점 고집적화와 대규모화가 필요하게 되어 있다. 따라서, 이와 같은 반도체기억장치와 반도체 집적회로장치에 다수 탑재되는 플립플롭회로의 소자수와 회로면적을 축소하는 것이 필요하게 되어 있다.
제18도는, 종래의 플립플롭회로의 일례를 도시한 것이다. 입력신호 IN은 전송게이트 1a를 통하여 인버터회로 2a에 입력된다. 이 인버터회로 2a에 출력신호는 인버터회로 2b에 입력되고 그 인버터회로 2b의 출력신호는 전송게이트 1b를 통하여, 상기 인버터회로 1a에 입력된다.
상기 인버터회로 2a의 출력신호는, 전송게이트 1c를 통하여 인버터회로 2c에 입력되고, 그 인버터회로 2c의 출력신호는, 인버터회로 2d에 입력된다.
상기 인버터회로 2d의 출력신호는, 전송게이트 1d를 통하여 상기 인버터 회로 2c에 입력된다. 또는, 상기 인버터회로 2c의 출력신호는, 인버터회로 2c를 통하여 출력신호 OUT으로 출력된다.
상기 전송게이트 1a, 1d의 P채널측 게이트에는, 클럭신호 CLK가 입력되고, N채널측 게이트에는, 상기 클럭신호 CLK의 반전신호인 클럭신호 XCLK가 입력된다.
상기 전송게이트 1b, 1c의 P채널측 게이트에는 클럭신호 XCLK가 입력되고, N채널측 게이트에는 상기 클럭신호 CLK가 입력된다. 상기 클럭신호 CLK, XCLK는 제19도에 표시하는 클럭신호생성회로로 생성된다. 즉, 외부에서 입력되는 클럭신호, CK는, 인버터회로 2f, 2g를 통하여 클럭신호 CLK로서 출력되고, 상기 인버터회로 2f에서 상기 클럭신호 XCLK가 출력된다.
상기와 같이 구성된 플립플롭회로에서는, 입력신호 IN이 입력되는 상태로, 클럭신호 CLK가 L(low)레벨, 클럭신호 XCLK가 H(high)레벨로 되면, 전송 게이트 1a, 1d가 도통함과, 동시에, 전송게이트 1b, 1c가 도통하지 않게 된다.
그러면, 입력신호 IN인 전송게이트 1a를 통하여 인버터회로 2a에 입력되고, 인버터회로 2a의 출력신호에 의하여, 인버터회로 2b에서 입력신호 IN과 동상(同相)의 출력신호가 출력된다.
이어서, 클럭신호 CLK가 H레벨, 클럭신호 XCLK가 L레벨로 되면, 전송게이트 1a, 1b가 도통하지 않게 됨과 동시에, 전송게이트 1b, 1c가 도통한다.
그러면, 인버터회로 2a, 2b로 래치회로가 구성되고, 입력신호 IN의 반전신호가 인버터회로 2a에서 전송게이트 1c를 통하여 인버터회로 2c에 입력된다. 그리고, 인버터회로 2c의 출력신호에 의하여 인버터회로 2d에서 입력신호 IN의 반전신호가 출력된다.
이어서, 클럭신호 CLK가 L레벨, 클럭신호 XCLK가 H레벨로 되면, 전송게이트 1a, 1d가 도통함과 동시에, 전송게이트 1b, 1c가 도통으로 된다.
그리하면, 인버터회로 2c, 2d로 래치회로가 구성되고, 입력신호 IN의 반전신호가 인버터회로 2e에서 출력된다. 또, 새로운 입력신호 IN이 전송게이트 1a를 통하여 인버터회로 2a에 입력되고, 인버터회로 2b에서 입력신호 IN과 동상의 출력신호가 출력된다.
이와같은 동작의 반복에 의하여, 입력신호 IN이 순차 입력되고, 그 입력신호 IN에 의하여 출력신호 OUT이 순차 출력된다. 또, 상기 인버터회로 2e를 생략하면, 출력신호 OUT이 반전된다.
제20도는 리셋(reset)기능을 구비한 종래의 플립플롭회로의 일례를 도시한 것이다. 즉, 이 플립플롭회로는 제18도에 도시하는 플립플롭회로의 상기 인버터회로 2a, 2c를 NAND회로, 3a, 3b로 치환하고, 그 NAND회로 3a, 3b중 한쪽의 입력단자에 리셋신호 RS를 입력하고, 다른쪽의 입력단자에 상기 전송게이트 1a, 1c의 출력신호를 입력하는 구성으로 한 것이다.
이와같은 구성으로서, 리셋신호 RS로서 L레벨의 신호가 입력되면, NAND회로 3a, 3b의 출력신호가 H레벨로 리셋된다. 또, 리셋신호 RS가 H레벨이면, 제18도에 도시한 회로와 마찬가지로 동작한다.
그런데, 제18도에 도시한 플립플롭회로에서는, 5개의 인버터회로 2a∼2e와, 4개의 전송게이트 1a∼1d가 필요하다. 인버터회로 2a∼2e는 각각 2개의 MOS트랜지스터로 구성되고, 전송게이트 1a∼1d도 각각 2개의 MOS트랜지스터로 구성된다고 하면, 총 18개의 트랜지스터가 필요하다.
따라서, 소자수가 증대하여, 회로면적이 증대하는 문제점이 있다.
또, 제20도에 도시하는 플립플롭회로에서는 리셋기능을 구비하기 위하여, 인버터회로 2a, 2c를 NAND회로 3a, 3b로 치환하고 있으므로, 소자수가 더 증대하는 문제점이 있다.
본 발명의 목적은 소자수를 삭감함으로써, 회로면적의 축소에 기여할 수 있는 플립플롭회로를 제공함에 있다.
제1도는 본 발명의 원리설명도.
제2도는 제1의 실시형태를 도시하는 회로도.
제3도는 제2의 실시형태를 도시하는 회로도.
제4도는 제3의 실시형태를 도시하는 회로도.
제5도는 제4의 실시형태를 도시하는 회로도.
제6도는 제5의 실시형태를 도시하는 회로도.
제7도는 제6의 실시형태를 도시하는 회로도.
제8도는 제7의 실시형태를 도시하는 회로도.
제9도는 제8의 실시형태를 도시하는 회로도.
제10도는 제9의 실시형태를 도시하는 회로도.
제11도는 제10의 실시형태를 도시하는 회로도.
제12도는 제11의 실시형태를 도시하는 회로도.
제13도는 제12의 실시형태를 도시하는 회로도.
제14도는 제13의 실시형태를 도시하는 회로도.
제15도는 각 실시형태의 사용예를 도시하는 블록도.
제16도는 각 실시형태의 사용예를 도시하는 블록도.
제17도는 각 실시형태의 사용예를 도시하는 블록도.
제18도는 종래예를 도시하는 회로도.
제19도는 클럭신호생성회로를 도시하는 회로도.
제20도는 종래예를 도시하는 회로도.
제1도는 본 발명의 원리설명도이다.
즉, 본 발명에 의하면, 2단의 인버터회로 11을 환상(環狀)으로 접속한 2개의 래치(lach)회로 16, 17을 복수의 전송게이트 15를 통하여 직렬로 접속하고, 상기 각 전송게이트 15를 클럭신호 CLK, XCLK로 개폐(開閉)하여 적어도 전단(前段)의 래치회로 16에 신호의 입력동작과 신호의 래치동작과 출력 동작을 교대로 행하도록 함으로써, 입력신호 IN에 의한 출력신호 OUT을 순차 출력하는 플립플롭회로가 구성된다. 상기 전단의 래치회로 16을 구성하는 한쪽의 인버터회로 11이, 후단(後段)의 래치회로 17의 한쪽의 인버터회로 11로서 동작하도록 접속된다. 상기 전송게이트 15는 N채널 MOS트랜지스터 및 P 채널 MOS트랜지스터의 어느 하나로서 구성되어, 상기 클럭신호 CLK, XCLK의 어느 하나로서 개폐된다.
본 발명에 의하면, 상기 전송게이트가 N채널 MOS트랜지스터로 구성되고, 그 전송게이트의 출력신호가 입력되는 인버터회로의 입력단자는 P채널 MOS트랜지스터를 통하여 고전위측전원에 접속되고, 그 인버터회로의 출력단자가 그 P채널 MOS트랜지스터의 게이트에 접속된다.
본 발명에 의하면, 상기 전송게이트가 P채널 MOS트랜지스터로 구성되고, 그 전송게이트의 출력신호가 입력되는 인버터회로의 입력단자는, N채널 MOS트랜지스터를 통하여 저전위측전원에 접속되고 그 인버터회로의 출력단자가 그 N채널 MOS트랜지스터의 게이트에 접속된다.
본 발명에 의하면, 인버터회로와 NAND회로를 환상으로 접속하여 상기 래치회로가 구성되고, 상기 NAND회로의 한쪽의 입력단자에 리셋신호가 입력된다.
본 발명에 의하면, 인버터회로와 NOR회로를 환상으로 접속하여 상기 래치회로가 구성되고, 상기 NOR회로의 한쪽의 입력단자에 리셋신호가 입력된다.
따라서, 본 발명의 특징에 의하면, 전단의 래치회로 16과 후단의 래치회로 17로서 하나의 인버터회로 11을 공유하므로, 인버터회로의 수가 삭감되고, 전송게이트 15가 N채널 MOS트랜지스터 또는 P채널 MOS트랜지스터로 구성되고, 소자수가 삭감된다.
본 발명의 특징에 의하면, N채널 MOS트랜지스터로서 구성되는 전송게이트를 통하여 신호가 입력되는 인버터회로에서는, 그 출력신호가 게이트에 입력되는 P채널 MOS트랜지스터에 의하여, 전송게이트에 의한 H레벨의 입력레벨의 저하가 보정된다.
본 발명의 특징에 의하면, P채널 MOS트랜지스터로서 구성되는 전송게이트를 통하여 신호가 입력되는 인버터회로에서는 그 출력신호가 게이트에 입력되는 N채널 MOS트랜지스터에 의하여, 전송게이트에 의한 L레벨의 입력레벨의 상승이 보정된다.
본 발명의 특징에 의하면, 상기 플립플롭회로에 리셋기능이 구비된다.
[제1의 실시형태]
제2도는 본 발명을 구체화한 제1의 실시형태를 도시한 4것이다. 입력신호 IN은 전송게이트로서 동작하는 N채널 MOS트랜지스터 Tr1을 통하여 인버터 회로 11a에 입력된다. 상기 트랜지스터 Tr1의 게이트에는, 상기 클럭신호 CLK가 입력된다.
상기 인버터회로 11a의 출력신호는 p채널 MOS트랜지스터 Tr2의 게이트에 입력되고, 그 트랜지스터 Tr2의 소스는 전원 VDD에 접속되고, 드레인은 상기 인버터회로 11a의 입력단자에 접속된다.
상기 인버터회로 11a의 출력신호는 전송게이트로서 동작하는 N채널 MOS트랜지스터 Tr3을 통하여 인버터회로 11b에 입력된다. 상기 트랜지스터 Tr3의 게이트에는 상기 클럭신호XCLK가 입력된다.
상기 인버터회로 11b의 출력신호는 인버터회로 11c를 통하여 출력신호 OUT으로 출력된다. 또, 상기 인버터회로 11b의 출력신호 P채널 MOS트랜지스터 Tr4의 게이트에 입력되고, 같은 트랜지스터 Tr4의 소스는 전원 VDD에 접속되고, 드레인은 상기 인버터회로 11b의 입력단자에 접속된다.
또, 상기 인버터회로 11b의 출력신호는 전송게이트로서 동작하는 N채널 MOS트랜지스터 Tr5를 통하여 상기 인버터회로 11a에 입력된다. 상기 트랜지스터 Tr5의 게이트에는, 상기 클럭신호 XCLK가 입력된다.
상기 인버터회로 11c의 출력신호는 전송게이트로서 동작하는 N채널 MOS트랜지스터 Tr6을 통하여 상기 인버터회로 11b에 입력된다. 상기 트랜지스터 Tr6의 게이트에는, 상기 클럭신호 CLK가 입력된다.
다음에, 상기와 같이 구성된 플립플롭회로의 동작을 설명한다.
입력신호 IN이 입력되어 있는 상태에서, 클럭신호 CLK가 H레벨, 클럭신호 XCLK가 L레벨로 되면, 트랜지스터 Tr1, Tr6이 온(on)이 되고, 트랜지스터 Tr3, Tr5가 오프(pff)된다.
그러면, 입력신호 IN은 트랜지스터 Tr1을 통하여 인버터회로 11a에 입력되고, 같은 인버터회로 11a에서 입력신호 IN의 반전신호가 출력된다. 그리고, H레벨의 입력신호 IN이 입력되어, 인버터회로 11a의 출력신호가 L레벨이면, 트랜지스터 Tr2가 온되어서, 인버터회로 11a의 입력레벨이 거의 전원 VDD레벨로 래치된다.
이어서, 클럭신호 CLK가 L레벨, 클럭신호 XCLK가 H레벨로 반전하면, 트랜지스터 Tr1, Tr6이 오프되고, 트랜지스터 Tr3, Tr5가 온된다.
그러면, 인버터회로 11a, 11b 및 트랜지스터 Tr3, Tr5에 의한 폐루프(closed loop)에 의하여 래치회로가 구성되고, 인버터회로 11b의 출력신호는 입력신호 IN과 동상의 신호로 래치되고, 그 신호가 인버터회로 11c에서 반전 되어서 출력신호 OUT으로 출력된다.
이어서, 클럭신호 CLK가 H레벨, 클럭신호 XCLK가 L레벨로 반전하면, 트랜지스터 Tr1, Tr6이 온되고, 트랜지스터 Tr3, Tr5가 오프된다.
그러면, 인버터회로 11b, 11c 및 트랜지스터 Tr6으로서 구성되는 폐루프에 의하여 래치회로가 구성되고, 출력신호 OUT이 래치된다. 동시에, 새로운 입력신호 IN이 트랜지스터 Tr1을 통하여 인버터회로 11a에 입력되고, 그 입력 신호 IN의 반전신호가 인버터회로 11a에서 출력된다.
상기와 같은 동작의 반복으로서, 입력신호 IN에 의한 신호가 인버터회로 11a, 11b 및 트랜지스터 Tr3, Tr5로서 되는 래치회로와, 인버터회로 11b, 11c 및 트랜지스터 Tr6으로서 되는 래치회로로서 교대로 래치되어, 입력신호 IN의 반전신호가 출력신호 OUT으로 순차 출력된다.
상기와 같이 구성된 플립플롭회로에서는 다음에 나타나는 작용효과를 얻을 수가 있다.
(1) 클럭신호 CLK, XCLK의 반전동작에 의하여, 입력신호 IN을 순차래치하고, 입력신호 IN의 반전신호를 클럭신호의 반주기정도 지연되어, 출력신호 OUT으로 순차 출력할 수가 있다.
(2) 초단(初段)의 래치회로를 인버터회로 11a, 11b로서 구성하고, 다음단의 래치회로를 인버터회로 11b, 11c로서 구성하였다. 따라서, 인버터회로 11b를 중복하여 사용할 수 있으므로, 인버터회로의 사용수를 삭감함으로써, 소자수를 삭감할 수 있다.
(3) 4개의 전송게이트를 각각 N채널 MOS트랜지스터 Tr1, Tr3, Tr5, Tr6만으로서 구성하였으므로, 상기 종래예의 전송게이트에 비하여 소자수를 반감시킬 수가 있다.
(4) 따라서, 제18도에 도시하는 상기 종래예와 동등한 기능을 가지는 플립플롭회로를 12개의 트랜지스터로 구성할 수 있으므로, 소자수를 대폭으로 삭감할 수가 있다.
(5) 각 전송게이트를 N채널 MOS트랜지스터로서 구성함으로써, 각 전송게이트에서 H레벨의 신호를 전송할 때, 그 신호는 N채널 MOS트랜지스터의 한계값만큼 저하되지만, 인버터회로 11a, 11b의 입력신호는 같은 인버터회로 11a, 11b의 출력신호에 의하여 온되는 P채널 MOS트랜지스터 Tr2, Tr4의 동작으로 거의 전원 VDD레벨까지 끌어 올려지므로, N채널 MOS트랜지스터를 전송게이트로서 사용하여도 지장이 없다.
[제2의 실시형태])
제3도는 제2의 실시형태를 도시한 것이다. 이 실시형태를 상기 제1의 실시형태의 플립플롭회로에서 트랜지스터 Tr6을 생략한 구성이다.
이와같은 구성으로서, 트랜지스터 Tr3, Tr5가 온되면, 인버터회로 11a, 11b에 의한 래치동작과, 인버터회로 11b, 11c에 의한 래치동작이 동시에 행하여진다. 트랜지스터 Tr6을 생략하였으므로, 소자수를 더 삭감할 수가 있다.
더욱이, 이 구성에서는 출력신호 OUT의 상승속도 및 하강속도를 향상시키기 위해서는, 트랜지스터 Tr3을 통한 인버터회로 11a의 부하구동능력을 충분히 확보할 필요가 있다.
[제3의 실시형태]
제4도는 제3의 실시형태를 도시한 것이다. 이 실시형태를 상기 제1의 실시형태의 플립플롭회로의 트랜지스터 Tr3과 트랜지스터 Tr6의 접속점에서 출력신호 OUT을 출력하는 구성으로 한 것이다.
이와같은 구성으로서, 출력신호 OUT은 트랜지스터 Tr3이 온되었을 때, 인버터회로 11b, 11c를 통함이 없이 같은 트랜지스터 Tr3에서 직접 출력되므로, 클럭신호 CLK, XCLK의 반전동작에서 출력신호 OUT이 출력되기 까지의 동작속도를 향상시킬 수가 있다.
또, 트랜지스터 Tr6이 온되면, 인버터회로 11b, 11c는 출력신호 OUT의 래치동작을 한다. 더욱이, 출력신호 OUT의 상승속도와 하강속도를 향상시키기 위해서는, 트랜지스터 Tr3을 통한 인버터회로 11a의 부하구동능력을 충분히 확보할 필요가 있다.
[제4의 실시형태]
제5도는 제4의 실시형태를 도시한 것이다. 이 실시형태는 상기 제3의 실시형태의 플립플롭회로에 인버터회로 11d를 첨가한 구성이다.
이와같은 구성으로서, 출력신호 OUT은 상기 제3의 실시형태의 출력신호 OUT의 반전신호로 되나, 인버터회로 11d의 동작으로서 부하구동능력을 확보하는 것이 용이하게 된다.
[제5의 실시형태]
제6도는 제5의 실시형태를 도시한 것이다. 이 실시형태는, 상기 제1의 실시형태의 플립플롭회로의 인버터회로 11b의 출력단자에서 출력신호 OUT을 출력하는 구성으로 한 것이다.
이와 같은 구성으로서, 출력신호 OUT은 상기 제1의 실시형태의 출력신호 OUT의 반전신호로 한다.
[제6의 실시형태]
제7도는 제6의 실시형태를 도시한 것이다. 이 실시형태는 상기 제5의 실시형태의 플립플롭회로의 인버터회로 11b의 출력신호를 인버터회로 11e를 통하여 출력신호 OUT으로 출력하는 구성으로 한 것이다.
이와같은 구성으로서, 출력신호 OUT은 상기 제5의 실시형태의 출력신호 OUT의 반전신호로 되고, 인버터회로 11e의 동작으로서 부하구동능력을 충분히 확보할 수가 있다.
[제7의 실시형태]
제8도는 제7의 실시형태를 도시한 것이다. 이 실시형태는 상기 제1의 실시형태의 플립플롭회로의 출력신호 OUT을 인버터회로 11f를 통하여 출력신호 OUT으로 출력하는 구성으로 한 것이다.
이와같은 구성으로서, 출력신호 OUT은 상기 제1의 실시형태의 출력신호 OUT의 반전신호로 되고, 인버터회로 11f의 동작으로서 부하구동능력을 충분히 확보할 수가 있다.
[제8의 실시형태]
제9도는 제8의 실시형태를 도시한 것이다. 이 실시형태는 상기 제2의 실시형태의 플립플롭회로의 출력신호 OUT을 인버터회로 11g를 통하여 출력신호 OUT으로 출력하는 구성으로 한 것이다.
이와같은 구성으로서, 출력신호 OUT은 상기 제2의 실시형태의 출력신호 OUT의 반전신호로 되고, 인버터회로 11g의 동작으로서 부하구동능력을 충분히 확보할 수가 있다.
[제9의 실시형태]
제10도는 제9의 실시형태를 도시한 것이다. 이 실시형태는 상기 제7의 실시형태의 전송게이트를 P채널 MOS트랜지스터 Tr7-Tr10으로 구성하고, 인버터 회로 11a, 11b의 입력단자를 각각 N채널 MOS트랜지스터 Tr11, Tr12를 통하여 그라운드 GND에 접속한 것이다.
상기 트랜지스터 Tr7, Tr10의 게이트에는 상기 클럭신호 XCLK가 입력되고, 상기 트랜지스터 Tr8, Tr9의 게이트에는 상기 클럭신호 CLK가 입력된다.
이와같은 구성으로서, 상기 제7의 실시형태와 마찬가지의 작용효과를 얻을 수가 있다. 이 실시형태에서는, 트랜지스터 Tr7, Tr8을 통하여 인버터회로 11a, 11b에 입력되는 L레벨의 신호는 그라운드 GND레벨에서 트랜지스터 Tr7, Tr8의 한계값만큼 상승한 레베로 되지만, 그 한계 H레벨로 되는 인버터회로 11a, 11b의 출력신호에 의하여 온되는 트랜지스터 Tr11, Tr12의 동작에 의해, 인버터회로 11a, 11b의 입력레벨은 거의 그라운드 GND레벨로 된다.
따라서, 전송게이트를 P채널 MOS트랜지스터로 구성하여도, 지장은 없다.
[제10의 실시형태]
제11도는 제10의 실시형태를 도시한 것이다. 이 실시형태는 상기 제7의 실시형태의 인버터회로 11b를 NAND회로 12a로 치환하고, 그 한쪽의 입력단자에 리셋신호 RS를 입력한 것이다.
이와같은 구성으로서, 리셋신호 RS가 H레벨이면, NAND회로 12a는 인버터회로와 마찬가지로 동작하고, 출력신호 OUT은 입력신호 IN에 의하여 동작한다.
또, 리셋신호 RS가 L레벨로 되면, 입력신호 IN에 관계없이 NAND회로 12a의 출력신호 H레벨에 고정되고, 출력신호 OUT은 H레벨에 고정된다.
따라서, 이 실시형태에서는 제7의 실시형태의 플립플롭회로의 인버터회로 11b를 NAND 12a로 치환함으로써, 소자수를 삭감하면서 리셋기능을 구비한 플립플롭회로를 구성할 수가 있다.
[제11의 실시형태]
제12도는 제11의 실시형태를 도시한 것이다. 이 실시형태는 상기 제10의 실시형태의 NAND회로 12a를 NOR회로 13a로 치환하고, 그 한쪽의 입력단자에 리셋신호 RS를 입력한 것이다.
이와같은 구성으로서, 리셋신호 RS가 L레벨이면, NOR회로 13a는 인버터 회로와 마찬가지로 동작하고, 출력신호 OUT는 입력신호 IN에 의하여 동작한다.
또, 리셋신호 RS가 H레벨로 되면, 입력신호 IN에 관계없이 NOR회로 13a의 출력신호는 L레벨에 고정되고, 출력신호 OUT는 L레벨에 고정된다.
따라서, 이 실시형태에서는 제10의 실시형태의 플립플롭회로의 NAND회로 12a를 NOR 13a로 치환함으로써, 소자수를 삭감하면서 리셋기능을 구비한 플립플롭회로를 구성할 수가 있다.
[제12의 실시형태]
제13도는 제12도의 실시형태를 도시한 것이다. 이 실시형태는 상기 제7의 실시형태의 인버터회로 11a를 NAND회로 12b로 치환하고, 인버터회로 11c를 NAND회로 12c로 치환하고, 그들의 한쪽의 입력단자에 리셋신호 RS를 입력한 것이다.
이와같은 구성으로서, 리셋신호 RS가 H레벨이면, NAND회로 12b, 12c는 인버터회로와 마찬가지로 동작하고, 출력신호 OUT은 입력신호 IN에 의하여 동작한다.
또, 리셋신호 RS가 L레벨로 되면, 입력신호 IN에 관계없이 NAND회로 12b, 12c의 출력신호는 H레벨에 고정되고, 출력신호 OUT은 L레벨에 고정된다.
따라서, 이 실시형태에서는 제7의 실시형태의 플립플롭회로의 인버터회로 11a, 11c를 NAND회로 12b, 12c로 치환함으로써, 소자수를 삭감하면서 리셋기능을 구비한 플립플롭회로를 구성할 수가 있다.
[제13의 실시형태]
제14도는 제13의 실시형태를 도시한 것이다. 이 실시형태는 상기 제7의 실시형태의 인버터회로 11a를 NOR회로 13b로 치환하고, 인버터회로 11c를 NOR회로 13c로 치환하고, 그들의 한쪽의 입력단자에 리셋신호 RS를 입력한 것이다.
이와같은 구성으로서, 리셋신호 RS가 L레벨이면, NOR회로 13b, 13c는 인버터회로와 마찬가지로 동작하고, 출력신호 OUT은 입력신호 IN에 의하여 동작한다.
또, 리셋신호 RS가 H레벨로 되면, 입력신호 IN에 관계없이 NOR회로 13b, 13c의 출력신호는 L레벨에 고정되고, 출력신호 OUT은 H레벨에 고정된다.
따라서, 이 실시형태에서는 제7의 실시형태의 플립플롭회로의 인버터회로 11a, 11c를 NOR회로 13b, 13c로 치환함으로써, 소자수를 삭감하면서 리셋기능을 구비한 플립플롭회로를 구성할 수가 있다.
[상기 플립플롭회로의 사용예]
상기 각 실시형태의 플립플롭회로의 사용예를 다음에 나타낸다.
(1) 제15도에 도시하는 바와같이, 상기 각 실시형태의 플립플롭회로 F/F를 직렬로 접속하고, 각 플립플롭회로 F/F에 클럭신호 CLK, XCLK를 공급함으로써, 시프트레지스터를 구상할 수가 있다.
(2) 제16도에 도시하는 바와같이, 상기 각 실시형태의 플립플롭회로 F/F를 환상으로 접속하고, 각 플립플롭회로 F/F에 클럭신호 CLK, XCLK를 공급함으로써, 카운터회로를 구성할 수가 있다.
(3) 제17도에 도시하는 바와같이, 상기 각 실시형태의 플립플롭회로 F/F를 셀렉터(selector)회로 14를 통하여 직렬로 접속하고, 각 셀렉터회로 14에는 병렬입력신호 INP를 입력가능케 함과 동시에, 초단의 플립플롭회로 F/F의 셀렉터회로 14에는 스캔신호 INS가 입력된다.
이와같은 구성으로서, 병렬입력신호 INP 및 스캔신호 INS의 어느 하나를 셀렉터회로 14로 선택하여, 클럭신호 CLK, XCLK에 의하여 전송하는 스캔 F/F회로를 구성할 수가 있다.
(4) 상기 각 실시형태의 플립플롭회로는 FIFO메모리의 메모리, 클럭된 메모리에서의 어드레스신호와 입력신호 또는 출력데이타등의 전송회로로서 사용할 수가 있다.
상기 상세히 기술한 바와 같이, 본 발명은 소자수를 삭감하여, 회로면적의 축소에 기여할 수 있는 플립플롭회로를 제공할 수가 있다.

Claims (5)

  1. 입력신호를 수신하기 위한 입력단자를 갖는 플립플롭회로에 있어서, 입력단과 출력단을 갖고, 이 입력단이 입력신호(IN)를 수신하기 위한 입력단자에 접속되도록 하여, 제1 클럭신호(CLK)에 의해 동작되는 제1 전송게이트(Tr1)와, 제1 전송게이트의 출력단에 접속된 입력단을 갖는 제1 인버터회로(11a)와, 제1 인버터회로의 출력단에 접속된 입력단을 갖고, 제2 클럭신호(XCLK)에 의해 동작되는 제2 전송게이트(Tr3)와, 제2 전송게이트의 출력단에 접속된 입력단을 갖는 제2 인버터회로(11b)와, 제2 인버터회로의 출력단과 제1 인버터회로의 입력단 사이에 접속되고, 제2 클럭신호에 의해 동작되는 제3전송게이트(Tr5)와, 제2인버터회로의 출력단에 접속된 입력단과 제2 인버터회로의 입력단에 접속된 출력단을 갖는 제3 인버터회로(11c)와, 제1 전송게이트의 출력단과 전원사이에 접속되고, 제1 인버터회로의 출력단에 의해 동작되는 제1 전압 풀링(pulling)트랜지스터(Tr2) 및 전원과 제2 전송게이트의 출력단 사이에 접속되고, 제2인버터회로의 출력단에 의해 동작되는 제2전압 풀링트랜지스터(Tr4)로 구성되는 것을 특징으로 하는 플립플롭회로.
  2. 입력신호를 수신하기 위한 입력단자를 갖는 플립플롭회로에 있어서, 입력단과 출력단을 갖고, 이 입력단이 입력신호(IN)를 수신하기 위한 입력단자에 접속되도록 하여 제1 클럭신호(CLK)에 의해 동작되는 제1 전송게이트(Tr1)와, 제1 전송게이트의 출력단에 접속된 입력단을 갖는 제1인버터회로(11a)와, 출력단에 접속된 입력단을 갖고, 제2 클럭신호(XCLK)에 의해 동작되는 제2 전송게이트(Tr3)와, 제2 전송게이트의 출력단에 접속된 입력단을 갖는 제2 인버터회로(11b)와, 제2 인버터회로의 출력단과 제1 인버터회로의 입력단 사이에 접속되고, 제2 클럭신호에 의해 동작되는 제3 전송게이트(Tr5)와, 제2 인버터회로의 출력단에 접속된 입력단과 제2 인버터회로의 입력단에 접속된 출력단을 갖는 제3 인버터회로(11c)로 구성되고, 상기 제1 인버터회로가 제3 인버터회로의 부하구동능력 보다 높은 부하구동능력을 갖는 것을 특징으로 하는 플립플롭회로.
  3. 각각 입력신호를 수신하기 위한 입력단자를 갖고, 직렬로 접속된 적어도 2개의 플립플롭회로로 구성되어 있고, 상기 적어도 2개의 플립플롭회로는 각각 입력단과 출력단을 갖고, 이 입력단이 입력신호(IN)을 수신하기 위한 입력단자에 접속되도록 하여 제1 클럭신호(CLK)에 의해 동작되는 제1 전송게이트(Tr1)와, 제1 전송게이트의 출력단에 접속된 입력단을 갖는 제1 인버터회로(11a)와, 제1 인버터회로의 출력단에 접속된 입력단을 갖고, 제2 클럭신호(XCLK)에 의해 동작되는 제2 전송게이트(Tr3)와, 제2 전송게이트의 출력단에 접속된 입력단을 갖는 제2 인버터회로(11b)와 제2 인버터회로의 출력단과 제1 인버터회로의 입력단 사이에 접속되고, 제2 클럭신호에 의해 동작되는 제3 전송게이트(Tr5)와, 제2 인버터회로의 출력단에 접속된 입력단과 제2 인버터회로의 입력단에 접속된 출력단을 갖는 제3 인버터회로(11c)와, 제1 전송게이트의 출력단과 전원 사이에 접속되고, 제1 인버터회로의 출력단에 의해 동작되는 제1 전압 풀링트랜지스터(Tr2) 및 전원과 제2 전송게이트의 출력단 사이에 접속되고, 제2 인버터회로의 출력단에 의해 동작되는 제2 전압 풀링트랜지스터(Tr4)를 포함하는 것을 특징으로 하는 시프트레지스터.
  4. 각각 입력신호를 수신하기 위한 입력단자를 갖고 환상(環狀)으로 접속된 적어도 2개의 플립플롭회로로 구성되어 있고, 상기 적어도 2개의 플립플롭회로는 각각 입력단과 출력단을 갖고, 이 입력단이 입력신호(IN)를 수신하기 위한 입력단자에 접속되도록 하여 제1 클럭신호(CLK)에 의해 동작되는 제1 전송게이트(Tr1)와, 제1 전송게이트의 출력단에 접속된 입력단을 갖는 제1 인버터회로(11a)와, 제1 인버터회로의 출력단에 접속된 입력단을 갖고, 제2 클럭신호(XCLK)에 의해 동작되는 제2 전송게이트(Tr3)와, 제2전송게이트의 출력단에 접속된 입력단을 갖는 제2 인버터회로(11b)와, 제2 인버터회로의 출력단과 제1 인버터회로의 입력단 사이에 접속되고, 제2 클럭신호에 의해 동작되는 제3 전송게이트(Tr5)와, 제2 인버터회로의 출력단에 접속된 입력단과 제2 인버터회로의 입력단에 접속된 출력단을 갖는 제3 인버터회로(11c)와, 제1 전송게이트의 출력단과 전원 사이에 접속되고, 제1 인버터회로의 출력단에 의해 동작되는 제1 전압 풀링트랜지스터(Tr2) 및 전원과 제2 전송게이트의 출력단 사이에 접속되고, 제2 인버터회로의 출력단에 의해 동작되는 제2전압 풀링트랜지스터(Tr4)를 포함하는 것을 특징으로 하는 카운터회로.
  5. 각각 병렬입력신호(INP)와 스캔신호(INS)를 수신하여 병력입력 신호와 스캔신호중 하나를 선택하여 적어도 2개의 셀렉터(14)와, 각각 병렬입력신호와 스캔신호중 하나를 대응하는 셀렉터로부터 수신하기 위한 입력단자를 갖는 적어도 2개의 플립플롭회로로 구성되어 있고, 상기 적어도 2개의 플립플롭회로는 각각 입력단과 출력을 갖고, 이 입력단이 상기 병렬입력신호와 스캔신호중 하나를 수신하기 위한 입력단자에 접속 되도록 하여 제1 클럭신호(CLK)에 의해 동작되는 제1 전송게이트(Tr1)와, 제1 전송게이트의 출력단에 접속된 입력단을 갖는 제1 인버터회로(11a)와, 제1 인버터회로의 출력단에 접속된 입력단을 갖고, 제2 클럭신호(XCLK)에 의해 동작되는 제2 전송게이트(Tr3)와, 제2 전송게이트의 출력단에 접속된 입력단을 갖는 제2 인버터회로(11b)와, 제2 인버터회로의 출력단과 제1 인버터회로의 입력단 사이에 접속되고, 제2 클럭신호에 의해 동작되는 제3 전송게이트(Tr5)와, 제2 인버터회로의 출력단에 접속된 입력단과 제2 인버터회로의 입력단에 접속된 출력단을 갖는 제3 인버터회로(11c)와, 제1 전송게이트의 출력단과 전원 사이에 접속되고, 제1 인버터회로의 출력단에 의해 동작되는 제1 전압 풀링트랜지스터(Tr2) 및 전원과 제2 전송게이트의 출력단 사이에 접속되고, 제2 인버터회로의 출력단에 의해 동작되는 제2 전압 풀링트랜지스터(Tr4)를 포함하는 것을 특징으로 하는 스캔 플립플롭회로.
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