KR100200762B1 - 1-비트 전가산기 - Google Patents

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KR100200762B1
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Abstract

가수 신호 입력 단자, 피가수 신호 입력 단자, 입력 캐리 신호 입력 단자, 합 신호 출력 단자, 및 출력 캐리 신호 출력 단자를 구비하고, 다수의 NMOS 패스 트랜지스터들, 다수의 인버터들, 및 다수의 PMOS 트랜지스터들을 구비하는 1-비트 전가산기가 개시되어 있다. 본 발명에 의하면, NMOS 패스 트랜지스터를 사용하여 구성되어 있는 1-비트 전가산기는, 회로 동작 속도를 증가시키고 회로의 동작에 있어서의 전력 소비를 감소시킬 수 있을 뿐 만 아니라, 보다 적은 갯수의 트랜지스터들에 의해서 그 구성이 가능하므로 칩 회로의 면적을 줄이는 효과를 가진다.

Description

1-비트 전가산기
본 발명은 1-비트 전가산기(Full Adder)에 관한 것으로서, 특히 N 형의 패스 트랜지스터(Pass Transistor)를 사용하여 구성되어 전력 소모가 적고 승수기(Multiflier)에 유용한 1-비트 전가산기에 관한 것이다.
전가산기는, 데이터 패스(Datapath)를 설계할 때 대표적으로 사용되는 라이브러리(Library) 중의 하나이며 연산 작용에 필수적인 역할을 하는 승수기를 구성한다. 따라서, 전가산기를 어떻게 구성하느냐가 칩 회로의 성능 및 면적의 척도가 되고 있다.
아래의 표는 1-비트 전가산기의 동작을 도시하고 있는 진리표이다.
[표]
A B Cin S Cout
0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1 0 01 01 00 11 00 10 11 1
여기서, A, B, Cin, S, 및 Cout은 각각 가수, 피가수, 입력 캐리(Carry), 합, 및 출력 캐리 신호들을 나타내고 있다. 위의 표에서 알 수 있듯이, 1-비트 전가산기의 수학식은 다음과 같다.]
[수학식 1]
,
[수학식 2]
.
전가산기를 설계하는 기법에 대한 연구가 활발히 이루어지고 있다. 특히 고 속도용 승수기에 주로 사용되는 전가산기로서 CMOS 전송 게이트를 이용한 전가산기가 주로 통용되고 있다.
도 1은 종래의 CMOS 전송 게이트를 이용한 1-비트 전가산기의 논리 회로를 나타내고 있다.
도 1을 참조하면, 종래의 CMOS 전송 게이트를 이용한 1-비트 전가산기는 하나의 논리 게이트(230), 다수의 전송게이트들(102,104,106,108,110), 및 다수의 인버터들(202,20,206,208,210, 220)를 구비한다.
논리 게이트(230)는 PMOS 트랜지스터(236)과 NMOS 트랜지스터(238)가 서로 직렬로 연결되어 구성되어 있다. PMOS 트랜지스터(236)의 소오스 단자는 노드(230)에 접속되어 있고, 드레인 단자는 노드(235)에 접속되어 있다. PMOS 트랜지스터(236)의 게이트 단자는 피가수 신호(B) 입력 단자에 접속되어 피가수 신호(B)에 의해 게이팅된다. NMOS 트랜지스터(238)의 드레인 단자는 노드(235)에 접속되어 PMOS 트랜지스터(236)의 드레인 단자에 접속되어 있고, 소오스 단자는 노드(232)에 접속되어 있다, NMOS 트랜지스터(238)의 게이트 단자는 PMOS 트랜지스터(236)와 같이 피가수 신호(B) 입력 단자에 접속되어 피가수 신호(B)에 의해 게이팅된다. 여기서, 노드(230)은 가수 신호(A) 입력 단자에 접속되어 PMOS 트랜지스터(236)의 소오스 단자에 가수 신호(A) 레벨의 전위를 공급한다. 노드(232)는 가수 신호(A)의 레벨을 인버팅하여 출력하는 인버터(202)의 출력 단자에 접속되어 NMOS 트랜지스터(238)의 소오스 단자에 가수 신호(A)의 반전 신호()를 공급한다. 따라서, 논리 게이트(234)는 피가수 신호(B)를 입력하여 피가수 신호(B)의 레벨이 하이('H')인 경우에는 NMOS 트랜지스터(238)을 턴 온(Turn On)시키고 PMOS 트랜지스터(236)을 턴 오프(Turn Off)시키어 노드(232)의 전위 레벨, 즉 가수 신호(A)의 반전 신호()의 레벨을 노드(235)에 출력한다. 그리고 논리 게이트(234)는 피가수 신호(B)의 레벨이 하이('H')인 경우에는 PMOS 트랜지스터(236)을 턴 온(Tunr On)시키고 NMOS 트랜지스터(238)을 턴 오프(Turn Off)시키어 노드(230)의 전위 레벨, 즉 가수 신호(A)의 레벨을 노드(235)에 출력한다. 결과적으로 논리 게이트(234)에 의해서 노드(235)에 출력되는 신호(X)는 다음과 같은 수학식을 가진다.
[수학식 3]
인버터(206)는 입력 단자가 노드(235)에 접속되어 있어, 노드(235)에서 발생되는 신호(J)를 입력하고 이를 인버팅하여 반전 신호()를 출력한다.
인버터(208)은 입력 단자가 입력 캐리 신호 입력 단자에 접속되어 있어, 입력 캐리 신호(Cin)를 입력하고 이를 인버팅하여 반전 입력 캐리 신호()를 출력한다.
전송 게이트(104)는 입력 단자가 인버터(208)의 출력 단자에 접속되어 있고, 신호(J)에 의해서 제어되어, 인버터(208)로부터 출력되는 반전 입력 캐리 신호()를 입력하여 신호(J)가 로우('L')일 경우에만 턴 온되어 반전 입력 캐리 신호()를 전송하여 노드(248)로 출력한다. 따라서 전송 게이트(104)에 의해서 노드(248)에 전송되는 신호(O)의 수학식은 다음과 같다.
[수학식 4]
전송 게이트(106)는 입력 단자가 입력 캐리 신호 입력 단자에 접속되어 있고, 신호(J)에 의해서 제어되어, 입력 캐리 신호(Cin)를 입력하여 신호(J)가 하이('H')일 경우에만 턴 온되어 입력 캐리 신호(Cin)를 전송하여 노드(248)에 출력한다. 따라서 전송 게이트(106)으로부터 노드(248)에 출력되는 신호(P)의 수학식은 다음과 같다.
[수학식 5]
전송 게이트(104)로부터 노드(248)에 출력되는 신호(O)와 전송 게이트(106)으로부터 노드(248)에 출력되는 신호( P)는 노드(248)에서 와이어-AND 연산 작용에 의해서 수행되어지고, 인버터(220)에 입력되어 인버터(220)에 의해 인버팅되어 합 신호(S)로서 출력된다. 따라서 합 신호(S)의 수학식은 다음과 같다.
[수학식 6]
전송 게이트(102)는 입력 단자가 노드(235)에 접속되어 있고, 반전 가수 신호()에 의해 제어되어, 논리 게이트(234)로부터 노드(235)에 출력되는 신호(J)를 입력하여, 가수 신호(A)의 레벨이 로우('L')일 경우에만 턴 온되어 입력된 신호를 전송하여 노드(240)으로 출력한다. 따라서, 전송 게이트(102)로부터 노드(240)에 출력되는 신호(L)의 수학식은 다음과 같다.
[수학식 7]
전송 게이트(102)로부터 출력되는 신호(L)와 피가수 신호(B)는 노드(240)에서 와이어-AND(wire-AND) 연산에 의해서 수행되어 인버터(240)의 입력 단자로 입력된다.
인버터(240)는 입력 단자가 노드(240)에 접속되어 있어, 노드(240)에 출력되는 신호(K)를 입력하여 이를 인버팅하여 신호()를 출력한다. 따라서 인버터(240)으로부터 출력되는 신호()의 수학식은 다음과 같다.
[수학식 8]
전송게이트(108)는 입력 단자가 인버터(240)의 출력 단자에 접속되어 있고, 신호(J)에 의해 제어되어, 반전 신호()를 입력하여, 신호(J)의 반전 신호()가 하이('H')일 경우에만 턴 온되어 반전 신호()를 전송하여 노드(248)로 출력한다. 따라서, 이 때 노드(244)에 출력되는 신호(V)는 다음과 같은 수학식을 가지게 된다.
[수학식 9]
전송 게이트(110)는 입력 단자가 입력 캐리 신호 입력 단자에 접속되어 있고, 신호(J)에 의해 제어 되어, 입력 캐리 신호(Cin)의 반전 신호()를 입력하여, 신호(X)가 하이('H')일 경우에만 턴 온되어, 반전 신호()를 전송하여 노드(244)에 출력한다. 따라서, 이 때 노드(244)에 출력되는 신호(W)의 수학식은 다음과 같다.
[수학식 10]
전송 게이트(108)로부터 노드(244)에 출력되는 신호(V)와 전송 게이트(110)으로부터 노드(244)에 출력되는 신호(W)는 노드(244)에서 와이어-AND 연산 작용에 의해서 수행되어지고, 인버터(210)에 입력되어 인버터(210)에 의해 인버팅되어 출력 캐리 신호(Cout)로서 출력된다. 따라서, 출력 캐리 신호(Cout)의 수학식은 다음과 같다.
[수학식 11]
도 1의 종래의 1-비트 전가산기는 전송 게이트를 사용하여 구성되어 있으므로 신호가 전달되는 속도가 빠르다. 그러나, 하나의 전송 게이트의 구조는 하나의 NMOS 트랜지스터와 하나의 PMOS 트랜지스터가 조합된 구조를 하고 있다. 따라서, 회로의 동작시에 전력이 많이 소모되는 단점이 있다. 또한 동일한 회로에 대해서 일반적으로 필요로하는 소자의 갯 수가 많으므로 회로의 제조에 따르는 칩 면적이 증가되는 단점이 있다.
제조 기술의 발달과 더불어 칩 밀도(Chip Density)가 높아지고 있고, 따라서 칩 회로의 면적을 줄일 수 있고, 또한 칩 회로의 신뢰성을 높이기 위하여 전력 소모를 줄일 수 있는 회로의 설계를 필요로 하고 있다.
따라서, 본 발명의 목적은 1-비트 전가산기에 있어서, 종래의 1-비트 전가산기가 가지고 있는 좋은 성능을 그대로 유지하면서도 전력 소모를 줄이고 또한 회로가 차지하는 칩 면적을 줄이는 저전력형 1-비트 전가산기를 제공하는 데 있다,
도 1은 졸래의 1-비트 전가산기의 논리 회로도이다.
도 2는 본 발명에 따른 1-비트 전가산기의 논리 회로도이다.
* 도면의 부호에 대한 설명
A: 가수 신호, B: 피가수 신호
Cin: 입력 캐리 신호, S: 합 신호
Cout: 출력 캐리 신호.
상기 목적을 달성하기 위하여, 본 발명은 가수 신호 입력 단자, 피가수 신호 입력 단자, 입력 캐리 신호 입력 단자, 합 신호 출력 단자, 및 출력 캐리 신호 출력 단자를 구비하는 1-비트 전가산기에 있어서, 제 1 내지 제 4 인버터, 제 1 내지 제 6 패스 트랜지스터, 및 제 1 내지 제 3 PMOS 트랜지스터를 구비하는 것을 특징으로 한다.
제 1 인버터는 가수 신호 입력단자에 입력 단자가 접속되어 있어 가수 신호 입력단자로 부터 가수 신호를 입력하여 이를 인버팅하여 출력한다.
제 2 인버터는 피가수 신호 입력 단자에 입력 단자가 접속되어 있어 피가수 신호 입력 단자로부터 피가수 신호를 입력하여 이를 인버팅하여 출력한다.
제 3 인버터는 입력 캐리 신호 입력 단자에 입력 단자가 접속되어 있어 입력 캐리 신호 입력 단자로부터 입력 캐리 신호를 입력하여 이를 인버팅하여 반전 입력 캐리 신호로서 출력한다.
제 1 패스 트랜지스터는 드레인이 피가수 신호 입력 단자에 접속되어 있고, 소오스가 제 1 노드에 접속되어 있으며, 게이트가 가수 신호 입력 단자에 접속되어 있어, 가수 신호와 피가수 신호가 동시에 하이 레벨일 경우에만 하이 레벨의 신호를 출력하여 제 1 노드에 전송한다.
제 2 패스 트랜지스터는 드레인이 제 2 인버터의 출력 단자에 접속되어 있고, 소오스가 제 1 노드에 접속되어 있으며, 게이트가 제 1 인버터의 출력 단자에 접속되어 있어, 제 2 인버터로부터 출력되는 신호와 제 1 인버터로부터 출력되는 신호가 동시에 하이 레벨일 경우에만 하이 레벨의 신호를 출력하여 제 1 노드에 전송한다.
제 4 인버터는 제 1 노드에 입력 단자가 접속되어 있어 제 1 노드의 신호를 입력하여 이를 인버팅하여 출력한다.
제 1 PMOS 트랜지스터는 소오스가 전원 단자에 접속되어 있고, 드레인이 제 1 노드에 접속되어 있으며, 게이트가 제 4 인버터의 출력 단자에 접속되어 있어, 제 4 인버터로부터 출력되는 신호가 로우 레벨일 경우에만 턴 온된다.
제 3 패스 트랜지스터는 드레인이 입력 캐리 신호 입력 단자에 접속되어 있고, 소오스가 제 2 노드에 접속되어 있으며, 게이트가 제 4 인버터의 출력 단자에 접속되어 있어, 제 4 인버터로부터 출력되는 신호와 입력 캐리 신호가 동시에 하이 레벨일 경우에만 하이 레벨의 신호를 출력하여 제 2 노드로 전송한다.
제 4 패스 트랜지스터는 드레인이 제 3 인버터의 출력 단자에 접속되어 있고, 소오스가 제 2 노드에 접속되어 있으며, 게이트가 제 1 노드에 접속되어 있어, 제 3 인버터로부터 출력되는 신호와 제 1 노드의 신호가 동시에 하이 레벨일 경우에만 하이 레벨의 신호를 출력하여 제 2 노드로 전송한다.
제 5 패스 트랜지스터는 드레인이 제 3 인버터의 출력 단자에 접속되어 있고, 소오스가 제 3 노드에 접속되어 있으며, 게이트가 제 4 인버터에 접속되어 있어, 제 3 인버터로부터 출력되는 신호와 제 4 인버터로부터 출력되는 신호가 동시에 하이 레벨인 경우에만 하이 레벨의 신호를 출력하여 제 3 노드로 전송한다.
제 6 패스 트랜지스터는 드레인이 제 1 인버터의 출력 단자에 접속되어 있고, 소오스가 제 3 노드에 접속되어 있으며, 게이트가 제 1 노드에 점속되어 있어, 제 1 인버터로부터 출력되는 신호와 제 1 노드의 신호가 동시에 하이 레벨일 경우에만 하이 레벨의 신호를 출력하여 제 3 노드로 전송한다.
제 2 PMOS 트랜지스터는 소오스 단자가 전원 단자에 접속되어 있고, 드레인 단자가 제 2 노드에 접속되어 있으며, 게이트 단자가 접지 단자에 접속되어 있어 항상 턴 온되어 있다.
제 3 PMOS 트랜지스터는 소오스 단자가 전원 단자에 접속되어 있고, 드레인 단자가 제 3 노드에 접속되어 있으며, 게이트 단자가 접지 단자에 접속되어 있어 항상 턴 온되어 있다.
이어서 첨부한 도면을 참조하여 본 발명에 대하여 자세히 설명하기로 한다.
도 2는 본 발명에 따른 1-비트 전가산기의 회로도이다.
도 2를 참조하면, 본 발명에 따른 1-비트 전가산기는 가수 신호 입력 단자, 피가수 신호 입력 단자, 입력 캐리 신호 입력 단자, 합 신호(S) 출력 단자, 및 출력 캐리 신호 출력 단자를 구비하고 제 1 내지 제 4 인버터(301,302,303,304), 제 1 내지 제 6 NMOS 패스트랜지스터(401,402,403,404,405,406), 및 제 1 내지 제 3 PMOS 트랜지스터(451,452,453)를 구비한다.
제 1 인버터(301)는 가수 신호 입력단자에 입력 단자가 접속되어 있어 가수 신호 입력단자로 부터 가수 신호(A)를 입력하여 이를 인버팅하여 반전 가수 신호()를 출력한다.
제 2 인버터(302)는 피가수 신호 입력 단자에 입력 단자가 접속되어 있어 피가수 신호 입력 단자로부터 피가수 신호(B)를 입력하여 이를 인버팅하여 반전 피가수 신호()를 출력한다.
제 3 인버터(303)는 입력 캐리 신호 입력 단자에 입력 단자가 접속되어 있어 입력 캐리 신호 입력 단자로부터 입력 캐리 신호(Cin) 를 입력하여 이를 인버팅하여 반전 입력 캐리 신호를()를 출력한다.
제 1 NMOS 패스트랜지스터(401)는 드레인이 피가수 신호 입력 단자에 접속되어 있고, 소오스가 제 1 노드(411)에 접속되어 있으며, 게이트가 가수 신호 입력 단자에 접속되어 있어, 가수 신호(A)와 피가수 신호(B)가 동시에 하이 레벨일 경우에만 하이 레벨의 신호를 출력하여 제 1 노드(411)에 전송한다. 따라서 제 1 NMOS 패스트랜지스터(401)에 의해서 제 1 노드(411)에 전송되는 신호(D)의 수학식은 다음과 같다.
[수학식 12]
제 2 NMOS 패스트랜지스터(402)는 드레인이 제 2 인버터(302)의 출력 단자에 접속되어 있고, 소오스가 제 1 노드(411)에 접속되어 있으며, 게이트가 제 1 인버터(301)의 출력 단자에 접속되어 있어, 제 1 인버터(301)로부터 출력되는 반전 가수 신호()와 제 2 인버터(302)로부터 출력되는 반전 피가수 신호()가 동시에 하이 레벨일 경우에만 하이 레벨의 신호를 출력하여 제 1 노드(411)에 전송한다. 따라서 제 2 NMOS 패스트랜지스터(402)에 의해서 제 1 노드(411)에 전송되는 신호(E)의 수학식은 다음과 같다.
[수학식 13]
제 1 PMOS 트랜지스터(451)는 소오스가 전원 단자에 접속되어 있고, 드레인이 제 1 노드(411)에 접속되어 있으며, 게이트가 제 4 인버터(304)의 출력 단자에 접속되어 있어, 제 4 인버터(304)로부터 출력되는 신호가 로우('L') 레벨일 경우에만 턴 온된다. 제 1 노드(411)는 제 1 NMOS 패스트랜지스터(401)로부터 제 1 노드(411)에 출력되는 신호(D)와 제 2 NMOS 패스트랜지스터(402)로부터 제 1 노드(411)에 출력되는 신호(E) 중에서 어느 하나라도 하이('H') 레벨일 경우에만 하이('H') 레벨의 상태가 된다. 따라서 제 1 노드(411)에 발생되는 신호(X)의 수학식은 다음과 같다.
[수학식 14]
제 4 인버터(304)는 제 1 노드(411)에 입력 단자가 접속되어 있어 제 1 노드(411)의 신호(X)를 입력하여 이를 인버팅하여 반전 신호()를 출력한다.따라서 제 4 입버터(304)로부터 출력되는 신호()의 수학식은 다음과 같다.
[수학식 15]
제 3 NMOS 패스트랜지스터(403)는 드레인이 입력 캐리 신호 입력 단자에 접속되어 있고, 소오스가 제 2 노드(422)에 접속되어 있으며, 게이트가 제 4 인버터(304)의 출력 단자에 접속되어 있어, 제 4 인버터(304)로부터 출력되는 신호()와 입력 캐리 신호(Cin)가 동시에 하이('H') 레벨일 경우에만 하이('H') 레벨이 되는 신호(F)를 출력하여 제 2 노드(422)로 전송한다. 따라서 제 3 NMOS 패스트랜지스터(403)로부터 출력되는 신호(F)의 수학식은 다음과 같다.
[수학식 16]
제 4 NMOS 패스트랜지스터(404)는 드레인이 제 3 인버터(303)의 출력 단자에 접속되어 있고, 소오스가 제 2 노드(422)에 접속되어 있으며, 게이트가 제 1 노드(411)에 접속되어 있어, 제 3 인버터(303)로부터 출력되는 반전 입력 캐리 신호()와 제 1 노드(411)의 신호(X)가 동시에 하이('H') 레벨일 경우에만 하이('H') 레벨이 되는 신호(G)를 출력하여 제 2 노드(422)로 전송한다. 따라서 제 4 NMOS 패스트랜지스터(404)로부터 출력되는 신호(G)의 수학식은 다음과 같다.
[수학식 17]
제 5 NMOS 패스트랜지스터(405)는 드레인이 제 3 인버터(303)의 출력 단자에 접속되어 있고, 소오스가 제 3 노드(433)에 접속되어 있으며, 게이트가 제 4 인버터(304)에 접속되어 있어, 제 3 인버터(303)로부터 출력되는 반전 입력 캐리 신호()와 제 4 인버터(304)로부터 출력되는 신호()가 동시에 하이('H') 레벨인 경우에만 하이('H') 레벨이 되는 신호(H)를 출력하여 제 3 노드(433)로 전송한다. 따라서, 제 5 NMOS 패스트랜지스터(405)로부터 출력되는 신호(H)의 수학식은 다음과 같다.
[수학식 18]
제 6 NMOS 패스트랜지스터(406)는 드레인이 제 1 인버터(301)의 출력 단자에 접속되어 있고, 소오스가 제 3 노드(433)에 접속되어 있으며, 게이트가 제 1 노드(411)에 점속되어 있어, 제 1 인버터(301)로부터 출력되는 신호()와 제 1 노드(411)의 신호(X)가 동시에 하이('H') 레벨일 경우에만 하이('H') 레벨이 되는 신호(I)를 출력하여 제 3 노드(433)로 전송한다. 따라서, 제 6 NMOS 패스트랜지스터(406)로부터 출력되는 신호(I)의 수학식은 다음과 같다.
[수학식 19]
제 2 PMOS 트랜지스터(452)는 소오스 단자가 전원 단자(VDD)에 접속되어 있고, 드레인 단자가 제 2 노드(422)에 접속되어 있으며, 게이트 단자가 접지 단자(GND)에 접속되어 있어 항상 턴 온되어 있다. 따라서, 제 2 노드(422)는 하이('H') 레벨로 프리 차지(Precharge)되어 있으며, 제 3 NMOS 패스트랜지스터(403)로부터 제 2 노드(422)에 출력되는 신호(F)와 제 4 NMOS 패스트랜지스터(404)로부터 제 2 노드(422)에 출력되는 신호(G) 중에서 어느 하나라도 하이('H') 레벨인 경우에만 하이('H') 레벨로 그대로 유지한다. 그리고 제 2 노드(422)는 제 3 NMOS 패스트랜지스터(403)로부터 제 2 노드(422)에 출력되는 신호(F)와 제 4 NMOS 패스트랜지스터(404)로부터 제 2 노드(422)에 출력되는 신호(G)가 모두 로우('L') 레벨일 경우에는 제 2 노드(422)의 전하가 방전되어 로우('L') 레벨로 전환된다. 따라서, 제 2 노드에 발생되는 신호(Y)의 수학식은 다음과 같다.
[수학식 20]
제 3 PMOS 트랜지스터(453)는 소오스 단자가 전원 단자(VDD)에 접속되어 있고, 드레인 단자가 제 3 노드(433)에 접속되어 있으며, 게이트 단자가 접지 단자(GND)에 접속되어 있어 항상 턴 온되어 있다. 따라서, 제 3 노드(433)는 하이('H')레벨로 프리 차지 되어 있고, 제 5 NMOS 패스트랜지스터(405)로부터 제 3 노드(433)에 출력되는 신호(H)와 제 6 NMOS 패스트랜지스터(406)로부터 제 3 노드(433)에 출력되는 신호(I) 중에서 어느 하나라도 하이('H') 레벨인 경우에만 하이('H') 레벨을 그대로 유지한다. 그리고, 제 3 노드(433)는 제 5 NMOS 패스트랜지스터(405)로부터 제 3 노드(433)에 출력되는 신호(H)와 제 6 NMOS 패스트랜지스터(406)로부터 제 3 노드(433)에 출력되는 신호(I)가 모두 로우('L') 레벨일 경우에는 제 3 노드(433)의 전하가 방전되어 로우('L') 레벨로 전환 된다. 따라서, 제 3 노드(433)에 발생되는 신호(Z)의 수학식은 다음과 같다.
[수학식 21]
이상에서 알 수 있는 바와 같이 제 2 노드(422)에서 출력되는 신호(Y)는 가수 신호(A), 피가수 신호(B), 및 입력 캐리 신호(Cin)를 가산하는 연산 작용에 있어서, 합(Sum)에 해당되는 합 신호(S)이다.
그리고, 제 3 노드(433)에 출력되는 신호(Z)는 가수 신호(A), 피가수 신호(B), 및 입력 캐리 신호(Cin)를 가산하는 연산 작용에 있어서 출력 캐리 신호(Cout)에 해당되는 신호이다.
이와 같이 본 발명의 1-비트 전가산기에 있어서, 제 1 PMOS 트랜지스터(451)는 게이트가 제 3 인버터(303)의 출력 단자에 접속되어 있어, 제 1 노드(411) 신호(X)의 반전 신호()가 피드백되어 제 1 PMOS 트랜지스터(451)의 게이트 단자로 입력된다. 따라서, 제 1 PMOS 트랜지스터(451)는 제 1 노드(411)의 신호(X)가 로우('L') 레벨일 경우에는 턴 오프되어 칩 회로 동작에 소비되는 전력을 줄일 수 있다. 그리고, 제 2 PMOS 트랜지스터(452)와 제 3 PMOS 트랜지스터(453)는 항상 턴 온되어 합 신호(S)와 출력 캐리 신호(Cout)를 하이('H') 레벨로 각각 프리 차지 시키고, 제 2 노드(422)와 제 3 노드(433)에 각각 전달되는 신호들이 동시에 로우('L')레벨일 경우에만 각각 로우('L')레벨로 전환한다. 따라서, 본 발명의 1-비트 전가산기는 칩 회로의 동작 속도를 증가시킬 수 있다.
또한, 본 발명의 1-비트 전가산기는 17개의 트랜지스터로 구성되어 있어 회로를 구성하는 데 필요한 칩 면적을 줄일 수 있다.
본 발명에 의하면, NMOS 패스 트랜지스터를 사용하여 구성되어 있는 1-비트 전가산기는, 회로 동작 속도를 증가시키고 회로의 동작에 있어서의 전력 소비를 감소시킬 수 있을 뿐 만 아니라, 보다 적은 갯수의 트랜지스터들에 의해서 그 구성이 가능하므로 칩 회로의 면적을 줄이는 효과를 가진다.

Claims (6)

  1. 제 1 입력 신호를 입력하여 이를 인버팅하여 출력하는 제 1 인버터;
    제 2 입력 신호를 입력하여 이를 인버팅하여 출력하는 제 2 인버터;
    입력 캐리 신호를 입력하여 이를 인버팅하여 출력하는 제 3 인버터;
    게이트 및 드레인으로 상기 제 1 및 제 2 입력 신호들을 각각 입력하여 상기 제 1 입력 신호와 상기 제 2 입력 신호가 동시에 하이 레벨일 경우에만 하이 레벨이되는 신호를 출력하여 제 1 노드에 전송하는 제 1 패스 트랜지스터;
    게이트 및 드레인으로 상기 제 1 및 제 2 인버터의 출력들을 각각 입력하여 상기 제 2 인버터로부터 출력되는 신호와 상기 제 1 인버터로부터 출력되는 신호가 동시에 하이 레벨일 경우에만 하이 레벨이되는 신호를 출력하여 제 1 노드에 전송하는 제 2 패스 트랜지스터;
    상기 제 1 노드의 신호를 입력하여 이를 인버팅하여 출력하는 제 4 인버터;
    소오스가 전원 단자에 접속되어 있고, 드레인이 제 1 노드에 접속되어 있으며, 게이트가 제 4 인버터의 출력 단자에 접속되어 있어, 상기 제 4 인버터로부터 출력되는 신호가 로우 레벨일 경우에만 턴 온되는 제 1 PMOS 트랜지스터;
    드레인이 상기 입력 캐리 신호 단자에 접속되어 있고, 소오스가 제 2 노드에 접속되어 있으며, 게이트가 상기 제 4 인버터의 출력 단자에 접속되어 있어, 상기 제 4 인버터로부터 출력되는 신호와 상기 입력 캐리 신호가 동시에 하이 레벨일 경우에만 하이 레벨이 되는 신호를 출력하여 상기 제 2 노드로 전송하는 제 3 패스 트랜지스터;
    드레인이 상기 제 3 인버터의 출력 단자에 접속되어 있고, 소오스가 상기 제 2 노드에 접속되어 있으며, 게이트가 상기 제 1 노드에 접속되어 있어, 상기 제 3 인버터로부터 출력되는 신호와 상기 제 1 노드의 신호가 동시에 하이 레벨일 경우에만 하이 레벨이 되는 신호를 출력하여 제 2 노드로 출력하는 제 4 패스 트랜지스터;
    드레인이 상기 제 3 인버터의 출력 단자에 접속되어 있고, 소오스가 제 3 노드에 접속되어 있으며, 게이트가 상기 제 4 인버터에 접속되어 있어, 상기 제 3 인버터로부터 출력되는 신호와 상기 제 4 인버터로부터 출력되는 신호가 동시에 하이 레벨인 경우에만 하이 레벨이 되는 신호를 출력하여 상기 제 3 노드로 전송하는 제 5 패스 트랜지스터;
    드레인이 상기 제 1 인버터의 출력 단자에 접속되어 있고, 소오스가 상기 제 3 노드에 접속되어 있으며, 게이트가 상기 제 1 노드에 점속되어 있어, 상기 제 1 인버터로부터 출력되는 신호와 상기 제 1 노드의 신호가 동시에 하이 레벨일 경우에만 하이 레벨이 되는 신호를 출력하여 상기 제 3 노드로 전송하는 제 6 패스 트랜지스터;
    소오스 단자가 전원 단자에 접속되어 있고, 드레인 단자가 제 2 노드에 접속되어 있으며, 게이트 단자가 접지 단자에 접속되어 있어 항상 턴 온되어 있는 제 2 PMOS 트랜지스터;및
    소오스 단자가 전원 단자에 접속되어 있고, 드레인 단자가 제 3 노드에 접속되어 있으며, 게이트 단자가 접지 단자에 접속되어 있어 항상 턴 온되어 있는 제 3 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 1-비트 전가산기.
  2. 제1항에 있어서, 상기 제 1 노드는 와이어-AND 로직 게이트 인 것을 특징으로 하는 1-비트 전가산기.
  3. 제1항에 있어서, 상기 제 2 노드는 와이어-OR 로직 게이트인 것을 특징으로 하는 1-비트 전가산기.
  4. 제1항에 있어서, 상기 제 3 노드는 와이어-OR 로직 게이트인 것을 특징으로 하는 1-비트 전가산기.
  5. 제1항에 있어서, 상기 제 1 PMOS 트랜지스터는 게이트가 상기 제 3 인버터의 출력 단자에 접속되어 있어, 상기 제 1 노드 신호의 반전 신호를 피드백하여 게이트 단자로 입력하므로, 상기 제 1 노드의 신호가 로우 레벨일 경우에는 턴 오프되는 것을 특징으로 하는 1-비트 전가산기.
  6. 제1항에 있어서, 상기 1-비트 전가산기는 17개의 트랜지스터로 구성되어 있는 것을 특징으로 하는 1-비트 전가산기.
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