KR20010083242A - 반도체 집적 회로 장치 - Google Patents

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KR20010083242A
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Abstract

다입력 논리 게이트의 입력 핀 용량을 다른 입력 신호의 상태에 관계없이 일정하게 하여, 집적 회로 내에서 전달되는 신호의 지연 시간을 정확하게 어림한다.
논리 회로가 복수의 입력(X, Y)을 가짐과 동시에 이들 복수의 입력 신호 상태가 각각 다른 것에 의해, 각각의 입력 핀(IN1, IN2)의 용량에 차이가 발생하는 논리 회로로 이루어지는 반도체 집적 회로 장치에 있어서, 복수의 입력을 갖는 논리 회로의 입력의 1개 혹은 복수에 설치되어, 상기 복수의 입력 상태에 상관없이, 이 입력이 갖는 입력 용량을 일정하게 유지하는 입력 용량 등화 회로(2)를 구비한다.

Description

반도체 집적 회로 장치{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
본 발명은 반도체 집적 회로 장치에 관한 것으로, 특히 클럭 트리를 구성하는 논리 게이트의 구성 방법을 개량시킨 반도체 집적 회로 장치에 관한 것이다.
집적 회로에서 전달되는 신호의 지연 시간은 부하가 되는 논리 게이트의 입력 용량에 의해 결정되지만, 다입력 게이트를 부하로서 갖는 회로에서의 입력 용량, 즉 지연 시간은 다입력 게이트의 다른 쪽의 입력 신호 상태의 영향을 받게 된다. 도 21은 2 입력 NAND 게이트를 부하로서 갖는 회로를 도시하고 있고, 도 21에 있어서 입력 단자 in에서 본 입력 용량은 (C1+C2)이지만, NAND 게이트의 입력 용량 C1은 다른 한쪽 입력 A의 상태에 의해 영향을 받는다.
즉, 입력 A가 하이상태인지 로우상태인지에 따라, 외관상의 용량 C1이 다르게 된다. 그 결과로서, 입력 단자 in에서 출력 단자 out으로 전해지는 신호의 지연 시간이 변해 버리게 된다. 종래, 이러한 경우에는, 입력 단자 in에서 출력 단자 out으로 전해지는 신호의 지연 시간을 최대로 하는 입력 A의 상태를 상정하여 타이밍 설계를 행하고 있었다. 이 경우, 지연 시간을 여분으로 어림함에 따라 마진이 커진다고 하는 문제가 있다. 또한, 지연 시간이 최소가 되는 입력 A의 상태를 상정하여 타이밍 체크를 별도로 행할 필요가 생길 가능성도 있었다.
특히, LSI(Large Scale Integrated circuit -대규모 집적 회로-) 전체에 클럭 신호를 분배하는 클럭 트리에 있어서는 타이밍 설계를 정확하게 행할 필요가 있다. 또한, 최근 LSI의 소비 전력의 저감을 위해, 특개평 10-308450호 공보에 개시되어 있는 기술과 같이, 필요에 따라서 부분적으로 클럭 신호의 공급을 정지하는 게이티드 클럭 방법이 이용되도록 되어 있다. 도 22는, 상기 공보의 도 5에 있어서 종래 기술로 되어 있는 게이티드 클럭 회로의 구성예를 도시하고 있다. 이 회로에서, 클럭 신호는 루트 버퍼(51)에 의해, 다입력 게이트로서의 NOR 회로(52a 및 52b)에 신호(58a 및 58b)로서 입력되어 있다. 셀렉터 회로(57)로부터 출력되는 신호(56a 또는 56b)가 로우일 때, 클럭 신호는 다음 단의 버퍼 회로(53)에 전달되지만, 신호(56a 또는 56b)가 하이일 때에는 출력은 항상 로우로 되어 클럭 신호는 전달되지 않는다. 이와 같이, 셀렉터 회로(57)로부터의 출력에 의해 클럭 버퍼의 여분의 천이를 정지시키는 것에 의해, 소비 전력의 저감을 도모하고 있다.
여기서, 논리 블록(60A, 60B)의 동작 중에는 일반적으로 상관 없어서, 셀렉터 회로(57)로부터의 출력 신호(56a와 56b)의 상태의 조합은 어떻게라도 설정할 수 있다. 루트 버퍼(51)로부터 보면, NOR 회로(52a)의 입력 용량과 NOR 회로(52b)의 입력 용량은 각각 신호(56a, 56b)의 상태에 의존하고 있다. 예를 들면, NOR 회로(52a)의 출력 신호에 주목하면, 신호(56b)가 하이인 경우와 로우인 경우에 타이밍이 다르게 된다. 따라서, 플립플롭 회로(55a)에 입력되는 클럭 신호도 타이밍이 다르게 된다.
LSI에서는, 플립플롭 회로(55a, 55b)의 모든 클럭 신호가 어긋나는 일없이 동작하도록 설계하는 것이 일반적이다. 클럭 신호의 어긋남은 클럭 스큐우라고 불리고 있고, 가급적 작게 할 필요가 있다. 도 22에 도시한 게이티드 클럭 회로에서는, 셀렉터 회로(57)로부터 출력되는 신호의 상태에 의해서 NOR 회로(52a, 52b)의 2 입력 논리합 게이트의 클럭 신호의 입력 용량이 다르게 되고, 셀렉터 회로(57)의 특정한 1개의 신호 상태를 가정하여 클럭 스큐우를 작게 하도록 설계하면, 다른 상태에서는 클럭 스큐우가 커져 버리게 된다.
이와 같이, 모든 상태에서 클럭 스큐우를 작게 할 수 있는 타이밍 설계를 행하는 것은 불가능하다. 상술한 특개평 10-308450호 공보에 있어서 실시 형태로서 들고 있는 도 1 및 도 3에 개시되어 있는 기술 내용에서 보더라도 분명해진 바와 같이, 이 타이밍 설계의 문제는 해결되어 있지 않다.
본 발명은 다입력 논리 게이트의 입력 핀 용량을 다른 입력 신호의 상태에 관계없이 일정한 것으로 함으로써, 집적 회로 내에서 전달되는 신호의 지연 시간을 정확하게 어림할 수 있도록 논리 회로를 설계할 수 있는 반도체 집적 회로 장치를 제공하는 것을 목적으로 하고 있다.
도 1은 본 발명의 제1 실시 형태에 따른 반도체 집적 회로 장치의 구성을 나타내는 블록도.
도 2는 본 발명의 제2 실시 형태에 따른 반도체 집적 회로 장치의 구성을 나타내는 블록도.
도 3은 본 발명의 제3 실시 형태에 따른 반도체 집적 회로 장치의 구성을 나타내는 블록도.
도 4는 본 발명의 제4 실시 형태에 따른 반도체 집적 회로 장치의 구성을 나타내는 블록도.
도 5는 본 발명의 제5 실시 형태에 따른 반도체 집적 회로 장치의 구성을 나타내는 블록도.
도 6은 본 발명의 제6 실시 형태에 따른 반도체 집적 회로 장치의 구성을 나타내는 회로도.
도 7은 본 발명의 제7 실시 형태에 따른 반도체 집적 회로 장치의 구성을 나타내는 회로도.
도 8은 본 발명의 제8 실시 형태에 따른 반도체 집적 회로 장치의 구성을 나타내는 회로도.
도 9는 본 발명의 제9 실시 형태에 따른 반도체 집적 회로 장치의 구성을 나타내는 회로도.
도 10은 본 발명의 제10 실시 형태에 따른 반도체 집적 회로 장치의 구성을 나타내는 회로도.
도 11은 본 발명의 제11 실시 형태에 따른 반도체 집적 회로 장치의 구성을 나타내는 회로도.
도 12는 본 발명의 제12 실시 형태에 따른 반도체 집적 회로 장치의 구성을 나타내는 회로도.
도 13은 본 발명의 제13 실시 형태에 따른 반도체 집적 회로 장치의 구성을 나타내는 블록도.
도 14는 본 발명의 제14 실시 형태에 따른 반도체 집적 회로 장치의 구성을 나타내는 블록도.
도 15는 본 발명의 제15 실시 형태에 따른 반도체 집적 회로 장치의 구성을 나타내는 블록도.
도 16은 본 발명의 제16 실시 형태에 따른 반도체 집적 회로 장치의 구성을 나타내는 블록도.
도 17은 본 발명의 제17 실시 형태에 따른 반도체 집적 회로 장치의 구성을 나타내는 회로도.
도 18은 본 발명의 제18 실시 형태에 따른 반도체 집적 회로 장치의 구성을 나타내는 회로도.
도 19는 본 발명의 제19 실시 형태에 따른 반도체 집적 회로 장치의 구성을 나타내는 회로도.
도 20은 본 발명의 제20 실시 형태에 따른 반도체 집적 회로 장치의 구성을 나타내는 회로도.
도 21은 종래의 반도체 집적 회로 장치의 구성을 나타내는 논리 블록도.
도 22는 종래의 반도체 집적 회로 장치의 구성을 나타내는 회로도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 클럭 버퍼
2, 4 : 입력 용량 등화 장치
5 : 다입력 논리 회로
6a, 6b, 7 : 버퍼 회로
8 : 입력 용량 무의존 장치
80 : 인버터
NR1∼NR8 : 제1 내지 제8 NOR 회로
G1∼G2n: 논리 게이트/블록
상기 목적을 달성하기 위해서, 본 발명의 제1 기본 구성에 따른 반도체 집적 회로 장치는 논리 회로가 복수의 입력을 가짐과 동시에 이들 복수의 입력 신호 상태가 각각 다른 것에 의해, 각각의 입력 핀의 용량에 차이가 발생하는 논리 회로로 이루어지는 것에 있어서, 상기 복수의 입력을 갖는 상기 논리 회로의 입력의 1개 혹은 복수에 설치되고, 상기 복수의 입력 상태의 여부에 상관없이, 이 입력이 갖는 입력 용량을 일정하게 유지하는 입력 용량 등화 회로를 구비하는 것을 특징으로 한다.
본 발명의 제2 기본 구성에 따른 반도체 집적 회로 장치는 제1 복수의 입력 신호에 의해 동작하는 논리 회로와, 상기 제1 복수의 입력 신호 중의 일부 혹은 모든 입력 신호, 및 상기 일부 혹은 모든 입력 신호의 입력 용량을 등가로 하는 제2의 1 또는 복수의 입력 신호에 의해서 동작하는 입력 용량 등화 회로를 구비하는 것을 특징으로 한다.
본 발명의 제3 기본 구성에 따른 반도체 집적 회로 장치는 제1 및 제2 입력 신호에 의해서 동작하는 논리 회로와, 상기 제2 입력 신호에 상관없이 상기 제1 입력 신호의 입력 용량을 등가로 하는 제3 입력 신호에 의해서 동작하는 입력 용량 등화 회로를 구비하는 것을 특징으로 한다.
또한, 상기 제2 또는 제3 기본 구성에 따른 반도체 집적 회로 장치에 있어서, 상기 논리 회로 및 상기 입력 용량 등화 회로는 1 또는 복수의 동일 구성의 회로에 의해 구성되어 있는 것을 특징으로 한다.
또한, 상기 제3 기본 구성에 따른 반도체 집적 회로 장치에 있어서, 상기 제3 입력 신호는 상기 제2 입력 신호의 반전 신호인 것을 특징으로 한다.
본 발명의 제4 기본 구성에 따른 반도체 집적 회로 장치는 제1 입력 신호에 의해 동작하는 1 또는 복수의 제1 논리 회로와, 상기 제1 입력 신호가 입력되는 입력 용량 등화 회로와, 1 또는 복수의 제2 입력 신호 및 상기 입력 용량 등화 회로에서 출력된 출력 신호가 입력되는 1 또는 복수의 제2 논리 회로를 구비하고, 상기 입력 용량 등화 회로는 상기 제2 입력 신호의 상태에 의존하지 않고 상기 제1 입력 신호의 입력 용량을 등가로 하는 입력 용량 무의존화 회로에 의해 구성되어 있는 것을 특징으로 한다.
또한, 상기 제4 기본 구성에 따른 반도체 집적 회로 장치에 있어서, 상기 입력 용량 등화 회로는 인버터인 것을 특징으로 한다.
본 발명의 제5 기본 구성에 따른 반도체 집적 회로 장치는 클럭 신호와 제어 신호가 입력되는 다입력 논리 회로를 포함하는 반도체 집적 회로 장치에 있어서, 상기 다입력 논리 회로의 1개의 입력으로서의 상기 클럭 신호는 상기 다입력 논리 회로의 전원 전위에 직접 접속되는 제1 MOS 트랜지스터와, 설치 전위에 직접 접속되는 제2 MOS 트랜지스터와의 쌍방의 게이트 단자에 공급되는 것을 특징으로 한다.
이하, 본 발명에 따른 반도체 집적 회로 장치의 바람직한 실시 형태에 관해서 첨부 도면을 참조하면서 상세히 설명한다. 도 1 내지 도 20을 이용하여 제1 내지 제20 실시 형태에 따른 반도체 집적 회로 장치에 관해서 설명한다. 본 발명의 제1의 요지는 논리 회로가 복수의 입력을 가짐과 동시에 이들 복수 입력의 신호 상태가 각각 다른 것에 의해, 각각의 입력 핀의 용량에 차이가 발생하는 논리 회로로 이루어지는 것에 있어서, 상기 복수의 입력을 갖는 상기 논리 회로의 입력의 1개 혹은 복수에 설치되고, 상기 복수 입력의 상태 여부에 상관없이, 이 입력이 갖는 입력 용량을 일정하게 유지하는 입력 용량 등화 회로를 구비하는 것을 특징으로 한다. 따라서, 다단 논리 소자에 의한 논리 회로의 구체적인 회로로서는 클럭 트리 회로이더라도, 논리 게이트 또는 논리 블록이더라도, 어느 것이라도 포함될 수 있는 것이다. 이하, 각 실시 형태에 관해서 상술한다.
<제1 실시 형태>
본 발명의 제1 실시 형태에 따른 반도체 집적 회로 장치를 도 1에 따라서 설명한다. 2 입력의 논리 게이트 또는 논리 게이트에 의해서 구성되는 블록 G1에 입력 IN1, IN2가 있을 때, 입력 신호 Y의 상태에 의존하지 않고, 입력 신호 X가 입력되는 블록 G1의 IN1 단자와, 입력 용량 등화 회로의 IN3 단자의 입력 용량의 합 (C1+ C2)를 항상 일정하게 하는 입력 등화 회로(2)를 구성한다.
이 결과, 입력 신호 X에서 본 입력 용량을 일정하게 할 수 있다. 입력 용량 등화 회로(2)의 입력은 입력 X만이 아니고, 도시한 바와 같이 다른 입력(3)이 입력 단자 IN4에 공급되어 있는 경우도 있다. 본 발명의 제1 실시 형태에 따른 반도체 집적 회로 장치를 이용함으로써, 2 입력 게이트에 입력하는 한쪽 입력의 입력 용량이 다른 쪽의 입력 신호 상태의 영향을 받지 않도록 할 수 있다.
<제2 실시 형태>
다음에, 도 2를 이용하여 본 발명의 제2 실시 형태에 따른 반도체 집적 회로 장치에 관해서 설명한다. 제2 실시 형태는 도 1에 도시되어 있는 제1 실시 형태의 입력 용량 등화 회로(2)를, 블록 G1과 등가인 2 입력의 논리 게이트 또는 논리 게이트에 의해 구성되는 블록 G1'에 의해 구성한 것이다.
블록 G1은 신호 X가 입력되는 입력 단자 IN1과, 신호 Y가 입력되는 입력 단자 IN2와, 신호 Z가 출력되는 출력 단자 OUT를 지니고, 블록 G1'는 신호 X가 입력되는 입력 단자 IN3과, 신호 Y의 반전 신호 *Y가 입력되는 입력 단자 IN4를 갖고 있다. 부호 C1 및 C2는 블록 G1의 IN1 및 블록 G1'의 IN3으로의 입력 용량이다. 이 등화 회로로서의 블록 G1'의 회로 파라미터는 블록 G1의 회로 파라미터와 동일하게 해 두는 편이 효과적이다. 또, 이 명세서에 있어서, 「*」는 반전 부호로서 이용되고 있다.
본 발명의 제2 실시 형태에 따른 반도체 집적 회로 장치를 이용함으로써, 2입력 게이트에 입력하는 한쪽 입력의 입력 용량이 다른쪽의 입력 신호 상태의 영향을 받지 않도록 할 수 있다.
<제3 실시 형태>
다음에, 도 3을 이용하여, 본 발명의 제3 실시 형태에 따른 반도체 집적 회로 장치에 관해서 설명한다. 신호 X1∼Xm과 신호 Y1∼Yn의 (m+n)개의 신호가 각각 입력되는 (m+n)개의 입력 단자 IN1∼INm+n을 갖는 논리 게이트에 의해 구성되는 논리 블록 G1에 있어서, 입력 단자 IN1∼INm의 입력 용량을 입력 신호 Y1∼Yn의 상태에 의하지 않고서 일정하게 하는 입력 용량 등화 회로(4)를 구성한다. m=1이고 n=1인 경우가 제1 실시 형태에 상당하고 있다.
제3 실시 형태에 있어서, 블록 G1의 출력 신호는 Z1∼Zk와 같이 복수이더라도 좋다. 또한, 입력 등화 회로(4)의 입력은 X1 내지 Xm만이 아니더라도 좋다.
본 발명의 제3 실시 형태에 따른 반도체 집적 회로 장치를 이용함으로써, 다입력 게이트에 입력되는 적어도 1개의 입력의 입력 용량이, 다른 입력 신호 중의 몇개의 입력 신호 상태의 영향을 받지 않도록 할 수 있다.
<제4 실시 형태>
다음에 도 4를 이용하여, 본 발명의 제4 실시 형태에 따른 반도체 집적 회로 장치에 관해서 설명한다. 제4 실시 형태의 회로 장치는 제3 실시 형태의 회로 장치에 있어서의 입력 등화 회로를 논리 게이트 G1과 등가인 논리 게이트 또는 논리 게이트에 의해서 구성되는 등가인 블록 G2 내지 G2n에 의해서 구성한 것이다. 이경우, 2의 n승개의 논리 게이트 또는 블록이 필요하게 된다.
본 발명의 제4 실시 형태에 따른 반도체 집적 회로 장치를 이용함으로써, 다입력 게이트에 입력되는 적어도 1개의 입력의 입력 용량이, 많은 입력 신호 중의 몇개의 입력 신호 상태의 영향을 받지 않도록 할 수 있다.
<제5 실시 형태>
다음에 도 5를 이용하여, 본 발명의 제5 실시 형태에 따른 반도체 집적 회로 장치에 관해서 설명한다. 제5 실시 형태의 회로 장치는, 제4 실시 형태의 회로 장치에 있어서, 입력 X1∼Xm이 존재하지 않은 경우의 구성예이다. 이 때, 입력 신호는 Y1∼Yn의 n개로 되고, 논리 게이트 또는 논리 블록 G1은 n 입력으로 된다.
입력 용량 등화 회로는 제4 실시 형태와 마찬가지로, 논리 게이트 G1과 등가인 논리 게이트, 혹은 논리 게이트에 의해서 구성되는 등가인 블록 G2∼G2n에 의해 구성된다.
이 때, Y1∼Yn의 n개의 입력 신호에서 본 입력 용량은 다른 모든 입력 신호의 상태에 상관없이 일정해진다. 또, 이때, Y1∼Yn의 반전 신호만이 입력되는 G2n은 생략할 수도 있다.
본 발명의 제5 실시 형태에 따른 반도체 집적 회로 장치를 이용함으로써, 다입력 게이트에 입력하는 모든 입력 신호에서 본 입력 용량이, 다른 모든 입력 신호 상태의 영향을 받지 않도록 할 수 있다
<제6 실시 형태>
다음에 도 6을 이용하여, 본 발명의 제6 실시 형태에 따른 반도체 회로 장치에 관해서 설명한다. 제6 실시 형태는 2 입력 NOR 회로의 한쪽 입력 핀 용량을 다른쪽 입력 신호의 상태에 의존하지 않고 일정하게 하기 위한 것이다. 신호 A와 신호 B가 입력되는 제1의 2 입력 NOR 회로 NR1과, 신호 A의 반전 신호 *A와 신호 B가 입력되는 제2의 2 입력 NOR 회로 NR2로 구성되어 있다. 신호 *A는 인버터 회로 등을 이용하여 적절하게 생성된다. 여기서, 제1 NOR 회로 NR1의 다른쪽 입력과 제2 NOR 회로 NR2의 다른쪽 입력 신호는 상보적이고, 다시 말해서 신호 A의 전위가 하이 상태일 때에는 신호 *A의 전위는 로우 상태이고, 신호 A의 전위가 로우 상태일 때에는 신호 *A의 전위는 하이 상태로 된다. 즉, 신호 B에서 보면, 신호 A의 상태에 상관없이, 다른쪽 입력이 하이인 2 입력 NOR 회로와 다른쪽 입력이 로우인 2 입력 NOR 회로가 1개씩 존재하기 때문에, 입력 용량은 신호 A의 상태에 상관없이 일정해진다.
제1 및 제2 NOR 회로 NR1과 NR2의 회로 파라미터는 동일에 가까우면 가까울 수록 효과적이다. 또한, 제2 NOR 회로 NR2의 출력에 대한 부하는 제1 NOR 회로 NR1의 출력 부하에 크기가 가까우면 가까울 수록 효과적이다. 또한, 본 제6 실시 형태에 있어서는, 2 입력 NOR 회로를 이용하여 설명하였지만, 본 발명은 다른 2 입력 논리 회로에 관해서도 응용 가능하다.
이와 같이 구성된 제2 실시 형태에 따른 반도체 집적 회로 장치에 따르면, 2 입력 논리 회로의 한쪽 입력 핀의 입력 용량을 다른쪽 입력 신호 상태의 영향을 받지 않도록 할 수 있다.
<제7 실시 형태>
다음에 도 7을 이용하여, 본 발명의 제7 실시 형태에 따른 반도체 집적 회로 장치에 관해서 설명한다. 제7 실시 형태는 2 입력 NOR 회로의 2개의 입력 핀의 입력 핀 용량을 다른쪽 입력 핀의 입력 신호의 상태에 따르지 않고서 일정하게 하는 것이다. 제7 실시 형태에 따른 반도체 집적 회로 장치는 제1 내지 제4의 2 입력 NOR 회로 NR1, NR2, NR3, NR4로 구성되어 있다. 제1 NOR 회로 NR1에는 신호 A와 신호 B가 입력되고, 제2 NOR 회로 NR2에는 신호 A의 반전 신호 *A와 신호 B가 입력되며, 제3 NOR 회로 NR3에는 신호 A와 신호 B의 반전 신호 *B가 입력되고, 제4 NOR 회로 NR4에는 신호 A의 반전 신호 *A와 신호 B의 반전 신호 *B가 입력되어 있다. 반전 신호 *A, *B는 필요에 따라서 인버터 등을 이용하여 생성할 수 있다.
여기서, 입력 A에서 보면, 부하는 제1 및 제3 NOR 회로 NR1, NR3이다. 제1 및 제3 NOR 회로 NR1, NR3의 다른쪽 입력은 각각 신호 B 및 신호 *B이고, 신호 B의 상태에 상관없이, 입력 A의 핀 용량은 일정하다. 이것과는 별도로, 신호 *A를 생성하는 인버터가 있는 경우에는 그 용량이 가해진다. 다음에, 입력 B에서 보면, 부하는 제1 및 제2 NOR 회로 NR1, NR2이다. 제1 및 제2 NOR 회로 NR1, NR2의 다른쪽 입력은 신호 A 및 신호 *A이고, 신호 A의 상태에 상관없이, 입력 B의 입력 핀 용량은 일정하다. 이것과는 별도로, 신호 *B를 생성하는 인버터가 있는 경우에는 그 용량이 가해진다.
지금, 원래는 2 입력 NOR 회로의 출력이 필요하기 때문에, 제1 NOR 회로 NR1의 출력이 다음 단의 회로에 접속된다. 여기서, 제2 내지 제4 NOR 회로 NR2, NR3,NR4의 출력 부하는 제1 NOR 회로 NR1과 마찬가지로 하는 것이 더욱 효과적이다. 또한, 제1 내지 제4 NOR 회로 NR1∼NR4의 회로 파라미터는 될 수 있는 한 동일하게 하는 것이 효과적이다. 제4 NOR 회로 NR4에 대해서는 생략하는 것도 가능하다. 본 제7 실시 형태에 있어서는 2 입력 NOR 회로를 이용하여 설명하였지만, 본 발명은 다른 2 입력 논리 회로에 관해서도 응용 가능하다.
제7 실시 형태에 따른 반도체 집적 회로 장치를 이용함으로써, 2 입력 논리 회로의 임의의 한쪽 입력 핀의 입력 용량을 다른쪽의 입력 신호 상태의 영향을 받지 않도록 하는 것이 가능하다.
<제8 실시 형태>
다음에 도 8을 이용하여 본 발명의 제8 실시 형태에 따른 반도체 집적 회로 장치에 관해서 설명한다. 제8 실시 형태는 제7 실시 형태의 회로 장치를 3 입력의 논리 회로에 응용한 예이다. 제8 실시 형태에 따른 반도체 집적 회로 장치는 제1 내지 제4의 3 입력 NOR 회로 NR1∼NR4로 구성되어 있다. 제1 NOR 회로 NR1에는 신호 A, 신호 B, 신호 C가 입력된다. 제2 NOR 회로 NR2에는 신호 A의 반전 신호 *A, 신호 B, 신호 C가 입력된다. 제3 NOR 회로 NR3에는 신호 A, 신호 B의 반전 신호 *B, 신호 C가 입력된다. 제4 NOR 회로 NR4에는 신호 A의 반전 신호 *A, 신호 B의 반전 신호 *B, 신호 C가 입력되고 있다. 신호 C에서 보면, 신호 A 및 신호 B의 상태에 상관없이, 제1 입력이 하이이고 제2 입력이 하이인 3 입력 NOR 회로, 제1 입력이 하이이고 제2 입력이 로우인 3 입력 NOR 회로, 제1 입력이 로우이고 제2 입력이 하이인 3 입력 NOR 회로, 제1 입력이 로우이고 제2 입력이 로우인 3 입력 NOR회로가 부하로 된다. 결과로서, 입력 C의 입력 핀 용량은 항상 일정하게 유지된다.
지금, 원래는 3 입력 NOR 회로의 출력이 필요하기 때문에, 제1 NOR 회로 NR1의 출력이 다음 단의 회로에 접속된다. 여기서, 제2 내지 제4 NOR 회로 NR2, NR3, NR4의 출력 부하는 제1 NOR 회로 NR1과 마찬가지로 하는 것이 더욱 효과적이다. 또한, 제1 내지 제4 NOR 회로 NR1∼NR4의 회로 파라미터는 될 수 있는 한 동일하게 하는 것이 효과적이다. 본 제8 실시 형태에 있어서는 3 입력 NOR 회로를 이용하여 설명하였지만, 본 발명은 다른 3 입력 논리 회로에 관해서도 응용 가능하다.
제8 실시 형태에 따른 반도체 집적 회로 장치를 이용함으로써, 3 입력 논리 회로의 임의의 한쪽 입력 핀의 입력 용량을 다른쪽의 입력 신호 상태의 영향을 받지 않도록 하는 것이 가능하다.
<제9 실시 형태>
다음에 도 9를 이용하여, 본 발명의 제9 실시 형태에 따른 반도체 집적 회로 장치에 관해서 설명한다. 제9 실시 형태의 회로 장치는 제7 실시 형태의 회로 장치를 3 입력의 논리 회로에 응용한 예이다. 제9 실시 형태는 제1 내지 제8의 3 입력 NOR 회로 NR1∼NR8로 이루어진다. 제1 NOR 회로 NR1에는 신호 A, 신호 B, 신호 C가 입력된다. 제2 NOR 회로 NR2에는 신호 A의 반전 신호 *A, 신호 B, 신호 C가 입력된다. 제3 NOR 회로 NR3에는 신호 A, 신호 B의 반전 신호 *B, 신호 C가 입력된다. 제4 NOR 회로 NR4에는 신호 A의 반전 신호 *A, 신호 B의 반전 신호 *B, 신호 C가 입력되어 있다.
제5 NOR 회로 NR5에는 신호 A, 신호 B, 신호 C의 반전 신호 *C가 입력된다. 제6 NOR 회로 NR6에는 신호 A의 반전 신호 *A, 신호 B, 신호 C의 반전 신호 *C가 입력된다. 제7 NOR 회로 NR7에는 신호 A, 신호 B의 반전 신호 *B, 신호 C의 반전 신호 *C가 입력된다. 제8 NOR 회로 NR8에는 신호 A의 반전 신호 *A, 신호 B의 반전 신호 *B, 신호 C의 반전 신호 *C가 입력되어 있다.
신호 C에서 보면, 신호 A 및 신호 B의 상태에 상관없이, 제1 입력이 하이이고 제2 입력이 하이인 3 입력 NOR 회로, 제1 입력이 하이이고 제2 입력이 로우인 3 입력 NOR 회로, 제1 입력이 로우이고 제2 입력이 하이인 3 입력 NOR 회로, 제1 입력이 로우이고 제2 입력이 로우인 3 입력 NOR 회로가 부하로 된다. 신호 C의 반전 신호 *C를 인버터로 생성한 경우에는 이들에 인버터 용량이 가해진다. 결과로서, 입력 C의 입력 핀 용량은 항상 일정하게 유지된다. 입력 A 및 입력 B에 관해서도 마찬가지다.
지금, 원래는 3 입력 NOR 회로의 출력이 필요하기 때문에, 제1 NOR 회로 NR1의 출력이 다음 단의 회로에 접속된다. 여기서, 제2 내지 제8 NOR 회로 NR2∼NR8의 출력 부하는 제1 NOR 회로 NR1과 마찬가지로 하는 것이 더욱 효과적이다. 또한, 제1 내지 제8 NOR 회로 NR1∼NR8의 회로 파라미터는 될 수 있는 한 동일하게 하는 것이 효과적이다. 본 제9 실시 형태에 있어서는 3 입력 NOR 회로를 이용하여 설명하였지만, 본 발명은 다른 3 입력 논리 회로에 관해서도 응용 가능하다. 또한, 제8 NOR 회로 NR8에 대해서는 생략하는 것도 가능하다.
본 발명의 제9 실시 형태에 따른 반도체 집적 회로 장치를 이용함으로써, 3입력 논리 회로의 모든 입력 핀의 입력 용량을 다른 입력 신호 상태의 영향을 받지 않도록 하는 것이 가능하다.
<제10 실시 형태>
다음에 도 10을 이용하여, 본 발명의 제10 실시 형태에 따른 반도체 집적 회로 장치에 관해서 설명한다. 제10 실시 형태의 회로 장치는 3개의 입력 신호 중 2개의 입력 신호에 관해서, 입력 핀 용량을 등화하는 예이다. 제10 실시 형태는 제1 내지 제6의 3 입력 NOR 회로 NR1∼NR6로 이루어진다. 제1 NOR 회로 NR1에는 신호 A, 신호 B, 신호 C가 입력된다. 제2 NOR 회로 NR2에는 신호 A의 반전 신호 *A, 신호 B, 신호 C가 입력된다. 제3 NOR 회로 NR3에는 신호 A, 신호 B의 반전 신호 *B, 신호 C가 입력된다. 제4 NOR 회로 NR4에는 신호 A의 반전 신호 *A, 신호 B의 반전 신호 *B, 신호 C가 입력되어 있다. 제5 NOR 회로 NR5에는 신호 A, 신호 B, 신호 C의 반전 신호 *C가 입력된다. 제6 NOR 회로 NR6에는 신호 A의 반전 신호 *A, 신호 B, 신호 C의 반전 신호 *C가 입력된다.
신호 C에서 보면, 신호 A 및 신호 B의 상태에 상관없이, 제1 입력이 하이이고 제2 입력이 하이인 3 입력 NOR 회로, 제1 입력이 하이이고 제2 입력이 로우인 3 입력 NOR 회로, 제1 입력이 로우이고 제2 입력이 하이인 3 입력 NOR 회로, 제1 입력이 로우이고 제2 입력이 로우인 3 입력 NOR 회로가 부하로 된다. 신호 C의 반전 신호 *C를 인버터로 생성한 경우에는, 이들에 인버터 용량이 가해진다. 결과로서, 입력 C의 입력 핀 용량은 항상 일정하게 유지된다. 입력 B에 관해서도 마찬가지다. 그러나, 신호 A에 대해서는 3개의 NOR 회로가 접속될 뿐이기 때문에, 신호 B및 신호 C의 상태에 의해, 신호 A에서 본 입력 용량은 변화한다.
지금, 원래는 3 입력 NOR 회로의 출력이 필요하기 때문에, 제1 NOR 회로 NR1의 출력이 다음 단의 회로에 접속된다. 여기서, 제2 내지 제6 NOR 회로 NR2∼NR6의 출력 부하는 제1 NOR 회로 NR1과 마찬가지로 하는 것이 더욱 효과적이다. 또한, 제1 내지 제6 NOR 회로 NR1∼NR6의 회로 파라미터는 될 수 있는 한 동일하게 하는 것이 효과적이다. 본 제10 실시 형태에 있어서는, 3 입력 NOR 회로를 이용하여 설명하였지만, 본 발명은 다른 3 입력 논리 회로에 관해서도 응용 가능하다.
본 발명의 제10 실시 형태에 따른 반도체 집적 회로 장치를 이용함으로써, 3 입력 논리 회로의 모든 입력 핀의 입력 용량을 다른 입력 신호 상태의 영향을 받지 않도록 하는 것이 가능하다.
<제11 실시 형태>
도 11은 본 발명의 제11 실시 형태에 따른 반도체 집적 회로 장치의 구성을 나타내는 회로도이다. 도 11에 도시한 제11 실시 형태의 반도체 집적 회로 장치는 클럭 버퍼(1)로부터 출력된 클럭 신호 SC를 입력하는 제1 내지 제4의 2 입력 NOR 회로 NR1, NR2, NR3, NR4를 구비하고 있다. 클럭 제어 신호 S1이 제1 NOR 회로 NR1에 입력되고, 클럭 제어 신호 S1의 반전 신호 *S1가 제2 NOR 회로 NR2에 입력되며, 클럭 제어 신호 S2가 제3 NOR 회로 NR3에 입력되고, 클럭 제어 신호 S2의 반전 신호 *S2가 제4 NOR 회로 NR4에 입력되어 있다. 여기서, 제1 NOR 회로 NR1과 제3 NOR 회로 NR3의 클럭 신호로서 이용한다고 하면, 각각은 클럭 제어 신호 S1 및 S2에 따라서 클럭을 전달할 지의 여부가 제어된다.
여기서, 클럭 버퍼(1)로부터 보면, 제1 NOR 회로 NR1의 다른쪽의 입력 신호 S1과 제2 NOR 회로 NR2의 다른쪽의 입력 신호 *S1는 상보적이기 때문에, 클럭 제어 신호 S1의 상태에 상관없이 일정한 부하를 갖게 된다. 이것은 제3 NOR 회로 NR3과 제4 NOR 회로 NR4에 관해서도 마찬가지다. 그 결과로서, 클럭 버퍼(1)의 부하는 제어 신호 S1 및 S2의 상태에 상관없이 일정하게 할 수 있다.
또, 보다 효과적인 구성으로 하기 위해서는 제1 및 제2 NOR 회로 NR1및 NR2의 회로 파라미터를 동일하게 하고, 제3 및 제4 NOR 회로 NR3 및 NR4의 회로 파라미터를 동일하게 하는 것이 바람직하다. 또한, 제2 NOR 회로 NR2의 출력 부하를 제1 NOR 회로 NR1의 출력 부하와 같게 하고, 제4 NOR 회로 NR4의 출력 부하를 제3 NOR 회로 NR3의 출력 부하와같게 하는 것도 효과적이다.
본 제11 실시 형태에 있어서는 2 입력 NOR 회로를 이용하고 있지만, 본 발명은 다른 2 입력 논리 회로에 있어서도 응용 가능하다. 제어 신호 S1과 제어 신호 S2가 입력되는 논리 회로의 종류가 다른 경우에 관해서도 응용 가능하다.
또한, 본 제11 실시 형태에서는 클럭 제어 신호 S1 및 S2의 각각의 반전 신호 *S1 및 *S2를 인버터에 의해 생성해도 좋고, 또한 전체 회로 구성에 있어서의 어느 한 곳에서 이미 반전 신호가 생성되어 있는 경우에는 그 신호를 그대로 이용하도록 하면, 새롭게 생성할 필요는 없다.
제11 실시 형태에 따른 반도체 집적 회로 장치에 따르면, 게이티드 클럭 신호가 다른 블록에 공급되는 게이티드 클럭 신호를 제어하는 신호의 상태에 의해 영향을 받지 않도록 할 수 있다.
<제12 실시 형태>
다음에, 도 12를 참조하면서 본 발명의 제12 실시 형태에 따른 반도체 집적 회로 장치에 관해서 설명한다. 제12 실시 형태는 본 발명을 클럭 트리에 적용한 것이다. 신호 Clock은 클럭 신호이다. Y0은 클럭 트리 중의 신호, X1, X2, …는 제어 신호이고, 논리 게이트 G1, G2, …에 의해서 제어된 클럭 신호 Y1, Y2, …를 작성한다. 이 때, 도 12에 도시한 바와 같이, 논리 게이트 G1, G1', G2, G2', …는 각각 X1, *X1, X2, *X2 …와 클럭 트리 중의 Y0을 입력으로서 갖는 것과 같은 구성으로 함으로써, Y0으로부터의 입력 용량 C1, C2, …는 신호 X1, X2, …의 상태에 따르지 않고 일정하게 할 수 있다. 또한, 필요에 따라서 Y1', Y2'를 이용할 수도 있다.
이와 같이, 본 발명의 제12 실시 형태에 따른 반도체 집적 회로 장치를 이용함으로써, 제어 신호와 논리 게이트에 의해 제어된 클럭 신호의 지연 시간의 변동(스큐우, 지터)을 억제할 수 있다.
<제13 실시 형태>
다음에, 도 13을 이용하여 본 발명의 제13 실시 형태에 따른 반도체 집적 회로 장치에 관해서 설명한다. 제13 실시 형태에 있어서는 다입력의 논리 게이트 또는 그것에 의해 구성되는 블록 G1로의 입력에 입력 용량 무의존화 장치(8)를 삽입함으로써, 블록 G1로의 입력 용량 C1이 입력 A1∼Am의 상태에 의존하지 않는 구성으로 할 수 있다. 논리 게이트 또는 블록 G1로부터는 출력 B1∼Bn이 출력되어 있다. 또, 논리 게이트 또는 블록 G2는 입력 용량 C2가 일정한 논리 게이트 혹은 블록이다. 이 때, 입력 용량 (C1+C2)가 일정해지고, 입력 in에서 출력 out으로의 지연 시간을 입력 A1∼Am의 상태에 따르지 않고 일정하게 할 수 있다.
본 발명의 제13 실시 형태에 따른 반도체 집적 회로 장치를 이용함으로써, 입력 용량 무의존화 장치(8)에 공급되는 입력에 관해서, 입력 용량 무의존화 장치를 통해 입력하는 1개의 논리 게이트나 블록의 다른 모든 입력 상태에 따르지 않고 입력 용량이 일정해진다.
<제14 실시 형태>
다음에, 도 14를 이용하여 본 발명의 제14 실시 형태에 따른 반도체 집적 회로 장치에 관해서 설명한다. 도 14에 도시한 바와 같이, 제14 실시 형태는 제13 실시 형태에 있어서의 입력 용량 무의존화 장치(8)를 인버터(80)에 의해서 구성한 것이다. 그 밖의 구성은 도 13과 동일하기 때문에 중복 설명을 생략한다.
본 발명의 제14 실시 형태에 따른 반도체 집적 회로 장치를 이용함으로써, 입력 용량 무의존화 장치에 연결한 입력에 관해서, 입력 용량 무의존화 장치를 통해 입력되는 논리 게이트나 블록의 다른 모든 입력 상태에 따르지 않고 입력 용량이 일정해진다.
<제15 실시 형태>
다음에, 도 15를 이용하여 본 발명의 제15 실시 형태에 따른 반도체 집적 회로 장치에 관해서 설명한다.
도 15에 있어서, 입력 in이 모든 입력 용량 무의존화 장치(8) 또는 입력 용량이 일정한 논리 게이트 혹은 블록에 입력해 있으면, 입력 in의 입력 용량(Ci)을G1∼GN까지의 게이트의 입력 in 이외의 모든 입력의 상태에 의존하지 않고 일정하게 할 수 있다. 이 때, 입력 in에서 입력 용량 무의존화 장치(8)의 출력까지의 지연과, 입력 in으로부터 입력 용량이 일정한 게이트, 블록의 출력(out 1 ∼ out k)까지의 지연이, 다른 논리 게이트 혹은 블록의 입력 신호 상태의 영향을 받는 일이 없어진다. 입력 용량이 일정한 논리 게이트 혹은 블록이 없는 경우도 있다.
본 발명의 제15 실시 형태에 따른 반도체 집적 회로 장치를 이용함으로써, 입력 용량 무의존화 장치에 연결한 입력에 관해서, 입력 용량 무의존화 장치를 통해 입력되는 모든 논리 게이트나 블록의 다른 모든 입력의 상태에 따르지 않고 입력 용량이 일정해진다.
<제16 실시 형태>
다음에, 도 16을 참조하면서 본 발명의 제16 실시 형태에 따른 반도체 집적 회로 장치에 관해서 설명한다.
제16 실시 형태는, 도 16에 도시한 바와 같이, 제15 실시 형태의 입력 용량 무의존화 장치(8)를 인버터(80)에 의해 실현한 것이다. 이와 같이 구성하더라도, 입력 in의 입력 용량을 일정하게 할 수 있다. 그 밖의 구성에 대해서는 도 15와 동일하기 때문에 중복 설명을 생략한다.
본 발명의 제16 실시 형태에 따른 반도체 집적 회로 장치를 이용함으로써, 입력 용량 무의존화 장치에 접속된 입력에 관해서, 입력 용량 무의존화 장치를 통해 입력되는 모든 논리 게이트나 블록의 다른 모든 입력의 상태에 따르지 않고 입력 용량이 일정해진다.
<제17 실시 형태>
종래의 게이티드 클럭 회로에서는, 도 22에 도시한 바와 같이, 클럭 버퍼(51)의 출력을 직접적으로 2 입력 NOR 회로에 입력했었지만, 본 제17 실시 형태에 있어서는, 클럭 신호가 입력되는 모든 다입력 논리 회로에 관해서, 클럭 신호의 입력 핀에 버퍼 회로(6a, 6b)를 넣은 것으로 한다. 이와 같이 구성하면, 예를 들면 도 22의 회로는 도 17에 도시된 것과 같은 회로로 된다.
루트 버퍼(51)로부터는 2개의 버퍼 회로(6a, 6b)의 용량이 보일 뿐이기 때문에, 셀렉터 회로(57)의 출력(56a 및 56b)의 상태에는 무관하게 된다. 그 결과로서, 플립플롭(55a)으로의 클럭 입력의 타이밍은 출력(56b)의 영향을 받지 않게 되고, 플립플롭(55b)으로의 클럭 입력의 타이밍은 출력(56a)의 영향을 받지 않게 된다. 삽입된 버퍼 회로(6a, 6b)에 의해 클럭 신호가 반전하는 경우에는 NOR 회로(52a 및 52b) 이후에서 가능하다. 본 실시 형태에서는 버퍼 회로(54)의 후단에서, 또 하나의 버퍼 회로(7)를 각각 삽입함으로써 그 조절을 행하고 있다.
본 발명의 제17 실시 형태에 따른 반도체 집적 회로 장치를 이용함으로써, 어떤 블록에 속하는 플립플롭(55a 또는 55b)에 입력되는 클럭 신호의 타이밍이, 다른 블록에 공급되는 클럭 신호를 제어하는 신호 상태의 영향을 받지 않게 된다.
<제18 실시 형태>
다음에, 도 18을 참조하면서 본 발명의 제18 실시 형태에 따른 반도체 집적 회로 장치에 관해서 설명한다.
제18 실시 형태에 따른 반도체 집적 회로 장치는 도 11의 NOR 회로 NR1의 상세한 구성을 나타내는 것이다. 도 18에 있어서, 클럭 버퍼(1)로부터 출력된 클럭 신호 SC는 2 입력 NOR 회로 NR1에 입력되어 있다. 클럭 제어 신호 S1이 NOR 회로 NR1에 입력되어 있다. 여기서, NOR 회로 NR1의 출력 신호는 클럭 신호로서 이용되고 있고, 클럭 제어 신호 S1에 따라서, 클럭을 전달할 지의 여부가 제어된다.
클럭 신호 SC는 전원 VDD에 직접 접속된 pMOS1과 nMOS1에 입력된다. 클럭 제어 신호 S1은 pMOS2와 nMOS2로 입력된다. 이와 같이 접속함으로써, 클럭 버퍼(1)로부터 본 NOR 회로 NR1의 입력 핀 용량은 클럭 제어 신호 S1이 하이이거나 로우이거나의 영향을 받기 어렵게 된다. 도 11에 도시한 제2 내지 제4 NOR 회로 NR2∼NR4에 관해서도 도 18과 동일한 회로 구성이 적용 가능하다. 다만, 제4 NOR 회로 NR4는 생략할 수 있다.
본 발명의 제18 실시 형태에 따른 반도체 집적 회로 장치를 이용함으로써, 2 입력 NOR 회로의 클럭 신호 입력 핀의 입력 핀 용량이, 제어 입력의 신호 상태의 영향을 받기 어렵게 할 수 있다.
<제19 실시 형태>
다음에, 도 19를 참조하면서 본 발명의 제19 실시 형태에 따른 반도체 집적 회로 장치에 관해서 상세히 설명한다.
클럭 버퍼(1)로부터 출력된 클럭 신호 SC는 2 입력 NAND 회로 ND1에 입력되고, 클럭 제어 신호 S1도 NAND 회로 ND1에 입력되어 있다. 여기서, NAND 회로 ND1의 출력 신호는 클럭 신호로서 이용되고, 클럭 제어 신호 S1에 따라서, 클럭을 전달할지의 여부가 제어된다. 클럭 신호 SC는 pMOS1과 접지 GND에 직접 접속된nMOS1에 입력된다. 클럭 제어 신호 S1은 pMOS2와 nMOS2에 입력된다.
이와 같이 접속함으로써, 클럭 버퍼(1)로부터 본 NAND 회로 ND1의 입력 핀 용량은 클럭 제어 신호 SC가 하이이거나 로우이거나의 영향을 받기 어렵게 된다.
본 발명의 제19 실시 형태에 따른 반도체 집적 회로 장치를 이용함으로써, 2 입력 NAND 회로의 클럭 신호 입력 핀의 입력 핀 용량이, 제어 입력의 신호 상태의 영향을 받기 어렵게 할 수 있다.
<제20 실시 형태>
다음에, 도 20을 참조하면서 본 발명의 제20 실시 형태에 따른 반도체 집적 회로 장치에 관해서 설명한다. 제20 실시 형태는 제18 실시 형태 및 제19 실시 형태를 일반적인 다입력 논리 회로(5)에 응용한 예이다. 게이티드 클럭용의 클럭 트리를 구성함으로써, 다입력 논리 회로(5)를 이용하여 클럭의 제어를 행하는 경우, 그 다입력 논리 회로(5)에 있어서의 필요한 논리를 형성하기 위해서, 클럭 신호를 입력하는 pMOS 및 nMOS가, 도 20에 파선으로 도시한 바와 같이, pMOS는 직접 VDD 전원에 접속되고, nMOS는 직접 GND 전위에 접속되도록 구성된다.
본 발명의 제20 실시 형태에 따른 반도체 집적 회로 장치를 이용함으로써, 다입력 논리 회로의 클럭 신호 입력 핀의 입력 핀 용량이, 제어 입력의 신호 상태의 영향을 받기 어렵게 할 수 있다.
이상, 상세히 설명한 바와 같이, 본 발명에 따른 반도체 집적 회로 장치에 따르면, 논리 회로가 복수의 입력을 가짐과 동시에 이들 복수의 입력 신호 상태가각각 다른 것에 의해, 각각의 입력 핀의 용량에 차이가 발생하는 논리 회로로 이루어지는 것에 있어서, 상기 복수의 입력을 갖는 상기 논리 회로의 입력의 1개 혹은 복수에 설치되고, 상기 복수의 입력 상태의 여부에 관계되지 않고, 이 입력이 갖는 입력 용량을 일정하게 유지하는 입력 용량 등화 회로를 구비하도록 하였기 때문에, 다입력 논리 게이트의 입력 핀 용량을 다른 입력 신호의 상태에 관계없이 일정하게 하여, 집적 회로 내에서 전달되는 신호의 지연 시간을 정확하게 어림할 수 있어, 복수단 또는 복수 병렬로 설치된 논리 소자 사이의 지연 시간을 전부 일치시키는 것이 가능해진다.

Claims (7)

  1. 제1 복수의 입력 신호에 의해 동작하는 논리 회로; 및
    상기 제1 복수의 입력 신호 중의 일부 또는 모든 입력 신호, 및 상기 일부 또는 모든 입력 신호의 입력 용량을 등가로 하는 제2의 1 또는 복수의 입력 신호에 의해 동작하는 입력 용량 등화 회로
    를 포함하는 반도체 집적 회로 장치.
  2. 제1 및 제2 입력 신호에 의해서 동작하는 논리 회로; 및
    상기 제2 입력 신호에 상관없이 상기 제1 입력 신호의 입력 용량을 등가로 하는 제3 입력 신호에 의해서 동작하는 입력 용량 등화 회로
    를 포함하는 반도체 집적 회로 장치.
  3. 제1항 또는 제2항에 있어서, 상기 논리 회로 및 상기 입력 용량 등화 회로는 1 또는 복수의 동일 구성의 회로에 의해 구성되어 있는 반도체 집적 회로 장치.
  4. 제2항에 있어서, 상기 제3 입력 신호는 상기 제2 입력 신호의 반전 신호인 반도체 집적 회로 장치.
  5. 제1 입력 신호에 의해 동작하는 1 또는 복수의 제1 논리 회로;
    상기 제1 입력 신호가 입력되는 입력 용량 등화 회로; 및
    1 또는 복수의 제2 입력 신호 및 상기 입력 용량 등화 회로에서 출력된 출력 신호가 입력되는 1 또는 복수의 제2 논리 회로
    를 포함하고,
    상기 입력 용량 등화 회로는 상기 제2 입력 신호의 상태에 의존하지 않고 상기 제1 입력 신호의 입력 용량을 등가로 하는 입력 용량 무의존화 회로에 의해 구성되어 있는 반도체 집적 회로 장치.
  6. 제5항에 있어서, 상기 입력 용량 등화 회로는 인버터인 반도체 집적 회로 장치.
  7. 클럭 신호와 제어 신호가 입력되는 다입력 논리 회로를 포함하는 반도체 집적 회로 장치에 있어서,
    상기 다입력 논리 회로의 1개의 입력으로서의 상기 클럭 신호는 상기 다입력 논리 회로의 전원 전위에 직접 접속되는 제1 M0S 트랜지스터와, 접지 전위에 직접 접속되는 제2 MOS 트랜지스터와의 쌍방의 게이트 단자에 공급되는 반도체 집적 회로 장치.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7006962B1 (en) * 2001-11-29 2006-02-28 Lsi Logic Corporation Distributed delay prediction of multi-million gate deep sub-micron ASIC designs
US9638743B2 (en) * 2014-01-16 2017-05-02 Qualcomm Incorporated State-dependent capacitance estimation
KR102506485B1 (ko) 2016-11-18 2023-03-03 매직 립, 인코포레이티드 넓은 입사 각도 범위들의 광을 방향전환시키기 위한 다중층 액정 회절 격자들
US11073695B2 (en) 2017-03-21 2021-07-27 Magic Leap, Inc. Eye-imaging apparatus using diffractive optical elements

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6342090A (ja) * 1986-08-07 1988-02-23 Fujitsu Ltd ユニバーサルジョイント
US5391941A (en) * 1993-09-23 1995-02-21 Cypress Semiconductor Corporation Decoder circuitry with balanced propagation delay and minimized input capacitance
US5793551A (en) * 1995-06-07 1998-08-11 Vtc Inc. Amplifier having a differential input capacitance cancellation circuit
JP3178371B2 (ja) 1997-05-06 2001-06-18 日本電気株式会社 半導体集積回路の設計方法

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