KR100219563B1 - 고주파수에서 리스토어 타임을 보상하는 반도체 메모리장치 - Google Patents

Abstract

본 발명에 따른 인가되는 고주파수 클럭에서 소정의 완전한 데이터를 셀에 라이트 하기 위한 리스토어 타임을 보상하는 반도체 메모리 장치가 게시된다.

그 구성은 외부에서 인가되는 라스신호(RAS)를 수신하여 생성된 PR신호가 상기 클럭에 따라 지연된 PRD신호를 발생하는 PR지연부;, 상기 PR지연부로부터 출력된 신호를 수신하고, CL4(CAS LATENCY 4)신호가 활성화되면, 소정의 지연경로를 통해 지연된 PXRC신호를 출력하고, CL4신호가 비활성화되면, 상기 지연경로를 통하지 않은 PXRC신호를 출력하는 PXRC발생부; 및 상기 PXRC발생부로부터 발생된 PXRC신호에 의해 워드라인의 셧오프 시점이 제어되어 비트라인에 실린 소정의 데이터가 라이트되는 셀(15)을 포함한다.

따라서, 상술한 바와 같이 본 발명에 의하면, 소정의 지연경로를 통해 지연된 PXRC신호에 따라, 워드라인의 셧오프 시점이 지연됨으로써, 비트라인에 실린 완전한 데이터를 셀에 라이트시킴으로써, 리드시에도 완전한 데이터를 리드할 수 있는 효과를 갖는다.

Description

고주파수에서 리스토어 타임을 보상하는 반도체 메모리 장치{Semiconductor memory device for compensating restore time in high frequency}

본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 인가되는 고주파수 클럭에서 소정의 데이터를 셀에 충분히 라이트 하기 위한 리스토어 타임을 보상하는 반도체 메모리 장치에 관한 것이다.

첨부한 도 1은 클럭에 동기되어 소정의 데이터를 셀에 라이트 하는 반도체메모리의 동작을 설명하기 위한 도면이다.

도 1에 도시된 장치에 있어서, 참조부호 10은 라이트 구동부를, 참조부호 12는 라이트 구동부(10)로부터 출력된 데이터를 전송하는 입출력 라인을 통해 입력된 데이터의 전압레벨을 증폭하는 센스앰프를, 참조부호 14와 14'는 센스앰프(12)에서 증폭된 데이터를 필요에 의해 절연하는 절연부를, 참조부호 15와 15'는 센스앰프(12)에서 증폭된 데이터가 절연부(14,14')를 통과한 경우 라이트되는 셀을 각각 나타낸다. 여기서, 절연부(14,14')는 센스앰프(12)로부터 출력된 데이터를 대칭 구조로 되어 있는 셀(15,15') 중 어느 한쪽으로만 출력하도록 하는 기능을 갖는다.

도 1에 도시된 장치의 동작을 살펴보면, 라이트 동작시 라이트 구동부(10)를 통해 출력된 데이터는 입출력라인을 통해 센스앰프(12)에 전송되며, 이 때, 데이터는 CSL(Column select line)에 의해 비트라인에 실리게 되고, 센스앰프(12)에서는 입력된 데이터를 증폭하여 전압레벨을 키워준 후, 셀(15,15')에 그 데이터를 라이트하게 된다. 여기서, 라이트 타임 즉, 리스토어 타임은 인가되는 주파수에 따라 결정되는데 셀(15,15')의 게이트 단자에 연결된 워드라인을 통해 그 시간이 결정된다.

또한, 라이트 명령이 인가되면, 비트라인과 반대위상을 가지는 비트라인(이하 비트라인바라 한다.)이 완전히 플립하는 것이 필요하다. 여기서 플립이란 도 2에 도시된 바와 같이 비트라인과 비트라인바가 외부적인 영향에 의해 자신의 데이터 레벨을 유지하지 못하고 반대 데이터 레벨을 갖게 되는 현상을 말한다.

도 2에 도시된 바와 같이, 비트라인에 실린 데이터를 라이트 명령인 인가되면, 고주파수 인가에 의한 워드라인의 셧오프 시점(A지점)은 저주파수 인가에 의한 워드라인 셧오프 시점(B지점)이 빠르게 나타남을 알 수 있다. 여기서, 워드라인이 셧오프가 된다는 것은 비트라인들을 통해 인가되는 데이터를 셀(15.15')에 더 이상 저장할 수 없다는 의미이며. 저주파수를 인가할 때보다 고주파수를 인가할 때 워드라인의 셧오프 시점이 빠른 이유는 고주파수를 인가할 때가 클럭의 제어를 받기 때문에 워드라인의 셧오프 시점이 빠르게 된다. 따라서 고주파수를 인가하여 라이트를 실행할 경우, 이를 보상해 줄 필요성이 생기게 된다.

첨부한 도 3은 워드라인을 제어하여 셀(도 1에 도시된 참조부호 15)에 소정의 데이터를 라이트 하기 위한 종래의 반도체 메모리 장치의 구성을 나타낸 도면으로서, 그 구성을 살펴보면, 외부에서 인가되는 라스신호(RAS)를 수신하여 생성된 PR신호가 지연된 PRD신호를 발생하는 PR지연부(30), PR지연부(30)로부터 출력된 신호를 수신하여 셀에 프리차지 하기 위한 신호(PXRC)를 발생하는 PXRC발생부(32) 및 PXRC발생부(32)로부터 발생된 PXRC신호에 의해 워드라인(34)을 통해 소정의 데이터가 라이트되는 셀(15)로 이루어진다. 여기서, E는 라이트 동작을 실행하기 위한 인에이블 경로를, D는 라이트 동작을 멈추게 하기 위한 디제이블 경로를 각각 나타낸다.

도 3에 도시된 장치에 의하면, 워드라인을 제어하는 PXRC발생부(32)에서 출력되는 워드라인의 인에이블 경로(Enable path)와 디제이블 경로(Disable path)가 동일함을 알 수 있다. 따라서, 고주파수를 사용하는 종래의 동기식 반도체 메모리 장치, 예를 들어 디램에서는 라이트 명령이 인가된 후, 워드라인이 셧오프되면, 완전한 데이터를 셀에 기록할 수 없는 문제점이 발생하게 된다.

도 4는 도 3에 도시된 PXRC발생부(32)의 상세한 구성을 나타낸 도면으로서, PR지연부(30)로부터 출력된 PR신호가 소정개의 인터버들(400 내지 410)을 통해 지연된 신호와 PRD신호를 입력으로하여 논리곱을 수행하는 낸드게이트(412)의 출력이 PXRC신호가 된다.

도 5는 도 3에 도시된 장치의 동작을 설명하기 위한 타이밍도로서, 도 5를 참조하면, 라이트 명령이 인가된 후, 워드라인의 셧오프 시점은 인가되는 클럭의 제어를 받는 PRD신호와 PRD신호의 제어를 받는 PXRC신호에 의해 그 시점이 결정됨을 알 수 있다.

이상과 같이, 종래의 반도체 메모리 장치에서는 워드라인의 셧오프되는 시점에 따라, 그 시점부근에서의 비트 라인이 플립하는데 있어, 비트라인의 전압레벨이 낮아 완전한 데이터의 라이트 동작이 수행되지 못하게 되며, 이에 따라 리드 동작시에도 데이터의 완전한 리드가 되지 않는 문제점이 발생하게 된다. 즉, 인가되는 클럭에 동기되어 동작하고, 동일한 칩 내부에서 고주파수 클럭을 사용하여 라이트 동작이 실행되는 반도체 메모리 장치에 있어서, 반도체 메모리 장치의 셀에 라이트 명령을 인가한 후, 워드라인이 셧오프(Shut off)되는 시점에 따라 셀에 완전한 데이터를 라이트할 수 없는 문제가 발생된다.

본 발명은 상술한 문제점을 해결하기 위해 창출된 것으로서, PXRC신호를 지연시켜 워드라인의 셧오프 시점을 지연시켜 줌으로써, 비트라인이 완전히 플립된 시점에서의 완전한 데이터를 셀에 저장할 수 있도록 고주파수에서 리스토어 타임을 보상하는 반도체 메모리 장치를 제공하는 것을 그 목적으로 한다.

도 1은 클럭에 동기되어 소정의 데이터를 셀에 라이트 하는 반도체 메모리 장치의 동작을 설명하기 위한 도면이다.

도 2는 도 1에 도시된 장치에서, 고주파수와 저주파수에 의한 워드라인의 셧오프 시점을 설명하기 위한 도면이다.

도 3은 워드라인을 제어하여 셀에 소정의 데이터를 라이트 하기 위한 종래의 반도체 메모리 장치의 구성을 나타낸 도면이다.

도 4는 도 3에 도시된 PXRC발생부의 상세한 구성을 나타낸 도면이다.

도 5는 도 3에 도시된 장치의 동작을 설명하기 위한 타이밍도이다.

도 6은 워드라인을 제어하여 셀에 완전한 데이터를 라이트 하기 위한 본 발명에 따른 반도체 메모리 장치를 나타낸 도면이다.

도 7은 도 6에 도시된 PXRC발생부의 상세한 구성을 나타낸 도면이다.

도 8은 도 6에 도시된 장치의 동작을 설명하기 위한 타이밍도이다.

도 9는 인가되는 고주파 클럭신호에 따라, 종래의 기술과 본 발명에 의한 PXRC신호와 워드라인의 인에이블 신호와의 관계를 설명하기 위한 파형도이다.

도 10은 인가되는 클럭신호에 따라, 종래의 기술과 본 발명에 의한 PXRC신호와 워드라인의 디제이블 신호와의 관계를 설명하기 위한 파형도이다.

상기 목적을 달성하기 위한 본 발명에 따른, 동일한 칩 내부에서 디바이스의 동작 조건에 따라 고주파수와 저주파수 클럭에 의해 동기되어 라이트 동작을 수행하는 반도체 메모리 장치는 외부에서 인가되는 라스신호(RAS)를 수신하여 생성된 PR신호가 상기 클럭에 따라 지연된 PRD신호를 발생하는 PR지연부; 상기 PR지연부로부터 출력된 신호를 수신하고, CL4(CAS LATENCY 4)신호가 활성화되면, 소정의 지연경로를 통해 지연된 PXRC신호를 출력하고, CL4신호가 비활성화되면, 상기 지연경로를 통하지 않은 PXRC신호를 출력하는 PXRC발생부; 및 상기 PXRC발생부로부터 발생된 PXRC신호에 의해 워드라인의 셧오프 시점이 제어되어 비트라인에 실린 소정의 데이터가 라이트되는 셀(15)을 포함하여, 상기 고주파수 클럭에 의한 라이트 동작때가 저주파수 클럭에 의한 라이트 동작때보다 워드라인의 셧오프 시점을 더 지연시킴으로서 비트라인의 완전한 플립이 이루어진 상태에서의 완전한 데이터를 라이트하기 위한 리스토어 타임을 보상하는 것을 특징으로 한다.

본 발명에 있어서, 상기 PXRC발생부는 상기 PRD신호를 처리하는 소정개의 인버터들; 지연경로부; 상기 인버터들을 통해 출력된 데이터와 상기 지연경로부를 통해 출력된 데이터를 각각 입력으로하여 논리곱하는 제1낸드게이트; 상기 제1낸드게이트의 출력을 반전하여 출력하는 인버터; 및 상기 PRD신호와 상기 인버터들 중의 최종단 인버터의 출력을 각각 입력으로하여 논리곱하는 제2낸드게이트를 포함하는 것을 특징으로 한다.

본 발명에 있어서, 상기 지연경로부는 CL4신호를 반전시켜 출력하는 제1인버터; 상기 제1인버터의 출력과 상기 인버터들 중의 최종단 인버터의 출력을 입력으로하여 논리합하는 노아게이트; 및 상기 노아게이트의 출력을 반전하는 제2인버터를 포함하는 것을 특징으로 한다.

이하, 첨부한 도면을 참조하여 본 발명을 보다 상세히 설명한다.

도 6은 본 발명에 따른 워드라인을 제어하여 셀(도 1에 도시된 참조부호 15)에 완전한 데이터를 라이트 하기 위한 반도체 메모리 장치를 나타낸 도면이다.

도 6에 도시된 장치의 구성을 살펴보면, 외부에서 인가되는 라스신호(RAS)를 수신하여 생성된 PR신호가 지연된 PRD신호를 발생하는 PR지연부(30), PR지연부(30)로부터 출력된 신호를 수신하고, CL4(CAS LATENCY 4)신호가 인에이블되면, 본 발명에 의한 지연 경로를 통해 지연된 PXRC신호를 출력하고, CL4신호가 인에이블 되지 않을 때는 지연경로만큼 지연되지 않은 PXRC신호를 출력하는 PXRC발생부(62) 및 PXRC발생부(62)로부터 발생된 PXRC신호에 의해 워드라인(34)이 제어되어 소정의 정보가 라이트되는 셀(15)로 이루어진다.

도 7은 도 6에 도시된 PXRC발생부(62)의 상세한 구성을 나타낸 도면으로서, 소정개의 인버터들(700 내지 706), 본 발명에 의한 지연경로부(710), 인버터들(700 내지 706)을 통해 출력된 데이터와 지연경로부(710)를 통해 출력된 데이터를 각각 입력으로하여 논리곱하는 제1낸드게이트(712), 제1낸드게이트(712)의 출력을 반전하여 출력하는 인버터(708) 및 PRD신호와 인버터(708)의 출력을 각각 입력으로하여 논리곱하는 제2낸드게이트(714)로 이루어진다. 여기서 본 발명에 의한 지연경로부(710)의 구성을 살펴보면, CL4신호를 반전시켜 출력하는 제1인버터(7102), 제1인버터(7102)의 출력과 인버터들 중의 최종단 인버터(706)의 출력을 입력으로하여 논리합하는 노아게이트(7104) 및 노아게이트(7104)의 출력을 반전하는 제2인버터(7106)로 이루어진다.

즉, 본 발명에서는 고주파 클럭신호일 경우, CL4신호를 활성화시켜서, 도 7에 도시된 지연경로(710)만큼 더 지연된 PXRC신호가 도 2에 도시된 워드라인(WL)의 셧오프시점을 제어하게 한다.

도 8은 도 6에 도시된 장치의 동작을 설명하기 위한 타이밍도로서, CL4신호가 인에이블될 때, PRD신호와 조합하여 소정의 지연경로를 통해 소정시간(K) 만큼 지연된 PXRC신호가 출력되며, 이 출력된 PXRC신호에 의해 워드라인의 셧오프 타임을 지연시킴으로써, 비트라인(BL)과 비트라인바()가 완전히 플립된 시점에서 워드라인의 셧오프 시점이 결정되게 됨으로 비트라인에 실린 완전한 데이터가 셀에 라이트 되고, 완전한 데이터가 셀에 라이트 됨으로써 이 데이터를 리드할 때 완전한 데이터를 리드할 수 있게 된다. 도 8을 참조하면, 종래의 기술에서는 L지점에서 워드라인(WL)의 셧오프시점이 발생하는 반면, 본 발명에 의하면 M지점에서 워드라인의 셧오프시점이 발생하므로 PXRC신호가 지연된 만큼 워드라인의 셧오프시점이 지연되기 때문에 비트라인이 완전히 플립되는 시점에서 완전한 데이터를 라이트할 수 있다.

도 9는 인가되는 고주파 클럭신호에 따라, PXRC신호와 워드라인의 인에이블 신호와의 관계를 설명하기 위한 파형도로서, 7nS의 주기를 갖는 클럭의 경우를 예를 들어 설명한다. 여기서 c는 라이트 명령이 인가되는 시점을 나타내고, d는 셀에 데이터가 프리차지 되는 시점을 각각 나타낸다.

도 9에 도시된 (a)는 종래기술에 의한 PXRC신호와 워드라인의 인에이블 신호와의 관계를 설명하기 위한 파형도를 나타내고, (b)는 본 발명에 의한 PXRC신호와 워드라인의 인에이블 신호와의 관계를 설명하기 위한 파형도이다. 여기서, 종래 기술과 본 발명에 의한 워드라인의 인에이블 신호가 활성화 되는 시점은 동일함을 알 수 있다. 즉, PXRC신호가 로우 상태에서 하이 상태로 변이될 때, 셀에 데이터가 프리차지되는 시점이 되고 소정의 시간(e)경과 후에 워드 라인이 활성화되어 셀에 데이터가 라이트 되기 시작한다.

도 10은 소정의 클럭신호에 따라, PXRC신호와 워드라인의 디제이블 신호와의 관계를 설명하기 위한 파형도로서, 7nS의 주기를 갖는 클럭의 경우를 예를 들어 설명한다. (a)는 종래기술에 의한 파형도를 (b)는 본 발명에 의한 파형도를 각각 나타낸다. 여기서 c는 라이트 명령이 인가되는 시점을 나타내고, d는 셀에 데이터가 프리차지 되는 시점을 나타내며, f는 종래기술의 PXRC신호에 의해 워드라인이 셧 오프되는 기간을 나타내고, g는 본 발명에 의해 소정시간동안 지연된 PXRC신호를 나타내고, h는 본 발명에 의한 PXRC신호의 지연에 따라 워드라인의 셧오프 시점이 지연된 것을 나타낸다.

상술한 바와 같이 본 발명에 고주파 클럭 인가시 셀에 소정의 데이터가 라이트 되는 리스토어 타임을 보상하는 반도체 메모리 장치는 소정의 지연경로를 통해 지연된 PXRC신호에 따라, 워드라인의 셧오프 시점이 지연됨으로써, 비트라인에 실린 완전한 데이터를 셀에 라이트시킴으로써, 리드시에도 완전한 데이터를 리드할 수 있는 효과를 갖는다.

Claims (3)

1. 동일한 칩 내부에서 디바이스의 동작 조건에 따라 고주파수와 저주파수 클럭에 의해 동기되어 라이트 동작을 수행하는 반도체 메모리 장치에 있어서,

   외부에서 인가되는 라스신호(RAS)를 수신하여 생성된 PR신호가 상기 클럭에 따라 지연된 PRD신호를 발생하는 PR지연부;

   상기 PR지연부로부터 출력된 신호를 수신하고, 상기 클럭이 고주파수인 경우, CL4(CAS LATENCY 4)신호를 활성화시켜, 소정의 지연경로를 통해 지연된 제1 PXRC신호를 출력하고, 상기 클럭이 저주파수인 경우, CL4신호를 비활성화시켜, 상기 지연경로를 통하지 않은 제2 PXRC신호를 출력하는 PXRC발생부; 및

   상기 PXRC발생부로부터 발생된 제1 및 제2 PXRC신호에 의해, 상기 고주파수 클럭에 의해 상기 워드라인의 셧오프시점이 제어될 때보다, 상기 저주파수 클럭에 의해 상기 워드라인의 셧오프시점이 더 지연되어, 비트라인의 완전한 플립이 이루어진 상태에서의 데이터가 라이트되는 셀을 포함하는 것을 특징으로 하는 리스토어 타임을 보상하는 반도체 메모리 장치.
2. 제1항에 있어서, 상기 PXRC발생부는

   상기 PRD신호를 처리하는 소정개의 인버터들;

   지연경로부;

   상기 인버터들을 통해 출력된 데이터와 상기 지연경로부를 통해 출력된 데이터를 각각 입력으로하여 논리곱하는 제1낸드게이트;

   상기 제1낸드게이트의 출력을 반전하여 출력하는 인버터; 및

   상기 PRD신호와 상기 인버터들 중의 최종단 인버터의 출력을 각각 입력으로하여 논리곱하는 제2낸드게이트를 포함하는 것을 특징으로 하는 고주파수에서 리스토어 타임을 보상하는 반도체 메모리 장치.
3. 제2항에 있어서, 상기 지연경로부는

   CL4신호를 반전시켜 출력하는 제1인버터;

   상기 제1인버터의 출력과 상기 인버터들 중의 최종단 인버터의 출력을 입력으로하여 논리합하는 노아게이트; 및

   상기 노아게이트의 출력을 반전하는 제2인버터를 포함하는 것을 특징으로 하는 고주파수에서 리스토어 타임을 보상하는 반도체 메모리 장치.