JP2000315391A - 半導体回路およびその遅延調整方法 - Google Patents
半導体回路およびその遅延調整方法Info
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Abstract
(57)【要約】
【課題】 外部入力信号の遅延調整を精度よく行う。
【解決手段】 本発明の半導体回路は、入力バッファ１
と、遅延調整回路２と、レジスタ３と、クロック入力部
４と、インバータIV１とを備える。レジスタ３は、マス
ターラッチ回路１１とスレーブラッチ回路１２を有す
る。遅延調整回路２内のインバータIV３の段数が奇数の
場合にはレジスタ３内のマスターラッチ回路１１とスレ
ーブラッチ回路１２との間にインバータIV２を接続する
ため、遅延調整回路２内のインバータIV２の段数が奇数
であっても外部入力信号ＩＮの論理と同論理の同期信号
を出力できる。したがって、遅延調整回路２は、インバ
ータIV２一段分を単位として遅延時間の調整を行うこと
ができる。
と、遅延調整回路２と、レジスタ３と、クロック入力部
４と、インバータIV１とを備える。レジスタ３は、マス
ターラッチ回路１１とスレーブラッチ回路１２を有す
る。遅延調整回路２内のインバータIV３の段数が奇数の
場合にはレジスタ３内のマスターラッチ回路１１とスレ
ーブラッチ回路１２との間にインバータIV２を接続する
ため、遅延調整回路２内のインバータIV２の段数が奇数
であっても外部入力信号ＩＮの論理と同論理の同期信号
を出力できる。したがって、遅延調整回路２は、インバ
ータIV２一段分を単位として遅延時間の調整を行うこと
ができる。
Description
【０００１】
【発明の属する技術分野】本発明は、アドレス信号、デ
ータ信号および制御信号などを半導体チップの内部でク
ロックに同期化する半導体回路に関し、特に、同期ＳＲ
ＡＭの内部に設けられる回路を対象とする。
ータ信号および制御信号などを半導体チップの内部でク
ロックに同期化する半導体回路に関し、特に、同期ＳＲ
ＡＭの内部に設けられる回路を対象とする。
【０００２】
【従来の技術】同期SRAMは、入力信号のすべてをクロッ
クに同期化する同期化回路を有する。図５は同期SRAMの
内部に設けられる従来の同期化回路の概略構成を示すブ
ロック図である。
クに同期化する同期化回路を有する。図５は同期SRAMの
内部に設けられる従来の同期化回路の概略構成を示すブ
ロック図である。
【０００３】図５の同期化回路は、入力バッファ１と、
遅延調整回路２と、レジスタ３と、クロック入力部４
と、インバータIV１とを備える。外部入力信号ＩＮは、
入力バッファ１を介して遅延調整回路２に入力される。
遅延調整回路２と、レジスタ３と、クロック入力部４
と、インバータIV１とを備える。外部入力信号ＩＮは、
入力バッファ１を介して遅延調整回路２に入力される。
【０００４】遅延調整回路２は、複数のインバータを直
列接続して構成され、インバータの段数に応じた時間だ
け入力信号は遅延される。レジスタ３は、遅延調整回路
２の出力信号をラッチするマスターラッチ回路１１と、
マスターラッチ回路１１の出力をラッチするスレーブラ
ッチ回路１２とを有する。
列接続して構成され、インバータの段数に応じた時間だ
け入力信号は遅延される。レジスタ３は、遅延調整回路
２の出力信号をラッチするマスターラッチ回路１１と、
マスターラッチ回路１１の出力をラッチするスレーブラ
ッチ回路１２とを有する。
【０００５】マスターラッチ回路１１は、クロック入力
部４の出力信号に基づいて遅延調整回路２の出力信号を
ラッチする。スレーブラッチ回路１２は、インバータの
出力信号に基づいてマスターラッチ回路１１の出力信号
を再ラッチする。
部４の出力信号に基づいて遅延調整回路２の出力信号を
ラッチする。スレーブラッチ回路１２は、インバータの
出力信号に基づいてマスターラッチ回路１１の出力信号
を再ラッチする。
【０００６】マスターラッチ回路１１とスレーブラッチ
回路１２は、入力データの極性を変えずにラッチを行う
ため、遅延調整回路２内に奇数段のインバータが存在す
る場合には、外部入力信号ＩＮの論理と同期化回路の出
力信号の論理が互いに逆になってしまう。
回路１２は、入力データの極性を変えずにラッチを行う
ため、遅延調整回路２内に奇数段のインバータが存在す
る場合には、外部入力信号ＩＮの論理と同期化回路の出
力信号の論理が互いに逆になってしまう。
【０００７】このため、遅延調整回路２は、入出力信号
の論理が同じになるように偶数段のインバータで構成す
るのが一般的であった。
の論理が同じになるように偶数段のインバータで構成す
るのが一般的であった。
【０００８】
【発明が解決しようとする課題】しかしながら、遅延調
整回路２を偶数段のインバータで構成するようにする
と、インバータ二段分を単位としてしか遅延時間を調整
できない。すなわち、図５に示す従来の同期化回路は、
インバータ二段分よりも短い遅延時間の調整は行うこと
ができない。
整回路２を偶数段のインバータで構成するようにする
と、インバータ二段分を単位としてしか遅延時間を調整
できない。すなわち、図５に示す従来の同期化回路は、
インバータ二段分よりも短い遅延時間の調整は行うこと
ができない。
【０００９】最近、ＣＰＵの動作周波数の高速化に伴っ
て、データの取り込みタイミングのスペックが厳しくな
る傾向にあり、インバータ二段分よりも短い遅延時間の
調整が必要となってきた。
て、データの取り込みタイミングのスペックが厳しくな
る傾向にあり、インバータ二段分よりも短い遅延時間の
調整が必要となってきた。
【００１０】インバータ一段を単位として遅延時間の調
整を行う手法として、図６に示すような同期化回路が考
えられる。図６の同期化回路は、レジスタ３の後段にイ
ンバータIV１１を接続したものである。
整を行う手法として、図６に示すような同期化回路が考
えられる。図６の同期化回路は、レジスタ３の後段にイ
ンバータIV１１を接続したものである。
【００１１】ところが、図６の回路の場合、同期化回路
の入出力信号の論理を合わせることはできるが、クロッ
ク信号ＣＬＫのエッジに対する信号遅延量がインバータ
一段分だけ余計に大きくなってしまう。
の入出力信号の論理を合わせることはできるが、クロッ
ク信号ＣＬＫのエッジに対する信号遅延量がインバータ
一段分だけ余計に大きくなってしまう。
【００１２】本発明は、このような点に鑑みてなされた
ものであり、その目的は、外部入力信号の遅延調整を精
度よく行うことができる半導体回路およびその遅延調整
方法を提供することにある。
ものであり、その目的は、外部入力信号の遅延調整を精
度よく行うことができる半導体回路およびその遅延調整
方法を提供することにある。
【００１３】
【課題を解決するための手段】上述した課題を解決する
ために、請求項１の発明は、外部入力信号を遅延させる
遅延調整回路と、前記遅延調整回路の出力をクロック信
号に基づいてラッチする第１のラッチ回路と、前記第１
のラッチ回路の出力信号を前記クロック信号に基づいて
再ラッチする第２のラッチ回路と、を備えた半導体回路
において、前記遅延調整回路の入出力論理が互いに逆の
場合に前記第１および第２のラッチ回路の間に接続さ
れ、前記第１のラッチ回路の出力信号の論理を反転して
前記第２のラッチ回路に入力する論理反転回路を備えた
ものである。
ために、請求項１の発明は、外部入力信号を遅延させる
遅延調整回路と、前記遅延調整回路の出力をクロック信
号に基づいてラッチする第１のラッチ回路と、前記第１
のラッチ回路の出力信号を前記クロック信号に基づいて
再ラッチする第２のラッチ回路と、を備えた半導体回路
において、前記遅延調整回路の入出力論理が互いに逆の
場合に前記第１および第２のラッチ回路の間に接続さ
れ、前記第１のラッチ回路の出力信号の論理を反転して
前記第２のラッチ回路に入力する論理反転回路を備えた
ものである。
【００１４】請求項１の発明では、第１および第２のラ
ッチ回路の間に論理反転回路を設けるため、遅延調整回
路の入出力論理が互いに逆であっても、外部入力信号と
同論理の同期化信号を出力することができる。
ッチ回路の間に論理反転回路を設けるため、遅延調整回
路の入出力論理が互いに逆であっても、外部入力信号と
同論理の同期化信号を出力することができる。
【００１５】請求項２の発明では、遅延調整回路内のイ
ンバータまたは論理反転ゲートの段数に応じて、論理反
転回路を第１および第２のラッチ回路の間に接続するか
否かを切り替える。
ンバータまたは論理反転ゲートの段数に応じて、論理反
転回路を第１および第２のラッチ回路の間に接続するか
否かを切り替える。
【００１６】請求項３の発明では、インバータまたは論
理反転ゲートの一段で論理反転回路を構成するため、論
理反転回路を通過する際の信号伝搬遅延時間が短くな
る。
理反転ゲートの一段で論理反転回路を構成するため、論
理反転回路を通過する際の信号伝搬遅延時間が短くな
る。
【００１７】請求項４の発明では、スタティックＲＡＭ
に入力されるクロック信号以外のアドレス信号、データ
信号、および制御信号のそれぞれに対して遅延時間の微
調整が行えるため、データの取り込みミスをなくせる。
に入力されるクロック信号以外のアドレス信号、データ
信号、および制御信号のそれぞれに対して遅延時間の微
調整が行えるため、データの取り込みミスをなくせる。
【００１８】請求項５の発明は、外部入力信号を遅延さ
せる遅延調整回路と、前記遅延調整回路の出力をクロッ
ク信号に基づいてラッチする第１のラッチ回路と、前記
第１のラッチ回路の出力信号を前記クロック信号に基づ
いて再ラッチする第２のラッチ回路と、を備えた半導体
回路の遅延調整方法において、前記遅延調整回路内のイ
ンバータの段数が奇数の場合には、前記第１のラッチ回
路の出力論理を論理反転回路で反転した後に前記第２の
ラッチ回路に入力し、前記遅延調整回路内のインバータ
の段数が偶数の場合には、前記第１のラッチ回路の出力
をそのまま前記第２のラッチ回路に入力する。
せる遅延調整回路と、前記遅延調整回路の出力をクロッ
ク信号に基づいてラッチする第１のラッチ回路と、前記
第１のラッチ回路の出力信号を前記クロック信号に基づ
いて再ラッチする第２のラッチ回路と、を備えた半導体
回路の遅延調整方法において、前記遅延調整回路内のイ
ンバータの段数が奇数の場合には、前記第１のラッチ回
路の出力論理を論理反転回路で反転した後に前記第２の
ラッチ回路に入力し、前記遅延調整回路内のインバータ
の段数が偶数の場合には、前記第１のラッチ回路の出力
をそのまま前記第２のラッチ回路に入力する。
【００１９】
【発明の実施の形態】以下、本発明に係る同期化回路に
ついて、図面を参照しながら具体的に説明する。以下で
は、同期化回路の一例として、同期SRAMの内部に設けら
れる同期化回路について説明する。
ついて、図面を参照しながら具体的に説明する。以下で
は、同期化回路の一例として、同期SRAMの内部に設けら
れる同期化回路について説明する。
【００２０】図１は同期化回路の一実施形態の概略構成
を示すブロック図である。図１では、図５と共通する構
成部分には同一符号を付しており、以下では相違点を中
心に説明する。
を示すブロック図である。図１では、図５と共通する構
成部分には同一符号を付しており、以下では相違点を中
心に説明する。
【００２１】図１の同期化回路は、図５と同様に、入力
バッファ１と、遅延調整回路２と、レジスタ３と、クロ
ック入力部４と、インバータIV１とを備える。レジスタ
３は、マスターラッチ回路（第１のラッチ回路）１１と
スレーブラッチ回路（第２のラッチ回路）１２を有す
る。本実施形態は、マスターラッチ回路１１とスレーブ
ラッチ回路１２の間にインバータ（論理反転回路）IV２
を接続する点に特徴がある。
バッファ１と、遅延調整回路２と、レジスタ３と、クロ
ック入力部４と、インバータIV１とを備える。レジスタ
３は、マスターラッチ回路（第１のラッチ回路）１１と
スレーブラッチ回路（第２のラッチ回路）１２を有す
る。本実施形態は、マスターラッチ回路１１とスレーブ
ラッチ回路１２の間にインバータ（論理反転回路）IV２
を接続する点に特徴がある。
【００２２】図２は図１の同期化回路の具体例を示す回
路図である。なお、図２では、入力バッファ１を省略し
ている。図２に示すように、遅延調整回路２は、複数の
インバータIV３を直接接続して構成される。
路図である。なお、図２では、入力バッファ１を省略し
ている。図２に示すように、遅延調整回路２は、複数の
インバータIV３を直接接続して構成される。
【００２３】マスターラッチ回路１１は、電源端子と接
地端子との間に縦属接続されたPMOSトランジスタＱ１，
Ｑ２およびNMOSトランジスタＱ３，Ｑ４からなるデータ
スルー部３１と、電源端子と接地端子との間に縦属接続
されたPMOSトランジスタＱ５，Ｑ６およびNMOSトランジ
スタＱ７，Ｑ８からなるデータラッチ部３２と、インバ
ータIV４とを有する。
地端子との間に縦属接続されたPMOSトランジスタＱ１，
Ｑ２およびNMOSトランジスタＱ３，Ｑ４からなるデータ
スルー部３１と、電源端子と接地端子との間に縦属接続
されたPMOSトランジスタＱ５，Ｑ６およびNMOSトランジ
スタＱ７，Ｑ８からなるデータラッチ部３２と、インバ
ータIV４とを有する。
【００２４】データスルー部３１は、クロック信号ＣＬ
Ｋがローレベルの間は、遅延調整回路２の出力をそのま
まの論理で出力し、ハイレベルになると出力を遮断す
る。一方、データラッチ部３２は、クロック信号ＣＬＫ
がローレベルからハイレベルに変化するときに、データ
ラッチ部３２の出力信号をラッチする。
Ｋがローレベルの間は、遅延調整回路２の出力をそのま
まの論理で出力し、ハイレベルになると出力を遮断す
る。一方、データラッチ部３２は、クロック信号ＣＬＫ
がローレベルからハイレベルに変化するときに、データ
ラッチ部３２の出力信号をラッチする。
【００２５】スレーブラッチ回路１２も、マスターラッ
チ回路１１と同様に、データスルー部３１とデータラッ
チ部３２とインバータIV５とを有する。
チ回路１１と同様に、データスルー部３１とデータラッ
チ部３２とインバータIV５とを有する。
【００２６】マスターラッチ回路１１とスレーブラッチ
回路１２の間に設けられるインバータIV２は、必ずしも
必須ではなく、遅延調整回路２内のインバータIV３の段
数が奇数の場合のみインバータIV２が設けられる。
回路１２の間に設けられるインバータIV２は、必ずしも
必須ではなく、遅延調整回路２内のインバータIV３の段
数が奇数の場合のみインバータIV２が設けられる。
【００２７】遅延調整回路２内のインバータIV３の段数
が奇数の場合には、遅延調整回路２の出力論理は、外部
入力信号ＩＮの論理とは逆になる。このため、インバー
タIV２で論理を反転することにより、スレーブラッチ回
路１２に入力される信号の論理を外部入力信号ＩＮの論
理と同じにする。
が奇数の場合には、遅延調整回路２の出力論理は、外部
入力信号ＩＮの論理とは逆になる。このため、インバー
タIV２で論理を反転することにより、スレーブラッチ回
路１２に入力される信号の論理を外部入力信号ＩＮの論
理と同じにする。
【００２８】一方、遅延調整回路２内のインバータIV３
の段数が偶数の場合には、遅延調整回路２の入出力信号
の論理は同じであるため、マスターラッチ回路１１の出
力はインバータIV２を介することなくスレーブラッチ回
路１２に入力される。
の段数が偶数の場合には、遅延調整回路２の入出力信号
の論理は同じであるため、マスターラッチ回路１１の出
力はインバータIV２を介することなくスレーブラッチ回
路１２に入力される。
【００２９】図１の遅延調整回路２内のインバータIV３
の段数の決定と、マスターラッチ回路１１とスレーブラ
ッチ回路１２との間にインバータIV２を接続するかの判
断は、チップの製造時に行われる。
の段数の決定と、マスターラッチ回路１１とスレーブラ
ッチ回路１２との間にインバータIV２を接続するかの判
断は、チップの製造時に行われる。
【００３０】図３は遅延調整回路２内のインバータIV３
の段数の決定手法を説明する図である。図３（ａ）はク
ロック信号ＣＬＫ、図３（ｂ）は外部入力信号ＩＮの信
号波形を示しており、外部入力信号ＩＮ中にハイレベル
のパルスが含まれる例を示している。
の段数の決定手法を説明する図である。図３（ａ）はク
ロック信号ＣＬＫ、図３（ｂ）は外部入力信号ＩＮの信
号波形を示しており、外部入力信号ＩＮ中にハイレベル
のパルスが含まれる例を示している。
【００３１】一方、図３（ｃ）は遅延調整回路２内のイ
ンバータIV２の段数が2m段の場合のマスターラッチ回路
１１の入力信号Ａ2m、図３（ｄ）はマスターラッチ回路
１１内のデータスルー部３１の出力信号Ｂ2mの信号波形
を示している。
ンバータIV２の段数が2m段の場合のマスターラッチ回路
１１の入力信号Ａ2m、図３（ｄ）はマスターラッチ回路
１１内のデータスルー部３１の出力信号Ｂ2mの信号波形
を示している。
【００３２】この場合、データの取り込み時刻ｔ１の時
点では、ハイレベルのパルスはデータスルー部３１を通
過した後なので、データラッチ部３２はこのパルスをラ
ッチすることはできない。
点では、ハイレベルのパルスはデータスルー部３１を通
過した後なので、データラッチ部３２はこのパルスをラ
ッチすることはできない。
【００３３】一方、図３（ｅ）は遅延調整回路２内のイ
ンバータIV２の段数が(2m+1)段の場合のマスターラッチ
回路１１の入力信号Ａ2m+1、図３（ｆ）はマスターラッ
チ回路１１内のデータスルー部３１の出力信号Ｂ2m+1の
信号波形を示している。
ンバータIV２の段数が(2m+1)段の場合のマスターラッチ
回路１１の入力信号Ａ2m+1、図３（ｆ）はマスターラッ
チ回路１１内のデータスルー部３１の出力信号Ｂ2m+1の
信号波形を示している。
【００３４】この場合、時刻ｔ１のときにハイレベルの
パルスがデータスルー部３１を通過中であるため、デー
タラッチ部３２はこのパルスをラッチすることができ
る。したがって、時刻ｔ１〜ｔ２までの間は、マスター
ラッチ回路１１内のデータラッチ部３２はハイレベルを
維持する。
パルスがデータスルー部３１を通過中であるため、デー
タラッチ部３２はこのパルスをラッチすることができ
る。したがって、時刻ｔ１〜ｔ２までの間は、マスター
ラッチ回路１１内のデータラッチ部３２はハイレベルを
維持する。
【００３５】一方、図３（ｇ）は遅延調整回路２内のイ
ンバータIV２の段数が(2m+2)段の場合のマスターラッチ
回路１１の入力信号Ａ2m+2、図３（ｈ）はマスターラッ
チ回路１１内のデータスルー部３１の出力信号Ｂ2m+2の
波形を示している。
ンバータIV２の段数が(2m+2)段の場合のマスターラッチ
回路１１の入力信号Ａ2m+2、図３（ｈ）はマスターラッ
チ回路１１内のデータスルー部３１の出力信号Ｂ2m+2の
波形を示している。
【００３６】この場合、時刻ｔ１の時点では、ハイレベ
ルのパルスはデータスルー部３１をまだ通過していない
ので、データラッチ部３２はこのパルスをラッチするこ
とはできない。
ルのパルスはデータスルー部３１をまだ通過していない
ので、データラッチ部３２はこのパルスをラッチするこ
とはできない。
【００３７】このように、遅延調整回路２の遅延量によ
り、所望のタイミングで外部入力信号ＩＮをラッチでき
たり、できなかったりする。このため、同期SRAMの製造
時には、外部入力信号ＩＮのそれぞれごとにインバータ
IV２の段数を調整することにより、所望のタイミングで
全信号をラッチできるようにする。
り、所望のタイミングで外部入力信号ＩＮをラッチでき
たり、できなかったりする。このため、同期SRAMの製造
時には、外部入力信号ＩＮのそれぞれごとにインバータ
IV２の段数を調整することにより、所望のタイミングで
全信号をラッチできるようにする。
【００３８】また、遅延調整回路２内のインバータIV３
の段数が奇数であればマスターラッチ回路１１とスレー
ブラッチ回路１２との間にインバータIV２を接続し、偶
数であればマスターラッチ回路１１とスレーブラッチ回
路１２とを直結する。
の段数が奇数であればマスターラッチ回路１１とスレー
ブラッチ回路１２との間にインバータIV２を接続し、偶
数であればマスターラッチ回路１１とスレーブラッチ回
路１２とを直結する。
【００３９】このような接続の切り替えを容易に行える
ように、図２に示すような接続切替パターンＰを基板上
に予め形成しておき、インバータIV２を接続する場合は
図示の実線のように配線し、インバータIV２を接続しな
い場合は図示の点線のように配線する。
ように、図２に示すような接続切替パターンＰを基板上
に予め形成しておき、インバータIV２を接続する場合は
図示の実線のように配線し、インバータIV２を接続しな
い場合は図示の点線のように配線する。
【００４０】このように、本実施形態は、遅延調整回路
２内のインバータIV３の段数が奇数の場合にはレジスタ
３内のマスターラッチ回路１１とスレーブラッチ回路１
２との間にインバータIV２を接続するため、遅延調整回
路２内のインバータIV２の段数が奇数であっても外部入
力信号ＩＮの論理と同論理の同期信号を出力できる。し
たがって、遅延調整回路２は、インバータIV２一段分を
単位として遅延時間の調整を行うことができる。
２内のインバータIV３の段数が奇数の場合にはレジスタ
３内のマスターラッチ回路１１とスレーブラッチ回路１
２との間にインバータIV２を接続するため、遅延調整回
路２内のインバータIV２の段数が奇数であっても外部入
力信号ＩＮの論理と同論理の同期信号を出力できる。し
たがって、遅延調整回路２は、インバータIV２一段分を
単位として遅延時間の調整を行うことができる。
【００４１】上述した実施形態では、マスターラッチ回
路１１とスレーブラッチ回路１２との間にインバータIV
２を接続する例を説明したが、論理を反転するものであ
れば、インバータIV２以外のものを接続してもよい。例
えば、NANDゲートやNORゲートなどの各種の論理回路を
インバータIV２の代わりに用いてもよい。入力端子が複
数ある場合は、使用しない入力端子をハイレベルあるい
はローレベルに固定すればよい。
路１１とスレーブラッチ回路１２との間にインバータIV
２を接続する例を説明したが、論理を反転するものであ
れば、インバータIV２以外のものを接続してもよい。例
えば、NANDゲートやNORゲートなどの各種の論理回路を
インバータIV２の代わりに用いてもよい。入力端子が複
数ある場合は、使用しない入力端子をハイレベルあるい
はローレベルに固定すればよい。
【００４２】例えば、図４（ａ）はインバータIV２の代
わりにNANDゲートを用いた例、図４（ｂ）はNORゲート
を用いた例を示している。図４（ａ）の場合、接地端子
に近い側の入力端子２本をハイレベル固定にし、図４
（ｂ）の場合、接地端子に遠い側の入力端子２本をロー
レベル固定にするのが望ましい。このような結線を行う
理由は、NANDゲートやNORゲート内のトランジスタは、
トランジスタによって充放電時間が異なるためであり、
充放電時間の短いトランジスタに接続された入力端子を
信号入力用に使用するのが望ましい。
わりにNANDゲートを用いた例、図４（ｂ）はNORゲート
を用いた例を示している。図４（ａ）の場合、接地端子
に近い側の入力端子２本をハイレベル固定にし、図４
（ｂ）の場合、接地端子に遠い側の入力端子２本をロー
レベル固定にするのが望ましい。このような結線を行う
理由は、NANDゲートやNORゲート内のトランジスタは、
トランジスタによって充放電時間が異なるためであり、
充放電時間の短いトランジスタに接続された入力端子を
信号入力用に使用するのが望ましい。
【００４３】上述した実施形態では、本発明を同期SRAM
に適用した例について説明したが、本発明は同期SRAM以
外の各種の半導体装置に適用可能である。
に適用した例について説明したが、本発明は同期SRAM以
外の各種の半導体装置に適用可能である。
【００４４】また、図１の遅延調整回路２内にインバー
タIV３を設ける例を説明したが、インバータIV３以外の
論理ゲートを用いて遅延調整回路２を構成してもよい。
タIV３を設ける例を説明したが、インバータIV３以外の
論理ゲートを用いて遅延調整回路２を構成してもよい。
【００４５】
【発明の効果】以上詳細に説明したように、本発明によ
れば、遅延調整回路の入出力論理が互いに逆の場合に
は、第１および第２のラッチ回路の間に論理反転回路を
接続するため、遅延調整回路の入出力論理が互いに逆で
あっても、外部入力信号と同論理の同期化信号を出力す
ることができる。したがって、遅延調整回路を複数のイ
ンバータで構成した場合には、インバータ一段分の遅延
時間を単位として外部入力信号の遅延時間を調整でき、
遅延時間の微調整が可能になる。
れば、遅延調整回路の入出力論理が互いに逆の場合に
は、第１および第２のラッチ回路の間に論理反転回路を
接続するため、遅延調整回路の入出力論理が互いに逆で
あっても、外部入力信号と同論理の同期化信号を出力す
ることができる。したがって、遅延調整回路を複数のイ
ンバータで構成した場合には、インバータ一段分の遅延
時間を単位として外部入力信号の遅延時間を調整でき、
遅延時間の微調整が可能になる。
【図１】同期化回路の一実施形態の概略構成を示すブロ
ック図。
ック図。
【図２】図１の同期化回路の具体例を示す回路図。
【図３】遅延調整回路内のインバータIVの段数の決定手
法を説明する図。
法を説明する図。
【図４】（ａ）はインバータの代わりにNANDゲートを用
いた例を示す図、（ｂ）はインバータの代わりにNORゲ
ートを用いた例を示す図。
いた例を示す図、（ｂ）はインバータの代わりにNORゲ
ートを用いた例を示す図。
【図５】従来の同期化回路の概略構成を示すブロック
図。
図。
【図６】図５の変形例を示す従来の同期化回路のブロッ
ク図。
ク図。
【符号の説明】 １ 入力バッファ ２ 遅延調整回路 ３ レジスタ ４ クロック入力部 １１ マスターラッチ回路 １２ スレーブラッチ回路 ３１ データスルー回路 ３２ データラッチ回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小 林 万里子 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内 (72)発明者 鶴 戸 孝 博 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内 (72)発明者 播 磨 高 之 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内 Ｆターム(参考） 5B015 HH01 HH03 JJ16 JJ24 KB35 KB43 KB50 NN03 QQ18 5B024 AA11 BA17 BA23 BA29 CA07 5J001 AA04 BB00 BB02 BB07 BB10 BB11 BB12 CC00 DD04
Claims (5)
- 【請求項１】外部入力信号を遅延させる遅延調整回路
と、 前記遅延調整回路の出力をクロック信号に基づいてラッ
チする第１のラッチ回路と、 前記第１のラッチ回路の出力信号を前記クロック信号に
基づいて再ラッチする第２のラッチ回路と、を備えた半
導体回路において、 前記遅延調整回路の入出力論理が互いに逆の場合に前記
第１および第２のラッチ回路の間に接続され、前記第１
のラッチ回路の出力信号の論理を反転して前記第２のラ
ッチ回路に入力する論理反転回路を備えたことを特徴と
する半導体回路。 - 【請求項２】前記遅延調整回路は、複数のインバータま
たは論理反転ゲートを縦属接続して構成され、 前記遅延調整回路内のインバータまたは論理反転ゲート
の段数が奇数の場合には、前記第１および第２のラッチ
回路の間に前記論理反転回路が接続され、前記遅延調整
回路内のインバータまたは論理反転ゲートの段数が偶数
の場合には、前記第１および第２のラッチ回路は直結さ
れることを特徴とする請求項１に記載の半導体回路。 - 【請求項３】前記論理反転回路は、インバータまたは論
理反転ゲートの一段で構成されることを特徴とする請求
項１または２に記載の半導体回路。 - 【請求項４】スタティックＲＡＭに入力されるクロック
信号以外のアドレス信号、データ信号、および制御信号
のそれぞれに対して、前記遅延調整回路、前記第１のラ
ッチ回路、および前記第２のラッチ回路が設けられ、 前記遅延調整回路のそれぞれは、インバータまたは論理
反転ゲートの接続段数を調整することにより遅延調整を
行い、 前記遅延調整回路内に奇数段のインバータまたは論理反
転ゲートが設けられている場合のみ、該遅延調整回路に
接続される前記第１のラッチ回路と前記第２のラッチ回
路との間に前記論理反転回路を接続することを特徴とす
る請求項１〜３のいずれかに記載の半導体回路。 - 【請求項５】外部入力信号を遅延させる遅延調整回路
と、 前記遅延調整回路の出力をクロック信号に基づいてラッ
チする第１のラッチ回路と、 前記第１のラッチ回路の出力信号を前記クロック信号に
基づいて再ラッチする第２のラッチ回路と、を備えた半
導体回路の遅延調整方法において、 前記遅延調整回路内のインバータの段数が奇数の場合に
は、前記第１のラッチ回路の出力論理を論理反転回路で
反転した後に前記第２のラッチ回路に入力し、前記遅延
調整回路内のインバータの段数が偶数の場合には、前記
第１のラッチ回路の出力をそのまま前記第２のラッチ回
路に入力することを特徴とする半導体回路の遅延調整方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11124349A JP2000315391A (ja) | 1999-04-30 | 1999-04-30 | 半導体回路およびその遅延調整方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11124349A JP2000315391A (ja) | 1999-04-30 | 1999-04-30 | 半導体回路およびその遅延調整方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000315391A true JP2000315391A (ja) | 2000-11-14 |
Family
ID=14883187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11124349A Withdrawn JP2000315391A (ja) | 1999-04-30 | 1999-04-30 | 半導体回路およびその遅延調整方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000315391A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100422951B1 (ko) * | 2002-06-18 | 2004-03-16 | 주식회사 하이닉스반도체 | 입출력 센스 앰프 제어장치 |
-
1999
- 1999-04-30 JP JP11124349A patent/JP2000315391A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100422951B1 (ko) * | 2002-06-18 | 2004-03-16 | 주식회사 하이닉스반도체 | 입출력 센스 앰프 제어장치 |
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|---|---|---|---|
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