JP2003046376A - フリップフロップ回路 - Google Patents
フリップフロップ回路Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/012—Modifications of generator to improve response time or to decrease power consumption
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
- H03K3/0372—Bistable circuits of the master-slave type
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3562—Bistable circuits of the master-slave type
- H03K3/35625—Bistable circuits of the master-slave type using complementary field-effect transistors
Abstract
(57)【要約】
【課題】 波形なまりが存在しても、クロック信号の切
り替わりから出力までの信号伝播遅延時間を低減し、高
速動作できるフリップフロップ回路を提供する。 【解決手段】 データ入力端子１に入力されたデータ信
号はクロックドインバータ７を介してインバータ１０及
びクロックドインバータ８からなる閉ループに入力さ
れ、更にインバータ１１を介してデータ転送素子に入力
される。Ｐチャネルデータ転送ゲート４及びＮチャネル
データ転送ゲート５，６の並列接続体からなるデータ転
送素子の出力側は、インバータ１３及びクロックドイン
バータ９からなる閉ループに接続されていると共に、イ
ンバータ１２を介してデータ出力端子３に接続されてい
る。各クロックドインバータ及びデータ転送ゲートに
は、クロック信号、インバータ１４による反転クロック
信号ＣＢ又はインバータ１４，１５による正転クロック
信号Ｃのいずれかが入力されている。
り替わりから出力までの信号伝播遅延時間を低減し、高
速動作できるフリップフロップ回路を提供する。 【解決手段】 データ入力端子１に入力されたデータ信
号はクロックドインバータ７を介してインバータ１０及
びクロックドインバータ８からなる閉ループに入力さ
れ、更にインバータ１１を介してデータ転送素子に入力
される。Ｐチャネルデータ転送ゲート４及びＮチャネル
データ転送ゲート５，６の並列接続体からなるデータ転
送素子の出力側は、インバータ１３及びクロックドイン
バータ９からなる閉ループに接続されていると共に、イ
ンバータ１２を介してデータ出力端子３に接続されてい
る。各クロックドインバータ及びデータ転送ゲートに
は、クロック信号、インバータ１４による反転クロック
信号ＣＢ又はインバータ１４，１５による正転クロック
信号Ｃのいずれかが入力されている。
Description
【０００１】
【発明の属する技術分野】本発明は、マスタースレーブ
方式のフリップフロップ回路に関し、特に、クロック信
号の切り替わりから出力までの信号伝播遅延時間を低減
し、高速動作を可能とするフリップフロップ回路に関す
る。
方式のフリップフロップ回路に関し、特に、クロック信
号の切り替わりから出力までの信号伝播遅延時間を低減
し、高速動作を可能とするフリップフロップ回路に関す
る。
【０００２】
【従来の技術】近時、回路の動作周波数は、ＣＭＯＳロ
ジック回路においても、ＧＨｚのオーダーが要求されて
おり、このためには、論理合成により回路を作成する場
合、フリップフロップの動作速度の向上は必須である。
ジック回路においても、ＧＨｚのオーダーが要求されて
おり、このためには、論理合成により回路を作成する場
合、フリップフロップの動作速度の向上は必須である。
【０００３】図９（ａ）及び（ｂ）は従来のフリップフ
ロップ回路を示す回路図である。図９（ａ）及び（ｂ）
に示すフリップフロップ回路（以下、従来技術１とい
う）においては、データ入力端子７０がクロックドイン
バータ７５の入力端子へ接続され、クロックドインバー
タ７５の出力端子はインバータ７８の入力端子に接続さ
れている。前記インバータ７８の出力端子はクロックド
インバータ７６の入力端子に接続され、クロックドイン
バータ７６の出力端子はインバータ７８の入力端子に接
続されて閉ループが構成されている。クロック信号入力
端子７１に入力されたクロック信号はインバータ８１で
反転されて反転クロック信号ＣＢが生成し、更にインバ
ータ８２で反転されて正転クロック信号Ｃが生成する。
ロップ回路を示す回路図である。図９（ａ）及び（ｂ）
に示すフリップフロップ回路（以下、従来技術１とい
う）においては、データ入力端子７０がクロックドイン
バータ７５の入力端子へ接続され、クロックドインバー
タ７５の出力端子はインバータ７８の入力端子に接続さ
れている。前記インバータ７８の出力端子はクロックド
インバータ７６の入力端子に接続され、クロックドイン
バータ７６の出力端子はインバータ７８の入力端子に接
続されて閉ループが構成されている。クロック信号入力
端子７１に入力されたクロック信号はインバータ８１で
反転されて反転クロック信号ＣＢが生成し、更にインバ
ータ８２で反転されて正転クロック信号Ｃが生成する。
【０００４】クロックドインバータ７５の反転入力端子
には正転クロック信号Ｃが入力され、正転入力端子へは
反転クロック信号ＣＢが入力されている。前記閉ループ
内のクロックドインバータ７６の反転入力端子には反転
クロック信号ＣＢが入力され、クロックドインバータ７
６の正転入力端子には正転クロック信号Ｃが入力され
る。
には正転クロック信号Ｃが入力され、正転入力端子へは
反転クロック信号ＣＢが入力されている。前記閉ループ
内のクロックドインバータ７６の反転入力端子には反転
クロック信号ＣＢが入力され、クロックドインバータ７
６の正転入力端子には正転クロック信号Ｃが入力され
る。
【０００５】これにより、クロック信号の立ち上がりエ
ッジにより、データを閉ループ内に保持するマスターラ
ッチが構成される。マスターラッチ内のインバータ７８
の出力端子はインバータ７９の入力端子に接続されてい
る。このインバータ７９の出力端子はＰチャネルデータ
転送ゲート７３及びＮチャネルデータ転送ゲート７４の
入力側に接続されている。
ッジにより、データを閉ループ内に保持するマスターラ
ッチが構成される。マスターラッチ内のインバータ７８
の出力端子はインバータ７９の入力端子に接続されてい
る。このインバータ７９の出力端子はＰチャネルデータ
転送ゲート７３及びＮチャネルデータ転送ゲート７４の
入力側に接続されている。
【０００６】Ｐチャネルデータ転送ゲート７３のゲート
入力端子には反転クロック信号ＣＢが入力され、Ｎチャ
ネルデータ転送ゲート７４のゲート入力端子には正転ク
ロック信号Ｃが入力される。また、Ｐチャネルデータ転
送ゲート７３及びＮチャネルデータ転送ゲート７４の出
力側はインバータ８３を介してデータ出力端子７２に接
続されている。更に、Ｐチャネルデータ転送ゲート７３
及びＮチャネルデータ転送ゲート７４の出力側はインバ
ータ８０の入力端子に接続され、このインバータ８０の
出力端子はクロックドインバータ７７の入力端子に接続
され、クロックドインバータ７７の出力端子はインバー
タ８０の入力端子に接続されて閉ループが構成されてい
る。前記閉ループ内のクロックドインバータ７７の反転
入力端子には正転クロック信号Ｃが入力され、クロック
ドインバータ７７の正転入力端子には反転クロック信号
ＣＢが入力されている。
入力端子には反転クロック信号ＣＢが入力され、Ｎチャ
ネルデータ転送ゲート７４のゲート入力端子には正転ク
ロック信号Ｃが入力される。また、Ｐチャネルデータ転
送ゲート７３及びＮチャネルデータ転送ゲート７４の出
力側はインバータ８３を介してデータ出力端子７２に接
続されている。更に、Ｐチャネルデータ転送ゲート７３
及びＮチャネルデータ転送ゲート７４の出力側はインバ
ータ８０の入力端子に接続され、このインバータ８０の
出力端子はクロックドインバータ７７の入力端子に接続
され、クロックドインバータ７７の出力端子はインバー
タ８０の入力端子に接続されて閉ループが構成されてい
る。前記閉ループ内のクロックドインバータ７７の反転
入力端子には正転クロック信号Ｃが入力され、クロック
ドインバータ７７の正転入力端子には反転クロック信号
ＣＢが入力されている。
【０００７】上述の如く構成された従来技術１において
は、クロック信号端子７１に入力されるクロック信号の
立ち上がりエッジによってＰチャネルデータ転送ゲート
７３及びＮチャネルデータ転送ゲート７４が開く。そし
て、マスターラッチに保持されていた値はクロック信号
の立ち上がりエッジによりＰチャネルデータ転送ゲート
７３及びＮチャネルデータ転送ゲート７４を介してイン
バータ８３に転送されてデータ出力端子７２へ出力され
る。
は、クロック信号端子７１に入力されるクロック信号の
立ち上がりエッジによってＰチャネルデータ転送ゲート
７３及びＮチャネルデータ転送ゲート７４が開く。そし
て、マスターラッチに保持されていた値はクロック信号
の立ち上がりエッジによりＰチャネルデータ転送ゲート
７３及びＮチャネルデータ転送ゲート７４を介してイン
バータ８３に転送されてデータ出力端子７２へ出力され
る。
【０００８】図１０は従来の他のフリップフロップ回路
（以下、従来技術２という）を示す回路図である。な
お、図１０において、図９と同一構成物には同一符号を
付してその詳細な説明は省略する。この従来技術２のフ
リップフロップ回路は、従来技術１のインバータ２段分
（インバータ８１，８２）の遅れによる出力信号の遅れ
を改善するために、入力端子７１に入力されたクロック
信号を直接Ｎチャネルデータ転送ゲート８７に入力して
いる点が従来技術１と異なり、それ以外の構成は、従来
技術１と同じである。
（以下、従来技術２という）を示す回路図である。な
お、図１０において、図９と同一構成物には同一符号を
付してその詳細な説明は省略する。この従来技術２のフ
リップフロップ回路は、従来技術１のインバータ２段分
（インバータ８１，８２）の遅れによる出力信号の遅れ
を改善するために、入力端子７１に入力されたクロック
信号を直接Ｎチャネルデータ転送ゲート８７に入力して
いる点が従来技術１と異なり、それ以外の構成は、従来
技術１と同じである。
【０００９】
【発明が解決しようとする課題】しかしながら、従来技
術１においては、Ｎチャネルデータ転送ゲート７４が開
くタイミングは、インバータ８１、８２のゲート遅延分
の遅れ（後述の図２に示すＴ１＋Ｔ２）を生じる。この
ため、データ出力端子７２での変化にも遅れが生じると
いう問題点がある。
術１においては、Ｎチャネルデータ転送ゲート７４が開
くタイミングは、インバータ８１、８２のゲート遅延分
の遅れ（後述の図２に示すＴ１＋Ｔ２）を生じる。この
ため、データ出力端子７２での変化にも遅れが生じると
いう問題点がある。
【００１０】また、従来技術２においては、クロック信
号が理想波形の場合は、従来技術１における遅延を改善
することができる。しかし、実製品上、クロック信号に
は、配線容量等によりなまりが発生している。クロック
信号の立ち上がりの波形なまりによる遅延の影響を図４
に示し、クロック信号の立ち下がりの波形なまりによる
遅延の影響を図５に示す。詳細は後述するが、信号の立
ち下がりに波形なまりがある場合（図５）、波形なまり
が少ない領域（グラフ上、波形なまりが１ｎｓ以下）で
は、従来技術１より遅延は少なくなっているが、それ以
上の波形なまりが多い領域では、従来技術１より遅延が
増えてしまう。このように、図１０に示すように、クロ
ック信号を直接データ転送ゲート７４に入力した回路で
は、クロック信号の入力波形のなまりが増加するにつれ
て遅延の悪化が顕著となるため、波形のなまりの少ない
理想状態では、高速動作が可能であるが、通常波形なま
りが存在する実製品においては、使用困難である。
号が理想波形の場合は、従来技術１における遅延を改善
することができる。しかし、実製品上、クロック信号に
は、配線容量等によりなまりが発生している。クロック
信号の立ち上がりの波形なまりによる遅延の影響を図４
に示し、クロック信号の立ち下がりの波形なまりによる
遅延の影響を図５に示す。詳細は後述するが、信号の立
ち下がりに波形なまりがある場合（図５）、波形なまり
が少ない領域（グラフ上、波形なまりが１ｎｓ以下）で
は、従来技術１より遅延は少なくなっているが、それ以
上の波形なまりが多い領域では、従来技術１より遅延が
増えてしまう。このように、図１０に示すように、クロ
ック信号を直接データ転送ゲート７４に入力した回路で
は、クロック信号の入力波形のなまりが増加するにつれ
て遅延の悪化が顕著となるため、波形のなまりの少ない
理想状態では、高速動作が可能であるが、通常波形なま
りが存在する実製品においては、使用困難である。
【００１１】本発明はかかる問題点に鑑みてなされたも
のであって、クロック信号に波形なまりが存在しても、
クロック信号の切り替わりから出力までの信号伝播遅延
時間を低減し、高速動作できるフリップフロップ回路を
提供することを目的とする。
のであって、クロック信号に波形なまりが存在しても、
クロック信号の切り替わりから出力までの信号伝播遅延
時間を低減し、高速動作できるフリップフロップ回路を
提供することを目的とする。
【００１２】
【課題を解決するための手段】本願第１発明に係るフリ
ップフロップ回路は、マスターフリップフロップと、ス
レーブフリップフロップと、前記マスターフリップフロ
ップの出力を前記スレーブフリップフロップに転送する
データ転送素子と、クロック信号の入力端子と、前記入
力端子に接続されてクロック信号の反転信号を出力する
第１のインバータと、前記第１のインバータに接続され
て前記クロック信号の反転信号を反転して正転信号を出
力する第２のインバータと、を有するマスタースレーブ
方式のフリップフロップ回路において、前記データ転送
素子は、Ｐチャネルデータ転送ゲートと第１及び第２の
Ｎチャネルデータ転送ゲートとが並列に接続されて構成
されており、前記Ｐチャネルデータ転送ゲートのゲート
に前記反転クロック信号が入力され、前記第１のＮチャ
ネルデータ転送ゲートのゲートに前記正転クロック信号
が入力され、前記第２のＮチャネルデータ転送ゲートの
ゲートに前記入力端子に入力されたクロック信号が入力
されることを特徴とする。
ップフロップ回路は、マスターフリップフロップと、ス
レーブフリップフロップと、前記マスターフリップフロ
ップの出力を前記スレーブフリップフロップに転送する
データ転送素子と、クロック信号の入力端子と、前記入
力端子に接続されてクロック信号の反転信号を出力する
第１のインバータと、前記第１のインバータに接続され
て前記クロック信号の反転信号を反転して正転信号を出
力する第２のインバータと、を有するマスタースレーブ
方式のフリップフロップ回路において、前記データ転送
素子は、Ｐチャネルデータ転送ゲートと第１及び第２の
Ｎチャネルデータ転送ゲートとが並列に接続されて構成
されており、前記Ｐチャネルデータ転送ゲートのゲート
に前記反転クロック信号が入力され、前記第１のＮチャ
ネルデータ転送ゲートのゲートに前記正転クロック信号
が入力され、前記第２のＮチャネルデータ転送ゲートの
ゲートに前記入力端子に入力されたクロック信号が入力
されることを特徴とする。
【００１３】本願第２発明に係るフリップフロップ回路
は、マスターフリップフロップと、スレーブフリップフ
ロップと、前記マスターフリップフロップの出力を前記
スレーブフリップフロップに転送するデータ転送素子
と、クロック信号の入力端子と、前記入力端子に接続さ
れてクロック信号の反転信号を出力する第１のインバー
タと、前記第１のインバータに接続されて前記クロック
信号の反転信号を反転して正転信号を出力する第２のイ
ンバータと、を有するマスタースレーブ方式のフリップ
フロップ回路において、前記データ転送素子は、第１及
び第２のＰチャネルデータ転送ゲートとＮチャネルデー
タ転送ゲートとが並列に接続されて構成されており、前
記第１のＰチャネルデータ転送ゲートのゲートに前記入
力端子に入力されたクロック信号が入力され、前記第２
のＰチャネルデータ転送ゲートに前記正転クロック信号
が入力され、前記Ｎチャネルデータ転送ゲートのゲート
に前記反転クロック信号が入力されることを特徴とす
る。
は、マスターフリップフロップと、スレーブフリップフ
ロップと、前記マスターフリップフロップの出力を前記
スレーブフリップフロップに転送するデータ転送素子
と、クロック信号の入力端子と、前記入力端子に接続さ
れてクロック信号の反転信号を出力する第１のインバー
タと、前記第１のインバータに接続されて前記クロック
信号の反転信号を反転して正転信号を出力する第２のイ
ンバータと、を有するマスタースレーブ方式のフリップ
フロップ回路において、前記データ転送素子は、第１及
び第２のＰチャネルデータ転送ゲートとＮチャネルデー
タ転送ゲートとが並列に接続されて構成されており、前
記第１のＰチャネルデータ転送ゲートのゲートに前記入
力端子に入力されたクロック信号が入力され、前記第２
のＰチャネルデータ転送ゲートに前記正転クロック信号
が入力され、前記Ｎチャネルデータ転送ゲートのゲート
に前記反転クロック信号が入力されることを特徴とす
る。
【００１４】本願第３発明に係るフリップフロップ回路
は、マスターフリップフロップと、スレーブフリップフ
ロップと、前記マスターフリップフロップの出力を前記
スレーブフリップフロップに転送するデータ転送素子
と、クロック信号の入力端子と、前記入力端子に接続さ
れてクロック信号の反転信号を出力する第１のインバー
タと、前記第１のインバータに接続されて前記クロック
信号の反転信号を反転して正転信号を出力する第２のイ
ンバータと、を有するマスタースレーブ方式のフリップ
フロップ回路において、前記データ転送素子は、高電位
側電源と低電位側電源との間に縦列に接続された第１及
び第２のＰチャネルデータ転送ゲート並びに第１及び第
２のＮチャネルデータ転送ゲートと、前記第２のＰチャ
ネルデータ転送ゲートに並列に接続された第３のＰチャ
ネルデータ転送ゲートとを有し、前記第２のＰチャネル
データ転送ゲートと前記第１のＮチャネルデータ転送ゲ
ートとの接続ノードが前記スレーブフリップフロップに
接続されており、前記第１のＰチャネルデータ転送ゲー
ト及び前記第２のＮチャネルデータ転送ゲートのゲート
が前記マスターフリップフロップに接続されており、前
記第２及び第３のＰチャネルデータ転送ゲートの一方の
ゲートに前記正転信号が入力され、他方のゲートに前記
入力端子に入力されたクロック信号が入力され、前記第
１のＮチャネルデータ転送ゲートのゲートに前記反転信
号が入力されることを特徴とする。
は、マスターフリップフロップと、スレーブフリップフ
ロップと、前記マスターフリップフロップの出力を前記
スレーブフリップフロップに転送するデータ転送素子
と、クロック信号の入力端子と、前記入力端子に接続さ
れてクロック信号の反転信号を出力する第１のインバー
タと、前記第１のインバータに接続されて前記クロック
信号の反転信号を反転して正転信号を出力する第２のイ
ンバータと、を有するマスタースレーブ方式のフリップ
フロップ回路において、前記データ転送素子は、高電位
側電源と低電位側電源との間に縦列に接続された第１及
び第２のＰチャネルデータ転送ゲート並びに第１及び第
２のＮチャネルデータ転送ゲートと、前記第２のＰチャ
ネルデータ転送ゲートに並列に接続された第３のＰチャ
ネルデータ転送ゲートとを有し、前記第２のＰチャネル
データ転送ゲートと前記第１のＮチャネルデータ転送ゲ
ートとの接続ノードが前記スレーブフリップフロップに
接続されており、前記第１のＰチャネルデータ転送ゲー
ト及び前記第２のＮチャネルデータ転送ゲートのゲート
が前記マスターフリップフロップに接続されており、前
記第２及び第３のＰチャネルデータ転送ゲートの一方の
ゲートに前記正転信号が入力され、他方のゲートに前記
入力端子に入力されたクロック信号が入力され、前記第
１のＮチャネルデータ転送ゲートのゲートに前記反転信
号が入力されることを特徴とする。
【００１５】本願第４発明に係るフリップフロップ回路
は、マスターフリップフロップと、スレーブフリップフ
ロップと、前記マスターフリップフロップの出力を前記
スレーブフリップフロップに転送するデータ転送素子
と、クロック信号の入力端子と、前記入力端子に接続さ
れてクロック信号の反転信号を出力する第１のインバー
タと、前記第１のインバータに接続されて前記クロック
信号の反転信号を反転して正転信号を出力する第２のイ
ンバータと、を有するマスタースレーブ方式のフリップ
フロップ回路において、前記データ転送素子は、高電位
側電源と低電位側電源との間に縦列に接続された第１及
び第２のＰチャネルデータ転送ゲート並びに第１及び第
２のＮチャネルデータ転送ゲートと、前記第１のＮチャ
ネルデータ転送ゲートに並列に接続された第３のＮチャ
ネルデータ転送ゲートとを有し、前記第２のＰチャネル
データ転送ゲートと前記第１のＮチャネルデータ転送ゲ
ートとの接続ノードが前記スレーブフリップフロップに
接続されており、前記第１のＰチャネルデータ転送ゲー
ト及び前記第２のＮチャネルデータ転送ゲートのゲート
が前記マスターフリップフロップに接続されており、前
記第２のＰチャネルデータ転送ゲートのゲートに前記反
転信号が入力され、前記第１及び第３のＮチャネルデー
タ転送ゲートの一方のゲートに前記正転信号が入力さ
れ、他方のゲートに前記入力端子に入力されたクロック
信号が入力されることを特徴とする。
は、マスターフリップフロップと、スレーブフリップフ
ロップと、前記マスターフリップフロップの出力を前記
スレーブフリップフロップに転送するデータ転送素子
と、クロック信号の入力端子と、前記入力端子に接続さ
れてクロック信号の反転信号を出力する第１のインバー
タと、前記第１のインバータに接続されて前記クロック
信号の反転信号を反転して正転信号を出力する第２のイ
ンバータと、を有するマスタースレーブ方式のフリップ
フロップ回路において、前記データ転送素子は、高電位
側電源と低電位側電源との間に縦列に接続された第１及
び第２のＰチャネルデータ転送ゲート並びに第１及び第
２のＮチャネルデータ転送ゲートと、前記第１のＮチャ
ネルデータ転送ゲートに並列に接続された第３のＮチャ
ネルデータ転送ゲートとを有し、前記第２のＰチャネル
データ転送ゲートと前記第１のＮチャネルデータ転送ゲ
ートとの接続ノードが前記スレーブフリップフロップに
接続されており、前記第１のＰチャネルデータ転送ゲー
ト及び前記第２のＮチャネルデータ転送ゲートのゲート
が前記マスターフリップフロップに接続されており、前
記第２のＰチャネルデータ転送ゲートのゲートに前記反
転信号が入力され、前記第１及び第３のＮチャネルデー
タ転送ゲートの一方のゲートに前記正転信号が入力さ
れ、他方のゲートに前記入力端子に入力されたクロック
信号が入力されることを特徴とする。
【００１６】これらのフリップフロップ回路において、
前記入力端子に入力されたクロック信号を直接入力する
データ転送ゲートのゲート幅は、前記正転クロック信号
が入力されるデータ転送ゲートのゲート幅と同じかそれ
よりも小さいことが好ましい。また、前記マスターフリ
ップフロップ及び前記スレーブフリップフロップは、例
えば、インバータと、このインバータの出力端子に入力
端子が接続され前記インバータの入力端子に出力端子が
接続されたクロックドインバータとを有する。
前記入力端子に入力されたクロック信号を直接入力する
データ転送ゲートのゲート幅は、前記正転クロック信号
が入力されるデータ転送ゲートのゲート幅と同じかそれ
よりも小さいことが好ましい。また、前記マスターフリ
ップフロップ及び前記スレーブフリップフロップは、例
えば、インバータと、このインバータの出力端子に入力
端子が接続され前記インバータの入力端子に出力端子が
接続されたクロックドインバータとを有する。
【００１７】本発明においては、マスターフリップフロ
ップとスレーブフリップフロップとの間のデータ転送素
子を構成する１個のＮチャネル又はＰチャネルのデータ
転送ゲートに並列に１個のＮチャネル又はＰチャネルデ
ータ転送ゲートを接続して、一方のＮチャネル又はＰチ
ャネルのデータ転送ゲートのゲートに対して、クロック
信号入力端子に入力されたクロック信号を直接入力し、
他方のＮチャネル又はＰチャネルデータ転送ゲートのゲ
ートに対して、直列に２段接続されたインバータにより
正転される共に波形整形された正転クロック信号を入力
している。
ップとスレーブフリップフロップとの間のデータ転送素
子を構成する１個のＮチャネル又はＰチャネルのデータ
転送ゲートに並列に１個のＮチャネル又はＰチャネルデ
ータ転送ゲートを接続して、一方のＮチャネル又はＰチ
ャネルのデータ転送ゲートのゲートに対して、クロック
信号入力端子に入力されたクロック信号を直接入力し、
他方のＮチャネル又はＰチャネルデータ転送ゲートのゲ
ートに対して、直列に２段接続されたインバータにより
正転される共に波形整形された正転クロック信号を入力
している。
【００１８】このため、このフリップフロップ回路にお
いては、マスタースレーブ間をクロック信号によって開
閉するとき、クロック信号により先ずデータ転送素子の
クロック信号が直接入力されるNチャネル又はＰチャネ
ルのデータ転送ゲートが開き、次に反転クロック信号に
よりＰチャネル又はＮチャネルデータ転送ゲートが開
き、最後に直列に２段接続されたインバータにより正転
した正転クロック信号により、Ｎチャネル又はＰチャネ
ルデータ転送ゲートが開くという動作を行う。
いては、マスタースレーブ間をクロック信号によって開
閉するとき、クロック信号により先ずデータ転送素子の
クロック信号が直接入力されるNチャネル又はＰチャネ
ルのデータ転送ゲートが開き、次に反転クロック信号に
よりＰチャネル又はＮチャネルデータ転送ゲートが開
き、最後に直列に２段接続されたインバータにより正転
した正転クロック信号により、Ｎチャネル又はＰチャネ
ルデータ転送ゲートが開くという動作を行う。
【００１９】従って、データ転送素子が開閉するタイミ
ングがクロック信号の切り替わりタイミングに対して遅
れることが少なくなり、クロック信号の切り替わりから
フリップフロップ回路の出力までの信号伝播遅延時間が
低減する。
ングがクロック信号の切り替わりタイミングに対して遅
れることが少なくなり、クロック信号の切り替わりから
フリップフロップ回路の出力までの信号伝播遅延時間が
低減する。
【００２０】
【発明の実施の形態】以下、本発明の実施例に係るフリ
ップフロップ回路について添付の図面を参照して詳細に
説明する。図１は本発明の第１の実施例に係るフリップ
フロップ回路を示す回路図、図２はこの第１の実施例に
係るマスタースレーブ方式のフリップフロップ回路の動
作を示すタイミングチャート図である。
ップフロップ回路について添付の図面を参照して詳細に
説明する。図１は本発明の第１の実施例に係るフリップ
フロップ回路を示す回路図、図２はこの第１の実施例に
係るマスタースレーブ方式のフリップフロップ回路の動
作を示すタイミングチャート図である。
【００２１】データ入力端子１及びクロック信号入力端
子２には、夫々データ信号及びクロック信号が入力され
る。データ入力端子１に入力されたデータ信号は、クロ
ックドインバータ７に入力され、クロックドインバータ
７の出力はインバータ１０に入力される。インバータ１
０の出力はインバータ１１に入力されると共に、クロッ
クドインバータ８に入力され、クロックドインバータ８
の出力端子はインバータ１０の入力端子に接続されて、
閉ループを構成している。インバータ１０及びクロック
ドインバータ８によりマスターフリップフロップが構成
される。
子２には、夫々データ信号及びクロック信号が入力され
る。データ入力端子１に入力されたデータ信号は、クロ
ックドインバータ７に入力され、クロックドインバータ
７の出力はインバータ１０に入力される。インバータ１
０の出力はインバータ１１に入力されると共に、クロッ
クドインバータ８に入力され、クロックドインバータ８
の出力端子はインバータ１０の入力端子に接続されて、
閉ループを構成している。インバータ１０及びクロック
ドインバータ８によりマスターフリップフロップが構成
される。
【００２２】インバータ１１の出力端子には、Ｐチャネ
ルデータ転送ゲート４及びＮチャネルデータ転送ゲート
５，６の並列接続体からなるデータ転送素子が接続され
ている。このＰチャネルデータ転送ゲート４及びＮチャ
ネルデータ転送ゲート５，６からなるデータ転送素子の
出力側には、インバータ１３及びクロックドインバータ
９の閉ループからなるスレーブフリップフロップが接続
されている。そして、インバータ１３の入力端子及びク
ロックドインバータ９の出力端子には、インバータ１２
を介してデータ出力端子３が接続されている。
ルデータ転送ゲート４及びＮチャネルデータ転送ゲート
５，６の並列接続体からなるデータ転送素子が接続され
ている。このＰチャネルデータ転送ゲート４及びＮチャ
ネルデータ転送ゲート５，６からなるデータ転送素子の
出力側には、インバータ１３及びクロックドインバータ
９の閉ループからなるスレーブフリップフロップが接続
されている。そして、インバータ１３の入力端子及びク
ロックドインバータ９の出力端子には、インバータ１２
を介してデータ出力端子３が接続されている。
【００２３】クロック信号入力端子２には、インバータ
１４が接続されており、更にインバータ１４の出力端子
には、インバータ１５が接続されている。これにより、
インバータ１４の出力端子から反転クロック信号ＣＢが
生成され、インバータ１５の出力端子から正転クロック
信号Ｃが生成される。また、クロック信号入力端子２に
入力されたクロック信号は直接Ｎチャネルデータ転送ゲ
ート６のゲートに入力されている。
１４が接続されており、更にインバータ１４の出力端子
には、インバータ１５が接続されている。これにより、
インバータ１４の出力端子から反転クロック信号ＣＢが
生成され、インバータ１５の出力端子から正転クロック
信号Ｃが生成される。また、クロック信号入力端子２に
入力されたクロック信号は直接Ｎチャネルデータ転送ゲ
ート６のゲートに入力されている。
【００２４】クロックドインバータ７の反転入力端子に
はクロック信号入力端子２からインバータ１４，１５を
介して正転した正転クロック信号Ｃが入力され、クロッ
クドインバータ７の正転入力端子へはクロック信号入力
端子２からインバータ１４を介して反転した反転クロッ
ク信号ＣＢが入力される。前記閉ループ内のクロックド
インバータ８の反転入力端子には、反転クロック信号Ｃ
Ｂが入力され、クロックドインバータ８の正転入力端子
には、正転クロック信号Ｃが入力される。これにより、
クロック信号の立ち上がりエッジにより、データを閉ル
ープ内に保持するマスターラッチが構成される。
はクロック信号入力端子２からインバータ１４，１５を
介して正転した正転クロック信号Ｃが入力され、クロッ
クドインバータ７の正転入力端子へはクロック信号入力
端子２からインバータ１４を介して反転した反転クロッ
ク信号ＣＢが入力される。前記閉ループ内のクロックド
インバータ８の反転入力端子には、反転クロック信号Ｃ
Ｂが入力され、クロックドインバータ８の正転入力端子
には、正転クロック信号Ｃが入力される。これにより、
クロック信号の立ち上がりエッジにより、データを閉ル
ープ内に保持するマスターラッチが構成される。
【００２５】Ｐチャネルデータ転送ゲート４のゲート入
力端子には反転クロック信号ＣＢが入力され、Ｎチャネ
ルデータ転送ゲート５のゲート入力端子には正転クロッ
ク信号Ｃが入力され、Ｎチャネルデータ転送ゲート６の
ゲート入力端子には、前述の如く、クロック信号入力端
子２からクロック信号が直接入力されている。Ｐチャネ
ルデータ転送ゲート４、Ｎチャネルデータ転送ゲート
５，６からなる並列接続体の出力側に接続されたインバ
ータ１３の出力端子はクロックドインバータ９の入力端
子に接続され、クロックドインバータ９の出力端子はイ
ンバータ１３の入力端子に接続されて閉ループが構成さ
れている。この閉ループ内のクロックドインバータ９の
反転入力端子には正転クロック信号Ｃが入力され、クロ
ックドインバータ９の正転入力端子には反転クロック信
号ＣＢが入力されている。
力端子には反転クロック信号ＣＢが入力され、Ｎチャネ
ルデータ転送ゲート５のゲート入力端子には正転クロッ
ク信号Ｃが入力され、Ｎチャネルデータ転送ゲート６の
ゲート入力端子には、前述の如く、クロック信号入力端
子２からクロック信号が直接入力されている。Ｐチャネ
ルデータ転送ゲート４、Ｎチャネルデータ転送ゲート
５，６からなる並列接続体の出力側に接続されたインバ
ータ１３の出力端子はクロックドインバータ９の入力端
子に接続され、クロックドインバータ９の出力端子はイ
ンバータ１３の入力端子に接続されて閉ループが構成さ
れている。この閉ループ内のクロックドインバータ９の
反転入力端子には正転クロック信号Ｃが入力され、クロ
ックドインバータ９の正転入力端子には反転クロック信
号ＣＢが入力されている。
【００２６】このような構成により、マスターラッチ
（マスターフリップフロップ）に保持されていたデータ
はクロック信号の立ち上がりエッジにより、Ｐチャネル
データ転送ゲート４及びＮチャネルデータ転送ゲート
５、６を介して、インバータ１２に転送され、インバー
タ１２を介してデータ出力端子３へ出力される。
（マスターフリップフロップ）に保持されていたデータ
はクロック信号の立ち上がりエッジにより、Ｐチャネル
データ転送ゲート４及びＮチャネルデータ転送ゲート
５、６を介して、インバータ１２に転送され、インバー
タ１２を介してデータ出力端子３へ出力される。
【００２７】図３は本実施例のクロックドインバータを
トランジスタレベルで示す回路図である。本実施例のク
ロックドインバータは、例えばＰチャネルゲート６６、
６７及びＮチャネルゲート６８、６９が電源電位ＶＤＤ
と接地ＧＮＤとの間に縦列接続されており、Ｐチャネル
ゲート６６が電源電位ＶＤＤに接続され、Ｎチャネルゲ
ート６９が接地ＧＮＤに接続されている。Ｐチャネルゲ
ート６６及びＮチャネルゲート６９のゲートにデータ入
力端子６２が接続されており、Ｐチャネルゲート６７の
ゲートにクロック信号入力端子６３が接続され、Ｎチャ
ネルゲート６８のゲートにクロック信号入力端子６４が
接続されている。そして、Ｐチャネルゲート６７とＮチ
ャネルゲート６８との間にデータ出力端子６５が接続さ
れている。クロック信号入力端子６３、６４の一方には
反転クロック信号ＣＢが入力され、他方には正転クロッ
ク信号Ｃが入力される。
トランジスタレベルで示す回路図である。本実施例のク
ロックドインバータは、例えばＰチャネルゲート６６、
６７及びＮチャネルゲート６８、６９が電源電位ＶＤＤ
と接地ＧＮＤとの間に縦列接続されており、Ｐチャネル
ゲート６６が電源電位ＶＤＤに接続され、Ｎチャネルゲ
ート６９が接地ＧＮＤに接続されている。Ｐチャネルゲ
ート６６及びＮチャネルゲート６９のゲートにデータ入
力端子６２が接続されており、Ｐチャネルゲート６７の
ゲートにクロック信号入力端子６３が接続され、Ｎチャ
ネルゲート６８のゲートにクロック信号入力端子６４が
接続されている。そして、Ｐチャネルゲート６７とＮチ
ャネルゲート６８との間にデータ出力端子６５が接続さ
れている。クロック信号入力端子６３、６４の一方には
反転クロック信号ＣＢが入力され、他方には正転クロッ
ク信号Ｃが入力される。
【００２８】本実施例においては、クロック信号が直接
入力されるＮチャネルデータ転送ゲート６のゲート幅
は、正転クロック信号が入力されるＮチャネルデータ転
送ゲート５のゲート幅に対し、同じか、又はそれよりも
小さい幅で形成されている。これにより、クロック信号
入力端子２を直接Ｎチャネルデータ転送ゲート６に接続
してもクロック入力端子２の容量の増加が少なくなる。
例えば、０．１５μｍプロセスで、クロック入力端子２
の容量は従来回路の場合は４．７ｆＦであるのに対し、
本発明回路の場合は５．１ｆＦとなり、本発明の場合は
０．４ｆＦ増加するものの、本発明によれば、この程度
の入力端子容量の増加で、後述するように入力クロック
信号に波形なまりがある場合でも高速化を実現できる。
入力されるＮチャネルデータ転送ゲート６のゲート幅
は、正転クロック信号が入力されるＮチャネルデータ転
送ゲート５のゲート幅に対し、同じか、又はそれよりも
小さい幅で形成されている。これにより、クロック信号
入力端子２を直接Ｎチャネルデータ転送ゲート６に接続
してもクロック入力端子２の容量の増加が少なくなる。
例えば、０．１５μｍプロセスで、クロック入力端子２
の容量は従来回路の場合は４．７ｆＦであるのに対し、
本発明回路の場合は５．１ｆＦとなり、本発明の場合は
０．４ｆＦ増加するものの、本発明によれば、この程度
の入力端子容量の増加で、後述するように入力クロック
信号に波形なまりがある場合でも高速化を実現できる。
【００２９】以下、本実施例の動作について図１及び図
２を参照して説明する。マスターラッチに取込まれたデ
ータ入力信号は、クロック信号の立ち上がりタイミング
で、データ転送ゲートが開くことにより、出力端子３へ
伝達される。
２を参照して説明する。マスターラッチに取込まれたデ
ータ入力信号は、クロック信号の立ち上がりタイミング
で、データ転送ゲートが開くことにより、出力端子３へ
伝達される。
【００３０】先ず、クロック信号の立ち上がりタイミン
グで、Ｎチャネルデータ転送ゲート６が開き、次に、図
２に示すように、反転クロック信号ＣＢがインバータ１
４のゲート遅延Ｔ１だけ遅れたタイミングで立ち下が
り、これによりＰチャネルデータ転送ゲート４が開く。
最後に、図２に示すように、正転クロック信号Ｃがイン
バータ１４、１５のゲート遅延Ｔ１＋Ｔ２分遅れて立ち
上がり、このタイミングでＮチャネルデータ転送ゲート
５が開き、マスターラッチの値が出力端子３に伝達され
る。このようにして、クロック信号の立ち上がりタイミ
ングと同時にデータ転送ゲート６が開くため、データ転
送速度の向上を図ることができる。
グで、Ｎチャネルデータ転送ゲート６が開き、次に、図
２に示すように、反転クロック信号ＣＢがインバータ１
４のゲート遅延Ｔ１だけ遅れたタイミングで立ち下が
り、これによりＰチャネルデータ転送ゲート４が開く。
最後に、図２に示すように、正転クロック信号Ｃがイン
バータ１４、１５のゲート遅延Ｔ１＋Ｔ２分遅れて立ち
上がり、このタイミングでＮチャネルデータ転送ゲート
５が開き、マスターラッチの値が出力端子３に伝達され
る。このようにして、クロック信号の立ち上がりタイミ
ングと同時にデータ転送ゲート６が開くため、データ転
送速度の向上を図ることができる。
【００３１】また、データ転送ゲート６のゲートにクロ
ック入力信号を直接入力しているので、クロック信号の
立ち上がりからデータ出力までの信号伝播遅延時間を低
減でき、高速動作を実現できる。
ック入力信号を直接入力しているので、クロック信号の
立ち上がりからデータ出力までの信号伝播遅延時間を低
減でき、高速動作を実現できる。
【００３２】また、クロック信号を２段のインバータ１
４，１５で正転した正転クロック信号Ｃを使用して、他
方のＮチャネルデータ転送ゲート５を切り替えているの
で、このＮチャネルデータ転送ゲート５は、２段のイン
バータ１４，１５により波形整形された信号で切り替え
られることになり、クロック入力信号の波形が配線等に
よってなまった場合でも、Ｎチャネルデータ転送ゲート
５はこの波形なまりの影響が少ない正転クロック信号Ｃ
で切り替えられるため、波形なまりが大きい場合の遅延
を防止でき、高速動作を実現できる。
４，１５で正転した正転クロック信号Ｃを使用して、他
方のＮチャネルデータ転送ゲート５を切り替えているの
で、このＮチャネルデータ転送ゲート５は、２段のイン
バータ１４，１５により波形整形された信号で切り替え
られることになり、クロック入力信号の波形が配線等に
よってなまった場合でも、Ｎチャネルデータ転送ゲート
５はこの波形なまりの影響が少ない正転クロック信号Ｃ
で切り替えられるため、波形なまりが大きい場合の遅延
を防止でき、高速動作を実現できる。
【００３３】図４及び図５は、横軸に波形なまり、縦軸
に遅延時間をとって、本発明の第１実施例と従来技術１
及び従来技術２とにおいて、クロック入力信号の波形な
まりと、この波形なまりに依存する遅延との関係を示す
グラフ図である。図４はクロック入力信号の立ち上がり
の波形なまりによる遅延を示し、図５はクロック入力信
号の立ち下がりの波形なまりによる遅延を示す。
に遅延時間をとって、本発明の第１実施例と従来技術１
及び従来技術２とにおいて、クロック入力信号の波形な
まりと、この波形なまりに依存する遅延との関係を示す
グラフ図である。図４はクロック入力信号の立ち上がり
の波形なまりによる遅延を示し、図５はクロック入力信
号の立ち下がりの波形なまりによる遅延を示す。
【００３４】本実施例の場合、従来技術１と比較して、
波形なまりが小さい場合もまた大きい場合も全ての範囲
の波形なまりに対して、遅延が少ないことがわかる。ま
た、従来技術２においては、波形なまりが増大するにつ
れて遅延の増加が著しいのに対し、本実施例において
は、波形なまりが大きくなっても遅延の増大は少ない。
図５に示す立ち下がりの場合のデータにおいては、波形
なまりが０．７５ｎ秒を超えると、本実施例の遅延は従
来技術２の場合より小さくなる。
波形なまりが小さい場合もまた大きい場合も全ての範囲
の波形なまりに対して、遅延が少ないことがわかる。ま
た、従来技術２においては、波形なまりが増大するにつ
れて遅延の増加が著しいのに対し、本実施例において
は、波形なまりが大きくなっても遅延の増大は少ない。
図５に示す立ち下がりの場合のデータにおいては、波形
なまりが０．７５ｎ秒を超えると、本実施例の遅延は従
来技術２の場合より小さくなる。
【００３５】次に、本発明の第２の実施例について説明
する。図６は本発明の第２の実施例に係るフリップフロ
ップ回路を示す回路図である。なお、図６において、図
１乃至図３に示す第１の実施例と同一構成物には同一符
号を付してその詳細な説明は省略する。
する。図６は本発明の第２の実施例に係るフリップフロ
ップ回路を示す回路図である。なお、図６において、図
１乃至図３に示す第１の実施例と同一構成物には同一符
号を付してその詳細な説明は省略する。
【００３６】本実施例の回路は、クロック入力信号の立
ち下がりエッジでホールドされるマスタースレーブ方式
のフリップフロップ回路である。本実施例は、第１実施
例と比較して、データ転送ゲートのＰチャネル転送ゲー
トをＰチャネル転送ゲート４、２０の２段構成とし、一
方のＰチャネル転送ゲート４にはクロック入力端子２に
入力されたクロック入力信号が直接入力され、もう一方
のＰチャネル転送ゲート２０にはインバータを２段介し
た正転クロック信号Ｃが入力されている。また、Ｎチャ
ネル転送ゲート６にはインバータを１段介した反転クロ
ック信号ＣＢが入力されている。そして、Ｐチャネルデ
ータ転送ゲート４のゲート幅は、もう一方のＰチャネル
データ転送ゲート２０のゲート幅と同じか、又はそれよ
り小さい幅で構成されている。それ以外の構成は第１の
実施例と同じである。
ち下がりエッジでホールドされるマスタースレーブ方式
のフリップフロップ回路である。本実施例は、第１実施
例と比較して、データ転送ゲートのＰチャネル転送ゲー
トをＰチャネル転送ゲート４、２０の２段構成とし、一
方のＰチャネル転送ゲート４にはクロック入力端子２に
入力されたクロック入力信号が直接入力され、もう一方
のＰチャネル転送ゲート２０にはインバータを２段介し
た正転クロック信号Ｃが入力されている。また、Ｎチャ
ネル転送ゲート６にはインバータを１段介した反転クロ
ック信号ＣＢが入力されている。そして、Ｐチャネルデ
ータ転送ゲート４のゲート幅は、もう一方のＰチャネル
データ転送ゲート２０のゲート幅と同じか、又はそれよ
り小さい幅で構成されている。それ以外の構成は第１の
実施例と同じである。
【００３７】上述の如く構成された本実施例のフリップ
フロップ回路においては、クロック信号の立ち下がりタ
イミングと同時にデータ転送ゲートが開くため、高速動
作を実現できる。また、クロック入力信号に波形なまり
が存在した場合でも、インバータ１４，１５の２段のイ
ンバータで波形整形された正転クロック信号Ｃにより制
御されるＰチャネル転送ゲート２０を持つため、安定し
た高速動作が可能である。
フロップ回路においては、クロック信号の立ち下がりタ
イミングと同時にデータ転送ゲートが開くため、高速動
作を実現できる。また、クロック入力信号に波形なまり
が存在した場合でも、インバータ１４，１５の２段のイ
ンバータで波形整形された正転クロック信号Ｃにより制
御されるＰチャネル転送ゲート２０を持つため、安定し
た高速動作が可能である。
【００３８】次に、本発明の第３の実施例について説明
する。図７は本発明の第３の実施例に係るフリップフロ
ップ回路を示す回路図である。なお、図７において、図
１乃至図３に示す第１の実施例と同一構成物には同一符
号を付してその詳細な説明は省略する。
する。図７は本発明の第３の実施例に係るフリップフロ
ップ回路を示す回路図である。なお、図７において、図
１乃至図３に示す第１の実施例と同一構成物には同一符
号を付してその詳細な説明は省略する。
【００３９】本実施例のフリップフロップ回路はクロッ
ク信号の立ち下がりエッジで動作するタイプのフリップ
フロップ回路である。本実施例は、第１の実施例と比較
して、データ転送部をクロックドインバータに置き換え
た点が異なり、それ以外の構成は第１実施例と同じであ
る。
ク信号の立ち下がりエッジで動作するタイプのフリップ
フロップ回路である。本実施例は、第１の実施例と比較
して、データ転送部をクロックドインバータに置き換え
た点が異なり、それ以外の構成は第１実施例と同じであ
る。
【００４０】即ち、本実施例においては、Ｐチャネルゲ
ート３４，３５及びＮチャネルゲート３７，３８が電源
電位ＶＤＤと接地電位ＧＮＤとの間に縦列接続されてお
り、これにより、図３に示すクロックドインバータと同
様のクロックドインバータが構成されている。そして、
電源電位ＶＤＤに接続されたＰチャネルゲート３４のゲ
ートと、接地電位ＧＮＤに接続されたＮチャネルゲート
３８のゲートとがインバータ１０の出力端子に接続され
ており、Ｐチャネルゲート３５のゲートに、２段のイン
バータ１４、１５により正転したクロック信号の正転信
号Ｃが入力され、Ｎチャネルゲート３７のゲートに、１
段のインバータ１４により反転したクロック信号の反転
信号ＣＢが入力されている。Ｐチャネルゲート３５とＮ
チャネルゲート３７との間の接続点はインバータ１２を
介してデータ出力端子３に接続されているが、このＰチ
ャネルゲート３５とＮチャネルゲート３７との間の接続
点と、Ｐチャネルゲート３４とＰチャネルゲート３５と
の接続点との間には、Ｐチャネルゲート３６が接続され
ている。このＰチャネルゲート３６のゲートには、クロ
ック入力端子２に入力されたクロック信号が直接入力さ
れている。
ート３４，３５及びＮチャネルゲート３７，３８が電源
電位ＶＤＤと接地電位ＧＮＤとの間に縦列接続されてお
り、これにより、図３に示すクロックドインバータと同
様のクロックドインバータが構成されている。そして、
電源電位ＶＤＤに接続されたＰチャネルゲート３４のゲ
ートと、接地電位ＧＮＤに接続されたＮチャネルゲート
３８のゲートとがインバータ１０の出力端子に接続され
ており、Ｐチャネルゲート３５のゲートに、２段のイン
バータ１４、１５により正転したクロック信号の正転信
号Ｃが入力され、Ｎチャネルゲート３７のゲートに、１
段のインバータ１４により反転したクロック信号の反転
信号ＣＢが入力されている。Ｐチャネルゲート３５とＮ
チャネルゲート３７との間の接続点はインバータ１２を
介してデータ出力端子３に接続されているが、このＰチ
ャネルゲート３５とＮチャネルゲート３７との間の接続
点と、Ｐチャネルゲート３４とＰチャネルゲート３５と
の接続点との間には、Ｐチャネルゲート３６が接続され
ている。このＰチャネルゲート３６のゲートには、クロ
ック入力端子２に入力されたクロック信号が直接入力さ
れている。
【００４１】上述の如く構成された本実施例のフリップ
フロップ回路においては、クロック信号の立ち下がりエ
ッジでＰチャネルゲート３６が開く。これにより、クロ
ック入力信号の立ち下がりエッジでデータがデータ出力
端子３に出力される。このように、クロックドインバー
タのクロックが入力されるＰチャネルゲートを、Ｐチャ
ネルゲート３５，３６の２段構成にし、一方のＰチャネ
ルゲート３６に直接クロック入力信号に入力し、他方の
Ｐチャネルゲート３５にインバータ１４，１５を２段介
して波形整形した正転クロック信号Ｃを入力することに
より、高速動作が可能となる。なお、クロック信号入力
端子２に入力されたクロック信号と、インバータ１４，
１５により正転された正転クロック信号とのいずれか一
方をＰチャネルデータ転送ゲート３５のゲートに入力
し、他方をＰチャネルデータ転送ゲート３６のゲートに
入力すればよく、その組み合わせは図７に示す実施例に
限定されない。
フロップ回路においては、クロック信号の立ち下がりエ
ッジでＰチャネルゲート３６が開く。これにより、クロ
ック入力信号の立ち下がりエッジでデータがデータ出力
端子３に出力される。このように、クロックドインバー
タのクロックが入力されるＰチャネルゲートを、Ｐチャ
ネルゲート３５，３６の２段構成にし、一方のＰチャネ
ルゲート３６に直接クロック入力信号に入力し、他方の
Ｐチャネルゲート３５にインバータ１４，１５を２段介
して波形整形した正転クロック信号Ｃを入力することに
より、高速動作が可能となる。なお、クロック信号入力
端子２に入力されたクロック信号と、インバータ１４，
１５により正転された正転クロック信号とのいずれか一
方をＰチャネルデータ転送ゲート３５のゲートに入力
し、他方をＰチャネルデータ転送ゲート３６のゲートに
入力すればよく、その組み合わせは図７に示す実施例に
限定されない。
【００４２】次に、本発明の第４の実施例について説明
する。図８は本発明の第４の実施例に係るフリップフロ
ップ回路を示す回路図である。なお、図８において、図
７に示す第３の実施例と同一構成物には同一符号を付し
てその詳細な説明は省略する。
する。図８は本発明の第４の実施例に係るフリップフロ
ップ回路を示す回路図である。なお、図８において、図
７に示す第３の実施例と同一構成物には同一符号を付し
てその詳細な説明は省略する。
【００４３】本実施例のフリップフロップ回路はクロッ
ク信号の立ち上がりエッジで動作するタイプのフリップ
フロップ回路である。本実施例においては、図７に示す
第３の実施例に対し、データ転送部を構成するクロック
ドインバータのＮチャネルゲート３７に並列にＮチャネ
ルゲート３９が接続されている。このＮチャネルゲート
３９のゲートには、クロック入力端子２に入力されたク
ロック信号が直接入力されるようになっている。
ク信号の立ち上がりエッジで動作するタイプのフリップ
フロップ回路である。本実施例においては、図７に示す
第３の実施例に対し、データ転送部を構成するクロック
ドインバータのＮチャネルゲート３７に並列にＮチャネ
ルゲート３９が接続されている。このＮチャネルゲート
３９のゲートには、クロック入力端子２に入力されたク
ロック信号が直接入力されるようになっている。
【００４４】本実施例においては、クロック入力信号の
立ち上がりでＮチャネルゲート３９が開き、クロック入
力信号の立ち上がりエッジでデータ出力端子３にデータ
が出力される。このように、マスタースレーブ間のデー
タを転送するクロックドインバータのクロックが入力さ
れるＮチャネルゲートをＮチャネルゲート３７，３９の
２段構成にし、一方のＮチャネルゲート３９に直接クロ
ック入力信号を入力し、２段のインバータ１４，１５を
介して正転した正転クロック信号ＣをＮチャネルゲート
３７に入力すると共に、Ｎチャネルゲート３９のゲート
幅をＮチャネルゲート３７のゲート幅と同じか、それよ
りも小さいゲート幅にすることにより、高速動作を得る
ことができる。本実施例においても、クロック信号入力
端子２に入力されたクロック信号と、インバータ１４，
１５により正転された正転クロック信号とのいずれか一
方をＮチャネルデータ転送ゲート３７のゲートに入力
し、他方をＮチャネルデータ転送ゲート３９のゲートに
入力すればよく、その組み合わせは図８に示す実施例に
限定されない。
立ち上がりでＮチャネルゲート３９が開き、クロック入
力信号の立ち上がりエッジでデータ出力端子３にデータ
が出力される。このように、マスタースレーブ間のデー
タを転送するクロックドインバータのクロックが入力さ
れるＮチャネルゲートをＮチャネルゲート３７，３９の
２段構成にし、一方のＮチャネルゲート３９に直接クロ
ック入力信号を入力し、２段のインバータ１４，１５を
介して正転した正転クロック信号ＣをＮチャネルゲート
３７に入力すると共に、Ｎチャネルゲート３９のゲート
幅をＮチャネルゲート３７のゲート幅と同じか、それよ
りも小さいゲート幅にすることにより、高速動作を得る
ことができる。本実施例においても、クロック信号入力
端子２に入力されたクロック信号と、インバータ１４，
１５により正転された正転クロック信号とのいずれか一
方をＮチャネルデータ転送ゲート３７のゲートに入力
し、他方をＮチャネルデータ転送ゲート３９のゲートに
入力すればよく、その組み合わせは図８に示す実施例に
限定されない。
【００４５】
【発明の効果】以上詳述したように本発明によれば、一
方のデータ転送ゲートのゲート入力端子にクロック入力
信号を直接接続しているので、クロック信号の立ち上が
りからデータ出力までの信号伝播遅延時間を低減でき、
高速動作を得ることができる。
方のデータ転送ゲートのゲート入力端子にクロック入力
信号を直接接続しているので、クロック信号の立ち上が
りからデータ出力までの信号伝播遅延時間を低減でき、
高速動作を得ることができる。
【００４６】また、クロック信号をインバータを２段介
して、波形整形された信号で他方のデータ転送ゲートを
切り替えているため、クロック入力信号に配線等によっ
て波形なまりが生じた場合でも、安定して高速動作を得
ることができる。
して、波形整形された信号で他方のデータ転送ゲートを
切り替えているため、クロック入力信号に配線等によっ
て波形なまりが生じた場合でも、安定して高速動作を得
ることができる。
【図１】本発明の第１の実施例に係るフリップフロップ
回路を示す回路図である。
回路を示す回路図である。
【図２】本発明の第１の実施例に係るフリップフロップ
回路のタイミングチャート図である。
回路のタイミングチャート図である。
【図３】本実施例のクロックドインバータをトランジス
タレベルで示す回路図である。
タレベルで示す回路図である。
【図４】横軸に波形なまりをとり、縦軸に遅延時間をと
って、クロック入力信号の立ち上がりの波形なまりと遅
延との関係を示すグラフ図である。
って、クロック入力信号の立ち上がりの波形なまりと遅
延との関係を示すグラフ図である。
【図５】横軸に波形なまりをとり、縦軸に遅延時間をと
って、クロック入力信号の立ち下がりの波形なまりと遅
延との関係を示すグラフ図である。
って、クロック入力信号の立ち下がりの波形なまりと遅
延との関係を示すグラフ図である。
【図６】本発明の第２の実施例に係るフリップフロップ
回路を示す回路図である
回路を示す回路図である
【図７】本発明の第３の実施例に係るフリップフロップ
回路を示す回路図である。
回路を示す回路図である。
【図８】本発明の第４の実施例に係るフリップフロップ
回路を示す回路図である。
回路を示す回路図である。
【図９】（ａ）及び（ｂ）は従来のフリップフロップ回
路を示す回路図である。
路を示す回路図である。
【図１０】従来の他のフリップフロップ回路を示す回路
図である。
図である。
１、６２、７０；データ入力端子
２、６３、６４、７１；クロック信号入力端子
３、６５、７２；データ出力端子
４、２０、３４、３５、３６、６６、６７、７３；Ｐチ
ャネルデータ転送ゲート ５、６、３７、３８、３９、６８、６９、７４；Ｎチャ
ネルデータ転送ゲート ７、８、９、７５、７６、７７；クロックドインバータ １０、１１、１２、１３、１４、１５、７８、７９、８
０、８１、８２、８３；インバータ
ャネルデータ転送ゲート ５、６、３７、３８、３９、６８、６９、７４；Ｎチャ
ネルデータ転送ゲート ７、８、９、７５、７６、７７；クロックドインバータ １０、１１、１２、１３、１４、１５、７８、７９、８
０、８１、８２、８３；インバータ
Claims (6)
- 【請求項１】 マスターフリップフロップと、スレーブ
フリップフロップと、前記マスターフリップフロップの
出力を前記スレーブフリップフロップに転送するデータ
転送素子と、クロック信号の入力端子と、前記入力端子
に接続されてクロック信号の反転信号を出力する第１の
インバータと、前記第１のインバータに接続されて前記
クロック信号の反転信号を反転して正転信号を出力する
第２のインバータと、を有するマスタースレーブ方式の
フリップフロップ回路において、前記データ転送素子
は、Ｐチャネルデータ転送ゲートと第１及び第２のＮチ
ャネルデータ転送ゲートとが並列に接続されて構成され
ており、前記Ｐチャネルデータ転送ゲートのゲートに前
記反転クロック信号が入力され、前記第１のＮチャネル
データ転送ゲートのゲートに前記正転クロック信号が入
力され、前記第２のＮチャネルデータ転送ゲートのゲー
トに前記入力端子に入力されたクロック信号が入力され
ることを特徴とするフリップフロップ回路。 - 【請求項２】 マスターフリップフロップと、スレーブ
フリップフロップと、前記マスターフリップフロップの
出力を前記スレーブフリップフロップに転送するデータ
転送素子と、クロック信号の入力端子と、前記入力端子
に接続されてクロック信号の反転信号を出力する第１の
インバータと、前記第１のインバータに接続されて前記
クロック信号の反転信号を反転して正転信号を出力する
第２のインバータと、を有するマスタースレーブ方式の
フリップフロップ回路において、前記データ転送素子
は、第１及び第２のＰチャネルデータ転送ゲートとＮチ
ャネルデータ転送ゲートとが並列に接続されて構成され
ており、前記第１のＰチャネルデータ転送ゲートのゲー
トに前記入力端子に入力されたクロック信号が入力さ
れ、前記第２のＰチャネルデータ転送ゲートに前記正転
クロック信号が入力され、前記Ｎチャネルデータ転送ゲ
ートのゲートに前記反転クロック信号が入力されること
を特徴とするフリップフロップ回路。 - 【請求項３】 マスターフリップフロップと、スレーブ
フリップフロップと、前記マスターフリップフロップの
出力を前記スレーブフリップフロップに転送するデータ
転送素子と、クロック信号の入力端子と、前記入力端子
に接続されてクロック信号の反転信号を出力する第１の
インバータと、前記第１のインバータに接続されて前記
クロック信号の反転信号を反転して正転信号を出力する
第２のインバータと、を有するマスタースレーブ方式の
フリップフロップ回路において、前記データ転送素子
は、高電位側電源と低電位側電源との間に縦列に接続さ
れた第１及び第２のＰチャネルデータ転送ゲート並びに
第１及び第２のＮチャネルデータ転送ゲートと、前記第
２のＰチャネルデータ転送ゲートに並列に接続された第
３のＰチャネルデータ転送ゲートとを有し、前記第２の
Ｐチャネルデータ転送ゲートと前記第１のＮチャネルデ
ータ転送ゲートとの接続ノードが前記スレーブフリップ
フロップに接続されており、前記第１のＰチャネルデー
タ転送ゲート及び前記第２のＮチャネルデータ転送ゲー
トのゲートが前記マスターフリップフロップに接続され
ており、前記第２及び第３のＰチャネルデータ転送ゲー
トの一方のゲートに前記正転信号が入力され、他方のゲ
ートに前記入力端子に入力されたクロック信号が入力さ
れ、前記第１のＮチャネルデータ転送ゲートのゲートに
前記反転信号が入力されることを特徴とするフリップフ
ロップ回路。 - 【請求項４】 マスターフリップフロップと、スレーブ
フリップフロップと、前記マスターフリップフロップの
出力を前記スレーブフリップフロップに転送するデータ
転送素子と、クロック信号の入力端子と、前記入力端子
に接続されてクロック信号の反転信号を出力する第１の
インバータと、前記第１のインバータに接続されて前記
クロック信号の反転信号を反転して正転信号を出力する
第２のインバータと、を有するマスタースレーブ方式の
フリップフロップ回路において、前記データ転送素子
は、高電位側電源と低電位側電源との間に縦列に接続さ
れた第１及び第２のＰチャネルデータ転送ゲート並びに
第１及び第２のＮチャネルデータ転送ゲートと、前記第
１のＮチャネルデータ転送ゲートに並列に接続された第
３のＮチャネルデータ転送ゲートとを有し、前記第２の
Ｐチャネルデータ転送ゲートと前記第１のＮチャネルデ
ータ転送ゲートとの接続ノードが前記スレーブフリップ
フロップに接続されており、前記第１のＰチャネルデー
タ転送ゲート及び前記第２のＮチャネルデータ転送ゲー
トのゲートが前記マスターフリップフロップに接続され
ており、前記第２のＰチャネルデータ転送ゲートのゲー
トに前記反転信号が入力され、前記第１及び第３のＮチ
ャネルデータ転送ゲートの一方のゲートに前記正転信号
が入力され、他方のゲートに前記入力端子に入力された
クロック信号が入力されることを特徴とするフリップフ
ロップ回路。 - 【請求項５】 前記入力端子に入力されたクロック信号
を直接入力するデータ転送ゲートのゲート幅は、前記正
転クロック信号が入力されるデータ転送ゲートのゲート
幅と同じかそれよりも小さいことを特徴とする請求項１
乃至４のいずれか１項に記載のフリップフロップ回路。 - 【請求項６】 前記マスターフリップフロップ及び前記
スレーブフリップフロップは、インバータと、このイン
バータの出力端子に入力端子が接続され前記インバータ
の入力端子に出力端子が接続されたクロックドインバー
タとを有することを特徴とする請求項１乃至４のいずれ
か１項に記載のフリップフロップ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001234459A JP3563377B2 (ja) | 2001-08-02 | 2001-08-02 | フリップフロップ回路 |
| US10/210,748 US6677795B2 (en) | 2001-08-02 | 2002-07-31 | Flip-flop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001234459A JP3563377B2 (ja) | 2001-08-02 | 2001-08-02 | フリップフロップ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003046376A true JP2003046376A (ja) | 2003-02-14 |
| JP3563377B2 JP3563377B2 (ja) | 2004-09-08 |
Family
ID=19066067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001234459A Expired - Fee Related JP3563377B2 (ja) | 2001-08-02 | 2001-08-02 | フリップフロップ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6677795B2 (ja) |
| JP (1) | JP3563377B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100885490B1 (ko) * | 2007-03-15 | 2009-02-24 | 주식회사 하이닉스반도체 | 반도체 집적회로의 플립 플롭 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ES2249690T3 (es) * | 2003-02-21 | 2006-04-01 | Alcatel | Circuito para desplazar la fase de reloj sin pasos de forma programable. |
| KR100604852B1 (ko) | 2004-05-15 | 2006-07-31 | 삼성전자주식회사 | 제어신호 발생기, 스캔 기능을 수행하는 래치회로, 및상기 펄스 발생기와 상기 래치를 구비하는 플립플롭 |
| US20060013352A1 (en) * | 2004-07-13 | 2006-01-19 | Ching-Wei Lin | Shift register and flat panel display apparatus using the same |
| US7262648B2 (en) * | 2004-08-03 | 2007-08-28 | Marvell International Ltd. | Two-latch clocked-LSSD flip-flop |
| KR100896177B1 (ko) * | 2004-11-17 | 2009-05-12 | 삼성전자주식회사 | 고속 플립플롭 |
| US7420403B2 (en) * | 2005-12-08 | 2008-09-02 | Electronics And Telecommunications Research Institute | Latch circuit and flip-flop |
| US20080297219A1 (en) * | 2007-05-30 | 2008-12-04 | Sujan Manohar | Equal delay flip-flop based on localized feedback paths |
| US20110001536A1 (en) * | 2009-07-02 | 2011-01-06 | Macronix International Co., Ltd. | Static latch |
| US8471618B2 (en) | 2010-04-12 | 2013-06-25 | Mediatek Inc. | Flip-flop for low swing clock signal |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0691431B2 (ja) * | 1987-03-02 | 1994-11-14 | 沖電気工業株式会社 | フリツプフロツプ回路用クロツク制御回路 |
| US6008678A (en) * | 1997-04-23 | 1999-12-28 | Lucent Technologies Inc. | Three-phase master-slave flip-flop |
| JPH11340794A (ja) * | 1998-05-21 | 1999-12-10 | Nec Corp | マスタースレーブ型フリップフロップ回路 |
-
2001
- 2001-08-02 JP JP2001234459A patent/JP3563377B2/ja not_active Expired - Fee Related
-
2002
- 2002-07-31 US US10/210,748 patent/US6677795B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100885490B1 (ko) * | 2007-03-15 | 2009-02-24 | 주식회사 하이닉스반도체 | 반도체 집적회로의 플립 플롭 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6677795B2 (en) | 2004-01-13 |
| US20030025543A1 (en) | 2003-02-06 |
| JP3563377B2 (ja) | 2004-09-08 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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