KR20100095906A - 데이터 홀드 기능을 갖는 도미노 로직 블록 및 그것을 구비한 도미노 로직 - Google Patents

데이터 홀드 기능을 갖는 도미노 로직 블록 및 그것을 구비한 도미노 로직 Download PDF

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Abstract

본 발명의 도미노 로직은 피드백 신호 및 입력 신호를 입력받고 인에이블 신호 및 클럭 신호에 응답해서 피드백 신호 및 입력 신호 중 어느 하나를 출력 신호로 출력한다. 피드백 신호는 클럭 신호의 이전 사이클에서의 출력 신호이다. 도미노 로직은 인에이블 신호가 제1 레벨이면 입력 신호 대신 이전 사이클에서의 출력 신호를 유지한다. 이와 같은 본 발명에 의하면 데이터 홀드 기능을 갖는 도미노 로직이 구현된다.

Description

데이터 홀드 기능을 갖는 도미노 로직 블록 및 그것을 구비한 도미노 로직{DOMINO LOGIC BLOCK WITH DATA HOLD FUNCTION AND DOMINO LOGIC HAVING THE SAME}
본 발명은 디지털 신호 처리에 관한 것으로, 좀 더 구체적으로는 로직 블록을 사용하는 도미노 로직에 관한 것이다.
도미노 로직(domino logic)은 집적 회로들에서 회로의 면적 및 전력 소모를 줄이기 위하여 광범위하게 사용되고 있다. 도미노 로직에서, 표준 셀은 단(stage)으로 표현되며, 복수의 트랜지스터들로 구성된다. 복수의 단들은 직렬로 연결되어서 도미노 로직으로 구현된다.
예를 들어, 멀티-입력 AND 기능 또는 멀티-입력 OR 기능은 도미노 로직을 사용하여 구현될 수 있다. 멀티-입력 AND 기능의 경우에 있어서, 2-입력 AND 게이트는 단일 단(single sate)으로 구현될 수 있다. 그러한 복수의 단들을 직렬로 연결하면 멀티-입력 AND 기능이 구현될 수 있다. 제1 단으로의 신호 입력이 평가(evaluation)되면 제1 단은 제2 단으로 출력을 전달하고(propagate), 제2 단은 제3 단으로 출력을 전달한다.
도미노 로직의 가장 큰 특징은 각 단에서 구분되는 클럭이 없이 다양한 단들을 통하여 신호가 전달된다는 것이다. 따라서 단일 클럭 사이클에서 복수의 캐스케이드 단들을 통하여 입력 신호의 전파를 달성할 수 있다.
이와 같은 도미노 로직에 있어서, 각 단의 출력이 다음 단으로 전달되는 것을 홀드(hold)하는 기능이 요구된다.
따라서 본 발명의 목적은 데이터 홀드 기능을 갖는 도미노 로직을 제공하는데 있다.
본 발명의 다른 목적은 데이터 홀드 기능을 가지며 고속으로 동작 가능한 도미노 로직을 제공하는데 있다.
상술한 바와 같은 목적을 달성하기 위한 본 발명의 도미노 로직은: 프리챠지 회로 및 평가 회로를 포함한다. 프리챠지 회로는 클럭 신호, 인에이블 신호 및 피드백 신호에 응답해서 제1 노드를 프리챠지하고, 제2 노드를 선택적으로 디스챠지한다. 평가 회로는 상기 제1 노드와 상기 제2 노드 사이에 연결되고, 상기 클럭 신호, 상기 인에이블 신호에 응답해서 상기 제1 노드의 신호 및 입력 신호 중 어느 하나를 출력 신호로 전달한다.
이 실시예에 있어서, 상기 프리챠지 회로는, 상기 인에이블 신호 및 상기 피드백 신호를 입력받는 제1 로직 회로, 상기 클럭 신호에 응답해서 상기 제1 로직 회로의 출력을 래치하는 래치 회로, 상기 클럭 신호 및 상기 래치 회로의 출력을 입력받는 제2 로직 회로, 상기 제2 로직 회로의 출력에 응답해서 상기 제1 노드를 프리챠지하는 제1 트랜지스터, 그리고 상기 제2 로직 회로의 출력에 응답해서 상기 제2 노드를 디스챠지하는 제2 트랜지스터를 포함한다.
이 실시예에 있어서, 상기 제1 로직 회로는 낸드 게이트이고, 상기 제2 로직 회로는 앤드 게이트로 구성된다.
이 실시예에 있어서, 상기 래치 회로는 상기 클럭 신호가 로우 레벨일 때 상기 제1 로직 회로의 출력을 래치하고, 상기 제1 트랜지스터는 PMOS 트랜지스터 그리고 상기 제2 트랜지스터는 NMOS 트랜지스터이다.
이 실시예에 있어서, 상기 평가 회로는, 상기 클럭 신호에 응답해서 상기 인에이블 신호를 래치하는 래치 회로와, 상기 제1 및 제2 노드들 사이에 연결되고, 상기 래치 회로의 출력을 입력받는 게이트를 갖는 트랜지스터와, 상기 제1 및 제2 노드들 사이에 연결되고, 상기 입력 신호를 받아들이는 로직 회로, 그리고 상기 제1 노드의 신호를 상기 출력 신호로 전달하는 인버터를 포함한다.
이 실시예에 있어서, 상기 래치 회로는 상기 클럭 신호가 로우 레벨일 때 상기 인에이블 신호를 래치하고, 상기 트랜지스터는 NMOS 트랜지스터이다.
이 실시예에 있어서, 상기 입력 신호는 적어도 두 개의 신호들을 포함하고, 상기 로직 회로는 상기 제1 및 제2 노드들 사이에 연결된 상기 적어도 두 개의 신호들에 대한 논리 조합 회로를 포함한다.
이 실시예에 있어서, 상기 클럭 신호의 이전 사이클에서의 상기 제1 노드의 신호를 상기 피드백 신호로 출력하는 피드백 회로를 더 포함한다.
이 실시예에 있어서, 상기 피드백 회로는 상기 클럭 신호에 응답해서 상기 제1 노드의 신호를 래치해서 상기 피드백 신호로 출력하는 래치 회로를 포함한다.
이 실시예에 있어서, 상기 피드백 회로는, 상기 래치 회로의 출력을 지연시켜서 상기 피드백 신호를 출력하는 버퍼 회로를 더 포함한다.
이 실시예에 있어서, 상기 피드백 회로는, 상기 제1 노드의 신호를 래치하는 래치 회로를 포함한다.
본 발명의 다른 특징에 의하면, 도미노 로직은: 순차적으로 연결된 복수의 도미노 로직 블록들을 포함한다. 각각의 도미노 로직 블록은, 상기 복수의 도미노 로직 블록들 중 적어도 하나는, 클럭 신호, 인에이블 신호 및 피드백 신호를 입력받고, 상기 클럭 신호 및 상기 인에이블 신호에 응답해서 제1 노드를 프리챠지하며, 상기 피드백 신호를 제2 노드로 전달하는 프리챠지 회로, 그리고 상기 클럭 신호 및 상기 인에이블 신호에 응답해서 입력 신호 및 상기 제2 노드로 전달된 상기 피드백 신호 중 어느 하나를 출력 신호로 전달하는 평가 회로를 포함한다.
이 실시예에 있어서, 상기 입력 신호는, 이전 단의 도미노 로직 블록의 상기 출력 신호를 포함한다.
이 실시예에 있어서, 상기 피드백 신호는 상기 클럭 신호의 이전 사이클에서 상기 제1 노드의 신호이다.
본 발명의 다른 특징에 의하면, 로직 블록은 피드백 신호 및 입력 신호를 입력받고 인에이블 신호 및 클럭 신호에 응답해서 상기 피드백 신호 및 입력 신호 중 어느 하나를 출력 신호로 출력하는 슈도-멀티플렉싱(pseudo-multiplexing) 로직 블록을 포함하되, 상기 슈도-멀티플렉싱 로직 블록은, 상기 클럭 신호, 상기 인에이블 신호 및 상기 피드백 신호를 입력받고, 상기 클럭 신호 및 상기 인에이블 신호에 응답해서 제1 노드를 프리챠지하며, 상기 피드백 신호를 제2 노드로 전달하는 프리챠지 회로, 그리고 상기 클럭 신호 및 상기 인에이블 신호에 응답해서 상기 입력 신호 및 상기 제2 노드로 전달된 상기 피드백 신호 중 어느 하나를 출력 신호로 전달하는 평가 회로를 포함한다.
이 실시예에 있어서, 상기 입력 신호는 적어도 두 개의 신호들을 포함하고,
상기 슈도-멀티플렉싱 로직 블록은 상기 입력 신호가 선택될 때 상기 적어도 두 개의 신호들에 대한 논리 조합을 수행하는 로직 회로를 더 포함한다.
이와 같은 본 발명에 의하면 데이터 홀드 기능을 갖는 도미노 로직이 구현된다.
이하 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다.
도 1은 일반적인 도미노 로직 회로를 예시적으로 보여주는 도면이다.
도 1을 참조하면, 도미노 로직 회로(100)는 복수 개의 도미노 로직 블록들(110, 120)을 포함한다. 도미노 로직 블록(110)는 전원 전압(VDD)과 접지 전압 사이에 직렬로 연결된 트랜지스터들(111-114) 및 하나의 인버터(115)를 포함한다. 도미노 로직 블록(120)은 도미노 로직 블록(110)과 동일하게 전원 전압(VDD)과 접지 전압 사이에 직렬로 연결된 트랜지스터들(121-124) 및 하나의 인버터(125)를 포함한다.
전원 전압(VDD)과 노드(N1) 사이에 연결된 PMOS 트랜지스터(111)는 클럭 신호(CLK)에 응답해서 노드(N1)를 프리챠지한다. NMOS 트랜지스터들(112-114)은 노드(N1)와 접지 전압 사이에 직렬로 순차적으로 연결된다. NMOS 트랜지스터들(112, 113)의 게이트들은 입력 신호들(A, B)에 각각 연결된다. 그러므로 NMOS 트랜지스터들(112, 113)은 입력 신호들(A, B)에 대한 풀 다운 논리 연산을 수행한다. NMOS 트랜지스터(114)는 클럭 신호(CLK)에 응답해서 평가(evaluation) 기능을 수행한다. 인버터(115)는 노드(N1)의 신호를 반전하여 다음 단의 도미노 로직 블록(120)으로 출력한다.
도미노 로직 블록(120)은 이전 단의 도미노 로직 블록(110)과 동일한 구성을 가지나, 도미노 로직 블록(120)의 인버터(115)로부터 출력되는 신호를 입력 신호(X)로 입력받는다. 이와 같이 도미노 로직 블록들(110, 120)은 동일한 클럭 신호(CLK)를 공유하여 프리챠지 동작과 논리 평가 동작을 수행한다.
클럭 신호(CLK)가 로우 레벨인 동안 도미노 로직 블록들(110, 120)은 노드들(N1, N2)을 각각 프리챠지한다. 즉, 로우 레벨의 클럭 신호(CLK)에 응답해서 PMOS 트랜지스터들(111, 121)이 턴 온됨에 따라서 노드들(N1, N2)이 하이 레벨(즉, 논리 '1')로 프리챠지된다. 노드들(N1, N2)이 하이 레벨로 프리챠지되면 인버터들(115, 125)은 로우 레벨(즉, 논리 '0')의 신호를 출력한다.
이어서, 클럭 신호(CLK)가 하이 레벨로 천이하여 논리 평가 구간이 시작된다. 클럭 신호(CLK)가 하이 레벨로 됨에 따라서 PMOS 트랜지스터들(111, 121)은 턴 오프되고, NMOS 트랜지스터들(114, 124)이 턴 온된다. 이 때 입력 신호들(A, B)에 따라서 노드(N1)의 전압 레벨이 하이 레벨로 유지되거나 또는 로우 레벨로 천이하고, 인버터(115)의 출력은 다음 단의 입력 신호(X)로 전달된다. 입력 신호들(X, Y)에 따라서 인버터(125)의 출력 신호의 레벨이 결정된다. 이와 같이 클럭 신호(CLK)가 하이 레벨인 동안, 제1 도미노 로직 블록(110)으로부터 출력되는 신호가 다음 도미노 로직 블록들로 연달아 전달된다. 클럭 신호(CLK)의 한 사이클 동안 복수의 도미노 로직 블록들로 입력된 입력 신호에 대한 출력 신호를 얻을 수 있으므로 도미노 로직 회로는 고속 동작을 위한 칩 설계에 널리 사용되고 있다.
도 2는 본 발명의 일 실시예에 따른 도미노 로직 블록을 보여주는 도면이다.
도 2를 참조하면, 도미노 로직 블록(200)은 PMOS 트랜지스터들(204, 210), NMOS 트랜지스터들(205-212), 낸드 게이트(201), 인버터들(202, 214, 215), 플립플롭(213) 그리고 래치(203)를 포함한다.
낸드 게이트(201)은 전원 전압(VDD)과 클럭 신호(CLK)를 입력받는다. 인버터(202)는 낸드 게이트(201)의 출력을 반전시킨다. PMOS 트랜지스터(204)는 전원 전압(VDD)과 노드(N21) 사이에 연결되며, 인버터(202)의 출력에 의해서 제어된다. NMOS 트랜지스터들(205-208)은 노드(N21)와 접지 전압 사이에 직렬로 순차적으로 연결된다. 트랜지스터들(205, 206)의 게이트들은 입력 신호들(A, B)에 각각 연결된다. 인에이블 신호(EN)는 래치(203)를 통해 트랜지스터(207)의 게이트와 인버 터(209)로 인가된다. 트랜지스터들(210-212)은 전원 전압과 노드(N22) 사이에 직렬로 순차적으로 연결된다. 노드(N22)는 NMOS 트랜지스터들(207, 208)의 연결 노드이다. 인버터(214)의 입력단은 노드(N21)와 연결된다. PMOS 트랜지스터(210)는 전원 전압과 노드(N21) 사이에 연결되고, 인버터(214)의 출력에 의해서 제어된다. 플립플롭(213)은 인버터(202)의 출력에 동기해서 인버터(214)의 출력을 NMOS 트랜지스터(211)의 게이트로 전달한다. NMOS 트랜지스터(212)의 게이트는 인버터(209)의 출력에 연결된다. 인버터(215)는 노드(N21)의 출력을 반전시켜서 출력 신호(Q)를 출력한다. 인버터(215)의 출력은 다음 단의 도미노 로직 블록으로 전파된다.
이와 같은 구성을 갖는 도미노 로직 블록(200)은 다음과 같이 동작한다.
인에이블 신호(EN)가 하이 레벨이면, 클럭 신호(CLK)에 응답해서 입력 신호들(A, B)의 조합에 의한 결과가 출력 신호(Q)로 출력된다. 인에이블 신호(EN)가 하이 레벨인 동안 도미노 로직 블록(200)의 구체적인 동작은 다음과 같다. 인에이블 신호(EN)가 하이 레벨이면 NMOS 트랜지스터(207)는 턴 온되고, NMOS 트랜지스터(212)는 턴 오프된다. 이 때 클럭 신호(CLK)가 로우 레벨이면, PMOS 트랜지스터(204)가 턴 온되고, NMOS 트랜지스터(208)는 턴 오프되어서 노드(N21)는 프리챠지된다. 클럭 신호(CLK)가 하이 레벨로 천이하면, PMOS 트랜지스터(204)는 턴 오프되고, NMOS 트랜지스터(208)가 턴 온되어서 입력 신호들(A, B)의 조합에 따라서 노드(N21)의 전압 레벨이 하이 레벨 또는 로우 레벨으로 설정된다. 한편, NMOS 트랜지스터(212)가 턴 오프 상태이므로, 노드(N21)의 신호는 인버터(215)를 통해 출력 신호(Q)로 출력된다.
인에이블 신호(EN)가 로우 레벨이면, 출력 신호(Q)는 이전 클럭 사이클에서의 출력 신호(Q)의 레벨로 그대로 유지된다. 인에이블 신호(EN)가 로우 레벨인 동안 도미노 로직 블록(200)의 구체적인 동작은 다음과 같다. 인에이블 신호(EN)가 로우 레벨이면 NMOS 트랜지스터(207)는 턴 오프되고, NMOS 트랜지스터(212)는 턴 온된다. 이 때 클럭 신호(CLK)가 로우 레벨이면, PMOS 트랜지스터(204)가 턴 온되고, NMOS 트랜지스터(208)는 턴 오프되어서 노드(N21)는 프리챠지된다. 또한 클럭 신호(CLK)가 로우 레벨일 때 플립플롭(213)은 인버터(214)의 출력을 NMOS 트랜지스터(211)의 게이트로 전달한다. 예컨대, 이전 클럭 사이클에서 출력 신호(Q)가 로우 레벨이면, 인버터(24)의 출력도 로우 레벨이므로 플립플롭(213)의 출력은 로우 레벨로 되고, 이전 클럭 사이클에서 출력 신호(Q)가 하이 레벨이면 플립플롭(213)의 출력은 하이 레벨로 된다. 클럭 신호(CLK)가 하이 레벨로 천이하면 PMOS 트랜지스터(204)가 턴 오프되고, NMOS 트랜지스터(208)가 턴 온되므로 플립플롭(213)에 래치된 값에 따라서 노드(N21)의 전압 레벨이 결정된다. 즉, 이전 클럭 사이클에서 출력 신호(Q)가 로우 레벨이면, PMOS 트랜지스터(211)가 턴 오프되어서 노드(N21)의 전압 레벨은 하이 레벨을 유지하고, 그 결과 출력 신호(Q)는 로우 레벨로 유지된다. 이전 클럭 사이클에서 출력 신호(Q)가 하이 레벨이면, PMOS 트랜지스터(211)가 턴 온되어서 노드(N21)의 전압 레벨은 로우 레벨로 되고, 그 결과 출력 신호(Q)는 하이 레벨을 유지한다.
정리하면, 도미노 로직 블록(200)은 인에이블 신호(EN)가 하이 레벨인 동안 클럭 신호(CLK)에 응답해서 입력 신호들(A, B)의 조합에 따라서 출력 신호(Q)를 출 력한다. 또한, 도미노 로직 블록(200)은 인에이블 신호(EN)가 로우 레벨인 동안 이전 클럭 사이클에서의 출력 신호(Q)의 레벨을 그대로 유지하므로 데이터 홀드 기능이 달성된다.
도 2에 도시된 도미노 로직(200)은 인에이블 신호(EN)에 응답해서 데이터 홀드 기능을 수행할 수 있으나 몇 가지 문제점들을 내포한다. NMOS 트랜지스터(207)가 입력 트랜지스터들(205, 206)에 직렬로 연결됨으로써 입력 신호들(A, B)에 대한 평가 시간이 지연되고, 마찬가지로 NMOS 트랜지스터(212)가 NMOS 트랜지스터(211)에 직렬로 연결됨으로써 출력 신호(Q)에 대한 평가 시간이 지연된다. 또한, 도미노 로직 블록(200)의 동작 전압이 낮아질 경우 NMOS 트랜지스터들(207, 212)의 드레솔드 전압에 의해서 출력 신호(Q)가 왜곡될 수 있다. 도 2에 도시된 도미노 로직(200)의 동작 속도 저하 및 데이터 안정성에 문제를 해결하기 위하여 도 3에 도시된 도미노 로직이 제공된다.
도 3은 본 발명의 다른 실시예에 따른 도미노 로직 블록을 보여주는 도면이다.
도 3을 참조하면, 도미노 로직 블록(300)은 프리챠지 회로(310), 평가 회로(320) 그리고 피드백 회로(330)를 포함한다.
프리챠지 회로(310)는 낸드 게이트들(311, 313), 래치(312), 인버터((314), PMOS 트랜지스터(315) 그리고 NMOS 트랜지스터(316)를 포함한다. 프리챠지 회로(310)는 클럭 신호(CLK), 인에이블 신호(ENB) 및 피드백 신호(FB)를 입력받고, 클럭 신호(CLK) 및 인에이블 신호(EN)에 응답해서 제1 노드(N31)를 프리챠지하며, 피드백 신호(FB)를 제2 노드(N32)로 전달한다. 평가 회로(320)는 래치(321), NMOS 트랜지스터들(322, 323, 324) 그리고 인버터(325)를 포함한다. 평가 회로(320)는 클럭 신호(CLK) 및 인에이블 신호(EN)에 응답해서 입력 신호들(A, B) 및 제2 노드(N31)로 전달된 피드백 신호(FB) 중 어느 하나를 출력으로 전달한다. 피드백 회로(330)는 래치(3310, PMOS 트랜지스터(332) 그리고 인버터(333)를 포함한다. 피드백 회로(330)는 제1 노드(N31)의 신호를 피드백 신호(FB)로 출력한다.
도 3에 도시된 도미노 로직 블록(300)의 구체적인 동작은 다음과 같다. 우선 인에이블 신호(ENB)가 로우 레벨이면, 피드백 신호(FB)와 무관하게 낸드 게이트(311)의 출력은 하이 레벨이다. 클럭 신호(CLK)가 로우 레벨일 때 낸드 게이트(311)의 출력은 래치(312)에 래치된다. 클럭 신호(CLK)가 로우 레벨인 동안 낸드 게이트(313)와 인버터(314)를 통해 출력되는 신호가 로우 레벨이므로 PMOS 트랜지스터(315)는 턴 온되고, NMOS 트랜지스터(316)는 턴 오프되어서 제1 노드(N31)는 프리챠지된다. 한편 클럭 신호(CLK)가 로우 레벨인 동안 로우 레벨의 인에이블 신호(ENB)가 래치(321)에 래치되어서 NMOS 트랜지스터(322)는 턴 오프된다. 이 후 클럭 신호(CLK)가 하이 레벨로 천이하면 PMOS 트랜지스터(315)가 턴 오프되고, NMOS 트랜지스터(316)가 턴 온되어도 NMOS 트랜지스터(322)가 턴 오프 상태를 유지하므로, 제1 노드(N31)의 전압 레벨은 NMOS 트랜지스터들(322, 316)을 통해 디스챠지되지 않는다. 그러므로 제1 노드(N31)의 전압 레벨은 입력 신호들(A, B)의 조합에 따라서 결정된다. 이 실시예에서 입력 신호들(A, B)은 제1 및 제2 노드들(N1, N2) 사이에 직렬로 연결된 NMOS 트랜지스터들(323, 324)의 게이트들로 입력되는 것 으로 예시되나, 입력 신호들의 수 및 입력 신호들의 조합은 다양하게 변경될 수 있다. 도 3에 도시된 예에서, 입력 신호들(A, B)이 모두 하이 레벨이면 출력 신호(Q)는 하이 레벨로 된다. 또한 입력 신호들(A, B) 중 적어도 하나가 로우 레벨이면 출력 신호(Q)는 로우 레벨로 된다.
제1 노드(N31)의 신호 레벨은 인버터(333) 및 PMOS 트랜지스터(332)에 의해서 유지된다. 예를 들어, 제1 노드(N31)의 신호 레벨이 하이 레벨이면, 인버터(333)의 출력이 로우 레벨로 되어서 PMOS 트랜지스터(332)가 턴 온된다. 그 결과 노드(N31)의 신호 레벨은 하이 레벨로 유지된다. 반면 제1 노드(N31)의 신호 레벨이 로우 레벨이면, 인버터(333)의 출력이 하이 레벨로 되어서 PMOS 트랜지스터(332)가 턴 오프된다. 그 결과 노드(N31)의 신호 레벨은 로우 레벨로 유지된다. 또한 제1 노드(N31)의 신호 레벨은 로우 레벨의 클럭 신호(CLK)에 응답해서 래치(331)에 래치되고, 피드백 신호(FB)로 출력된다.
인에이블 신호(ENB)가 하이 레벨이면, 피드백 신호(FB)에 따라서 출력 신호(Q)의 레벨이 결정된다. 클럭 신호(CLK)가 로우 레벨인 동안 PMOS 트랜지스터(315)는 턴 온되고, NMOS 트랜지스터(316)가 턴 오프되어서 제1 노드(N31)는 프리챠지된다. 한편, 클럭 신호(CLK)가 로우 레벨인 동안 로우 레벨의 인에이블 신호(ENB)가 래치(321)에 래치되어서 NMOS 트랜지스터(322)는 턴 온된다. 클럭 신호(CLK)가 하이 레벨로 천이하면 PMOS 트랜지스터(315) 및 NMOS 트랜지스터(316)는 피드백 신호(FB)의 레벨에 따라서 온/오프된다. 예컨대, 피드백 신호(FB)가 하이 레벨이면, 낸드 게이트(311)의 출력이 로우 레벨이므로, 인버터(314)의 출력은 로 우 레벨로 되어서 PMOS 트랜지스터(315)는 턴 온 상태를 유지하고, NMOS 트랜지스터(316)는 턴 오프 상태를 유지한다. 그러므로 제1 노드(N31)는 프리챠지된 하이 레벨 상태로 유지되고, 출력 신호(Q)는 로우 레벨로 유지된다. 한편, 피드백 신호(FB)가 로우 레벨이면 낸드 게이트(311)의 출력이 하이 레벨이고, 인버터(314)의 출력은 하이 레벨이다. 그러므로 PMOS 트랜지스터(315)는 턴 오프되고, NMOS 트랜지스터(316)는 턴 온된다. 래치(321)에 래치된 하이 레벨의 인에이블 신호(ENB)에 의해서 NMOS 트랜지스터(322)는 턴 온 상태를 유지하므로 NMOS 트랜지스터들(322, 316)을 통하여 제1 노드(N31)와 접지 전압 사이에 전류 경로가 형성되어서 제1 노드(N31)는 로우 레벨로 디스챠지된다. 그러므로 인버터(325)를 통해 출력되는 출력 신호(Q)는 하이 레벨이다. 이와 같이 인에이블 신호(ENB)가 하이 레벨이면 출력 신호(Q)는 이전 클럭 사이클에서의 신호 레벨로 유지된다.
도 3에 도시된 도미노 로직 블록(300)은 멀티플렉서의 기능을 수행한다. 즉, 인에이블 신호(ENB)는 멀티플렉서의 선택 신호이며, 입력 신호들(A, B)의 논리 조합은 제1 입력 그리고 피드백 신호는 제2 입력이다. 예컨대, 인에이블 신호(ENB)가 로우 레벨일 때 입력 신호들(A, B)의 논리 조합이 출력 신호(Q)로 출력되고, 인에이블 신호(ENB)가 하이 레벨일 때 피드백 신호가 출력 신호(Q)로 출력된다.
도미노 로직 블록들이 순차적으로 연결된 도미노 로직 회로에서 도 3에 도시된 도미노 로직 블록(300)은 이전 단의 도미노 로직 블록의 출력 신호가 다음 단으로 전파되는 것을 홀드하기 위해서 사용될 수 있다.
도 4는 본 발명의 또다른 실시예에 따른 도미노 로직 블록을 보여주는 도면이다. 도 4에 도시된 도미노 로직 블록(400)은 도 3에 도시된 도미노 로직 블록과 유사한 구성을 가지며, 래치들(312, 321, 331)의 구성을 예시적으로 보여주는 도면이다.
도 4를 참조하면, 래치(312)는 트랜스미션 게이트(411)와 인버터들(412, 413, 414)을 포함한다. 인버터(412)는 클럭 신호(CLK)를 반전시켜서, 반전된 클럭 신호(CLKB)를 출력한다. 트랜스미션 게이트(411)는 클럭 신호(CLK) 및 반전된 클럭 신호(CLKB)에 응답해서 낸드 게이트(311)로부터 출력되는 신호를 낸드 게이트(313)로 전달한다. 트랜스미션 게이트(411)는 클럭 신호(CLK)가 로우 레벨일 때 낸드 게이트(311)로부터 출력되는 신호를 낸드 게이트(313)로 전달한다. 인버터들(413, 314)은 트래스미션 게이트(411)로부터 출력되는 신호의 레벨이 유지되도록 연결한다.
래치(321)는 인버터들(421, 422, 423)을 포함한다. 인버터(421)는 인에이블 신호(ENB)를 입력받는다. 인버터(422)는 인버터(421)와 NMOS 트랜지스터(322)의 게이트 사이에 연결된다. 인버터(423)는 인버터(422)와는 반대로 NMOS 트랜지스터(322)와 인버터(421) 사이에 엔결된다. 인버터들(422, 423)은 인버터(421)로부터 출력되어서 NMOS 트랜지스터(322)의 게이트로 입력되는 신호의 레벨이 유지되도록 동작한다.
래치(331)는 인버터들(431, 432, 434) 및 트랜스미션 게이트들(433, 435)을 포함한다. 인버터(434)는 인버터(333)로부터의 출력을 입력받는다. 트랜스미션 게 이트(433)는 클럭 신호(CLK) 및 반전된 클럭 신호(CLKB)에 응답해서 인버터(434)의 출력을 인버터(432)로 전달한다. 인버터(431)는 인버터(432)로부터 입력된 신호를 반전시켜서 출력한다. 트랜스미션 게이트(435)는 반전된 클럭 신호(CLKB) 및 클럭 신호(CLK)에 응답해서 인버터(431)의 출력을 인버터(432)의 입력으로 제공한다. 도 4에 도시된 래치들(312, 321, 331)의 구체적인 회로 구성은 예시적으로 도시된 것으로 다양하게 변경될 수 있다.
도 4에 도시된 도미노 로직 블록(400)은 도 3에 도시된 도미노 로직 블록(300)에 없는 버퍼 회로(340)를 더 포함한다. 버퍼 회로(340)는 인버터들(441,442)을 포함한다. 버퍼 회로(340)는 피드백 신호(FB)를 지연시켜서 낸드 게이트(311)로 입력하기 위한 구성을 갖는다. 버퍼 회로(340) 내 인버터들의 수는 피드백 신호(FB)의 지연 시간 조절을 위하여 변경될 수 있다.
도 5는 본 발명의 다른 실시예에 따른 도미노 로직 블록을 보여주는 도면이다.
도 3에 도시된 도미노 로직 블록(300)은 제1 노드(N31)의 신호를 래치해서 피드백 신호(FB)로 제공하였으나, 도 5에 도시된 도미노 로직 블록(500)은 제1 노드(N51)의 신호를 피드백하지 않고, 별도의 입력 신호로서 피드백 신호(FB)를 입력받는다.
도미노 로직 블록(500)의 프리챠지 회로(510) 및 평가 회로(520)의 구성 및 동작은 도 3에 도시된 도미노 로직 블록(300)의 프리챠지 회로(310) 및 평가 회로(320)와 유사하다.
도미노 로직 블록(500)은 인에이블 신호(ENB)가 로우 레벨이면, 입력 신호들(A, B)의 논리 조합에 따라서 출력 신호(Q)를 출력한다. 인에이블 신호(ENB)가 하이 레벨이면, 피드백 신호(FB)에 따라서 출력 신호(Q)의 레벨이 결정된다
도 6은 도 5에 도시된 도미노 로직 블록을 슈도-멀티플렉서(pseudo-multiplexor)로 구현한 예를 보여주는 도면이다.
도 6을 참조하면, 슈도-멀티플렉서(600)는 피드백 신호(FB)와 입력 신호들(A, B)을 입력받고, 인에이블 신호(ENB) 및 클럭 신호(CLK)에 응답해서 피드백 신호(FB)와 입력 신호들(A, B) 중 어느 하나를 출력 신호(Q)로 출력한다. 입력 신호들(A, B)의 수는 다양하게 변경될 수 있다. 또한 인에이블 신호(ENB) 및 클럭 신호(CLK)에 응답해서 입력 신호들(A, B)이 선택될 때 입력 신호들(A, B)의 논리 조합에 따라서 출력 신호(Q)가 출력될 수 있다.
예시적인 바람직한 실시예를 이용하여 본 발명을 설명하였지만, 본 발명의 범위는 개시된 실시예들에 한정되지 않는다는 것이 잘 이해될 것이다. 오히려, 본 발명의 범위에는 다양한 변형 예들 및 그 유사한 구성들이 모두 포함될 수 있도록 하려는 것이다. 따라서, 청구범위는 그러한 변형 예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해석되어야 한다.
도 1은 일반적인 도미노 로직 회로를 예시적으로 보여주는 도면이다.
도 2는 본 발명의 일 실시예에 따른 도미노 로직 블록을 보여주는 도면이다.
도 3은 본 발명의 다른 실시예에 따른 도미노 로직 블록을 보여주는 도면이다.
도 4는 본 발명의 또다른 실시예에 따른 도미노 로직 블록을 보여주는 도면이다.
도 5는 본 발명의 다른 실시예에 따른 도미노 로직 블록을 보여주는 도면이다.
도 6은 도 5에 도시된 도미노 로직 블록을 슈도-멀티플렉서로 구현한 예를 보여주는 도면이다.

Claims (16)

  1. 클럭 신호, 인에이블 신호 및 피드백 신호에 응답해서 제1 노드를 프리챠지하고, 제2 노드를 선택적으로 디스챠지하는 프리챠지 회로; 그리고
    상기 제1 노드와 상기 제2 노드 사이에 연결되고, 상기 클럭 신호, 상기 인에이블 신호에 응답해서 상기 제1 노드의 신호 및 입력 신호 중 어느 하나를 출력 신호로 전달하는 평가 회로를 포함하는 것을 특징으로 하는 도미노 로직 블록.
  2. 제 1 항에 있어서,
    상기 프리챠지 회로는,
    상기 인에이블 신호 및 상기 피드백 신호를 입력받는 제1 로직 회로;
    상기 클럭 신호에 응답해서 상기 제1 로직 회로의 출력을 래치하는 래치 회로;
    상기 클럭 신호 및 상기 래치 회로의 출력을 입력받는 제2 로직 회로;
    상기 제2 로직 회로의 출력에 응답해서 상기 제1 노드를 프리챠지하는 제1 트랜지스터; 그리고
    상기 제2 로직 회로의 출력에 응답해서 상기 제2 노드를 디스챠지하는 제2 트랜지스터를 포함하는 것을 특징으로 하는 도미노 로직 블록.
  3. 제 2 항에 있어서,
    상기 제1 로직 회로는 낸드 게이트이고, 상기 제2 로직 회로는 앤드 게이트로 구성되는 것을 특징으로 하는 도미노 로직 블록.
  4. 제 2 항에 있어서,
    상기 래치 회로는 상기 클럭 신호가 로우 레벨일 때 상기 제1 로직 회로의 출력을 래치하고,
    상기 제1 트랜지스터는 PMOS 트랜지스터 그리고 상기 제2 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 도미노 로직 블록.
  5. 제 1 항에 있어서,
    상기 평가 회로는,
    상기 클럭 신호에 응답해서 상기 인에이블 신호를 래치하는 래치 회로와;
    상기 제1 및 제2 노드들 사이에 연결되고, 상기 래치 회로의 출력을 입력받는 게이트를 갖는 트랜지스터와;
    상기 제1 및 제2 노드들 사이에 연결되고, 상기 입력 신호를 받아들이는 로직 회로; 그리고
    상기 제1 노드의 신호를 상기 출력 신호로 전달하는 인버터를 포함하는 것을 특징으로 하는 도미노 로직 블록.
  6. 제 5 항에 있어서,
    상기 래치 회로는 상기 클럭 신호가 로우 레벨일 때 상기 인에이블 신호를 래치하고, 상기 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 도미노 로직 블록.
  7. 제 5 항에 있어서,
    상기 입력 신호는 적어도 두 개의 신호들을 포함하고,
    상기 로직 회로는 상기 제1 및 제2 노드들 사이에 연결된 상기 적어도 두 개의 신호들에 대한 논리 조합 회로를 포함하는 것을 특징으로 하는 도미노 로직 블록.
  8. 제 1 항에 있어서,
    상기 클럭 신호의 이전 사이클에서의 상기 제1 노드의 신호를 상기 피드백 신호로 출력하는 피드백 회로를 더 포함하는 것을 특징으로 하는 도미노 로직 블록.
  9. 제 8 항에 있어서,
    상기 피드백 회로는 상기 클럭 신호에 응답해서 상기 제1 노드의 신호를 래치해서 상기 피드백 신호로 출력하는 래치 회로를 포함하는 것을 특징으로 하는 도미노 로직 블록.
  10. 제 8 항에 있어서,
    상기 피드백 회로는,
    상기 래치 회로의 출력을 지연시켜서 상기 피드백 신호를 출력하는 버퍼 회로를 더 포함하는 것을 특징으로 하는 도미노 로직 블록.
  11. 제 8 항에 있어서,
    상기 피드백 회로는,
    상기 제1 노드의 신호를 래치하는 래치 회로를 포함하는 것을 특징으로 하는 도미노 로직 블록.
  12. 순차적으로 연결된 복수의 도미노 로직 블록들을 포함하되;
    각각의 도미노 로직 블록은,
    상기 복수의 도미노 로직 블록들 중 적어도 하나는,
    클럭 신호, 인에이블 신호 및 피드백 신호를 입력받고, 상기 클럭 신호 및 상기 인에이블 신호에 응답해서 제1 노드를 프리챠지하며, 상기 피드백 신호를 제2 노드로 전달하는 프리챠지 회로; 그리고
    상기 클럭 신호 및 상기 인에이블 신호에 응답해서 입력 신호 및 상기 제2 노드로 전달된 상기 피드백 신호 중 어느 하나를 출력 신호로 전달하는 평가 회로를 포함하는 것을 특징으로 하는 도미노 로직.
  13. 제 12 항에 있어서,
    상기 입력 신호는,
    이전 단의 도미노 로직 블록의 상기 출력 신호를 포함하는 것을 특징으로 하는 도미노 로직.
  14. 제 12 항에 있어서,
    상기 피드백 신호는 상기 클럭 신호의 이전 사이클에서 상기 제1 노드의 신호인 것을 특징으로 하는 도미노 로직.
  15. 피드백 신호 및 입력 신호를 입력받고 인에이블 신호 및 클럭 신호에 응답해서 상기 피드백 신호 및 입력 신호 중 어느 하나를 출력 신호로 출력하는 슈도-멀티플렉싱(pseudo-multiplexing) 로직 블록을 포함하되;
    상기 슈도-멀티플렉싱 로직 블록은,
    상기 클럭 신호, 상기 인에이블 신호 및 상기 피드백 신호에 응답해서 제1 노드를 프리챠지하고, 제2 노드를 선택적으로 디스챠지하는 프리챠지 회로; 그리고
    상기 제1 노드와 상기 제2 노드 사이에 연결되고, 상기 클럭 신호, 상기 인에이블 신호에 응답해서 상기 제1 노드의 신호 및 입력 신호 중 어느 하나를 출력 신호로 전달하는 평가 회로를 포함하는 것을 특징으로 하는 로직 블록.
  16. 제 15 항에 있어서,
    상기 입력 신호는 적어도 두 개의 신호들을 포함하고,
    상기 슈도-멀티플렉싱 로직 블록은 상기 입력 신호가 선택될 때 상기 적어도 두 개의 신호들에 대한 논리 조합을 수행하는 로직 회로를 더 포함하는 것을 특징으로 하는 로직 블록.
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