JP3843669B2 - 高速メモリー素子でデータストローブ信号をバッファーリングするための装置 - Google Patents
高速メモリー素子でデータストローブ信号をバッファーリングするための装置 Download PDFInfo
- Publication number
- JP3843669B2 JP3843669B2 JP30778099A JP30778099A JP3843669B2 JP 3843669 B2 JP3843669 B2 JP 3843669B2 JP 30778099 A JP30778099 A JP 30778099A JP 30778099 A JP30778099 A JP 30778099A JP 3843669 B2 JP3843669 B2 JP 3843669B2
- Authority
- JP
- Japan
- Prior art keywords
- data strobe
- strobe signal
- signal
- terminal
- level adjustment
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/109—Control signal input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Logic Circuits (AREA)
Description
【発明が属する技術分野】
本発明は高速メモリー素子で、外部データストローブ信号を入力されて読み出し/書き込み動作時使われる内部データストローブ信号を発生させるための装置に関し、特に誤動作を防止して充分な動作マージンを確保することができるデータストローブバッファーに関するものである。
【0002】
【従来の技術】
公知のように、SDRAM (synchronous random access memory)は動作速度を向上させるために広く使われている。SDRAMは外部DILAIMコントローラー(DRAM controller)からのシステムクロックの制御下で高速で動作する。ここで、前記システムクロックをデータストローブ信号(data strobe signal)と呼ぶ。通常のSDRAMは前記データストローブ信号のライジングエッジ(rising edge)で同期されたパルス信号だけを使用するが、DDR SDRAM(double data rate synchronous random access memory)は前記データストローブ信号のライジングエッジ及びフォーリングエッジ(falling edge)で各々同期されたパルス信号を使用することによって、通常のSDRAMよりさらに高速で動作する。したがって、前記DDR SDRAMは前記データストローブ信号のライジングエッジ及びフォーリングエッジでパルス信号を発生させるための二つの装置(以下、データストローブバッファーとする。)を必要とする。
【0003】
しかし、前記二つの装置は他の回路構成を持っているため、各回路の遅延時間が相異なる。したがって、充分な動作マージンを確保することがむずかしい。また、図1のAのようにデータストローブバッファーを活性化させるイネーブル信号ENがイネーブルされる瞬間に望んでないパルスの発生を防止すべきである。そのようなイネーブル初期に発生する誤動作はチップ全体の誤動作を招くことがあり得る。
【0004】
【発明が解決しようとする課題】
本発明は前記のような問題点を解決するために案出されたもので、イネーブル信号がイネーブルされる瞬間に誤動作を防止して動作マージンを改善する高速メモリー素子で外部データストローブ信号を入力されて読み出し/書き込み動作時に使われる内部データストローブ信号を発生させるための装置を提供することにその目的がある。
【0005】
【課題を解決するための手段】
前記目的を達成するための本発明は、高速メモリー素子で外部データストローブ信号を入力されて読み出し/書き込み動作時に使われる内部データストローブ信号を発生させるための装置において、イネーブル信号により活性化されて、一連のパルス信号を持つ外部データストローブ信号を入力されて前記外部データストローブ信号の各ライジングエッジでの一連のパルス信号を有する第1内部データストローブ信号を出力するための第1バッファーリング手段と、前記イネーブル信号により活性化されて、前記データストローブ信号を入力されて、前記外部データストローブ信号の各フォーリングエッジで一連のパルス信号を持つ第2内部データストローブ信号を出力するための第2バッファーリング手段とを備え、前記第1バッファーリング手段は、前記イネーブル信号により活性化されて、基準電圧と前記外部データストローブ信号を入力されて第1レベル調整及び反転データストローブ信号を出力するための第1レベル調節及び反転手段と、前記イネーブル信号及び前記第1レベル調整及び反転データストローブ信号を入力されて第1初期制御データストローブ信号を発生させるための第1制御手段と、前記第1レベル調整及び反転データストローブ信号及び前記第1初期制御データストローブ信号を入力されて前記第1内部データストローブ信号を出力するための第1出力手段とを含んでなり、前記外部データストローブ信号の各パルスのライジングエッジから前記第1内部データストローブ信号のパルスの各該当パルス間の遅延が前記外部データストローブ信号の各パルスのフォーリングエッジから第2内部データストローブ信号の各パルスの各該当パルス間の遅延と実質的に同様であることを特徴とする。
【0006】
【発明の実施の形態】
以下、本発明が属する技術分野で通常の知識を有するものが本発明の技術的思想を容易に実施できる程度に詳細に説明するため、本発明の最も望ましい実施例を添附した図面を参照して説明する。
【0007】
図1はデータストローブ信号のライジングエッジ及びフォーリングエッジに各々同期されたパルス信号を表すタイミング図である。図面符号ENはデータストローブバッファーをイネーブルさせるためのイネーブル信号を表し、DSは外部データストローブ信号を表して、RDSは前記外部データストローブ信号DSの各パルスのライジングエッジに該当する一連のパルス信号を表す第1内部データストローブ信号を表して、FDSは前記外部データストローブ信号DSの各パルスのフォーリングエッジに該当する一連のパルス信号を表す第2内部データストローブ信号を表す。
【0008】
図2は本発明に係るデータストローブバッファーを表すブロック図である。 図2を参照すれば、前記データストローブバッファー10は第1バッファーリング部100及び第2バッファーリング部200を具備してなる。
【0009】
前記イネーブル信号ENがイネーブルされると、前記第1バッファーリング部100は前記外部データストローブ信号DSを入力されて前記第1内部データストローブ信号RDSを出力して、前記第2バッファーリング部200は前記外部データストローブ信号DSを入力されて前記第2内部データストローブ信号FDSを出力する。前記第1バッファーリング部100は第1レベル調整及び反転部120、第1制御部140及び第1出力部160で構成される。前記第1レベル調整及び反転部120は前記イネーブル信号ENに応答して活性化されて、基準電圧Vref及び前記外部データストローブ信号DSを入力されて第1レベル調整及び反転データストローブ信号PT1を出力し、前記第1制御部140は前記イネーブル信号EN及び前記第1レベル調整及び反転部120からの前記第1レベル調整及び反転データストローブ信号PT1を入力されて第1初期制御データストローブ信号PT2を出力する。ここで、前記第1初期制御データストローブ信号PT2は前記第1レベル調整及び反転データストローブ信号PT1を反転させた後、所定の遅延ほどシフトした信号に該当する。前記第1出力部160は前記第1レベル調整及び反転データストローブ信号PT1及び前記第1初期制御データストローブ信号PT2を入力されて前記第1内部データストローブ信号RDSを出力する。
【0010】
同様にして、前記第2バッファーリング部200は第2レベル調整及び反転部220、第2制御部240及び第2出力部260で構成される。
【0011】
前記第2バッファーリング部200は前記第1バッファーリング部100と同じ回路構成を持ち、同じ素子特性を有する素子で同時に集積させる。したがって、内部回路構成が同一であるため、前記第1内部データストローブ信号RDSの遅延時間と前記第2内部データストローブ信号FDSの遅延時間は実質的に同一である。
【0012】
それに対し、前記外部データストローブ信号DSと前記基準電圧Vrefの入力が互いに反対に入力されて、前記第1バッファーリング部100では前記データストローブ信号DSのライジングに該当するパルス信号の前記第1内部データストローブ信号RDSが発生し、第2バッファーリング部200では前記データストローブ信号DSのフォーリングエッジに該当するパルス信号の第2内部データストローブ信号RDSを発生させる。
【0013】
図3は本発明にかかる一実施例で、前記データストローブバッファーを表す内部回路図である。図2と図3で同じ部分に該当するブロックは同じ図面符号を使用した。
【0014】
図3を参照すれば、前記第1レベル調整及び反転部120は前記基準電圧Vref及び前記外部データストローブ信号DSを入力されて増幅し第1レベル調整信号を出力する第1差動増幅器120A及び前記増幅信号を反転させて前記第1レベル調整及び反転データストローブ信号PT1を出力するための第1反転手段120Bで構成される。
【0015】
前記第1差動増幅器120Aは、各ソース端が電源電圧端VDDに接続されて、各ゲート端が第1ノードN1に共通接続されて前記電源電圧端VDDが各基板に接続された第1PMOSトランジスター対MP1、MP2、各ドレーン端が前記第1PMOSトランジスター対MP1、MP2のドレーン端に各々接続されて、各ソース端に第2ノードN2に共通接続されて、各ゲート端が前記基準電圧Vref及び前記外部データストローブ信号DSを各々入力される第1NMOSトランジスター対MN1、MN2、前記第2ノードN2と前記接地電源端VDD間に接続されて、ゲート端が前記イネーブル信号ENを入力されて、基板に接地電源端VDDが接続された第2NMOSトランジスターMN3、ソース端が電源電圧端VDDに接続されて、ドレーン端が前記第1PMOSトランジスターMP3、MP4対中一つのPMOSトランジスターMP1と前記第1NMOSトランジスター対MN1、MN2中一つのNMOSトランジスターMN1間の第3ノードN3に接続されて、ゲート端が前記イネーブル信号ENを入力されて基板に電源電圧端VDDが接続された第2PMOSトランジスターMP3、及びソース端が電源電圧端VDDに接続されて、ドレーン端が前記第1PMOSトランジスター対MP1、MP2中他のPMOSトランジスターMP2と前記第1NMOSトランジスター対MN1、MN2中他のNMOSトランジスターMN2間の第4ノードN4に接続されて、ゲート端が前記イネーブル信号ENを入力されて基板に電源電圧端VDDが接続された第3PMOSトランジスターMP4で構成されている。
【0016】
前記第1反転部120Bは多数の直列連結された多数のインバータINV1、INV2、INV3で構成されて、前記第1差動増幅器120Aからの出力信号を反転させる。
【0017】
前記第1制御部140は前記イネーブル信号ENを遅延させるための多数のインバータINV5、INV6、INV7、INV8が直列連結された第1遅延手段142、前記第1レベル調整及び反転データストローブ信号PT1を反転させるための第1インバータINV4、前記反転された第1レベル調整及び反転データストローブ信号及び前記遅延されたイネーブル信号をナンドするための第1ナンドゲートNAND1、及び前記第1ナンドゲートNAND1からの出力信号を反転及び遅延させて前記第1初期制御データストローブ信号PT2を出力させるための第1反転及び遅延部144で構成されている。ここで、前記第1反転及び遅延部144は直列連結された多数のインバータINV9、INV10、INV11、INV12、INV13でなる。
【0018】
前記第1出力部160は、前記第1レベル調整及び反転データストローブ信号PT1及び第1初期制御データストローブ信号PT2をナンドするための第2ナンドゲートNAND2、及び前記第2ナンドゲートNAND2の出力信号を反転させて前記第1内部データストローブ信号RDSを出力する第2インバータINV14で構成されている。
【0019】
また、前記第2バッファーリング部200第2レベル調整及び反転部220、第2制御部240、及び第2出力部260で構成されて、前述したように前記第1バッファーリング部100の回路構成が同一である。ただし、第1バッファーリング部100で前記基準電圧Vrefを入力される前記NMOSトランジスターMN1に該当する第2バッファーリング部200のNMOSトランジスターMN4は前記外部データストローブ信号DSを入力されて、第1バッファーリング部100で前記外部データストローブ信号DSを入力される前記NMOSトランジスターMN2に該当する第2バッファーリング部200のNMOSトランジスターMN5は前記基準電圧Vrefを入力される。すなわち、前記外部データストローブ信号DS及び前記基準電圧Vrefを前記第1及び第2バッファーリング部100、200に反対で入力する。
【0020】
図3を参照して、本発明にかかるデータストローブバッファーの動作を説明する。前記イネーブル信号ENが活性化された状態で、前記データストローブ信号DSが前記基準電圧Vrefより大きい場合(前記外部データデータストローブ信号のライジングエッジ部分)、前記第1レベル調整及び反転データストローブ信号PT1がハイレバルになり、前記第1遅延部140の第1反転及び遅延部144の遅延時間ほどのパルス幅を持つハイパルス、すなわち前記第1内部データストローブ信号RDSを前記第1出力部160を介して出力する。一方、第2バッファーリング部200も前記第1バッファーリング部100同じ回路構成を持ち、前記基準電圧Vref及び前記外部データストローブ信号DSが反対に接続されているため、前記データストローブ信号DSのフォーリングエッジで前記第1内部データストローブ信号RDSのようなパルス幅を持つハイパルス、すなわち第2内部データストローブ信号FDSを第2出力部260を介して出力する。
【0021】
さらに、前記イネーブル信号ENがディセーブル状態である時、前記第1初期制御データストローブ信号PT2が前記第2反転及び遅延部144により所定期間の間ロー状態を維持しているために前記第1内部データストローブ信号RDSが初期値でローレベルを維持する。図1のAで見たように、前記イネーブル信号ENがイネーブルされる時、前記データストローブバッファーの誤動作で前記第1レベル調整及び反転データストローブ信号PT1がハイになる時でも、前記第1バッファーリング部100の出力信号の前記第1内部データストローブ信号RDSは前記第1反転及び遅延部144により所定期間の間前記ロー状態を維持するので、前記データストローブバッファーの誤動作を效果的に防止することができる。
【0022】
また、第1及び第2バッファーリング部100、200の回路構成が同一であるため前記外部データストローブ信号DSの各パルスのライジングエッジから前記第1内部データストローブ信号RDSの該当パルスの遅延時間(図1のS1)は、前記外部データストローブ信号DSの各パルスのフォーリングエッジから前記第2内部データストローブ信号FDSの該当パルスの遅延時間(図1のS2)と同じくなり前記第1及び第2内部データストローブ信号RDS、FDSの遅延差を考慮する必要がないので充分な動作マージンを確保することができる。
【0023】
本発明の技術思想は前記望ましい実施例によって具体的に記述したが、前述した実施例はその説明のためのものでありその制限のためのものではないことを注意するべきである。また、本発明の技術分野の通常の専門家であるならば本発明の技術思想の範囲内で多様な実施例が可能であることを理解することができる。
【0024】
【発明の効果】
以上で説明したように本発明はDDR SDRAMのように高速メモリー素子で使われるデータストローブバッファーを具現することにおいて、同じ構成のバッファーリング回路を2つ配置させ、基準電圧と外部データストローブ信号をお互い反対に入力して片方では前記外部データストローブ信号のライジングエッジでだけパルスを発生させて、他方では前記外部データストローブ信号のフォーリングエッジでだけパルスを発生させるように構成されているため、前記二つのパルス信号は同じ遅延時間を持つので充分な動作マージンを確保することができる。
【0025】
また、前記データストローブバッファーがディセーブル状態で初期値を持つように回路を構成し前記データストローブバッファーがイネーブルされる時点での誤動作を防止することができる。
【図面の簡単な説明】
【図1】データストローブ信号のライジングエッジ及びフォーリングエッジに各々同期されたパルスを表すタイミング図である。
【図2】本発明に係るデータストローブバッファーを表すブロック図である。
【図3】本発明の一実施例としてデータストローブ信号を表す回路図である。
【符号の説明】
100 第1バッファーリング部
200 第2バッファーリング部
Claims (16)
- 高速メモリー素子で外部データストローブ信号を入力されて読み出し/書き込み動作時に使われる内部データストローブ信号を発生させるための装置において、
イネーブル信号により活性化されて、一連のパルス信号を持つ外部データストローブ信号を入力されて前記外部データストローブ信号の各ライジングエッジでの一連のパルス信号を有する第1内部データストローブ信号を出力するための第1バッファーリング手段と、
前記イネーブル信号により活性化されて、前記データストローブ信号を入力されて、前記外部データストローブ信号の各フォーリングエッジで一連のパルス信号を持つ第2内部データストローブ信号を出力するための第2バッファーリング手段とを備え、
前記第1バッファーリング手段は、前記イネーブル信号により活性化されて、基準電圧と前記外部データストローブ信号を入力されて第1レベル調整及び反転データストローブ信号を出力するための第1レベル調節及び反転手段と、前記イネーブル信号及び前記第1レベル調整及び反転データストローブ信号を入力されて第1初期制御データストローブ信号を発生させるための第1制御手段と、前記第1レベル調整及び反転データストローブ信号及び前記第1初期制御データストローブ信号を入力されて前記第1内部データストローブ信号を出力するための第1出力手段とを含んでなり、
前記外部データストローブ信号の各パルスのライジングエッジから前記第1内部データストローブ信号のパルスの各該当パルス間の遅延が前記外部データストローブ信号の各パルスのフォーリングエッジから第2内部データストローブ信号の各パルスの各該当パルス間の遅延と実質的に同様であることを特徴とする高速メモリー素子でデータストローブ信号をバッファーリングするための装置。 - 前記第2バッファーリング手段は、
前記イネーブル信号により活性化されて、基準電圧と前記外部データストローブ信号を入力されて第2レベル調整及び反転データストローブ信号を出力するための第2レベル調節及び反転手段と、
前記イネーブル信号及び前記第2レベル調整及び反転データストローブ信号を入力されて第2初期制御データストローブ信号を発生させるための第2制御手段と、
前記第2レベル調整及び反転データストローブ信号及び前記第2初期制御データストローブ信号を入力されて前記第2内部データストローブ信号を出力するための第2出力手段とを含んでなる請求項1に記載の高速メモリー素子でデータストローブ信号をバッファーリングするための装置。 - 前記第1レベル調整及び反転手段は、前記基準電圧及び前記外部データストローブ信号を入力されて増幅信号として第1レベル調整信号を出力するための第1差動増幅手段と、
前記第1レベル調整信号を反転して前記第1レベル調整及び反転データストローブ信号を出力するための第1反転手段とを含んでなる請求項1に記載の高速メモリー素子でデータストローブ信号をバッファーリングするための装置。 - 前記第1差動増幅手段は、各ソース端が電源電圧端に接続されて、各ゲート端が第1ノードに共通接続されていて前記電源電圧端が各基板に接続された第1PMOSトランジスター対と、
各ドレーン端が前記第1PMOSトランジスター対のドレーン端に各々接続されて、各ソース端が第2ノードに共通接続されて、各ゲート端が前記基準電圧及び前記外部データストローブ信号を各々入力される第1NMOSトランジスター対と、
前記第2ノードと接地電源端間に接続されて、ゲート端が前記イネーブル信号を入力されて、基板に接地電源端が接続された第2NMOSトランジスターと、
ソース端が電源電圧端に接続されて、ドレーン端が前記第1PMOSトランジスター対中一つのPMOSトランジスターと前記第1NMOSトランジスター対中一つのNMOSトランジスター間の第3ノードに接続されて、ゲート端が前記イネーブル信号を入力されて基板に電源電圧端が接続された第2PMOSトランジスターと、
ソース端が電源電圧端に接続されて、ドレーン端が前記第1PMOSトランジスター対中他のPMOSトランジスターと前記第1NMOSトランジスター対中他のNMOSトランジスター間の第4ノードに接続されて、ゲート端が前記イネーブル信号を入力されて基板に電源電圧端が接続された第3PMOSトランジスターとを具備してなることを特徴とする請求項3に記載の高速メモリー素子でデータストローブ信号をバッファーリングするための装置。 - 前記第1反転手段は、多数のインバータでなることを特徴とする請求項3に記載の高速メモリー素子でデータストローブ信号をバッファーリングするための装置。
- 前記第1制御手段は、前記イネーブル信号を遅延させるための第1遅延手段と、
前記第1レベル調整及び反転データストローブ信号を反転させるための第1インバータと、
前記反転された第1レベル調整及び反転データストローブ信号及び前記遅延されたイネーブル信号をナンドするための第1ナンドゲートと、
前記第1ナンドゲートからの出力信号を反転及び遅延させて前記第1初期制御データストローブ信号を出力させるための第1反転及び遅延手段とを含んでなることを特徴とする請求項1に記載の高速メモリー素子でデータストローブ信号をバッファーリングするための装置。 - 前記第1遅延手段は、多数のインバータでなることを特徴とする請求項6に記載の高速メモリー素子でデータストローブ信号をバッファーリングするための装置。
- 前記第1反転及び遅延手段は多数のインバータでなることを特徴とする請求項6に記載の高速メモリー素子でデータストローブ信号をバッファーリングするための装置。
- 前記第1出力手段は、前記第1レベル調整及び反転データストローブ信号及び第1初期制御データストローブ信号をナンドするための第2ナンドゲートと、
前記第2ナンドゲートの出力信号を反転させて前記第1内部データストローブ信号を出力する第2インバータとを含んでなることを特徴とする請求項1に記載の高速メモリー素子でデータストローブ信号をバッファーリングするための装置。 - 前記第2レベル調整及び反転手段は、前記基準電圧及び前記外部データストローブ信号を入力されて増幅信号として第2レベル調整信号を出力するための第2差動増幅手段と、
前記第2レベル調整信号を反転して前記第2レベル調整及び反転データストローブ信号を出力するための第2反転手段とを含んでなる請求項2に記載の高速メモリー素子でデータストローブ信号をバッファーリングするための装置。 - 前記第2差動増幅手段は、各ソース端が電源電圧端に接続されて、各ゲート端が第5ノードに共通接続されていて前記電源電圧端が各基板に接続された第4PMOSトランジスター対と、
各ドレーン端が前記第4PMOSトランジスター対のドレーン端に各々接続されて、各ソース端に第6ノードに共通接続されて、各ゲート端が前記基準電圧及び前記外部データストローブ信号を各々入力されて第3NMOSトランジスター対と、
前記第6ノードと接地電源端間に連結して、ゲート端が前記イネーブル信号を入力されて、基板に接地電源端が接続された第4NMOSトランジスターと、
ソース端が電源電圧端に接続されて、ドレーン端が前記第4PMOSトランジスター対中一つのPMOSトランジスターと前記第3NMOSトランジスター対中一つのNMOSトランジスター間の第7ノードに接続されて、ゲート端が前記イネーブル信号を入力されて基板に電源電圧端が接続された第5PMOSトランジスターと、
ソース端が電源電圧端に接続されて、ドレーン端が前記第4PMOSトランジスター対中他のPMOSトランジスターと前記第3NMOSトランジスター対中他のNMOSトランジスター間の第8ノードに接続されて、ゲート端が前記イネーブル信号を入力されて基板に電源電圧端が接続された第6PMOSトランジスターとを具備してなることを特徴とする請求項10に記載の高速メモリー素子でデータストローブ信号をバッファーリングするための装置。 - 前記第2反転手段は、多数のインバータでなることを特徴とする請求項10に記載の高速メモリー素子でデータストローブ信号をバッファーリングするための装置。
- 前記第2制御手段は、前記イネーブル信号を遅延させるための第2遅延手段と、
前記第2レベル調整及び反転データストローブ信号を反転させるための第3インバータと、
前記反転された第2レベル調整及び反転データストローブ信号及び前記遅延されたイネーブル信号をナンドするための第3ナンドゲートと、
前記第3ナンドゲートからの出力信号を反転及び遅延させて前記第2初期制御データストローブ信号を出力させるための第2反転及び遅延手段とを含んでなることを特徴とする請求項2に記載の高速メモリー素子でデータストローブ信号をバッファーリングするための装置。 - 前記第2遅延手段は、多数のインバータでなることを特徴とする請求項13に記載の高速メモリー素子でデータストローブ信号をバッファーリングするための装置。
- 前記第2反転及び遅延手段は多数のインバータでなることを特徴とする請求項13に記載の高速メモリー素子でデータストローブ信号をバッファーリングするための装置。
- 前記第2出力手段は、前記第2レベル調整及び反転データストローブ信号及び第2初期制御データストローブ信号をナンドするための第4ナンドゲートと、
前記第4ナンドゲートの出力信号を反転させて前記第2内部データストローブ信号を出力する第4インバータとを含んでなることを特徴とする請求項2に記載の高速メモリー素子でデータストローブ信号をバッファーリングするための装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019980045298A KR100306882B1 (ko) | 1998-10-28 | 1998-10-28 | 반도체메모리소자에서데이터스트로브신호를버퍼링하기위한방법및장치 |
KR1998/P45298 | 1998-10-28 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000132967A JP2000132967A (ja) | 2000-05-12 |
JP3843669B2 true JP3843669B2 (ja) | 2006-11-08 |
Family
ID=19555715
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP30778099A Expired - Fee Related JP3843669B2 (ja) | 1998-10-28 | 1999-10-28 | 高速メモリー素子でデータストローブ信号をバッファーリングするための装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6292410B1 (ja) |
JP (1) | JP3843669B2 (ja) |
KR (1) | KR100306882B1 (ja) |
TW (1) | TW452795B (ja) |
Families Citing this family (36)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002056680A (ja) * | 2000-08-08 | 2002-02-22 | Mitsubishi Electric Corp | 半導体集積回路 |
US6728162B2 (en) | 2001-03-05 | 2004-04-27 | Samsung Electronics Co. Ltd | Data input circuit and method for synchronous semiconductor memory device |
DE10117614B4 (de) * | 2001-04-07 | 2005-06-23 | Infineon Technologies Ag | Verfahren zum Betreiben eines Halbleiterspeichers mit doppelter Datenübertragungsrate und Halbleiterspeicher |
KR100408406B1 (ko) * | 2001-05-15 | 2003-12-06 | 삼성전자주식회사 | 복수개의 제어 신호들에 동기되어 입력된 데이터를출력하는 데이터 래치 회로를 갖는 동기식 디램 반도체 장치 |
US20030061528A1 (en) * | 2001-09-27 | 2003-03-27 | Seagate Technology Llc | Method and system for controlling clock signals in a memory controller |
KR100532956B1 (ko) * | 2003-06-28 | 2005-12-01 | 주식회사 하이닉스반도체 | Ddr sdram에서의 링잉 현상 방지 방법 |
KR100548563B1 (ko) * | 2003-06-30 | 2006-02-02 | 주식회사 하이닉스반도체 | Ddr sdram 에서의 라이트 링잉 현상을 마스크하기위한 데이타 패스 제어 장치 및 방법 |
US6922367B2 (en) * | 2003-07-09 | 2005-07-26 | Micron Technology, Inc. | Data strobe synchronization circuit and method for double data rate, multi-bit writes |
KR100518608B1 (ko) | 2004-01-08 | 2005-10-04 | 삼성전자주식회사 | 데이터 스트로브 입력 버퍼 및 이를 포함하는 동기식반도체 메모리 장치 |
US7082073B2 (en) * | 2004-12-03 | 2006-07-25 | Micron Technology, Inc. | System and method for reducing power consumption during extended refresh periods of dynamic random access memory devices |
KR101575816B1 (ko) * | 2009-06-19 | 2015-12-08 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치를 구비하는 메모리 시스템 |
KR101132799B1 (ko) | 2010-04-01 | 2012-04-02 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 시스템 |
TWI460727B (zh) * | 2011-04-22 | 2014-11-11 | Elite Semiconductor Esmt | 用於半導體記憶體元件的資料輸入電路及其方法 |
US9652415B2 (en) * | 2014-07-09 | 2017-05-16 | Sandisk Technologies Llc | Atomic non-volatile memory data transfer |
US9904621B2 (en) | 2014-07-15 | 2018-02-27 | Sandisk Technologies Llc | Methods and systems for flash buffer sizing |
US9645744B2 (en) | 2014-07-22 | 2017-05-09 | Sandisk Technologies Llc | Suspending and resuming non-volatile memory operations |
US9436397B2 (en) | 2014-09-23 | 2016-09-06 | Sandisk Technologies Llc. | Validating the status of memory operations |
US9558125B2 (en) | 2014-10-27 | 2017-01-31 | Sandisk Technologies Llc | Processing of un-map commands to enhance performance and endurance of a storage device |
US9753649B2 (en) | 2014-10-27 | 2017-09-05 | Sandisk Technologies Llc | Tracking intermix of writes and un-map commands across power cycles |
US9952978B2 (en) | 2014-10-27 | 2018-04-24 | Sandisk Technologies, Llc | Method for improving mixed random performance in low queue depth workloads |
US9824007B2 (en) | 2014-11-21 | 2017-11-21 | Sandisk Technologies Llc | Data integrity enhancement to protect against returning old versions of data |
US9817752B2 (en) | 2014-11-21 | 2017-11-14 | Sandisk Technologies Llc | Data integrity enhancement to protect against returning old versions of data |
US9647697B2 (en) | 2015-03-16 | 2017-05-09 | Sandisk Technologies Llc | Method and system for determining soft information offsets |
US9645765B2 (en) | 2015-04-09 | 2017-05-09 | Sandisk Technologies Llc | Reading and writing data at multiple, individual non-volatile memory portions in response to data transfer sent to single relative memory address |
US9753653B2 (en) | 2015-04-14 | 2017-09-05 | Sandisk Technologies Llc | High-priority NAND operations management |
US9864545B2 (en) | 2015-04-14 | 2018-01-09 | Sandisk Technologies Llc | Open erase block read automation |
US10372529B2 (en) | 2015-04-20 | 2019-08-06 | Sandisk Technologies Llc | Iterative soft information correction and decoding |
US9778878B2 (en) | 2015-04-22 | 2017-10-03 | Sandisk Technologies Llc | Method and system for limiting write command execution |
US9870149B2 (en) | 2015-07-08 | 2018-01-16 | Sandisk Technologies Llc | Scheduling operations in non-volatile memory devices using preference values |
US9715939B2 (en) | 2015-08-10 | 2017-07-25 | Sandisk Technologies Llc | Low read data storage management |
US10228990B2 (en) | 2015-11-12 | 2019-03-12 | Sandisk Technologies Llc | Variable-term error metrics adjustment |
US10126970B2 (en) | 2015-12-11 | 2018-11-13 | Sandisk Technologies Llc | Paired metablocks in non-volatile storage device |
KR20170077933A (ko) * | 2015-12-28 | 2017-07-07 | 에스케이하이닉스 주식회사 | 반도체 장치 |
US9837146B2 (en) | 2016-01-08 | 2017-12-05 | Sandisk Technologies Llc | Memory system temperature management |
US10732856B2 (en) | 2016-03-03 | 2020-08-04 | Sandisk Technologies Llc | Erase health metric to rank memory portions |
US10481830B2 (en) | 2016-07-25 | 2019-11-19 | Sandisk Technologies Llc | Selectively throttling host reads for read disturbs in non-volatile memory system |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100202193B1 (ko) * | 1995-12-30 | 1999-06-15 | 문정환 | 상보 클럭 발생 방법 및 클럭 발생기 |
KR100268429B1 (ko) * | 1997-03-18 | 2000-11-01 | 윤종용 | 동기형반도체메모리장치의데이터의입력회로및데이터입력방법 |
JP3695902B2 (ja) * | 1997-06-24 | 2005-09-14 | 富士通株式会社 | 半導体記憶装置 |
KR100281896B1 (ko) * | 1998-07-16 | 2001-02-15 | 윤종용 | 저속 테스트 장비로 테스트되는 더블 데이터 레이트 동기식 디램 집적 회로 장치 |
-
1998
- 1998-10-28 KR KR1019980045298A patent/KR100306882B1/ko not_active IP Right Cessation
-
1999
- 1999-10-27 US US09/427,698 patent/US6292410B1/en not_active Expired - Lifetime
- 1999-10-28 JP JP30778099A patent/JP3843669B2/ja not_active Expired - Fee Related
- 1999-12-13 TW TW088121763A patent/TW452795B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
JP2000132967A (ja) | 2000-05-12 |
KR100306882B1 (ko) | 2001-12-01 |
US6292410B1 (en) | 2001-09-18 |
TW452795B (en) | 2001-09-01 |
KR20000027382A (ko) | 2000-05-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3843669B2 (ja) | 高速メモリー素子でデータストローブ信号をバッファーリングするための装置 | |
JP3746161B2 (ja) | 半導体装置 | |
US6687169B2 (en) | Semiconductor memory device for providing address access time and data access time at a high speed | |
US7230864B2 (en) | Circuit for generating data strobe signal of semiconductor memory device | |
KR20200046345A (ko) | 감지 증폭기와 래치를 구비한 반도체 집적 회로 | |
JP2004135098A (ja) | 出力データのスルーレート制御方式 | |
KR20010084281A (ko) | 반도체 메모리 장치의 자동 프리차지 제어신호 발생회로및 자동 프리차지 제어방법 | |
JP4902903B2 (ja) | 高速の半導体メモリ装置のデータ入力バッファリング方法及び装置 | |
US6341100B1 (en) | Semiconductor integrated circuit having circuit for writing data to memory cell | |
JP2004104681A (ja) | 入力バッファ回路 | |
US6314050B1 (en) | Data strobe buffer in SDRAM | |
JPS63138597A (ja) | ダイナミツクメモリ装置 | |
US20080137447A1 (en) | Write circuit of memory device | |
JP2004362744A (ja) | メモリ素子 | |
KR100295682B1 (ko) | 데이터 입력 버퍼 회로 | |
KR20070069543A (ko) | 반도체 메모리 소자 및 비트라인 감지증폭기 구동 방법 | |
US6301189B1 (en) | Apparatus for generating write control signals applicable to double data rate SDRAM | |
KR20030039179A (ko) | 싱글 엔디드 스트로브 모드와 디퍼렌셜 스트로브 모드상호간의 모드 변환이 가능한 동기식 반도체 메모리 장치 | |
KR100800146B1 (ko) | 셀프 리프레쉬 모드 시 티라스 조절 회로 | |
KR100728971B1 (ko) | 카스 레이턴시에 따른 데이터 출력 클록 제어 회로 | |
KR100373348B1 (ko) | 디디알에스디램의 데이터 입력 장치 | |
KR20080003049A (ko) | 데이터 입출력 구간을 제어하는 컬럼 제어 회로 | |
KR100790569B1 (ko) | 모드 레지스터 셋신호 생성회로 | |
KR20040090842A (ko) | 클럭활성화 시점을 선택하는 반도체메모리장치 | |
KR100633334B1 (ko) | 디디알 에스디램의 데이터 입력 제어 방법 및 장치 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050601 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050720 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051011 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060111 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060725 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060807 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090825 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100825 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100825 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110825 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120825 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130825 Year of fee payment: 7 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |