JP2002056680A - 半導体集積回路 - Google Patents
半導体集積回路Info
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Abstract
(57)【要約】
【課題】 クロック信号の“Ｈ”（“Ｌ”）期間の時間
長の影響を受けることなく、クロック信号に同期して動
作制御信号を出力する制御部を有する半導体集積回路を
得る。 【解決手段】 パルス発生回路１１はクロック信号ＣＬ
ＯＣＫの立ち上がりをトリガとして“Ｌ”のパルス信号
Ｓ１１を発生する。ラッチ回路１２は、“Ｌ”のパルス
信号Ｓ１１に基づきラッチ信号Ｓ１２を“Ｌ”から
“Ｈ”に変化させる。インバータＧ１０，Ｇ１１はラッ
チ信号Ｓ１２に基づき信号ＸＤＥＣを出力する。パルス
信号Ｓ１１の“Ｌ”パルス発生が終了し、パルス信号Ｓ
１１が“Ｈ”に戻っても、信号ＲＥＡＤＹが“Ｈ”の期
間、ラッチ回路１２はデータ保持状態となっており、
“Ｈ”のラッチ信号Ｓ１２を維持する。
長の影響を受けることなく、クロック信号に同期して動
作制御信号を出力する制御部を有する半導体集積回路を
得る。 【解決手段】 パルス発生回路１１はクロック信号ＣＬ
ＯＣＫの立ち上がりをトリガとして“Ｌ”のパルス信号
Ｓ１１を発生する。ラッチ回路１２は、“Ｌ”のパルス
信号Ｓ１１に基づきラッチ信号Ｓ１２を“Ｌ”から
“Ｈ”に変化させる。インバータＧ１０，Ｇ１１はラッ
チ信号Ｓ１２に基づき信号ＸＤＥＣを出力する。パルス
信号Ｓ１１の“Ｌ”パルス発生が終了し、パルス信号Ｓ
１１が“Ｈ”に戻っても、信号ＲＥＡＤＹが“Ｈ”の期
間、ラッチ回路１２はデータ保持状態となっており、
“Ｈ”のラッチ信号Ｓ１２を維持する。
Description
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置等
の半導体集積回路に関し、特にクロック同期型ＲＡＭ等
に関する。
の半導体集積回路に関し、特にクロック同期型ＲＡＭ等
に関する。
【０００２】
【従来の技術】図１１は１つの書き込み／読み出しポー
トからなるＳＲＡＭ（ＳＰ−ＳＲＡＭ）の全体の概略構
成を示すブロック図である。同図に示すように、ＳＰ−
ＳＲＡＭは、ワード線ドライバ２、Ｉ／Ｏ回路３、メモ
リセルアレイ４、タイミング生成回路６及び遅延回路７
から構成される。
トからなるＳＲＡＭ（ＳＰ−ＳＲＡＭ）の全体の概略構
成を示すブロック図である。同図に示すように、ＳＰ−
ＳＲＡＭは、ワード線ドライバ２、Ｉ／Ｏ回路３、メモ
リセルアレイ４、タイミング生成回路６及び遅延回路７
から構成される。
【０００３】メモリセルアレイ４は複数のメモリセル
（図示せず）がマトリクス状に配置され、行単位に共通
のワード線（図示せず）に接続され、列単位に共通のビ
ット線対（図示せず）に接続される。ワード線ドライバ
２はワード線駆動制御信号である信号ＸＤＥＣを受け、
信号ＸＤＥＣが“Ｈ”（Ｈｉｇｈレベル）のとき活性状
態となり、外部より得られるアドレス信号ＡＤに基づき
ワード線を選択的に活性化する（開く）。
（図示せず）がマトリクス状に配置され、行単位に共通
のワード線（図示せず）に接続され、列単位に共通のビ
ット線対（図示せず）に接続される。ワード線ドライバ
２はワード線駆動制御信号である信号ＸＤＥＣを受け、
信号ＸＤＥＣが“Ｈ”（Ｈｉｇｈレベル）のとき活性状
態となり、外部より得られるアドレス信号ＡＤに基づき
ワード線を選択的に活性化する（開く）。
【０００４】Ｉ／Ｏ回路３は内部に入出力バッファ、セ
ンスアンプ、ライトドライバ及びプリチャージ回路（い
ずれも図示せず）を含む回路であり、センスアンプはセ
ンスアンプ活性化信号ＳＥが“Ｈ”のとき活性状態とな
り、活性状態時にメモリセルアレイ４内の選択メモリセ
ルより得られる読み出しデータを検知・増幅して出力デ
ータとして外部に出力し、ライトドライバはドライバ制
御信号ＷＥが“Ｈ”のとき活性状態となり、活性状態時
に外部より得られる入力データに基づく書き込みデータ
をビット線対を介して選択メモリセルに出力し、プリチ
ャージ回路はプリチャージ制御信号ＰＣが“Ｈ”のとき
活性状態となり、活性状態時にメモリセルアレイ４内の
ビット線対を所定の電位にプリチャージする。
ンスアンプ、ライトドライバ及びプリチャージ回路（い
ずれも図示せず）を含む回路であり、センスアンプはセ
ンスアンプ活性化信号ＳＥが“Ｈ”のとき活性状態とな
り、活性状態時にメモリセルアレイ４内の選択メモリセ
ルより得られる読み出しデータを検知・増幅して出力デ
ータとして外部に出力し、ライトドライバはドライバ制
御信号ＷＥが“Ｈ”のとき活性状態となり、活性状態時
に外部より得られる入力データに基づく書き込みデータ
をビット線対を介して選択メモリセルに出力し、プリチ
ャージ回路はプリチャージ制御信号ＰＣが“Ｈ”のとき
活性状態となり、活性状態時にメモリセルアレイ４内の
ビット線対を所定の電位にプリチャージする。
【０００５】タイミング生成回路６はクロック信号ＣＬ
ＯＣＫ、信号ＷＥＣ及び信号ＲＥＡＤＹを受け、これら
の信号に基づき、制御信号である信号ＸＤＥＣ，信号Ｓ
Ｅ，信号ＷＥ及び信号ＰＣ並びに信号ＤＵＭ＿ＸＤＥＣ
を出力する。
ＯＣＫ、信号ＷＥＣ及び信号ＲＥＡＤＹを受け、これら
の信号に基づき、制御信号である信号ＸＤＥＣ，信号Ｓ
Ｅ，信号ＷＥ及び信号ＰＣ並びに信号ＤＵＭ＿ＸＤＥＣ
を出力する。
【０００６】遅延回路７は信号ＤＵＭ＿ＸＤＥＣの
“Ｈ”→“Ｌ”（Ｌｏｗレベル）変化時から遅延時間Δ
Ｔ２経過後に“Ｌ”の信号ＲＥＡＤＹを出力し、“Ｌ”
→“Ｈ”変化時から速やかに“Ｈ”の信号ＲＥＡＤＹを
出力する。なお、遅延時間ΔＴ２は、読み出しモード時
にメモリセルアレイ４のワード線を活性状態にしてセン
スアンプで読み出しデータを検知・増幅するのに要する
時間、及び書き込みモード時に書き込みドライバから与
えられる書き込みデータが選択メモリセルに記憶される
のに要する時間を共に満足する遅延時間に設定される。
“Ｈ”→“Ｌ”（Ｌｏｗレベル）変化時から遅延時間Δ
Ｔ２経過後に“Ｌ”の信号ＲＥＡＤＹを出力し、“Ｌ”
→“Ｈ”変化時から速やかに“Ｈ”の信号ＲＥＡＤＹを
出力する。なお、遅延時間ΔＴ２は、読み出しモード時
にメモリセルアレイ４のワード線を活性状態にしてセン
スアンプで読み出しデータを検知・増幅するのに要する
時間、及び書き込みモード時に書き込みドライバから与
えられる書き込みデータが選択メモリセルに記憶される
のに要する時間を共に満足する遅延時間に設定される。
【０００７】図１２は図１１で示したタイミング生成回
路６の内部構成を示す回路図である。同図に示すよう
に、直列に接続されたインバータＧ５１，Ｇ５２はイン
バータＧ５１の入力にクロック信号ＣＬＯＣＫを受け
る。ＮＡＮＤゲートＧ５４は一方入力にインバータＧ５
２の出力を受け、他方入力に信号ＲＥＡＤＹを受ける。
インバータＧ５６は入力にＮＡＮＤゲートＧ５４の出力
を受け、インバータＧ５７は入力にインバータＧ５６の
出力を受ける。
路６の内部構成を示す回路図である。同図に示すよう
に、直列に接続されたインバータＧ５１，Ｇ５２はイン
バータＧ５１の入力にクロック信号ＣＬＯＣＫを受け
る。ＮＡＮＤゲートＧ５４は一方入力にインバータＧ５
２の出力を受け、他方入力に信号ＲＥＡＤＹを受ける。
インバータＧ５６は入力にＮＡＮＤゲートＧ５４の出力
を受け、インバータＧ５７は入力にインバータＧ５６の
出力を受ける。
【０００８】一方、インバータＧ５５は入力に信号ＲＥ
ＡＤＹを受け、ＮＡＮＤゲートＧ５８は一方入力にイン
バータＧ５５の出力を受け、他方入力にインバータＧ５
２の出力を受ける。インバータＧ５９は入力部にＮＡＮ
ＤゲートＧ５８の出力を受け、ＮＯＲゲートＧ６０は一
方入力に信号ＸＤＥＣを受け、他方入力にインバータＧ
５９の出力を受ける。
ＡＤＹを受け、ＮＡＮＤゲートＧ５８は一方入力にイン
バータＧ５５の出力を受け、他方入力にインバータＧ５
２の出力を受ける。インバータＧ５９は入力部にＮＡＮ
ＤゲートＧ５８の出力を受け、ＮＯＲゲートＧ６０は一
方入力に信号ＸＤＥＣを受け、他方入力にインバータＧ
５９の出力を受ける。
【０００９】また、インバータＧ５３は入力部に信号Ｗ
ＥＣを受け、ＮＯＲゲートＧ６１は一方入力に信号ＷＥ
Ｃを受け、他方入力にＮＡＮＤゲートＧ５４の出力を受
ける。ＮＯＲゲートＧ６２は一方入力にインバータＧ５
３の出力を受け、他方入力にＮＡＮＤゲートＧ５４の出
力を受ける。直列に接続されたインバータＧ６３，Ｇ６
４はインバータＧ６３の入力にＮＯＲゲートＧ６１の出
力を受ける。直列に接続されたインバータＧ６５，Ｇ６
６はインバータＧ６５の入力部にＮＯＲゲートＧ６２の
出力を受ける。
ＥＣを受け、ＮＯＲゲートＧ６１は一方入力に信号ＷＥ
Ｃを受け、他方入力にＮＡＮＤゲートＧ５４の出力を受
ける。ＮＯＲゲートＧ６２は一方入力にインバータＧ５
３の出力を受け、他方入力にＮＡＮＤゲートＧ５４の出
力を受ける。直列に接続されたインバータＧ６３，Ｇ６
４はインバータＧ６３の入力にＮＯＲゲートＧ６１の出
力を受ける。直列に接続されたインバータＧ６５，Ｇ６
６はインバータＧ６５の入力部にＮＯＲゲートＧ６２の
出力を受ける。
【００１０】そして、インバータＧ５７の出力がプリチ
ャージ制御信号ＰＣとして、インバータＧ５６の出力が
信号ＸＤＥＣとして、ＮＯＲゲートＧ６０の出力が信号
ＤＵＭ＿ＸＤＥＣとして、インバータＧ６４の出力がセ
ンスアンプ活性化信号ＳＥとして、インバータＧ６６の
出力がドライバ制御信号ＷＥとしてそれぞれ出力され
る。
ャージ制御信号ＰＣとして、インバータＧ５６の出力が
信号ＸＤＥＣとして、ＮＯＲゲートＧ６０の出力が信号
ＤＵＭ＿ＸＤＥＣとして、インバータＧ６４の出力がセ
ンスアンプ活性化信号ＳＥとして、インバータＧ６６の
出力がドライバ制御信号ＷＥとしてそれぞれ出力され
る。
【００１１】図１３は図１２で示したタイミング生成回
路６の生成動作を示すタイミング図である。以下、同図
を参照してタイミング生成回路６の動作を説明する。
路６の生成動作を示すタイミング図である。以下、同図
を参照してタイミング生成回路６の動作を説明する。
【００１２】まず、初期状態では信号ＸＤＥＣが
“Ｌ”、信号ＲＥＡＤＹが“Ｈ”、信号ＤＵＭ＿ＸＤＥ
Ｃが“Ｈ”に設定されている。また、ここでは、書き込
み制御信号ＷＥＣが“Ｌ”で読み出しモードであるとす
る。読み出しモードではドライバ制御信号ＷＥが“Ｌ”
固定される。
“Ｌ”、信号ＲＥＡＤＹが“Ｈ”、信号ＤＵＭ＿ＸＤＥ
Ｃが“Ｈ”に設定されている。また、ここでは、書き込
み制御信号ＷＥＣが“Ｌ”で読み出しモードであるとす
る。読み出しモードではドライバ制御信号ＷＥが“Ｌ”
固定される。
【００１３】上記初期状態で、クロック信号ＣＬＯＣＫ
が“Ｈ”に立ち上がると、信号ＲＥＡＤＹが“Ｈ”であ
るため、クロック信号ＣＬＯＣＫの“Ｈ”立ち上がりを
トリガとして信号ＸＤＥＣが“Ｈ”に変化する（変化Ｃ
Ｈ１１）。
が“Ｈ”に立ち上がると、信号ＲＥＡＤＹが“Ｈ”であ
るため、クロック信号ＣＬＯＣＫの“Ｈ”立ち上がりを
トリガとして信号ＸＤＥＣが“Ｈ”に変化する（変化Ｃ
Ｈ１１）。
【００１４】変化ＣＨ１１と同時に、プリチャージ制御
信号ＰＣが“Ｌ”に、信号ＤＵＭ＿ＸＤＥＣが“Ｌ”に
立ち下がり、センスアンプ活性化信号ＳＥがＨ”に立ち
上がる。
信号ＰＣが“Ｌ”に、信号ＤＵＭ＿ＸＤＥＣが“Ｌ”に
立ち下がり、センスアンプ活性化信号ＳＥがＨ”に立ち
上がる。
【００１５】信号ＸＤＥＣが“Ｈ”になると、ワード線
ドライバ２が活性状態となり、外部から得られるアドレ
ス信号ＡＤに基づきワード線を選択的に駆動（活性状態
に）する。
ドライバ２が活性状態となり、外部から得られるアドレ
ス信号ＡＤに基づきワード線を選択的に駆動（活性状態
に）する。
【００１６】同時に、プリチャージ制御信号ＰＣは
“Ｌ”のためプリチャージ回路は非活性状態となり、セ
ンスアンプ活性化信号ＳＥが“Ｈ”のためセンスアンプ
が活性状態となり選択メモリセルからの読み出しデータ
が検知・増幅された出力データとして外部に出力される
ことにより読み出し動作が開始される。
“Ｌ”のためプリチャージ回路は非活性状態となり、セ
ンスアンプ活性化信号ＳＥが“Ｈ”のためセンスアンプ
が活性状態となり選択メモリセルからの読み出しデータ
が検知・増幅された出力データとして外部に出力される
ことにより読み出し動作が開始される。
【００１７】そして、信号ＸＤＥＣの立ち上がり（信号
ＤＵＭ＿ＸＤＥＣの立ち下がり）から遅延時間ΔＴ２経
過後に信号ＲＥＡＤＹが“Ｌ”に立ち下がる（変化ＣＨ
１２）。
ＤＵＭ＿ＸＤＥＣの立ち下がり）から遅延時間ΔＴ２経
過後に信号ＲＥＡＤＹが“Ｌ”に立ち下がる（変化ＣＨ
１２）。
【００１８】信号ＲＥＡＤＹの“Ｌ”立ち下がりをトリ
ガとして信号ＸＤＥＣが“Ｌ”に立ち下がる（変化ＣＨ
１３）。同時に、プリチャージ制御信号ＰＣは“Ｈ”に
立ち上がり、センスアンプ活性化信号ＳＥが“Ｌ”に立
ち下がる。
ガとして信号ＸＤＥＣが“Ｌ”に立ち下がる（変化ＣＨ
１３）。同時に、プリチャージ制御信号ＰＣは“Ｈ”に
立ち上がり、センスアンプ活性化信号ＳＥが“Ｌ”に立
ち下がる。
【００１９】信号ＸＤＥＣが“Ｌ”になってワード線ド
ライバ２が非活性状態となり全てのワード線の駆動が停
止し、センスアンプ活性化信号ＳＥが“Ｌ”となってセ
ンスアンプが非活性状態となることにより、読み出し動
作が終了する。一方、プリチャージ制御信号ＰＣが
“Ｈ”となることによりビット線対へのプリチャージ動
作が再開する。
ライバ２が非活性状態となり全てのワード線の駆動が停
止し、センスアンプ活性化信号ＳＥが“Ｌ”となってセ
ンスアンプが非活性状態となることにより、読み出し動
作が終了する。一方、プリチャージ制御信号ＰＣが
“Ｈ”となることによりビット線対へのプリチャージ動
作が再開する。
【００２０】なお、信号ＲＥＡＤＹが“Ｌ”のため、信
号ＸＤＥＣが“Ｌ”に立ち下がっても信号ＤＵＭ＿ＸＤ
ＥＣは“Ｌ”を維持する。
号ＸＤＥＣが“Ｌ”に立ち下がっても信号ＤＵＭ＿ＸＤ
ＥＣは“Ｌ”を維持する。
【００２１】その後、クロック信号ＣＬＯＣＫは“Ｌ”
に立ち下がると、クロック信号ＣＬＯＣＫの“Ｌ”立ち
下がりをトリガとして信号ＤＵＭ＿ＸＤＥＣが“Ｈ”に
立ち上がる（変化ＣＨ１４）。
に立ち下がると、クロック信号ＣＬＯＣＫの“Ｌ”立ち
下がりをトリガとして信号ＤＵＭ＿ＸＤＥＣが“Ｈ”に
立ち上がる（変化ＣＨ１４）。
【００２２】さらに、信号ＤＵＭ＿ＸＤＥＣの“Ｈ”立
ち上がり後、速やかに信号ＲＥＡＤＹが“Ｈ”に立ち上
がる（変化ＣＨ１５）。その結果、信号ＸＤＥＣが
“Ｌ”、信号ＲＥＡＤＹ及び信号ＤＵＭ＿ＸＤＥＣが
“Ｈ”の初期状態に戻る。以降、クロック信号ＣＬＯＣ
Ｋに同期して上述した動作が繰り返される。
ち上がり後、速やかに信号ＲＥＡＤＹが“Ｈ”に立ち上
がる（変化ＣＨ１５）。その結果、信号ＸＤＥＣが
“Ｌ”、信号ＲＥＡＤＹ及び信号ＤＵＭ＿ＸＤＥＣが
“Ｈ”の初期状態に戻る。以降、クロック信号ＣＬＯＣ
Ｋに同期して上述した動作が繰り返される。
【００２３】このように、タイミング生成回路６は、動
作制御信号である信号ＸＤＥＣ、プリチャージ制御信号
ＰＣ及びセンスアンプ活性化信号ＳＥを生成することに
より、読み出し動作のタイミング制御が行える。
作制御信号である信号ＸＤＥＣ、プリチャージ制御信号
ＰＣ及びセンスアンプ活性化信号ＳＥを生成することに
より、読み出し動作のタイミング制御が行える。
【００２４】なお、信号ＷＥＣを“Ｈ”にすれば書き込
みモードとなり、タイミング生成回路６は、“Ｌ”固定
のセンスアンプ活性化信号ＳＥ、読み出しモード時のセ
ンスアンプ活性化信号ＳＥの信号変化と同じ変化のドラ
イバ制御信号ＷＥ、読み出しモード時と同じ信号変化の
信号ＸＤＥＣ及びプリチャージ制御信号ＰＣは生成する
ことにより、書き込み動作のタイミング制御を実行する
ことができる。
みモードとなり、タイミング生成回路６は、“Ｌ”固定
のセンスアンプ活性化信号ＳＥ、読み出しモード時のセ
ンスアンプ活性化信号ＳＥの信号変化と同じ変化のドラ
イバ制御信号ＷＥ、読み出しモード時と同じ信号変化の
信号ＸＤＥＣ及びプリチャージ制御信号ＰＣは生成する
ことにより、書き込み動作のタイミング制御を実行する
ことができる。
【００２５】
【発明が解決しようとする課題】従来のタイミング生成
回路６は以上のように、論理にクロックを組み合わせた
回路構成をしているため、タイミング生成回路６から生
成される制御信号（ＸＤＥＣ，ＷＥ，ＳＥ，ＰＣ）の生
成タイミングが、クロック信号ＣＬＯＣＫの“Ｈ”
（“Ｌ”）期間の時間長の制約を受けてしまい、ＲＡＭ
の動作を高速化を妨げてしまうという問題点があった。
回路６は以上のように、論理にクロックを組み合わせた
回路構成をしているため、タイミング生成回路６から生
成される制御信号（ＸＤＥＣ，ＷＥ，ＳＥ，ＰＣ）の生
成タイミングが、クロック信号ＣＬＯＣＫの“Ｈ”
（“Ｌ”）期間の時間長の制約を受けてしまい、ＲＡＭ
の動作を高速化を妨げてしまうという問題点があった。
【００２６】例えば、図１３の信号変化ＣＨ１１後の信
号ＸＤＥＣが“Ｈ”、信号ＲＥＡＤＹが“Ｈ”で、ワー
ド線が駆動されデータの読み出し（書き込み）が行われ
ている期間に、クロック信号ＣＬＯＣＫが“Ｌ”に立ち
下がると、信号ＸＤＥＣが“Ｌ”に立ち下がってしまう
ため、ワード線の駆動が強制終了されてしまい、データ
の読み出し（書き込み）に失敗する。したがって、少な
くとも信号ＲＥＡＤＹの立ち下がりをトリガとして信号
ＸＤＥＣが立ち下がるまでは、クロック信号ＣＬＯＣＫ
は“Ｈ”を維持する必要がある。
号ＸＤＥＣが“Ｈ”、信号ＲＥＡＤＹが“Ｈ”で、ワー
ド線が駆動されデータの読み出し（書き込み）が行われ
ている期間に、クロック信号ＣＬＯＣＫが“Ｌ”に立ち
下がると、信号ＸＤＥＣが“Ｌ”に立ち下がってしまう
ため、ワード線の駆動が強制終了されてしまい、データ
の読み出し（書き込み）に失敗する。したがって、少な
くとも信号ＲＥＡＤＹの立ち下がりをトリガとして信号
ＸＤＥＣが立ち下がるまでは、クロック信号ＣＬＯＣＫ
は“Ｈ”を維持する必要がある。
【００２７】この発明は上記問題点を解決するためにな
されたもので、例えば、ＲＡＭのメモリセルアレイ、ワ
ード線ドライバ、及びＩ／Ｏ回路等の動作部に動作制御
信号をクロック信号に同期して生成し、この際、クロッ
ク信号の“Ｈ”（“Ｌ”）期間の時間長の影響を受けな
い制御部を有する半導体集積回路を得ることを目的とす
る。
されたもので、例えば、ＲＡＭのメモリセルアレイ、ワ
ード線ドライバ、及びＩ／Ｏ回路等の動作部に動作制御
信号をクロック信号に同期して生成し、この際、クロッ
ク信号の“Ｈ”（“Ｌ”）期間の時間長の影響を受けな
い制御部を有する半導体集積回路を得ることを目的とす
る。
【００２８】
【課題を解決するための手段】この発明に係る請求項１
記載の半導体集積回路は、クロック信号に同期して動作
制御信号を生成する制御部と、前記動作制御信号に基づ
き動作する動作部とを備え、前記制御部は、前記クロッ
ク信号の一の所定の信号遷移にのみよってタイミング制
御される前記動作制御信号を出力している。
記載の半導体集積回路は、クロック信号に同期して動作
制御信号を生成する制御部と、前記動作制御信号に基づ
き動作する動作部とを備え、前記制御部は、前記クロッ
ク信号の一の所定の信号遷移にのみよってタイミング制
御される前記動作制御信号を出力している。
【００２９】また、請求項２の発明は、請求項１記載の
半導体集積回路であって、前記制御部は、前記クロック
信号を受け第１あるいは第２のレベルをとるパルス信号
を発生するパルス発生回路を備え、前記パルス信号は前
記クロック信号の前記一の所定の信号遷移から所定期間
は第１のレベルとなり、前記パルス信号を受け、前記第
１のレベルの前記パルス信号に応答して前記第１のレベ
ルに基づく信号値のラッチ信号を出力し、その後所定期
間データ保持状態となり、前記制御部は、前記パルス信
号のレベルに関係なく前記ラッチ信号の信号値を保持す
るラッチ回路と、前記ラッチ信号に基づき前記動作制御
信号を生成する制御信号生成回路とをさらに備える。
半導体集積回路であって、前記制御部は、前記クロック
信号を受け第１あるいは第２のレベルをとるパルス信号
を発生するパルス発生回路を備え、前記パルス信号は前
記クロック信号の前記一の所定の信号遷移から所定期間
は第１のレベルとなり、前記パルス信号を受け、前記第
１のレベルの前記パルス信号に応答して前記第１のレベ
ルに基づく信号値のラッチ信号を出力し、その後所定期
間データ保持状態となり、前記制御部は、前記パルス信
号のレベルに関係なく前記ラッチ信号の信号値を保持す
るラッチ回路と、前記ラッチ信号に基づき前記動作制御
信号を生成する制御信号生成回路とをさらに備える。
【００３０】また、請求項３の発明は、請求項２記載の
半導体集積回路であって、前記制御部は、前記パルス信
号が前記第１のレベルを採る時、前記ラッチ信号による
前記制御信号生成回路の駆動に先立って、前記ラッチ信
号に応答して前記制御信号生成回路から生成される前記
動作制御信号を、前記制御信号生成回路から前もって生
成させる動作制御信号高速設定回路を、さらに備えてい
る。
半導体集積回路であって、前記制御部は、前記パルス信
号が前記第１のレベルを採る時、前記ラッチ信号による
前記制御信号生成回路の駆動に先立って、前記ラッチ信
号に応答して前記制御信号生成回路から生成される前記
動作制御信号を、前記制御信号生成回路から前もって生
成させる動作制御信号高速設定回路を、さらに備えてい
る。
【００３１】また、請求項４の発明は、請求項２記載の
半導体集積回路であって、前記制御部は、前記動作制御
信号に基づき補助信号を出力する補助信号出力回路をさ
らに備え、前記ラッチ回路は、前記補助信号が所定の信
号値を採る時、前記データ保持状態を解除する。
半導体集積回路であって、前記制御部は、前記動作制御
信号に基づき補助信号を出力する補助信号出力回路をさ
らに備え、前記ラッチ回路は、前記補助信号が所定の信
号値を採る時、前記データ保持状態を解除する。
【００３２】また、請求項５の発明は、請求項４記載の
半導体集積回路であって、前記制御部は、前記補助信号
が前記所定の信号値を採る時、前記ラッチ信号による前
記制御信号生成回路の駆動に先立って、前記ラッチ信号
に応答して前記制御信号生成回路から生成される前記動
作制御信号を、前記制御信号生成回路から前もって生成
させる動作制御信号高速設定回路を、さらに備えてい
る。
半導体集積回路であって、前記制御部は、前記補助信号
が前記所定の信号値を採る時、前記ラッチ信号による前
記制御信号生成回路の駆動に先立って、前記ラッチ信号
に応答して前記制御信号生成回路から生成される前記動
作制御信号を、前記制御信号生成回路から前もって生成
させる動作制御信号高速設定回路を、さらに備えてい
る。
【００３３】さらに、請求項６の発明は、請求項４ある
いは請求項５記載の半導体集積回路であって、前記補助
信号出力回路は、前記動作制御信号を受け、前記動作制
御信号を遅延させた信号に基づき、前記所定の信号値の
前記補助信号を出力する遅延回路を含んでいる。
いは請求項５記載の半導体集積回路であって、前記補助
信号出力回路は、前記動作制御信号を受け、前記動作制
御信号を遅延させた信号に基づき、前記所定の信号値の
前記補助信号を出力する遅延回路を含んでいる。
【００３４】
【発明の実施の形態】＜実施の形態１＞図１はこの発明
の実施の形態１のＲＡＭ（半導体集積回路）の構成を示
すブロック図である。
の実施の形態１のＲＡＭ（半導体集積回路）の構成を示
すブロック図である。
【００３５】同図に示すように、タイミング生成回路１
はクロック信号ＣＬＯＣＫ、書き込み制御信号ＷＥＣ及
び信号ＲＥＡＤＹ（補助信号）を受け、これらの信号に
基づき、動作制御信号である信号ＸＤＥＣ，信号ＳＥ，
信号ＷＥ及び信号ＰＣを出力する。
はクロック信号ＣＬＯＣＫ、書き込み制御信号ＷＥＣ及
び信号ＲＥＡＤＹ（補助信号）を受け、これらの信号に
基づき、動作制御信号である信号ＸＤＥＣ，信号ＳＥ，
信号ＷＥ及び信号ＰＣを出力する。
【００３６】遅延回路５は信号ＸＤＥＣの“Ｌ”→
“Ｈ”変化時から遅延時間ΔＴ１経過後に“Ｌ”の信号
ＲＥＡＤＹを出力し、“Ｈ”→“Ｌ”変化時から速やか
に“Ｈ”の信号ＲＥＡＤＹを出力する。なお、遅延時間
ΔＴ１は読み出しモード時にメモリセルアレイ４のワー
ド線を選択的に活性状態にしてセンスアンプで読み出し
データを検知・増幅するのに要する時間、及び書き込み
モード時に書き込みドライバから与えられる書き込みデ
ータが選択メモリセルに記憶されるのに要する時間を共
に満足する遅延時間に設定される。
“Ｈ”変化時から遅延時間ΔＴ１経過後に“Ｌ”の信号
ＲＥＡＤＹを出力し、“Ｈ”→“Ｌ”変化時から速やか
に“Ｈ”の信号ＲＥＡＤＹを出力する。なお、遅延時間
ΔＴ１は読み出しモード時にメモリセルアレイ４のワー
ド線を選択的に活性状態にしてセンスアンプで読み出し
データを検知・増幅するのに要する時間、及び書き込み
モード時に書き込みドライバから与えられる書き込みデ
ータが選択メモリセルに記憶されるのに要する時間を共
に満足する遅延時間に設定される。
【００３７】これらタイミング生成回路１及び遅延回路
５が動作制御信号を生成する制御部を構成する。一方、
動作部であるワード線ドライバ２、Ｉ／Ｏ回路３、及び
メモリセルアレイ４は、図１１で示した従来と同様であ
るため説明を省略する。但し、Ｉ／Ｏ回路３内のプリチ
ャージ回路は従来例と異なり“Ｌ”アクティブである。
５が動作制御信号を生成する制御部を構成する。一方、
動作部であるワード線ドライバ２、Ｉ／Ｏ回路３、及び
メモリセルアレイ４は、図１１で示した従来と同様であ
るため説明を省略する。但し、Ｉ／Ｏ回路３内のプリチ
ャージ回路は従来例と異なり“Ｌ”アクティブである。
【００３８】図２は図１で示した遅延回路５の一構成例
を示す回路図である。同図に示すように、ＮＡＮＤゲー
ト２２は一方入力に遅延線２１を介して信号ＸＤＥＣを
受け、他方入力に信号ＸＤＥＣを直接受ける。ここで、
遅延線２１による遅延時間を遅延時間ΔＴ１に設定すれ
ば、遅延回路５は上述の遅延動作を実行することにな
る。ただし、ＮＡＮＤゲート２２による信号伝播遅延時
間を無視する。
を示す回路図である。同図に示すように、ＮＡＮＤゲー
ト２２は一方入力に遅延線２１を介して信号ＸＤＥＣを
受け、他方入力に信号ＸＤＥＣを直接受ける。ここで、
遅延線２１による遅延時間を遅延時間ΔＴ１に設定すれ
ば、遅延回路５は上述の遅延動作を実行することにな
る。ただし、ＮＡＮＤゲート２２による信号伝播遅延時
間を無視する。
【００３９】図３は図１で示したタイミング生成回路１
の内部構成を示す回路図である。同図に示すように、タ
イミング生成回路１はパルス発生回路１１、ラッチ回路
１２、高速化パス回路１３及び制御信号生成回路１４と
信号レベル調整用のインバータＧ１０，Ｇ１１から構成
される。
の内部構成を示す回路図である。同図に示すように、タ
イミング生成回路１はパルス発生回路１１、ラッチ回路
１２、高速化パス回路１３及び制御信号生成回路１４と
信号レベル調整用のインバータＧ１０，Ｇ１１から構成
される。
【００４０】パルス発生回路１１は、インバータＧ１〜
Ｇ５，Ｇ７及びＮＯＲゲートＧ６から構成され、インバ
ータＧ１〜Ｇ４は直列に接続され、インバータＧ１の入
力にクロック信号ＣＬＯＣＫを受ける。インバータＧ５
の入力にクロック信号ＣＬＯＣＫを受ける。ＮＯＲゲー
トＧ６は一方入力にインバータＧ４の出力を受け、他方
入力にインバータＧ５の出力を受ける。インバータＧ７
の入力にＮＯＲゲートＧ６の出力を受ける。インバータ
Ｇ７の出力がパルス信号Ｓ１１としてラッチ回路１２に
出力され、ＮＯＲゲートＧ６の出力が事前パルス信号Ｓ
Ｐ１１として高速化パス回路１３に出力される。したが
って、事前パルス信号ＳＰ１１はパルス信号Ｓ１１の反
転信号となる。
Ｇ５，Ｇ７及びＮＯＲゲートＧ６から構成され、インバ
ータＧ１〜Ｇ４は直列に接続され、インバータＧ１の入
力にクロック信号ＣＬＯＣＫを受ける。インバータＧ５
の入力にクロック信号ＣＬＯＣＫを受ける。ＮＯＲゲー
トＧ６は一方入力にインバータＧ４の出力を受け、他方
入力にインバータＧ５の出力を受ける。インバータＧ７
の入力にＮＯＲゲートＧ６の出力を受ける。インバータ
Ｇ７の出力がパルス信号Ｓ１１としてラッチ回路１２に
出力され、ＮＯＲゲートＧ６の出力が事前パルス信号Ｓ
Ｐ１１として高速化パス回路１３に出力される。したが
って、事前パルス信号ＳＰ１１はパルス信号Ｓ１１の反
転信号となる。
【００４１】ラッチ回路１２は、ＮＡＮＤゲートＧ８，
Ｇ９から構成され、ＮＡＮＤゲートＧ８は一方入力にパ
ルス信号Ｓ１１を受け、他方入力にＮＡＮＤゲートＧ９
の出力を受ける。ＮＡＮＤゲートＧ９は一方入力にＮＡ
ＮＤゲートＧ８の出力を受け、他方入力に信号ＲＥＡＤ
Ｙを受ける。ＮＡＮＤゲートＧ８の出力がラッチ回路１
２のラッチ信号Ｓ１２となる。
Ｇ９から構成され、ＮＡＮＤゲートＧ８は一方入力にパ
ルス信号Ｓ１１を受け、他方入力にＮＡＮＤゲートＧ９
の出力を受ける。ＮＡＮＤゲートＧ９は一方入力にＮＡ
ＮＤゲートＧ８の出力を受け、他方入力に信号ＲＥＡＤ
Ｙを受ける。ＮＡＮＤゲートＧ８の出力がラッチ回路１
２のラッチ信号Ｓ１２となる。
【００４２】高速化パス回路１３はＮＭＯＳトランジス
タＱ１，ＰＭＯＳトランジスタＱ２から構成され、ラッ
チ信号Ｓ１２をインバータＧ１０を介してノードＮ１３
に受ける。ＮＭＯＳトランジスタＱ１はソースが接地さ
れ、ドレインがノードＮ１３に接続され、ゲートに事前
パルス信号ＳＰ１１を受ける。ＰＭＯＳトランジスタＱ
２はソースが電源に接続され、ドレインがノードＮ１３
に接続され、ゲートに信号ＲＥＡＤＹを受ける。高速化
パス回路１３のノードＮ１３より得られる信号がインバ
ータＧ１１を介して信号ＸＤＥＣとして出力される。
タＱ１，ＰＭＯＳトランジスタＱ２から構成され、ラッ
チ信号Ｓ１２をインバータＧ１０を介してノードＮ１３
に受ける。ＮＭＯＳトランジスタＱ１はソースが接地さ
れ、ドレインがノードＮ１３に接続され、ゲートに事前
パルス信号ＳＰ１１を受ける。ＰＭＯＳトランジスタＱ
２はソースが電源に接続され、ドレインがノードＮ１３
に接続され、ゲートに信号ＲＥＡＤＹを受ける。高速化
パス回路１３のノードＮ１３より得られる信号がインバ
ータＧ１１を介して信号ＸＤＥＣとして出力される。
【００４３】制御信号生成回路１４は、インバータＧ１
２，Ｇ１３，Ｇ１７〜Ｇ１９、ＮＡＮＤゲートＧ１４〜
Ｇ１６から構成される。インバータＧ１２の入力は高速
化パス回路１３のノードＮ１３に接続され、インバータ
Ｇ１３の入力は信号ＷＥＣを受ける。ＮＡＮＤゲートＧ
１４の一方入力はインバータＧ１２の出力を受け、他方
入力は信号ＲＥＡＤＹを受ける。３入力のＮＡＮＤゲー
トＧ１５は第１入力にインバータＧ１２の出力を受け、
第２入力に信号ＲＥＡＤＹを受け、第３入力にインバー
タＧ１３の出力を受ける。３入力のＮＡＮＤゲートＧ１
６は第１入力にインバータＧ１２の出力を受け、第２入
力に信号ＲＥＡＤＹを受け、第３入力に信号ＲＥＡＤＹ
を受ける。
２，Ｇ１３，Ｇ１７〜Ｇ１９、ＮＡＮＤゲートＧ１４〜
Ｇ１６から構成される。インバータＧ１２の入力は高速
化パス回路１３のノードＮ１３に接続され、インバータ
Ｇ１３の入力は信号ＷＥＣを受ける。ＮＡＮＤゲートＧ
１４の一方入力はインバータＧ１２の出力を受け、他方
入力は信号ＲＥＡＤＹを受ける。３入力のＮＡＮＤゲー
トＧ１５は第１入力にインバータＧ１２の出力を受け、
第２入力に信号ＲＥＡＤＹを受け、第３入力にインバー
タＧ１３の出力を受ける。３入力のＮＡＮＤゲートＧ１
６は第１入力にインバータＧ１２の出力を受け、第２入
力に信号ＲＥＡＤＹを受け、第３入力に信号ＲＥＡＤＹ
を受ける。
【００４４】インバータＧ１７〜Ｇ１９の入力はＮＡＮ
ＤゲートＧ１４〜Ｇ１６の出力を受け、これらインバー
タＧ１７，Ｇ１８及びＧ１９の出力信号がプリチャージ
制御信号ＰＣ、センスアンプ活性化信号ＳＥ及びドライ
バ制御信号ＷＥとなる。
ＤゲートＧ１４〜Ｇ１６の出力を受け、これらインバー
タＧ１７，Ｇ１８及びＧ１９の出力信号がプリチャージ
制御信号ＰＣ、センスアンプ活性化信号ＳＥ及びドライ
バ制御信号ＷＥとなる。
【００４５】図４は図３で示した実施の形態１のタイミ
ング生成回路の制御信号生成動作を示すタイミング図で
ある。以下、同図を参照して実施の形態１のタイミング
生成回路の動作を説明する。
ング生成回路の制御信号生成動作を示すタイミング図で
ある。以下、同図を参照して実施の形態１のタイミング
生成回路の動作を説明する。
【００４６】まず、初期状態では信号ＸＤＥＣが“Ｌ”
（ラッチ信号Ｓ１２が“Ｌ”）、信号ＲＥＡＤＹが
“Ｈ”に設定されている。また、ここでは、書き込み制
御信号ＷＥＣが“Ｌ”で読み出しモードあるとする。読
み出しモードではドライバ制御信号ＷＥが“Ｌ”固定さ
れる。
（ラッチ信号Ｓ１２が“Ｌ”）、信号ＲＥＡＤＹが
“Ｈ”に設定されている。また、ここでは、書き込み制
御信号ＷＥＣが“Ｌ”で読み出しモードあるとする。読
み出しモードではドライバ制御信号ＷＥが“Ｌ”固定さ
れる。
【００４７】上記初期状態で、クロック信号ＣＬＯＣＫ
が“Ｈ”に立ち上がると、この立ち上がりをトリガとし
て、パルス信号Ｓ１１は期間ｔ１“Ｌ”になるパルスを
発生する（変化ＣＨ１）。同時に事前パルス信号ＳＰ１
１が期間ｔ１“Ｈ”になるパルスを発生する（図４では
図示せず）。上記した期間ｔ１はインバータＧ１〜Ｇ４
の信号伝播時間からインバータＧ５の信号伝播時間を差
し引いた時間に相当する。
が“Ｈ”に立ち上がると、この立ち上がりをトリガとし
て、パルス信号Ｓ１１は期間ｔ１“Ｌ”になるパルスを
発生する（変化ＣＨ１）。同時に事前パルス信号ＳＰ１
１が期間ｔ１“Ｈ”になるパルスを発生する（図４では
図示せず）。上記した期間ｔ１はインバータＧ１〜Ｇ４
の信号伝播時間からインバータＧ５の信号伝播時間を差
し引いた時間に相当する。
【００４８】事前パルス信号ＳＰ１１の“Ｈ”のパルス
がＮＭＯＳトランジスタＱ１のゲートに印加されるとＮ
ＭＯＳトランジスタＱ１はオンし、ノードＮ１３が速や
かに“Ｌ”に設定されることにより、信号ＸＤＥＣが
“Ｈ”に立ち上がる（変化ＣＨ２）。
がＮＭＯＳトランジスタＱ１のゲートに印加されるとＮ
ＭＯＳトランジスタＱ１はオンし、ノードＮ１３が速や
かに“Ｌ”に設定されることにより、信号ＸＤＥＣが
“Ｈ”に立ち上がる（変化ＣＨ２）。
【００４９】これと並行して、“Ｌ”のパルス信号Ｓ１
１を受けたラッチ回路１２は、パルス信号Ｓ１１をラッ
チし、“Ｌ”のパルス信号Ｓ１１に基づきラッチ信号Ｓ
１２を“Ｌ”から“Ｈ”に変化させる。その結果、ラッ
チ信号Ｓ１２がインバータＧ１０，Ｇ１１を介して得ら
れる信号ＸＤＥＣは“Ｈ”で安定する。すなわち、イン
バータＧ１０，Ｇ１１は信号ＸＤＥＣ用の制御信号生成
回路として機能する。
１を受けたラッチ回路１２は、パルス信号Ｓ１１をラッ
チし、“Ｌ”のパルス信号Ｓ１１に基づきラッチ信号Ｓ
１２を“Ｌ”から“Ｈ”に変化させる。その結果、ラッ
チ信号Ｓ１２がインバータＧ１０，Ｇ１１を介して得ら
れる信号ＸＤＥＣは“Ｈ”で安定する。すなわち、イン
バータＧ１０，Ｇ１１は信号ＸＤＥＣ用の制御信号生成
回路として機能する。
【００５０】一方、ノードＮ１３が“Ｌ”設定される
と、プリチャージ制御信号ＰＣ及びセンスアンプ活性化
信号ＳＥが“Ｈ”に立ち上がる。
と、プリチャージ制御信号ＰＣ及びセンスアンプ活性化
信号ＳＥが“Ｈ”に立ち上がる。
【００５１】パルス信号Ｓ１１の“Ｌ”パルス発生が終
了し、パルス信号Ｓ１１が“Ｈ”に戻っても、信号ＲＥ
ＡＤＹが“Ｈ”のため、ラッチ回路１２はデータ保持状
態となっており、“Ｈ”のラッチ信号Ｓ１２を維持す
る。
了し、パルス信号Ｓ１１が“Ｈ”に戻っても、信号ＲＥ
ＡＤＹが“Ｈ”のため、ラッチ回路１２はデータ保持状
態となっており、“Ｈ”のラッチ信号Ｓ１２を維持す
る。
【００５２】信号ＸＤＥＣが“Ｈ”になると、ワード線
ドライバ２が活性状態となり、外部から得られるアドレ
ス信号ＡＤに基づきワード線を選択的に駆動（活性状態
に）する。
ドライバ２が活性状態となり、外部から得られるアドレ
ス信号ＡＤに基づきワード線を選択的に駆動（活性状態
に）する。
【００５３】同時に、プリチャージ制御信号ＰＣは
“Ｈ”のためプリチャージ回路は非活性状態となり、セ
ンスアンプ活性化信号ＳＥが“Ｈ”のためセンスアンプ
が活性状態となり、選択メモリセルからの読み出しデー
タが検知・増幅された出力データとして外部に出力され
ることにより読み出し動作が開始される。
“Ｈ”のためプリチャージ回路は非活性状態となり、セ
ンスアンプ活性化信号ＳＥが“Ｈ”のためセンスアンプ
が活性状態となり、選択メモリセルからの読み出しデー
タが検知・増幅された出力データとして外部に出力され
ることにより読み出し動作が開始される。
【００５４】そして、遅延回路５によって、信号ＸＤＥ
Ｃの立ち上がりから遅延時間ΔＴ１経過後に信号ＲＥＡ
ＤＹが“Ｌ”に立ち下がる（変化ＣＨ３）。
Ｃの立ち上がりから遅延時間ΔＴ１経過後に信号ＲＥＡ
ＤＹが“Ｌ”に立ち下がる（変化ＣＨ３）。
【００５５】信号ＲＥＡＤＹの“Ｌ”立ち下がりをトリ
ガとして、プリチャージ制御信号ＰＣ及びセンスアンプ
活性化信号ＳＥが“Ｌ”に立ち下がる。
ガとして、プリチャージ制御信号ＰＣ及びセンスアンプ
活性化信号ＳＥが“Ｌ”に立ち下がる。
【００５６】信号ＲＥＡＤＹの“Ｌ”がＰＭＯＳトラン
ジスタＱ２のゲートに印加されるとＰＭＯＳトランジス
タＱ２はオンし、ノードＮ１３が速やかに“Ｈ”に設定
されることにより、信号ＸＤＥＣが“Ｌ”に立ち下がる
（変化ＣＨ４）。
ジスタＱ２のゲートに印加されるとＰＭＯＳトランジス
タＱ２はオンし、ノードＮ１３が速やかに“Ｈ”に設定
されることにより、信号ＸＤＥＣが“Ｌ”に立ち下がる
（変化ＣＨ４）。
【００５７】これと並行して、信号ＲＥＡＤＹの“Ｌ”
立ち下がりによってラッチ回路１２のデータ保持状態が
解除され、“Ｈ”のパルス信号Ｓ１１に基づきラッチ信
号Ｓ１２が“Ｌ”に立ち下がり、その結果、信号ＸＤＥ
Ｃが“Ｌ”で安定する。
立ち下がりによってラッチ回路１２のデータ保持状態が
解除され、“Ｈ”のパルス信号Ｓ１１に基づきラッチ信
号Ｓ１２が“Ｌ”に立ち下がり、その結果、信号ＸＤＥ
Ｃが“Ｌ”で安定する。
【００５８】したがって、信号ＸＤＥＣが“Ｌ”になっ
てワード線ドライバ２が非活性状態となり全てのワード
線の駆動が停止し、センスアンプ活性化信号ＳＥが
“Ｌ”となってセンスアンプが非活性状態となることに
より、読み出し動作が終了する。一方、プリチャージ制
御信号ＰＣが“Ｌ”となることによりビット線対へのプ
リチャージ動作が再開する。
てワード線ドライバ２が非活性状態となり全てのワード
線の駆動が停止し、センスアンプ活性化信号ＳＥが
“Ｌ”となってセンスアンプが非活性状態となることに
より、読み出し動作が終了する。一方、プリチャージ制
御信号ＰＣが“Ｌ”となることによりビット線対へのプ
リチャージ動作が再開する。
【００５９】信号ＸＤＥＣの立ち下がりから速やかに信
号ＲＥＡＤＹが“Ｈ”に立ち上がる（変化ＣＨ５）。信
号ＲＥＡＤＹが“Ｈ”に戻っても、パルス信号Ｓ１１が
“Ｈ”のため、ラッチ回路１２はデータ保持状態とな
り、“Ｌ”のラッチ信号Ｓ１２を維持する。したがっ
て、信号ＸＤＥＣは“Ｌ”を維持する。すなわち、信号
ＸＤＥＣが“Ｌ”、信号ＲＥＡＤＹが“Ｈ”の初期状態
に戻る。以降、クロック信号ＣＬＯＣＫに“Ｈ”立ち上
がりに同期して上述した動作が繰り返される。
号ＲＥＡＤＹが“Ｈ”に立ち上がる（変化ＣＨ５）。信
号ＲＥＡＤＹが“Ｈ”に戻っても、パルス信号Ｓ１１が
“Ｈ”のため、ラッチ回路１２はデータ保持状態とな
り、“Ｌ”のラッチ信号Ｓ１２を維持する。したがっ
て、信号ＸＤＥＣは“Ｌ”を維持する。すなわち、信号
ＸＤＥＣが“Ｌ”、信号ＲＥＡＤＹが“Ｈ”の初期状態
に戻る。以降、クロック信号ＣＬＯＣＫに“Ｈ”立ち上
がりに同期して上述した動作が繰り返される。
【００６０】このように、タイミング生成回路１は、動
作制御信号である信号ＸＤＥＣ、プリチャージ制御信号
ＰＣ及びセンスアンプ活性化信号ＳＥを生成することに
より、読み出し動作のタイミング制御が行える。
作制御信号である信号ＸＤＥＣ、プリチャージ制御信号
ＰＣ及びセンスアンプ活性化信号ＳＥを生成することに
より、読み出し動作のタイミング制御が行える。
【００６１】なお、信号ＷＥＣを“Ｈ”にすれば書き込
みモードとなり、タイミング生成回路１は、“Ｌ”固定
のセンスアンプ活性化信号ＳＥ、読み出しモード時のセ
ンスアンプ活性化信号ＳＥの信号変化と同じ変化のドラ
イバ制御信号ＷＥ、読み出しモード時と同じ信号変化の
信号ＸＤＥＣ及びプリチャージ制御信号ＰＣを生成する
ことにより、書き込み動作のタイミング制御を実行する
ことができる。
みモードとなり、タイミング生成回路１は、“Ｌ”固定
のセンスアンプ活性化信号ＳＥ、読み出しモード時のセ
ンスアンプ活性化信号ＳＥの信号変化と同じ変化のドラ
イバ制御信号ＷＥ、読み出しモード時と同じ信号変化の
信号ＸＤＥＣ及びプリチャージ制御信号ＰＣを生成する
ことにより、書き込み動作のタイミング制御を実行する
ことができる。
【００６２】このように、実施の形態１のタイミング生
成回路１は、クロック信号ＣＬＯＣＫの立ち上がりエッ
ジのみに依存して動作制御信号（信号ＸＤＥＣ，ＰＣ，
ＳＥ，ＷＥ）を生成しているため、クロック信号ＣＬＯ
ＣＫの“Ｈ”，“Ｌ”の時間長の影響を全く受けない。
成回路１は、クロック信号ＣＬＯＣＫの立ち上がりエッ
ジのみに依存して動作制御信号（信号ＸＤＥＣ，ＰＣ，
ＳＥ，ＷＥ）を生成しているため、クロック信号ＣＬＯ
ＣＫの“Ｈ”，“Ｌ”の時間長の影響を全く受けない。
【００６３】したがって、クロック信号ＣＬＯＣＫの全
期間をＲＡＭの動作に使用できるため、ＲＡＭの高速動
作を効果的に実現することができる。
期間をＲＡＭの動作に使用できるため、ＲＡＭの高速動
作を効果的に実現することができる。
【００６４】また、ワード線駆動制御信号ＸＤＥＣは一
般に負荷が大きく駆動するのに時間を要するが、実施の
形態１では、高速化パス回路１３によって、パルス信号
Ｓ１１の“Ｌ”立ち下がり（事前パルス信号ＳＰ１１の
“Ｈ”立ち上がり）をトリガとして高速に信号ＸＤＥＣ
を“Ｈ”に立ち上げるとともに、信号ＲＥＡＤＹの
“Ｌ”立ち下がりをトリガとして高速に信号ＸＤＥＣを
“Ｌ”に立ち下げている。以下、この点を詳述する。
般に負荷が大きく駆動するのに時間を要するが、実施の
形態１では、高速化パス回路１３によって、パルス信号
Ｓ１１の“Ｌ”立ち下がり（事前パルス信号ＳＰ１１の
“Ｈ”立ち上がり）をトリガとして高速に信号ＸＤＥＣ
を“Ｈ”に立ち上げるとともに、信号ＲＥＡＤＹの
“Ｌ”立ち下がりをトリガとして高速に信号ＸＤＥＣを
“Ｌ”に立ち下げている。以下、この点を詳述する。
【００６５】高速化パス回路１３によって、クロック信
号ＣＬＯＣＫの“Ｈ”立ち上がりから信号ＸＤＥＣの
“Ｈ”立ち上がりに寄与する信号伝播インバータ相当数
は、４個（インバータＧ５，ＮＯＲゲートＧ６、ＮＭＯ
ＳトランジスタＱ１及びインバータＧ１１）と少ないた
め、クロック信号ＣＬＯＣＫの立ち上がりをトリガとし
てして高速に信号ＸＤＥＣを“Ｈ”に立ち上げることが
できる。
号ＣＬＯＣＫの“Ｈ”立ち上がりから信号ＸＤＥＣの
“Ｈ”立ち上がりに寄与する信号伝播インバータ相当数
は、４個（インバータＧ５，ＮＯＲゲートＧ６、ＮＭＯ
ＳトランジスタＱ１及びインバータＧ１１）と少ないた
め、クロック信号ＣＬＯＣＫの立ち上がりをトリガとし
てして高速に信号ＸＤＥＣを“Ｈ”に立ち上げることが
できる。
【００６６】なお、しかる後、事前パルス信号ＳＰ１１
が“Ｌ”に立ち下がるとＮＭＯＳトランジスタＱ１がオ
フ状態となって高速化パス回路１３による信号ＸＤＥＣ
の“Ｈ”駆動は終了するが、以降はラッチ回路１２のラ
ッチ信号Ｓ１２（“Ｈ”）によって信号ＸＤＥＣは
“Ｈ”を安定維持することができるため、何ら支障は生
じない。
が“Ｌ”に立ち下がるとＮＭＯＳトランジスタＱ１がオ
フ状態となって高速化パス回路１３による信号ＸＤＥＣ
の“Ｈ”駆動は終了するが、以降はラッチ回路１２のラ
ッチ信号Ｓ１２（“Ｈ”）によって信号ＸＤＥＣは
“Ｈ”を安定維持することができるため、何ら支障は生
じない。
【００６７】一方、高速化パス回路１３によって、信号
ＲＥＡＤＹの“Ｌ”立ち下がりから信号ＸＤＥＣの
“Ｌ”立ち下がりに寄与する信号伝播インバータ相当数
は、２個（ＰＭＯＳトランジスタＱ２及びインバータＧ
１１）と少ないため、信号ＲＥＡＤＹの立ち下がりをト
リガとして高速に信号ＸＤＥＣを“Ｌ”に立ち下げるこ
とができる。
ＲＥＡＤＹの“Ｌ”立ち下がりから信号ＸＤＥＣの
“Ｌ”立ち下がりに寄与する信号伝播インバータ相当数
は、２個（ＰＭＯＳトランジスタＱ２及びインバータＧ
１１）と少ないため、信号ＲＥＡＤＹの立ち下がりをト
リガとして高速に信号ＸＤＥＣを“Ｌ”に立ち下げるこ
とができる。
【００６８】なお、しかる後、信号ＲＥＡＤＹが“Ｈ”
に立ち上がるとＰＭＯＳトランジスタＱ２がオフ状態と
なって高速化パス回路１３による信号ＸＤＥＣの“Ｌ”
駆動は終了するが、以降はラッチ回路１２のラッチ信号
Ｓ１２（“Ｌ”）によって信号ＸＤＥＣは“Ｌ”を安定
維持することができるため、何ら支障は生じない。
に立ち上がるとＰＭＯＳトランジスタＱ２がオフ状態と
なって高速化パス回路１３による信号ＸＤＥＣの“Ｌ”
駆動は終了するが、以降はラッチ回路１２のラッチ信号
Ｓ１２（“Ｌ”）によって信号ＸＤＥＣは“Ｌ”を安定
維持することができるため、何ら支障は生じない。
【００６９】このように、信号値高速設定回路である高
速化パス回路１３によって信号ＸＤＥＣの“Ｈ”，
“Ｌ”切り替えを高速に行うことにより、ＲＡＭの高速
動作がより一層促進される。
速化パス回路１３によって信号ＸＤＥＣの“Ｈ”，
“Ｌ”切り替えを高速に行うことにより、ＲＡＭの高速
動作がより一層促進される。
【００７０】なお、実施の形態１ではカレントミラー型
センスアンプを用いたＲＡＭの例を示した。この場合、
センスアンプ活性化信号ＳＥの“Ｈ”期間で、センスア
ンプが活性化される。その他のセンスアンプ、例えばラ
ッチ型センスアンプなどは、センスアンプ活性化信号Ｓ
Ｅの立ち下がりエッジをトリガとして活性化されるが、
本発明はそれらカレントミラー型以外のセンスアンプを
用いたＲＡＭについても有効である。
センスアンプを用いたＲＡＭの例を示した。この場合、
センスアンプ活性化信号ＳＥの“Ｈ”期間で、センスア
ンプが活性化される。その他のセンスアンプ、例えばラ
ッチ型センスアンプなどは、センスアンプ活性化信号Ｓ
Ｅの立ち下がりエッジをトリガとして活性化されるが、
本発明はそれらカレントミラー型以外のセンスアンプを
用いたＲＡＭについても有効である。
【００７１】＜実施の形態２＞図５はこの発明の実施の
形態２であるＲＡＭ内のタイミング生成回路の内部構成
を示す回路図である。なお、全体構成はタイミング生成
回路を除いて図１で示した実施の形態１と同様である。
形態２であるＲＡＭ内のタイミング生成回路の内部構成
を示す回路図である。なお、全体構成はタイミング生成
回路を除いて図１で示した実施の形態１と同様である。
【００７２】同図に示すように、タイミング生成回路１
はパルス発生回路１５、ラッチ回路１２、高速化パス回
路１３及び制御信号生成回路１４と信号レベル調整用の
インバータＧ１０，Ｇ１１から構成される。
はパルス発生回路１５、ラッチ回路１２、高速化パス回
路１３及び制御信号生成回路１４と信号レベル調整用の
インバータＧ１０，Ｇ１１から構成される。
【００７３】パルス発生回路１５は、インバータＧ２１
〜Ｇ２３，Ｇ２５及びＮＯＲゲートＧ２４から構成さ
れ、インバータＧ２１〜Ｇ２３は直列に接続され、イン
バータＧ２１の入力にクロック信号ＣＬＯＣＫを受け
る。ＮＯＲゲートＧ２４は一方入力にインバータＧ３の
出力を受け、他方入力にクロック信号ＣＬＯＣＫを受け
る。インバータＧ５の入力にＮＯＲゲートＧ２４の出力
を受ける。インバータＧ２５の出力がパルス信号Ｓ１５
としてラッチ回路１２に出力され、ＮＯＲゲートＧ２４
の出力が事前パルス信号ＳＰ１５として高速化パス回路
１３に出力される。
〜Ｇ２３，Ｇ２５及びＮＯＲゲートＧ２４から構成さ
れ、インバータＧ２１〜Ｇ２３は直列に接続され、イン
バータＧ２１の入力にクロック信号ＣＬＯＣＫを受け
る。ＮＯＲゲートＧ２４は一方入力にインバータＧ３の
出力を受け、他方入力にクロック信号ＣＬＯＣＫを受け
る。インバータＧ５の入力にＮＯＲゲートＧ２４の出力
を受ける。インバータＧ２５の出力がパルス信号Ｓ１５
としてラッチ回路１２に出力され、ＮＯＲゲートＧ２４
の出力が事前パルス信号ＳＰ１５として高速化パス回路
１３に出力される。
【００７４】ラッチ回路１２、高速化パス回路１３及び
制御信号生成回路１４は図３で示した実施の形態１と同
様であるため、説明は省略する。但し、ラッチ回路１２
にはパルス信号Ｓ１１に代わってパルス信号Ｓ１５が付
与され、高速化パス回路１３には事前パルス信号ＳＰ１
１に代わって事前パルス信号ＳＰ１５が付与される。
制御信号生成回路１４は図３で示した実施の形態１と同
様であるため、説明は省略する。但し、ラッチ回路１２
にはパルス信号Ｓ１１に代わってパルス信号Ｓ１５が付
与され、高速化パス回路１３には事前パルス信号ＳＰ１
１に代わって事前パルス信号ＳＰ１５が付与される。
【００７５】図６は実施の形態２のタイミング生成回路
の制御信号生成動作を示すタイミング図である。以下、
同図を参照して、実施の形態２のタイミング生成回路の
動作を説明する。
の制御信号生成動作を示すタイミング図である。以下、
同図を参照して、実施の形態２のタイミング生成回路の
動作を説明する。
【００７６】まず、初期状態では、実施の形態１と同
様、信号ＸＤＥＣが“Ｌ”、信号ＲＥＡＤＹが“Ｈ”に
設定されている。
様、信号ＸＤＥＣが“Ｌ”、信号ＲＥＡＤＹが“Ｈ”に
設定されている。
【００７７】上記初期状態で、クロック信号ＣＬＯＣＫ
が“Ｌ”に立ち下がると、この立ち下がりをトリガとし
て、パルス信号Ｓ１５は期間ｔ２“Ｌ”になるパルスを
発生する（変化ＣＨ１）。同時に事前パルス信号ＳＰ１
５が期間ｔ２“Ｈ”になるパルスを発生する（図６では
図示せず）。上記した期間ｔ２はインバータＧ２１〜Ｇ
２３の信号伝播時間に相当する。
が“Ｌ”に立ち下がると、この立ち下がりをトリガとし
て、パルス信号Ｓ１５は期間ｔ２“Ｌ”になるパルスを
発生する（変化ＣＨ１）。同時に事前パルス信号ＳＰ１
５が期間ｔ２“Ｈ”になるパルスを発生する（図６では
図示せず）。上記した期間ｔ２はインバータＧ２１〜Ｇ
２３の信号伝播時間に相当する。
【００７８】事前パルス信号ＳＰ１５の“Ｈ”のパルス
がＮＭＯＳトランジスタＱ１のゲートに印加されるとＮ
ＭＯＳトランジスタＱ１はオンし、ノードＮ１３が速や
かに“Ｌ”に設定されることにより、信号ＸＤＥＣが
“Ｈ”に立ち上がる（変化ＣＨ２）。
がＮＭＯＳトランジスタＱ１のゲートに印加されるとＮ
ＭＯＳトランジスタＱ１はオンし、ノードＮ１３が速や
かに“Ｌ”に設定されることにより、信号ＸＤＥＣが
“Ｈ”に立ち上がる（変化ＣＨ２）。
【００７９】これと並行して、“Ｌ”のパルス信号Ｓ１
５を受けたラッチ回路１２は、パルス信号Ｓ１５をラッ
チし、“Ｌ”のパルス信号Ｓ１５に基づきラッチ信号Ｓ
１２を“Ｌ”から“Ｈ”に変化させる。その結果、ラッ
チ信号Ｓ１２がインバータＧ１０，Ｇ１１を介して得ら
れる信号ＸＤＥＣは“Ｈ”で安定維持する。
５を受けたラッチ回路１２は、パルス信号Ｓ１５をラッ
チし、“Ｌ”のパルス信号Ｓ１５に基づきラッチ信号Ｓ
１２を“Ｌ”から“Ｈ”に変化させる。その結果、ラッ
チ信号Ｓ１２がインバータＧ１０，Ｇ１１を介して得ら
れる信号ＸＤＥＣは“Ｈ”で安定維持する。
【００８０】以降、パルス信号Ｓ１１，事前パルス信号
ＳＰ１１がパルス信号Ｓ１５，事前パルス信号ＳＰ１５
に置き換わった点を除き、図４で示した実施の形態１と
同様の動作が行われる。
ＳＰ１１がパルス信号Ｓ１５，事前パルス信号ＳＰ１５
に置き換わった点を除き、図４で示した実施の形態１と
同様の動作が行われる。
【００８１】このように、実施の形態２のタイミング生
成回路は、クロック信号ＣＬＯＣＫの立ち下がりエッジ
のみに依存して動作制御信号（信号ＸＤＥＣ，ＰＣ，Ｓ
Ｅ，ＷＥ）を生成し、実施の形態１と同等の効果を奏す
る。
成回路は、クロック信号ＣＬＯＣＫの立ち下がりエッジ
のみに依存して動作制御信号（信号ＸＤＥＣ，ＰＣ，Ｓ
Ｅ，ＷＥ）を生成し、実施の形態１と同等の効果を奏す
る。
【００８２】＜実施の形態３＞図７はこの発明の実施の
形態３であるＲＡＭ内のタイミング生成回路の内部構成
を示す回路図である。なお、全体構成はタイミング生成
回路を除いて図１で示した実施の形態１と同様である。
形態３であるＲＡＭ内のタイミング生成回路の内部構成
を示す回路図である。なお、全体構成はタイミング生成
回路を除いて図１で示した実施の形態１と同様である。
【００８３】同図に示すように、タイミング生成回路１
はパルス発生回路１６、ラッチ回路１７、高速化パス回
路１３及び制御信号生成回路１４と信号レベル調整用の
インバータＧ１１，Ｇ４０から構成される。
はパルス発生回路１６、ラッチ回路１７、高速化パス回
路１３及び制御信号生成回路１４と信号レベル調整用の
インバータＧ１１，Ｇ４０から構成される。
【００８４】パルス発生回路１６は、インバータＧ３１
〜Ｇ３５及びＮＯＲゲートＧ３６から構成され、インバ
ータＧ３１〜Ｇ３４は直列に接続され、インバータＧ３
１の入力にクロック信号ＣＬＯＣＫを受ける。インバー
タＧ３５の入力にクロック信号ＣＬＯＣＫを受ける。Ｎ
ＯＲゲートＧ３６は一方入力にインバータＧ３４の出力
を受け、他方入力にインバータＧ３５の出力を受ける。
ＮＯＲゲートＧ３６の出力がパルス信号Ｓ１６としてラ
ッチ回路１７及び高速化パス回路１３に出力される。
〜Ｇ３５及びＮＯＲゲートＧ３６から構成され、インバ
ータＧ３１〜Ｇ３４は直列に接続され、インバータＧ３
１の入力にクロック信号ＣＬＯＣＫを受ける。インバー
タＧ３５の入力にクロック信号ＣＬＯＣＫを受ける。Ｎ
ＯＲゲートＧ３６は一方入力にインバータＧ３４の出力
を受け、他方入力にインバータＧ３５の出力を受ける。
ＮＯＲゲートＧ３６の出力がパルス信号Ｓ１６としてラ
ッチ回路１７及び高速化パス回路１３に出力される。
【００８５】ラッチ回路１７は、ＮＯＲゲートＧ３８，
Ｇ３９から構成され、ＮＯＲゲートＧ３８は一方入力に
パルス信号Ｓ１６を受け、他方入力にＮＯＲゲートＧ３
９の出力を受ける。ＮＯＲゲートＧ３９は一方入力にＮ
ＯＲゲートＧ３８の出力を受け、他方入力にインバータ
Ｇ４０を介して得られる信号ＲＥＡＤＹの反転信号を受
ける。ＮＯＲゲートＧ３８の出力がラッチ回路１７のラ
ッチ信号Ｓ１７となる。
Ｇ３９から構成され、ＮＯＲゲートＧ３８は一方入力に
パルス信号Ｓ１６を受け、他方入力にＮＯＲゲートＧ３
９の出力を受ける。ＮＯＲゲートＧ３９は一方入力にＮ
ＯＲゲートＧ３８の出力を受け、他方入力にインバータ
Ｇ４０を介して得られる信号ＲＥＡＤＹの反転信号を受
ける。ＮＯＲゲートＧ３８の出力がラッチ回路１７のラ
ッチ信号Ｓ１７となる。
【００８６】高速化パス回路１３及び制御信号生成回路
１４は図３で示した実施の形態１と同様であるため、説
明は省略する。但し、高速化パス回路１３には事前パル
ス信号ＳＰ１１に代わってパルス信号Ｓ１６が付与され
る。
１４は図３で示した実施の形態１と同様であるため、説
明は省略する。但し、高速化パス回路１３には事前パル
ス信号ＳＰ１１に代わってパルス信号Ｓ１６が付与され
る。
【００８７】図８は実施の形態３のタイミング生成回路
の制御信号生成動作を示すタイミング図である。以下、
同図を参照して、実施の形態３のタイミング生成回路の
動作を説明する。
の制御信号生成動作を示すタイミング図である。以下、
同図を参照して、実施の形態３のタイミング生成回路の
動作を説明する。
【００８８】まず、初期状態では、実施の形態１と同
様、信号ＸＤＥＣが“Ｌ”（ラッチ信号Ｓ１７が
“Ｈ”）、信号ＲＥＡＤＹが“Ｈ”に設定されている。
様、信号ＸＤＥＣが“Ｌ”（ラッチ信号Ｓ１７が
“Ｈ”）、信号ＲＥＡＤＹが“Ｈ”に設定されている。
【００８９】上記初期状態で、クロック信号ＣＬＯＣＫ
が“Ｈ”に立ち上がると、この立ち上がりをトリガとし
て、パルス信号Ｓ１６は期間ｔ３“Ｈ”になるパルスを
発生する（変化ＣＨ１）。上記した期間ｔ３はインバー
タＧ３１〜Ｇ３４の信号伝播時間からインバータＧ３５
の信号伝播時間を差し引いた時間に相当する。
が“Ｈ”に立ち上がると、この立ち上がりをトリガとし
て、パルス信号Ｓ１６は期間ｔ３“Ｈ”になるパルスを
発生する（変化ＣＨ１）。上記した期間ｔ３はインバー
タＧ３１〜Ｇ３４の信号伝播時間からインバータＧ３５
の信号伝播時間を差し引いた時間に相当する。
【００９０】パルス信号Ｓ１６の“Ｈ”のパルスがＮＭ
ＯＳトランジスタＱ１のゲートに印加されるとＮＭＯＳ
トランジスタＱ１はオンし、ノードＮ１３が速やかに
“Ｌ”に設定されることにより、信号ＸＤＥＣが“Ｈ”
に立ち上がる（変化ＣＨ２）。
ＯＳトランジスタＱ１のゲートに印加されるとＮＭＯＳ
トランジスタＱ１はオンし、ノードＮ１３が速やかに
“Ｌ”に設定されることにより、信号ＸＤＥＣが“Ｈ”
に立ち上がる（変化ＣＨ２）。
【００９１】これと並行して、“Ｈ”のパルス信号Ｓ１
６を受けたラッチ回路１７は、パルス信号Ｓ１６をラッ
チし、“Ｈ”のパルス信号Ｓ１６に基づきラッチ信号Ｓ
１７を“Ｈ”から“Ｌ”に変化させる。その結果、ラッ
チ信号Ｓ１７がインバータＧ１１を介して得られる信号
ＸＤＥＣは“Ｈ”で安定維持する。
６を受けたラッチ回路１７は、パルス信号Ｓ１６をラッ
チし、“Ｈ”のパルス信号Ｓ１６に基づきラッチ信号Ｓ
１７を“Ｈ”から“Ｌ”に変化させる。その結果、ラッ
チ信号Ｓ１７がインバータＧ１１を介して得られる信号
ＸＤＥＣは“Ｈ”で安定維持する。
【００９２】一方、ノードＮ１３が“Ｌ”設定される
と、プリチャージ制御信号ＰＣ及びセンスアンプ活性化
信号ＳＥが“Ｈ”に立ち上がる。
と、プリチャージ制御信号ＰＣ及びセンスアンプ活性化
信号ＳＥが“Ｈ”に立ち上がる。
【００９３】パルス信号Ｓ１６の“Ｈ”パルス発生が終
了し、パルス信号Ｓ１６が“Ｌ”に戻っても、信号ＲＥ
ＡＤＹが“Ｈ”（インバータＧ４０の出力が“Ｌ”）の
ため、ラッチ回路１７はデータ保持状態となり、“Ｌ”
のラッチ信号Ｓ１７を維持する。
了し、パルス信号Ｓ１６が“Ｌ”に戻っても、信号ＲＥ
ＡＤＹが“Ｈ”（インバータＧ４０の出力が“Ｌ”）の
ため、ラッチ回路１７はデータ保持状態となり、“Ｌ”
のラッチ信号Ｓ１７を維持する。
【００９４】そして、遅延回路５によって、信号ＸＤＥ
Ｃの立ち上がりから遅延時間ΔＴ１経過後に信号ＲＥＡ
ＤＹが“Ｌ”に立ち下がる（変化ＣＨ３）。
Ｃの立ち上がりから遅延時間ΔＴ１経過後に信号ＲＥＡ
ＤＹが“Ｌ”に立ち下がる（変化ＣＨ３）。
【００９５】信号ＲＥＡＤＹの“Ｌ”立ち下がりをトリ
ガとして、プリチャージ制御信号ＰＣ及びセンスアンプ
活性化信号ＳＥが“Ｌ”に立ち下がる。
ガとして、プリチャージ制御信号ＰＣ及びセンスアンプ
活性化信号ＳＥが“Ｌ”に立ち下がる。
【００９６】一方、信号ＲＥＡＤＹの“Ｌ”がＰＭＯＳ
トランジスタＱ２のゲートに印加されるとＰＭＯＳトラ
ンジスタＱ２はオンし、ノードＮ１３が速やかに“Ｈ”
に設定されることにより、信号ＸＤＥＣが“Ｌ”に立ち
上がる（変化ＣＨ４）。
トランジスタＱ２のゲートに印加されるとＰＭＯＳトラ
ンジスタＱ２はオンし、ノードＮ１３が速やかに“Ｈ”
に設定されることにより、信号ＸＤＥＣが“Ｌ”に立ち
上がる（変化ＣＨ４）。
【００９７】これと並行して、信号ＲＥＡＤＹの“Ｌ”
立ち下がりによってラッチ回路１７のデータ保持状態が
解除され、“Ｌ”のパルス信号Ｓ１６に基づきラッチ信
号Ｓ１７が“Ｈ”に立ち上がり、その結果、信号ＸＤＥ
Ｃが“Ｌ”を安定維持する。
立ち下がりによってラッチ回路１７のデータ保持状態が
解除され、“Ｌ”のパルス信号Ｓ１６に基づきラッチ信
号Ｓ１７が“Ｈ”に立ち上がり、その結果、信号ＸＤＥ
Ｃが“Ｌ”を安定維持する。
【００９８】信号ＸＤＥＣの立ち下がりから速やかに信
号ＲＥＡＤＹが“Ｈ”に立ち上がる（変化ＣＨ５）。信
号ＲＥＡＤＹが“Ｈ”に戻っても、パルス信号Ｓ１６が
“Ｌ”のため、ラッチ回路１７はデータ保持状態とな
り、“Ｈ”のラッチ信号Ｓ１７を維持する。したがっ
て、信号ＸＤＥＣは“Ｌ”を維持する。すなわち、信号
ＸＤＥＣが“Ｌ”、信号ＲＥＡＤＹが“Ｈ”の初期状態
に戻る。以降、クロック信号ＣＬＯＣＫに“Ｈ”立ち上
がりに同期して上述した動作が繰り返される。
号ＲＥＡＤＹが“Ｈ”に立ち上がる（変化ＣＨ５）。信
号ＲＥＡＤＹが“Ｈ”に戻っても、パルス信号Ｓ１６が
“Ｌ”のため、ラッチ回路１７はデータ保持状態とな
り、“Ｈ”のラッチ信号Ｓ１７を維持する。したがっ
て、信号ＸＤＥＣは“Ｌ”を維持する。すなわち、信号
ＸＤＥＣが“Ｌ”、信号ＲＥＡＤＹが“Ｈ”の初期状態
に戻る。以降、クロック信号ＣＬＯＣＫに“Ｈ”立ち上
がりに同期して上述した動作が繰り返される。
【００９９】このように、実施の形態３のタイミング生
成回路は、ＮＯＲゲートからなるラッチ回路１７を用
い、クロック信号ＣＬＯＣＫの立ち上がりエッジのみに
依存して制御信号（信号ＸＤＥＣ，ＰＣ，ＳＥ，ＷＥ）
を生成し、実施の形態１と同様の効果を奏する。
成回路は、ＮＯＲゲートからなるラッチ回路１７を用
い、クロック信号ＣＬＯＣＫの立ち上がりエッジのみに
依存して制御信号（信号ＸＤＥＣ，ＰＣ，ＳＥ，ＷＥ）
を生成し、実施の形態１と同様の効果を奏する。
【０１００】＜実施の形態４＞図９はこの発明の実施の
形態４であるＲＡＭ内のタイミング生成回路の内部構成
を示す回路図である。なお、全体構成はタイミング生成
回路を除いて図１で示した実施の形態１と同様である。
形態４であるＲＡＭ内のタイミング生成回路の内部構成
を示す回路図である。なお、全体構成はタイミング生成
回路を除いて図１で示した実施の形態１と同様である。
【０１０１】同図に示すように、タイミング生成回路１
はパルス発生回路１８、ラッチ回路１７、高速化パス回
路１３及び制御信号生成回路１４と信号レベル調整用の
インバータＧ１１，Ｇ４０から構成される。
はパルス発生回路１８、ラッチ回路１７、高速化パス回
路１３及び制御信号生成回路１４と信号レベル調整用の
インバータＧ１１，Ｇ４０から構成される。
【０１０２】パルス発生回路１８は、インバータＧ４１
〜Ｇ４３及びＮＯＲゲートＧ４４から構成され、インバ
ータＧ４１〜Ｇ４３は直列に接続され、インバータＧ４
１の入力にクロック信号ＣＬＯＣＫを受ける。ＮＯＲゲ
ートＧ４４は一方入力にインバータＧ４３の出力を受
け、他方入力にクロック信号ＣＬＯＣＫを受ける。ＮＯ
ＲゲートＧ４４の出力がパルス信号Ｓ１８としてラッチ
回路１７及び高速化パス回路１３に出力される。
〜Ｇ４３及びＮＯＲゲートＧ４４から構成され、インバ
ータＧ４１〜Ｇ４３は直列に接続され、インバータＧ４
１の入力にクロック信号ＣＬＯＣＫを受ける。ＮＯＲゲ
ートＧ４４は一方入力にインバータＧ４３の出力を受
け、他方入力にクロック信号ＣＬＯＣＫを受ける。ＮＯ
ＲゲートＧ４４の出力がパルス信号Ｓ１８としてラッチ
回路１７及び高速化パス回路１３に出力される。
【０１０３】ラッチ回路１７、高速化パス回路１３及び
制御信号生成回路１４は図７で示した実施の形態３と同
様であるため、説明は省略する。但し、ラッチ回路１７
及び高速化パス回路１３はパルス信号Ｓ１６に代わって
パルス信号Ｓ１８が付与される。
制御信号生成回路１４は図７で示した実施の形態３と同
様であるため、説明は省略する。但し、ラッチ回路１７
及び高速化パス回路１３はパルス信号Ｓ１６に代わって
パルス信号Ｓ１８が付与される。
【０１０４】図１０は実施の形態４のタイミング生成回
路の制御信号生成動作を示すタイミング図である。以
下、同図を参照して、実施の形態４のタイミング生成回
路の動作を説明する。
路の制御信号生成動作を示すタイミング図である。以
下、同図を参照して、実施の形態４のタイミング生成回
路の動作を説明する。
【０１０５】まず、初期状態では、実施の形態３と同
様、信号ＸＤＥＣが“Ｌ”、信号ＲＥＡＤＹが“Ｈ”に
設定されている。
様、信号ＸＤＥＣが“Ｌ”、信号ＲＥＡＤＹが“Ｈ”に
設定されている。
【０１０６】上記初期状態で、クロック信号ＣＬＯＣＫ
が“Ｌ”に立ち下がると、この立ち下がりをトリガとし
て、パルス信号Ｓ１８は期間ｔ４“Ｈ”になるパルスを
発生する（変化ＣＨ１）。上記した期間ｔ４はインバー
タＧ４１〜Ｇ４３の信号伝播時間に相当する。
が“Ｌ”に立ち下がると、この立ち下がりをトリガとし
て、パルス信号Ｓ１８は期間ｔ４“Ｈ”になるパルスを
発生する（変化ＣＨ１）。上記した期間ｔ４はインバー
タＧ４１〜Ｇ４３の信号伝播時間に相当する。
【０１０７】パルス信号Ｓ１８の“Ｈ”のパルスがＮＭ
ＯＳトランジスタＱ１のゲートに印加されるとＮＭＯＳ
トランジスタＱ１はオンし、ノードＮ１３が速やかに
“Ｌ”に設定されることにより、信号ＸＤＥＣが“Ｈ”
に立ち上がる（変化ＣＨ２）。
ＯＳトランジスタＱ１のゲートに印加されるとＮＭＯＳ
トランジスタＱ１はオンし、ノードＮ１３が速やかに
“Ｌ”に設定されることにより、信号ＸＤＥＣが“Ｈ”
に立ち上がる（変化ＣＨ２）。
【０１０８】これと並行して、“Ｈ”のパルス信号Ｓ１
８を受けたラッチ回路１７は、パルス信号Ｓ１８をラッ
チし、“Ｈ”のパルス信号Ｓ１８に基づきラッチ信号Ｓ
１７を“Ｈ”から“Ｌ”に変化させる。その結果、ラッ
チ信号Ｓ１７がインバータＧ１１を介して得られる信号
ＸＤＥＣは“Ｈ”で安定する。
８を受けたラッチ回路１７は、パルス信号Ｓ１８をラッ
チし、“Ｈ”のパルス信号Ｓ１８に基づきラッチ信号Ｓ
１７を“Ｈ”から“Ｌ”に変化させる。その結果、ラッ
チ信号Ｓ１７がインバータＧ１１を介して得られる信号
ＸＤＥＣは“Ｈ”で安定する。
【０１０９】以降、パルス信号Ｓ１６がパルス信号Ｓ１
８に置き換わった点を除き、図８で示した実施の形態１
と同様の動作を行う。
８に置き換わった点を除き、図８で示した実施の形態１
と同様の動作を行う。
【０１１０】このように、実施の形態４のタイミング生
成回路１は、ＮＯＲゲートからなるラッチ回路１７を用
い、クロック信号ＣＬＯＣＫの立ち下がりエッジのみに
依存して制御信号（信号ＸＤＥＣ，ＰＣ，ＳＥ，ＷＥ）
を生成し、実施の形態１と同様の効果を奏する。
成回路１は、ＮＯＲゲートからなるラッチ回路１７を用
い、クロック信号ＣＬＯＣＫの立ち下がりエッジのみに
依存して制御信号（信号ＸＤＥＣ，ＰＣ，ＳＥ，ＷＥ）
を生成し、実施の形態１と同様の効果を奏する。
【０１１１】
【発明の効果】以上説明したように、この発明における
請求項１記載の半導体集積回路の制御部は、クロック信
号の一の所定の信号遷移にのみよってタイミング制御さ
れる動作制御信号を出力することにより、クロック信号
の信号レベル維持期間の制約を受けない動作制御信号を
出力することにができるため、動作部を高速に動作させ
ることができる。
請求項１記載の半導体集積回路の制御部は、クロック信
号の一の所定の信号遷移にのみよってタイミング制御さ
れる動作制御信号を出力することにより、クロック信号
の信号レベル維持期間の制約を受けない動作制御信号を
出力することにができるため、動作部を高速に動作させ
ることができる。
【０１１２】この発明における請求項２記載の半導体集
積回路の制御部のラッチ回路は、クロック信号の一の所
定の信号遷移から所定期間は第１のレベルとなるパルス
信号を受け、第１のレベルのパルス信号を無条件に取り
込んで第１のレベルに基づく信号値のラッチ信号を出力
し、その後所定期間データ保持状態となり、パルス信号
の信号値に関係なくラッチ信号の信号値を保持してい
る。
積回路の制御部のラッチ回路は、クロック信号の一の所
定の信号遷移から所定期間は第１のレベルとなるパルス
信号を受け、第１のレベルのパルス信号を無条件に取り
込んで第１のレベルに基づく信号値のラッチ信号を出力
し、その後所定期間データ保持状態となり、パルス信号
の信号値に関係なくラッチ信号の信号値を保持してい
る。
【０１１３】したがって、制御信号生成回路から、クロ
ック信号の一の所定の信号遷移のみに依存したタイミン
グで、ラッチ信号の信号値に基づく動作制御信号を生成
することができる。
ック信号の一の所定の信号遷移のみに依存したタイミン
グで、ラッチ信号の信号値に基づく動作制御信号を生成
することができる。
【０１１４】請求項３記載の半導体集積回路の動作制御
信号高速設定回路は、パルス信号が第１のレベルを採る
時、ラッチ信号による制御信号生成回路の駆動に先立っ
て、ラッチ信号に応答して制御信号生成回路から生成さ
れる動作制御信号を、制御信号生成回路から前もって生
成させるため、クロック信号の一の所定の信号遷移時
（パルス信号の第２のレベルから第１のレベルへの変化
時）をトリガとして高速に動作制御信号の信号値を設定
することができる。
信号高速設定回路は、パルス信号が第１のレベルを採る
時、ラッチ信号による制御信号生成回路の駆動に先立っ
て、ラッチ信号に応答して制御信号生成回路から生成さ
れる動作制御信号を、制御信号生成回路から前もって生
成させるため、クロック信号の一の所定の信号遷移時
（パルス信号の第２のレベルから第１のレベルへの変化
時）をトリガとして高速に動作制御信号の信号値を設定
することができる。
【０１１５】請求項４記載の半導体集積回路のラッチ回
路は、補助信号が所定の信号値を採る時、データ保持状
態を解除するため、補助信号によって、第１のレベルに
基づく信号値のラッチ信号の出力終了タイミングを制御
することができる。
路は、補助信号が所定の信号値を採る時、データ保持状
態を解除するため、補助信号によって、第１のレベルに
基づく信号値のラッチ信号の出力終了タイミングを制御
することができる。
【０１１６】請求項５記載の半導体集積回路の動作制御
信号高速設定回路は、補助信号が所定の信号値を採る時
に、ラッチ信号による制御信号生成回路の駆動に先立っ
て、ラッチ信号に応答して制御信号生成回路から生成さ
れる動作制御信号を、制御信号生成回路から前もって生
成させるため、補助信号の所定の信号値への信号変化時
をトリガとして高速に動作制御信号の信号値を設定する
ことができる。
信号高速設定回路は、補助信号が所定の信号値を採る時
に、ラッチ信号による制御信号生成回路の駆動に先立っ
て、ラッチ信号に応答して制御信号生成回路から生成さ
れる動作制御信号を、制御信号生成回路から前もって生
成させるため、補助信号の所定の信号値への信号変化時
をトリガとして高速に動作制御信号の信号値を設定する
ことができる。
【０１１７】請求項６記載の半導体集積回路の遅延回路
は、動作制御信号を遅延させた信号に基づき所定の信号
値の補助信号を出力するため、所定レベルの補助信号の
出力タイミングを動作制御信号の信号変化に依存させて
設定することができる。
は、動作制御信号を遅延させた信号に基づき所定の信号
値の補助信号を出力するため、所定レベルの補助信号の
出力タイミングを動作制御信号の信号変化に依存させて
設定することができる。
【図１】 この発明の実施の形態１であるＲＡＭの構成
を示すブロック図である。
を示すブロック図である。
【図２】 図１で示した遅延回路の一構成例を示す回路
図である。
図である。
【図３】 実施の形態１のタイミング生成回路の内部構
成を示す回路図である。
成を示す回路図である。
【図４】 実施の形態１のタイミング生成回路の制御信
号生成動作を示すタイミング図である。
号生成動作を示すタイミング図である。
【図５】 実施の形態２のタイミング生成回路の内部構
成を示す回路図である。
成を示す回路図である。
【図６】 実施の形態２のタイミング生成回路の制御信
号生成動作を示すタイミング図である。
号生成動作を示すタイミング図である。
【図７】 実施の形態３のタイミング生成回路の内部構
成を示す回路図である。
成を示す回路図である。
【図８】 実施の形態３のタイミング生成回路の制御信
号生成動作を示すタイミング図である。
号生成動作を示すタイミング図である。
【図９】 実施の形態４のタイミング生成回路の内部構
成を示す回路図である。
成を示す回路図である。
【図１０】 実施の形態３のタイミング生成回路の制御
信号生成動作を示すタイミング図である。
信号生成動作を示すタイミング図である。
【図１１】 従来のＲＡＭの構成を示すブロック図であ
る。
る。
【図１２】 図１１のタイミング生成回路の内部構成を
示す回路図である。
示す回路図である。
【図１３】 図１２のタイミング生成回路の制御信号生
成動作を示すタイミング図である。
成動作を示すタイミング図である。
１ タイミング生成回路、２ ワード線ドライバ、３
Ｉ／Ｏ回路、４ メモリセルアレイ、５ 遅延回路、１
１，１５，１６，１８ パルス発生回路、１２，１７
ラッチ回路、１３ 高速化パス回路、１４ 制御信号生
成回路。
Ｉ／Ｏ回路、４ メモリセルアレイ、５ 遅延回路、１
１，１５，１６，１８ パルス発生回路、１２，１７
ラッチ回路、１３ 高速化パス回路、１４ 制御信号生
成回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 太田 賀之 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5B015 JJ21 KB82 KB84 NN03 5B024 AA15 BA21 BA23 CA07 CA11 5B079 CC02 CC11 DD05 DD06 DD17
Claims (6)
- 【請求項１】 クロック信号に同期して動作制御信号を
生成する制御部と、 前記動作制御信号に基づき動作する動作部とを備え、 前記制御部は、 前記クロック信号の一の所定の信号遷移にのみよってタ
イミング制御される前記動作制御信号を出力することを
特徴とする、半導体集積回路。 - 【請求項２】 請求項１記載の半導体集積回路であっ
て、 前記制御部は、 前記クロック信号を受け第１あるいは第２のレベルをと
るパルス信号を発生するパルス発生回路を備え、前記パ
ルス信号は前記クロック信号の前記一の所定の信号遷移
から所定期間は第１のレベルとなり、 前記制御部は、 前記パルス信号を受け、前記第１のレベルの前記パルス
信号に応答して前記第１のレベルに基づく信号値のラッ
チ信号を出力し、その後所定期間データ保持状態とな
り、前記パルス信号のレベルに関係なく前記ラッチ信号
の信号値を保持するラッチ回路と、 前記ラッチ信号に基づき前記動作制御信号を生成する制
御信号生成回路とをさらに備える、半導体集積回路。 - 【請求項３】 請求項２記載の半導体集積回路であっ
て、 前記制御部は、 前記パルス信号が前記第１のレベルを採る時、前記ラッ
チ信号による前記制御信号生成回路の駆動に先立って、
前記ラッチ信号に応答して前記制御信号生成回路から生
成される前記動作制御信号を、前記制御信号生成回路か
ら前もって生成させる動作制御信号高速設定回路を、さ
らに備える半導体集積回路。 - 【請求項４】 請求項２記載の半導体集積回路であっ
て、 前記制御部は、 前記動作制御信号に基づき補助信号を出力する補助信号
出力回路をさらに備え、 前記ラッチ回路は、前記補助信号が所定の信号値を採る
時、前記データ保持状態を解除する、半導体集積回路。 - 【請求項５】 請求項４記載の半導体集積回路であっ
て、 前記制御部は、 前記補助信号が前記所定の信号値を採る時、前記ラッチ
信号による前記制御信号生成回路の駆動に先立って、前
記ラッチ信号に応答して前記制御信号生成回路から生成
される前記動作制御信号を、前記制御信号生成回路から
前もって生成させる動作制御信号高速設定回路を、さら
に備える半導体集積回路。 - 【請求項６】 請求項４記載あるいは請求項５記載の半
導体集積回路であって、 前記補助信号出力回路は、 前記動作制御信号を受け、前記動作制御信号を遅延させ
た信号に基づき、前記所定の信号値の前記補助信号を出
力する遅延回路を含む、半導体集積回路。
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|---|---|---|---|
| JP2000239406A JP2002056680A (ja) | 2000-08-08 | 2000-08-08 | 半導体集積回路 |
| US09/838,269 US6498765B2 (en) | 2000-08-08 | 2001-04-20 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000239406A JP2002056680A (ja) | 2000-08-08 | 2000-08-08 | 半導体集積回路 |
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| JP2002056680A5 JP2002056680A5 (ja) | 2007-07-26 |
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ID=18730952
Family Applications (1)
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|---|---|---|---|
| JP2000239406A Pending JP2002056680A (ja) | 2000-08-08 | 2000-08-08 | 半導体集積回路 |
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| JP (1) | JP2002056680A (ja) |
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- 2000-08-08 JP JP2000239406A patent/JP2002056680A/ja active Pending
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2001
- 2001-04-20 US US09/838,269 patent/US6498765B2/en not_active Expired - Fee Related
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