JPH07141868A - 半導体装置 - Google Patents
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- JPH07141868A JPH07141868A JP6055350A JP5535094A JPH07141868A JP H07141868 A JPH07141868 A JP H07141868A JP 6055350 A JP6055350 A JP 6055350A JP 5535094 A JP5535094 A JP 5535094A JP H07141868 A JPH07141868 A JP H07141868A
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】
【目的】 昇圧による消費電流の増大を抑制し、消費電
力を低減することができる半導体装置を提供する。 【構成】 レベル変換部１４５は制御信号ＢＬＩＫ０、
ＢＬＩＳ０に応答して接地電位ＧＮＤまたは昇圧電源Ｖ
PPレベルの信号を出力する。第１レベル選択部１４６は
制御信号ＢＬＩＭに応答して接地電位ＧＮＤまたは電源
電圧ＶCCレベルの信号を出力する。第２レベル選択部１
４７は、レベル変換部１４５の昇圧電圧Ｖ PPレベルの信
号、第１レベル選択部１４６の接地電位ＧＮＤの信号、
および電源電圧ＶCCレベルの信号から所定の信号を上記
の各制御信号に応答してシェアードセンスアンプ制御信
号ＢＬＩ０として出力する。この結果、シェアードセン
スアンプ制御信号ＢＬＩ０を昇圧電圧ＶPPレベルまで立
上げる際、一旦電源電圧ＶCCレベルに立上げた後、昇圧
電圧ＶPPレベルまで立上げることができる。
力を低減することができる半導体装置を提供する。 【構成】 レベル変換部１４５は制御信号ＢＬＩＫ０、
ＢＬＩＳ０に応答して接地電位ＧＮＤまたは昇圧電源Ｖ
PPレベルの信号を出力する。第１レベル選択部１４６は
制御信号ＢＬＩＭに応答して接地電位ＧＮＤまたは電源
電圧ＶCCレベルの信号を出力する。第２レベル選択部１
４７は、レベル変換部１４５の昇圧電圧Ｖ PPレベルの信
号、第１レベル選択部１４６の接地電位ＧＮＤの信号、
および電源電圧ＶCCレベルの信号から所定の信号を上記
の各制御信号に応答してシェアードセンスアンプ制御信
号ＢＬＩ０として出力する。この結果、シェアードセン
スアンプ制御信号ＢＬＩ０を昇圧電圧ＶPPレベルまで立
上げる際、一旦電源電圧ＶCCレベルに立上げた後、昇圧
電圧ＶPPレベルまで立上げることができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に、所定の電圧レベルに昇圧された信号を使用する半導
体装置に関するものである。
に、所定の電圧レベルに昇圧された信号を使用する半導
体装置に関するものである。
【０００２】
【従来の技術】半導体装置には、内部の回路動作の安定
性等のために、通常の電源電圧レベルの信号ではなく、
所定の電圧レベルに昇圧された信号を使用するものがあ
る。たとえば、ＤＲＡＭ（ダイナミック型半導体記憶装
置）においては、１つのセンスアンプが２つの異なるメ
モリブロックに共有されるシェアードセンスアンプ構成
を有するものがある。シェアードセンスアンプ構成を有
するＤＲＡＭでは、センスアンプを２つのメモリブロッ
クのうちの一方に選択的に接続するように制御する制御
信号として上記の昇圧された信号を用いている。
性等のために、通常の電源電圧レベルの信号ではなく、
所定の電圧レベルに昇圧された信号を使用するものがあ
る。たとえば、ＤＲＡＭ（ダイナミック型半導体記憶装
置）においては、１つのセンスアンプが２つの異なるメ
モリブロックに共有されるシェアードセンスアンプ構成
を有するものがある。シェアードセンスアンプ構成を有
するＤＲＡＭでは、センスアンプを２つのメモリブロッ
クのうちの一方に選択的に接続するように制御する制御
信号として上記の昇圧された信号を用いている。
【０００３】以下、従来の半導体装置としてＤＲＡＭに
ついて図面を参照しながら説明する。図９は、従来のＤ
ＲＡＭの構成を示すブロック図である。
ついて図面を参照しながら説明する。図９は、従来のＤ
ＲＡＭの構成を示すブロック図である。
【０００４】図９において、ＤＲＡＭ２００は、メモリ
セルアレイ１ａ〜１ｄ、センスアンプ部２ａ、２ｂ、行
デコーダ３、ワードドライバ４、行アドレスバッファ
５、ＲＡＳバッファ６、φｘ発生回路７、φｘサブデコ
ーダ１２、行プリデコーダ１５、列アドレスバッファ１
６、列プリデコーダ１７、列デコーダ１８、Ｉ／Ｏデコ
ーダ１９、Ｒ／Ｗ制御部２０、ＣＡＳバッファ２１、Ｒ
／Ｗバッファ２２、入力バッファ２３、出力バッファ２
４、センスアンプ制御回路２５を含む。
セルアレイ１ａ〜１ｄ、センスアンプ部２ａ、２ｂ、行
デコーダ３、ワードドライバ４、行アドレスバッファ
５、ＲＡＳバッファ６、φｘ発生回路７、φｘサブデコ
ーダ１２、行プリデコーダ１５、列アドレスバッファ１
６、列プリデコーダ１７、列デコーダ１８、Ｉ／Ｏデコ
ーダ１９、Ｒ／Ｗ制御部２０、ＣＡＳバッファ２１、Ｒ
／Ｗバッファ２２、入力バッファ２３、出力バッファ２
４、センスアンプ制御回路２５を含む。
【０００５】また、ＤＲＡＭ２００は、外部からの信号
を入力または外部へ信号を出力するための端子Ｐ１〜Ｐ
６を備えている。端子Ｐ１には、時分割で与えられる行
アドレスを装置内部に取込むタイミングを与える行アド
レスストローブ信号／ＲＡＳ（以下、“／”は反転信号
を示す）が入力される。端子Ｐ２には、時分割で与えら
れる行アドレスＲＡ０〜ＲＡ８と列アドレスＣＡ０〜Ｃ
Ａ８とが入力される。端子Ｐ３には、列アドレスを装置
内部に取込むタイミングを与える列アドレスストローブ
信号／ＣＡＳが入力される。端子Ｐ４には、読出／書込
動作を規定するリード／ライト制御信号Ｒ／Ｗが入力さ
れる。端子Ｐ５には、入力データＤINが入力される。端
子Ｐ６から、出力データＤOUT が出力される。さらに、
基準電圧となる電源電圧ＶCCを供給する端子および接地
電位ＧＮＤを供給する端子が設けられている（図示省
略）。
を入力または外部へ信号を出力するための端子Ｐ１〜Ｐ
６を備えている。端子Ｐ１には、時分割で与えられる行
アドレスを装置内部に取込むタイミングを与える行アド
レスストローブ信号／ＲＡＳ（以下、“／”は反転信号
を示す）が入力される。端子Ｐ２には、時分割で与えら
れる行アドレスＲＡ０〜ＲＡ８と列アドレスＣＡ０〜Ｃ
Ａ８とが入力される。端子Ｐ３には、列アドレスを装置
内部に取込むタイミングを与える列アドレスストローブ
信号／ＣＡＳが入力される。端子Ｐ４には、読出／書込
動作を規定するリード／ライト制御信号Ｒ／Ｗが入力さ
れる。端子Ｐ５には、入力データＤINが入力される。端
子Ｐ６から、出力データＤOUT が出力される。さらに、
基準電圧となる電源電圧ＶCCを供給する端子および接地
電位ＧＮＤを供給する端子が設けられている（図示省
略）。
【０００６】行アドレスバッファ５は、端子Ｐ２に与え
られた９ビットのアドレス信号Ａ０〜Ａ８を受け、ＲＡ
Ｓバッファ６からの内部制御信号に応答して相補な内部
行アドレス信号ＲＡ０、／ＲＡ０、〜、ＲＡ８、／ＲＡ
８を発生する。
られた９ビットのアドレス信号Ａ０〜Ａ８を受け、ＲＡ
Ｓバッファ６からの内部制御信号に応答して相補な内部
行アドレス信号ＲＡ０、／ＲＡ０、〜、ＲＡ８、／ＲＡ
８を発生する。
【０００７】行プリデコーダ１５は、行アドレスバッフ
ァ５からの内部行アドレス信号ＲＡ２、／ＲＡ２、〜、
ＲＡ７、／ＲＡ７をデコードし、合計１２個のプリデコ
ード信号Ｘ１〜Ｘ４（総称してＸｉと称す）、Ｘ５〜Ｘ
８（総称してＸｊと称す）およびＸ９〜Ｘ１２（総称し
てＸｋと称す）を発生する。
ァ５からの内部行アドレス信号ＲＡ２、／ＲＡ２、〜、
ＲＡ７、／ＲＡ７をデコードし、合計１２個のプリデコ
ード信号Ｘ１〜Ｘ４（総称してＸｉと称す）、Ｘ５〜Ｘ
８（総称してＸｊと称す）およびＸ９〜Ｘ１２（総称し
てＸｋと称す）を発生する。
【０００８】φｘ発生回路７は、ＲＡＳバッファ６から
の内部制御信号に応答してワード線を駆動するためのワ
ード線駆動マスタ信号φｘを発生し、φｘサブデコーダ
１２へ出力する。
の内部制御信号に応答してワード線を駆動するためのワ
ード線駆動マスタ信号φｘを発生し、φｘサブデコーダ
１２へ出力する。
【０００９】φｘサブデコーダ１２は、行アドレスバッ
ファ５からの内部行アドレス信号ＲＡ０、／ＲＡ０、Ｒ
Ａ１および／ＲＡ１、ならびにワード線駆動マスタ信号
φｘに応答してワード線サブデコード信号φｘ１〜φｘ
４を発生してワードドライバ４へ出力する。
ファ５からの内部行アドレス信号ＲＡ０、／ＲＡ０、Ｒ
Ａ１および／ＲＡ１、ならびにワード線駆動マスタ信号
φｘに応答してワード線サブデコード信号φｘ１〜φｘ
４を発生してワードドライバ４へ出力する。
【００１０】行デコーダ３は、行プリデコーダ１５から
出力されるプリデコード信号Ｘｉ、ＸｊおよびＸｋをさ
らにデコードし、４本のワード線を選択するデコード信
号を発生する。
出力されるプリデコード信号Ｘｉ、ＸｊおよびＸｋをさ
らにデコードし、４本のワード線を選択するデコード信
号を発生する。
【００１１】ワードドライバ４は、行デコーダ３から出
力されるデコード信号とφｘサブデコーダ１２から出力
されるワード線サブデコード信号φｘ１〜φｘ４とに応
答して、１本のワード線上にワード線駆動信号ＷＬを出
力する。
力されるデコード信号とφｘサブデコーダ１２から出力
されるワード線サブデコード信号φｘ１〜φｘ４とに応
答して、１本のワード線上にワード線駆動信号ＷＬを出
力する。
【００１２】列アドレスバッファ１６は、ＣＡＳバッフ
ァ２１から出力される列アドレスストローブ信号／ＣＡ
Ｓに応答して、端子Ｐ２へ入力されたアドレスを取込
み、内部列アドレス信号を列プリデコーダ１７へ出力す
る。
ァ２１から出力される列アドレスストローブ信号／ＣＡ
Ｓに応答して、端子Ｐ２へ入力されたアドレスを取込
み、内部列アドレス信号を列プリデコーダ１７へ出力す
る。
【００１３】列プリデコーダ１７は、内部列アドレス信
号に応答し、相補な内部列アドレス信号を列デコーダ１
８へ出力する。
号に応答し、相補な内部列アドレス信号を列デコーダ１
８へ出力する。
【００１４】列デコーダ１８は、列プリデコード信号に
応答して４本の列を選択する列選択信号ＣＳを出力す
る。
応答して４本の列を選択する列選択信号ＣＳを出力す
る。
【００１５】センスアンプ制御回路２５は、ＳＦ信号発
生回路９、第１センスアンプ活性化回路１０、第２セン
スアンプ活性化回路１１を含む。
生回路９、第１センスアンプ活性化回路１０、第２セン
スアンプ活性化回路１１を含む。
【００１６】ＳＦ信号発生回路９は、φｘ発生回路７か
ら出力されるワード線駆動マスタ信号φｘと行プリデコ
ーダ１５から出力されるプリデコード信号Ｘｉに応答し
て、センスアンプ部２ａ、２ｂのいずれかのセンスアン
プを活性化する信号をセンスアンプ部２ａ、２ｂへ出力
する。
ら出力されるワード線駆動マスタ信号φｘと行プリデコ
ーダ１５から出力されるプリデコード信号Ｘｉに応答し
て、センスアンプ部２ａ、２ｂのいずれかのセンスアン
プを活性化する信号をセンスアンプ部２ａ、２ｂへ出力
する。
【００１７】第１センスアンプ活性化回路１０は、ＳＦ
信号発生回路９から出力される制御信号に応答して、第
１センスアンプ活性化信号をセンスアンプ部２ａ、２ｂ
に出力する。
信号発生回路９から出力される制御信号に応答して、第
１センスアンプ活性化信号をセンスアンプ部２ａ、２ｂ
に出力する。
【００１８】第２センスアンプ活性化回路１１は、第１
のセンスアンプ活性化回路１０から出力される活性化信
号に応答して、第２センスアンプ活性化信号をセンスア
ンプ部２ａ、２ｂへ出力する。
のセンスアンプ活性化回路１０から出力される活性化信
号に応答して、第２センスアンプ活性化信号をセンスア
ンプ部２ａ、２ｂへ出力する。
【００１９】ブロック選択信号発生回路２６は、行アド
レスバッファ５から出力される内部行アドレス信号ＲＡ
０、ＲＡ１、およびＲＡＳバッファ６を介して入力され
る行アドレスストローブ信号／ＲＡＳに応答して、ブロ
ック選択信号ＢＳ０〜ＢＳ３をシェアードセンス制御部
２７へ出力する。
レスバッファ５から出力される内部行アドレス信号ＲＡ
０、ＲＡ１、およびＲＡＳバッファ６を介して入力され
る行アドレスストローブ信号／ＲＡＳに応答して、ブロ
ック選択信号ＢＳ０〜ＢＳ３をシェアードセンス制御部
２７へ出力する。
【００２０】シェアードセンス制御部２７は、ブロック
選択信号発生回路２６から出力されたブロック選択信号
ＢＳ０〜ＢＳ３に応答して、シェアードセンス制御信号
ＢＬＩＳ０〜ＢＬＩＳ３、ＢＬＩＫ０〜ＢＬＩＫ３をＢ
ＬＩドライバ部２８へ出力する。
選択信号発生回路２６から出力されたブロック選択信号
ＢＳ０〜ＢＳ３に応答して、シェアードセンス制御信号
ＢＬＩＳ０〜ＢＬＩＳ３、ＢＬＩＫ０〜ＢＬＩＫ３をＢ
ＬＩドライバ部２８へ出力する。
【００２１】ＢＬＩドライバ部２８は、シェアードセン
ス制御部２７から出力される制御信号ＢＬＩＳ０〜ＢＬ
ＩＳ３、ＢＬＩＫ０〜ＢＬＩＫ３に応答して、センスア
ンプ部２ａ、２ｂに含まれるセンスアンプ（図示省略）
と、メモリセルアレイ１ａ〜１ｄのビット線ＢＬ，／Ｂ
Ｌとの接続を制御するシェアードセンスアンプ制御信号
ＢＬＩ０、ＢＬＩ１、ＢＬＩ２、ＢＬＩ３をセンスアン
プ部２ａ、２ｂへ出力する。
ス制御部２７から出力される制御信号ＢＬＩＳ０〜ＢＬ
ＩＳ３、ＢＬＩＫ０〜ＢＬＩＫ３に応答して、センスア
ンプ部２ａ、２ｂに含まれるセンスアンプ（図示省略）
と、メモリセルアレイ１ａ〜１ｄのビット線ＢＬ，／Ｂ
Ｌとの接続を制御するシェアードセンスアンプ制御信号
ＢＬＩ０、ＢＬＩ１、ＢＬＩ２、ＢＬＩ３をセンスアン
プ部２ａ、２ｂへ出力する。
【００２２】Ｉ／Ｏデコーダ１９は、行アドレスバッフ
ァ１６からの内部行アドレス信号と列アドレスバッファ
５からの内部列アドレス信号をデコードし、Ｉ／Ｏバス
の４対のバスから１対のバスを選択する。
ァ１６からの内部行アドレス信号と列アドレスバッファ
５からの内部列アドレス信号をデコードし、Ｉ／Ｏバス
の４対のバスから１対のバスを選択する。
【００２３】Ｒ／Ｗバッファ２２は、端子Ｐ４を介して
与えられるリード／ライト制御信号Ｒ／ＷとＣＡＳバッ
ファ２１から与えられる列アドレススローブ信号／ＣＡ
Ｓとに応答して、データの書込／読出を規定するタイミ
ング信号を発生してＲ／Ｗ制御部２０へ出力する。
与えられるリード／ライト制御信号Ｒ／ＷとＣＡＳバッ
ファ２１から与えられる列アドレススローブ信号／ＣＡ
Ｓとに応答して、データの書込／読出を規定するタイミ
ング信号を発生してＲ／Ｗ制御部２０へ出力する。
【００２４】Ｒ／Ｗ制御部２０は、Ｒ／Ｗバッファ２２
からの制御信号に応答して、Ｉ／Ｏデコーダ１９により
選択された１対するバス対を入力バッファ２３または出
力バッファ２４へ接続する。
からの制御信号に応答して、Ｉ／Ｏデコーダ１９により
選択された１対するバス対を入力バッファ２３または出
力バッファ２４へ接続する。
【００２５】入力バッファ２３は、端子Ｐ５を介して与
えられた入力データＤINを受け、対応の内部データを発
生する。
えられた入力データＤINを受け、対応の内部データを発
生する。
【００２６】出力バッファ２４は、Ｒ／Ｗ制御部２０か
ら出力される内部データを受け、対応する出力データＤ
OUT に変換して端子Ｐ６へ出力する。
ら出力される内部データを受け、対応する出力データＤ
OUT に変換して端子Ｐ６へ出力する。
【００２７】以上の構成により、端子Ｐ２に入力される
行アドレスおよび列アドレスに対応して、端子Ｐ５から
入力された入力データＤINをメモリセルアレイ１ａ〜１
ｄの中の所定のメモリセルに書込んだり、書込んだデー
タを読出して端子Ｐ６から出力データＤOUT として出力
することが可能となる。
行アドレスおよび列アドレスに対応して、端子Ｐ５から
入力された入力データＤINをメモリセルアレイ１ａ〜１
ｄの中の所定のメモリセルに書込んだり、書込んだデー
タを読出して端子Ｐ６から出力データＤOUT として出力
することが可能となる。
【００２８】次に、ＢＬＩドライバ部２８について図面
を参照しながら詳細に説明する。図１０は、ＢＬＩドラ
イバ部２８およびセンスアンプ部２ａ、２ｂの構成を示
すブロック図である。
を参照しながら詳細に説明する。図１０は、ＢＬＩドラ
イバ部２８およびセンスアンプ部２ａ、２ｂの構成を示
すブロック図である。
【００２９】図１０において、ＢＬＩドライバ部２８
は、ＢＬＩドライバ２８１〜２８４を含む。ＢＬＩドラ
イバ２８１は、ブロック選択信号発生回路２６から出力
される制御信号ＢＬＩＳ０、ＢＬＩＫ０に応答して、シ
ェアードセンスアンプ制御信号ＢＬＩ０をセンスアンプ
部２ａへ出力する。ＢＬＩドライバ２８２〜２８４も同
様に動作する。また、ＢＬＩドライバ部２８は、キャパ
シタのチャージポンプ動作を利用し、電源電圧ＶCCを所
定の昇圧電圧ＶPPまで昇圧する昇圧電圧発生部（図示省
略）を具備しており、ＢＬＩドライバ２８１〜２８４へ
供給している。
は、ＢＬＩドライバ２８１〜２８４を含む。ＢＬＩドラ
イバ２８１は、ブロック選択信号発生回路２６から出力
される制御信号ＢＬＩＳ０、ＢＬＩＫ０に応答して、シ
ェアードセンスアンプ制御信号ＢＬＩ０をセンスアンプ
部２ａへ出力する。ＢＬＩドライバ２８２〜２８４も同
様に動作する。また、ＢＬＩドライバ部２８は、キャパ
シタのチャージポンプ動作を利用し、電源電圧ＶCCを所
定の昇圧電圧ＶPPまで昇圧する昇圧電圧発生部（図示省
略）を具備しており、ＢＬＩドライバ２８１〜２８４へ
供給している。
【００３０】センスアンプ部２ａは、センスアンプ２
１、トランジスタＱ２１〜Ｑ２４を含む。トランジスタ
Ｑ２１〜Ｑ２４は、ｎチャネルトランジスタである。ト
ランジスタＱ２１、Ｑ２２のゲートは、ＢＬＩドライバ
２８１と接続され、シェアードセンスアンプ制御信号Ｂ
ＬＩ０が入力される。トランジスタＱ２３、Ｑ２４のゲ
ートはＢＬＩドライバ２８２と接続され、シェアードセ
ンスアンプ制御信号ＢＬＩ１が入力される。端子Ｐ２１
およびＰ２２には、メモリセルアレイ１ａのビット線Ｂ
Ｌ０およびビット線／ＢＬ０がそれぞれ接続され、端子
Ｐ２３およびＰ２４にはメモリセルアレイ１ｂのビット
線ＢＬ１およびビット線／ＢＬ１がそれぞれ接続され
る。センスアンプ部２ｂの構成もセンスアンプ部２ａと
同様であるので以下説明を省略する。
１、トランジスタＱ２１〜Ｑ２４を含む。トランジスタ
Ｑ２１〜Ｑ２４は、ｎチャネルトランジスタである。ト
ランジスタＱ２１、Ｑ２２のゲートは、ＢＬＩドライバ
２８１と接続され、シェアードセンスアンプ制御信号Ｂ
ＬＩ０が入力される。トランジスタＱ２３、Ｑ２４のゲ
ートはＢＬＩドライバ２８２と接続され、シェアードセ
ンスアンプ制御信号ＢＬＩ１が入力される。端子Ｐ２１
およびＰ２２には、メモリセルアレイ１ａのビット線Ｂ
Ｌ０およびビット線／ＢＬ０がそれぞれ接続され、端子
Ｐ２３およびＰ２４にはメモリセルアレイ１ｂのビット
線ＢＬ１およびビット線／ＢＬ１がそれぞれ接続され
る。センスアンプ部２ｂの構成もセンスアンプ部２ａと
同様であるので以下説明を省略する。
【００３１】まず、スタンバイ時の動作について説明す
る。スタンバイ時、制御信号ＢＬＩＳ０〜ＢＬＩＳ３は
すべて電源電圧ＶCC（“Ｈ”）の状態であり、制御信号
ＢＬＩＫ０〜ＢＬＩＫ３はすべて接地電位ＧＮＤ
（“Ｌ”）の状態である。このとき、ＢＬＩドライバ２
８１〜２８４は、シェアードセンスアンプ制御信号ＢＬ
Ｉ０，ＢＬＩ１、ＢＬＩ２、ＢＬＩ３として電源電圧Ｖ
CCから昇圧された昇圧電圧Ｖ PPレベル（“Ｈ”）の状態
で出力される。
る。スタンバイ時、制御信号ＢＬＩＳ０〜ＢＬＩＳ３は
すべて電源電圧ＶCC（“Ｈ”）の状態であり、制御信号
ＢＬＩＫ０〜ＢＬＩＫ３はすべて接地電位ＧＮＤ
（“Ｌ”）の状態である。このとき、ＢＬＩドライバ２
８１〜２８４は、シェアードセンスアンプ制御信号ＢＬ
Ｉ０，ＢＬＩ１、ＢＬＩ２、ＢＬＩ３として電源電圧Ｖ
CCから昇圧された昇圧電圧Ｖ PPレベル（“Ｈ”）の状態
で出力される。
【００３２】次に、アクティブ時の動作について説明す
る。たとえば、端子Ｐ２１、Ｐ２２が選択される場合
は、制御信号ＢＬＩＳ０が“Ｈ”の状態となり、制御信
号ＢＬＩＫ０は“Ｌ”の状態となる。また、制御信号Ｂ
ＬＩＳ１〜ＢＬＩＳ３は“Ｌ”の状態となり、制御信号
ＢＬＩＫ１〜ＢＬＩＫ３は“Ｈ”の状態となる。この場
合、シェアードセンスアンプ制御信号ＢＬＩ０は昇圧電
圧ＶPPレベル（選択状態）で出力され、その他のシェア
ードセンスアンプ制御信号はすべて“Ｌ”の状態（非選
択状態）となる。シェアードセンスアンプ制御信号ＢＬ
Ｉ０が“Ｈ”の状態になると、トランジスタＱ２１、Ｑ
２２がオンされ、端子Ｐ２１、Ｐ２２側がセンスアンプ
２１と接続される。一方、トランジスタＱ２３〜Ｑ２８
へは“Ｌ”（接地電位ＧＮＤ）の状態のシェアードセン
スアンプ制御信号ＢＬＩ１〜ＢＬＩ３が入力されている
ので、すべてオフの状態となり、各端子側はセンスアン
プ２１、２２から切離した状態となる。
る。たとえば、端子Ｐ２１、Ｐ２２が選択される場合
は、制御信号ＢＬＩＳ０が“Ｈ”の状態となり、制御信
号ＢＬＩＫ０は“Ｌ”の状態となる。また、制御信号Ｂ
ＬＩＳ１〜ＢＬＩＳ３は“Ｌ”の状態となり、制御信号
ＢＬＩＫ１〜ＢＬＩＫ３は“Ｈ”の状態となる。この場
合、シェアードセンスアンプ制御信号ＢＬＩ０は昇圧電
圧ＶPPレベル（選択状態）で出力され、その他のシェア
ードセンスアンプ制御信号はすべて“Ｌ”の状態（非選
択状態）となる。シェアードセンスアンプ制御信号ＢＬ
Ｉ０が“Ｈ”の状態になると、トランジスタＱ２１、Ｑ
２２がオンされ、端子Ｐ２１、Ｐ２２側がセンスアンプ
２１と接続される。一方、トランジスタＱ２３〜Ｑ２８
へは“Ｌ”（接地電位ＧＮＤ）の状態のシェアードセン
スアンプ制御信号ＢＬＩ１〜ＢＬＩ３が入力されている
ので、すべてオフの状態となり、各端子側はセンスアン
プ２１、２２から切離した状態となる。
【００３３】ここで、シェアードセンスアンプ制御信号
の選択状態として、昇圧電圧ＶPPの値は、電源電圧ＶCC
とトランジスタＱ２１〜Ｑ２８のしきい値電圧Ｖthとを
加算した電圧レベルより高い値に設定している。これ
は、電源電圧ＶCCの変動時に装置を動作させた場合、あ
る条件下ではビット線電位がシェアードセンスアンプ制
御信号の電位より高くなる場合があり、トランジスタＱ
２１〜Ｑ２８が非導通状態となり、センスアンプの入力
ノードにメモリセルの読出信号が伝達されなくなるおそ
れがあるからである。
の選択状態として、昇圧電圧ＶPPの値は、電源電圧ＶCC
とトランジスタＱ２１〜Ｑ２８のしきい値電圧Ｖthとを
加算した電圧レベルより高い値に設定している。これ
は、電源電圧ＶCCの変動時に装置を動作させた場合、あ
る条件下ではビット線電位がシェアードセンスアンプ制
御信号の電位より高くなる場合があり、トランジスタＱ
２１〜Ｑ２８が非導通状態となり、センスアンプの入力
ノードにメモリセルの読出信号が伝達されなくなるおそ
れがあるからである。
【００３４】上記のように、シェアードセンスアンプ制
御信号の選択状態として昇圧された電圧ＶPPレベルの信
号を用いることにより、センスアンプ２１または２２で
増幅された電源電圧ＶCCレベルの信号をビット線対に十
分に伝達することができ、装置の信頼性を高めることが
できる。
御信号の選択状態として昇圧された電圧ＶPPレベルの信
号を用いることにより、センスアンプ２１または２２で
増幅された電源電圧ＶCCレベルの信号をビット線対に十
分に伝達することができ、装置の信頼性を高めることが
できる。
【００３５】次に、ＢＬＩドライバについて図面を参照
しながらさらに詳細に説明する。図１１は、ＢＬＩドラ
イバ２８１の構成を示す回路図である。
しながらさらに詳細に説明する。図１１は、ＢＬＩドラ
イバ２８１の構成を示す回路図である。
【００３６】ＢＬＩドライバ２８１は、レベル変換部２
８５、レベル選択部２８６を含む。レベル変換部２８５
は、トランジスタＱ２８１〜Ｑ２８４を含む。レベル選
択部２８６はトランジスタＱ２８５、Ｑ２８６を含む。
ここで、トランジスタＱ２８１、Ｑ２８３、Ｑ２８５
は、ＰチャネルＭＯＳトランジスタであり、トランジス
タＱ２８２、Ｑ２８４、Ｑ２８６はｎチャネルＭＯＳト
ランジスタである。
８５、レベル選択部２８６を含む。レベル変換部２８５
は、トランジスタＱ２８１〜Ｑ２８４を含む。レベル選
択部２８６はトランジスタＱ２８５、Ｑ２８６を含む。
ここで、トランジスタＱ２８１、Ｑ２８３、Ｑ２８５
は、ＰチャネルＭＯＳトランジスタであり、トランジス
タＱ２８２、Ｑ２８４、Ｑ２８６はｎチャネルＭＯＳト
ランジスタである。
【００３７】トランジスタＱ２８１は昇圧電圧ＶPPおよ
びトランジスタＱ２８２と接続され、ゲートはトランジ
スタＱ２８３とトランジスタＱ２８４との接続部に接続
される。トランジスタＱ２８２は接地電位ＧＮＤと接続
され、ゲートには制御信号ＢＬＩＫ０が入力される。ト
ランジスタＱ２８３は、昇圧電圧ＶPPと接続され、ゲー
トはトランジスタＱ２８１とトランジスタＱ２８２との
接続部に接続される。トランジスタＱ２８４は接地電位
ＧＮＤと接続され、ゲートには制御信号ＢＬＩＳ０が入
力される。
びトランジスタＱ２８２と接続され、ゲートはトランジ
スタＱ２８３とトランジスタＱ２８４との接続部に接続
される。トランジスタＱ２８２は接地電位ＧＮＤと接続
され、ゲートには制御信号ＢＬＩＫ０が入力される。ト
ランジスタＱ２８３は、昇圧電圧ＶPPと接続され、ゲー
トはトランジスタＱ２８１とトランジスタＱ２８２との
接続部に接続される。トランジスタＱ２８４は接地電位
ＧＮＤと接続され、ゲートには制御信号ＢＬＩＳ０が入
力される。
【００３８】次に、レベル変換部２８５の動作について
説明する。制御信号ＢＬＩＳ０が“Ｈ”（電源電圧ＶCC
レベル）、制御信号ＢＬＩＫ０が“Ｌ”（接地電位ＧＮ
Ｄ）の状態にある場合、トランジスタＱ２８１およびＱ
２８４はオンの状態となり、トランジスタＱ２８２およ
びＱ２８３はオフの状態となる。この結果、ノード２８
７は“Ｌ”（接地電位ＧＮＤ）の状態となる。次に、制
御信号ＢＬＩＳ０が“Ｌ”、制御信号ＢＬＩＫ０が
“Ｈ”（電源電圧ＶCCレベル）の状態にある場合、トラ
ンジスタＱ２８１およびＱ２８４はオフされ、トランジ
スタＱ２８２およびＱ２８３はオンされる。この結果、
ノード２８７は“Ｈ”（昇圧電圧ＶPPレベル）の状態と
なる。したがって、制御信号ＢＬＩＫ０が電源電圧ＶCC
レベルで入力されると、ノード２８７では昇圧電圧ＶPP
レベルの状態となり、電源電圧ＶCCレベルの信号を昇圧
電圧ＶPPレベルの信号に変換することが可能となる。
説明する。制御信号ＢＬＩＳ０が“Ｈ”（電源電圧ＶCC
レベル）、制御信号ＢＬＩＫ０が“Ｌ”（接地電位ＧＮ
Ｄ）の状態にある場合、トランジスタＱ２８１およびＱ
２８４はオンの状態となり、トランジスタＱ２８２およ
びＱ２８３はオフの状態となる。この結果、ノード２８
７は“Ｌ”（接地電位ＧＮＤ）の状態となる。次に、制
御信号ＢＬＩＳ０が“Ｌ”、制御信号ＢＬＩＫ０が
“Ｈ”（電源電圧ＶCCレベル）の状態にある場合、トラ
ンジスタＱ２８１およびＱ２８４はオフされ、トランジ
スタＱ２８２およびＱ２８３はオンされる。この結果、
ノード２８７は“Ｈ”（昇圧電圧ＶPPレベル）の状態と
なる。したがって、制御信号ＢＬＩＫ０が電源電圧ＶCC
レベルで入力されると、ノード２８７では昇圧電圧ＶPP
レベルの状態となり、電源電圧ＶCCレベルの信号を昇圧
電圧ＶPPレベルの信号に変換することが可能となる。
【００３９】レベル選択部２８６は、トランジスタＱ２
８５、Ｑ２８６を含む。トランジスタＱ２８５のゲート
はノード２８７と接続され、昇圧電圧ＶPPとトランジス
タＱ２８６とに接続される。トランジスタＱ２８６は接
地電位ＧＮＤと接続され、ゲートには制御信号ＢＬＩＫ
０が入力される。
８５、Ｑ２８６を含む。トランジスタＱ２８５のゲート
はノード２８７と接続され、昇圧電圧ＶPPとトランジス
タＱ２８６とに接続される。トランジスタＱ２８６は接
地電位ＧＮＤと接続され、ゲートには制御信号ＢＬＩＫ
０が入力される。
【００４０】次に、レベル変換部２８６の動作について
説明する。制御信号ＢＬＩＫ０が“Ｌ”の状態にあり、
ノード２８７が“Ｌ”の状態にあるとき、トランジスタ
Ｑ２８５がオンされ、トランジスタＱ２８６がオフされ
る。この結果、シェアードセンスアンプ制御信号ＢＬＩ
０として“Ｈ”（昇圧電圧ＶPPレベル）の信号が出力さ
れる。次に、制御信号ＢＬＩＫが“Ｈ”（電源電圧ＶPP
レベル）、ノード２８７が“Ｈ”（昇圧電圧ＶPPレベ
ル）の状態にある場合、トランジスタＱ２８５がオフさ
れ、トランジスタＱ２８６がオンされる。この結果、シ
ェアードセンスアンプ制御信号ＢＬＩ０として“Ｌ”の
信号が出力される。
説明する。制御信号ＢＬＩＫ０が“Ｌ”の状態にあり、
ノード２８７が“Ｌ”の状態にあるとき、トランジスタ
Ｑ２８５がオンされ、トランジスタＱ２８６がオフされ
る。この結果、シェアードセンスアンプ制御信号ＢＬＩ
０として“Ｈ”（昇圧電圧ＶPPレベル）の信号が出力さ
れる。次に、制御信号ＢＬＩＫが“Ｈ”（電源電圧ＶPP
レベル）、ノード２８７が“Ｈ”（昇圧電圧ＶPPレベ
ル）の状態にある場合、トランジスタＱ２８５がオフさ
れ、トランジスタＱ２８６がオンされる。この結果、シ
ェアードセンスアンプ制御信号ＢＬＩ０として“Ｌ”の
信号が出力される。
【００４１】以上の動作により、電源電圧ＶCCレベルの
信号である制御信号ＢＬＩＳ０を昇圧電圧ＶPPレベルの
信号であるシェアードセンスアンプ制御信号ＢＬＩ０に
変換することができる。以上、ＢＬＩドライバ２８１に
ついて述べたが、ＢＬＩドライバ２８２〜２８４につい
ても同様の構成であり、同様の動作を実現することがで
きる。
信号である制御信号ＢＬＩＳ０を昇圧電圧ＶPPレベルの
信号であるシェアードセンスアンプ制御信号ＢＬＩ０に
変換することができる。以上、ＢＬＩドライバ２８１に
ついて述べたが、ＢＬＩドライバ２８２〜２８４につい
ても同様の構成であり、同様の動作を実現することがで
きる。
【００４２】次に、制御信号ＢＬＩＳ０、ＢＬＩＫ０お
よびシェアードセンスアンプ制御信号ＢＬＩ０の信号波
形について説明する。図１２は、制御信号ＢＬＩＳ０、
ＢＬＩＫ０、およびシェアードセンスアンプ制御信号Ｂ
ＬＩ０の信号波形を示す図である。図１２に示すよう
に、制御信号ＢＬＩＳ０と制御信号ＢＬＩＫ０は相補信
号である。センスアンプのスタンバイ時、制御信号ＢＬ
ＩＳ０が“Ｈ”（電源電圧ＶCCレベル）の状態にあり、
制御信号ＢＬＩＫ０が“Ｌ”の状態にある。このとき、
上記のＢＬＩドライバ２８１から出力されるシェアード
センスアンプ制御信号ＢＬＩ０は“Ｈ”（昇圧電圧ＶPP
レベル）の状態にある。次に、アクティブ状態になる
と、制御信号ＢＬＩＳ０が立下がり、制御信号ＢＬＩＫ
０が立上がる。このとき、シェアードセンスアンプ制御
信号ＢＬＩ０は立下がり、“Ｌ”の状態となり、センス
アンプを選択していない状態となる。次に、アクティブ
状態が終了し、スタンバイ状態に戻ると、制御信号ＢＬ
ＩＳ０は立上がり、制御信号ＢＬＩＫ０は立下がる。こ
のとき、シェアードセンスアンプ制御信号ＢＬＩは立上
がり、“Ｈ”（昇圧電圧ＶPPレベル）の状態となり、ス
タンバイ状態となる。
よびシェアードセンスアンプ制御信号ＢＬＩ０の信号波
形について説明する。図１２は、制御信号ＢＬＩＳ０、
ＢＬＩＫ０、およびシェアードセンスアンプ制御信号Ｂ
ＬＩ０の信号波形を示す図である。図１２に示すよう
に、制御信号ＢＬＩＳ０と制御信号ＢＬＩＫ０は相補信
号である。センスアンプのスタンバイ時、制御信号ＢＬ
ＩＳ０が“Ｈ”（電源電圧ＶCCレベル）の状態にあり、
制御信号ＢＬＩＫ０が“Ｌ”の状態にある。このとき、
上記のＢＬＩドライバ２８１から出力されるシェアード
センスアンプ制御信号ＢＬＩ０は“Ｈ”（昇圧電圧ＶPP
レベル）の状態にある。次に、アクティブ状態になる
と、制御信号ＢＬＩＳ０が立下がり、制御信号ＢＬＩＫ
０が立上がる。このとき、シェアードセンスアンプ制御
信号ＢＬＩ０は立下がり、“Ｌ”の状態となり、センス
アンプを選択していない状態となる。次に、アクティブ
状態が終了し、スタンバイ状態に戻ると、制御信号ＢＬ
ＩＳ０は立上がり、制御信号ＢＬＩＫ０は立下がる。こ
のとき、シェアードセンスアンプ制御信号ＢＬＩは立上
がり、“Ｈ”（昇圧電圧ＶPPレベル）の状態となり、ス
タンバイ状態となる。
【００４３】
【発明が解決しようとする課題】上記のように動作の安
定性を確保するため、電源電圧より高い昇圧された電圧
を用いる場合、電源電圧から昇圧電圧に変換する際、昇
圧による損失が発生し、昇圧電圧ＶPPレベルまで一気に
立上げようとすると、より大きな電流を消費することに
なる。したがって、上記のように、アクティブ時からス
タンバイ時に移行するとき、シェアードセンスアンプ制
御信号を接地電位レベルから昇圧電圧レベルまで一気に
立上げようとすると、昇圧による損失を補うため、より
大きな電流を流す必要があり、消費電力が増大するとい
う問題点があった。
定性を確保するため、電源電圧より高い昇圧された電圧
を用いる場合、電源電圧から昇圧電圧に変換する際、昇
圧による損失が発生し、昇圧電圧ＶPPレベルまで一気に
立上げようとすると、より大きな電流を消費することに
なる。したがって、上記のように、アクティブ時からス
タンバイ時に移行するとき、シェアードセンスアンプ制
御信号を接地電位レベルから昇圧電圧レベルまで一気に
立上げようとすると、昇圧による損失を補うため、より
大きな電流を流す必要があり、消費電力が増大するとい
う問題点があった。
【００４４】また、上記のようなダイナミック型半導体
記憶装置においては、シェアードセンスアンプ制御信号
を伝達する信号線の長さが長く、信号線の負荷容量が大
きくなるため、上記の昇圧による消費電流の増大は非常
に大きなものとなり、装置全体の消費電力を大幅に増大
させるという問題点もあった。
記憶装置においては、シェアードセンスアンプ制御信号
を伝達する信号線の長さが長く、信号線の負荷容量が大
きくなるため、上記の昇圧による消費電流の増大は非常
に大きなものとなり、装置全体の消費電力を大幅に増大
させるという問題点もあった。
【００４５】本発明は上記課題を解決するためのもので
あって、昇圧による消費電流の増大を抑制し、消費電力
を低減することができる半導体装置を提供することを目
的とする。
あって、昇圧による消費電流の増大を抑制し、消費電力
を低減することができる半導体装置を提供することを目
的とする。
【００４６】本発明の他の目的は、常に安定した昇圧レ
ベルの制御信号を供給し、安定な回路動作を実現するこ
とができる半導体装置を提供することである。
ベルの制御信号を供給し、安定な回路動作を実現するこ
とができる半導体装置を提供することである。
【００４７】本発明のさらに他の目的は、制御信号の高
速応答性を改善し、装置の動作速度を向上することがで
きる半導体装置を提供することである。
速応答性を改善し、装置の動作速度を向上することがで
きる半導体装置を提供することである。
【００４８】
【課題を解決するための手段】請求項１記載の半導体装
置は、第１および第２制御信号に応答して出力される第
３制御信号が第１電圧レベルから昇圧された第２電圧レ
ベルへ変化することに応答して所定の動作を行なう半導
体装置であって、第１制御信号より遅延した第２制御信
号を出力する出力手段と、第３制御信号を第１電圧レベ
ルから第２電圧レベルへ立上げる際、第３制御信号を第
１制御信号に応答して第１電圧レベルと第２電圧レベル
との間の第３電圧レベルで出力した後、第２制御信号に
応答して第２電圧レベルで出力する制御信号出力手段と
を含む。
置は、第１および第２制御信号に応答して出力される第
３制御信号が第１電圧レベルから昇圧された第２電圧レ
ベルへ変化することに応答して所定の動作を行なう半導
体装置であって、第１制御信号より遅延した第２制御信
号を出力する出力手段と、第３制御信号を第１電圧レベ
ルから第２電圧レベルへ立上げる際、第３制御信号を第
１制御信号に応答して第１電圧レベルと第２電圧レベル
との間の第３電圧レベルで出力した後、第２制御信号に
応答して第２電圧レベルで出力する制御信号出力手段と
を含む。
【００４９】請求項２記載の半導体装置は、請求項１記
載の半導体装置の構成に加え、制御信号出力手段は、第
１制御信号に応答して第１電圧レベルの出力信号または
第３電圧レベルの出力信号を選択して出力する第１選択
手段と、第２制御信号に応答して第１選択手段の出力信
号または第２電圧レベルの出力信号を選択して出力する
第２選択手段とを含む。
載の半導体装置の構成に加え、制御信号出力手段は、第
１制御信号に応答して第１電圧レベルの出力信号または
第３電圧レベルの出力信号を選択して出力する第１選択
手段と、第２制御信号に応答して第１選択手段の出力信
号または第２電圧レベルの出力信号を選択して出力する
第２選択手段とを含む。
【００５０】請求項３記載の半導体装置は、請求項１記
載の半導体装置の構成に加え、制御信号出力手段は、第
２制御信号に応答して第１電圧レベルの出力信号または
第２電圧レベルの出力信号を選択して出力する第１選択
手段と、第１制御信号に応答して第１選択手段の出力信
号または第３電圧レベルの出力信号を選択して出力する
第２選択手段とを含む。
載の半導体装置の構成に加え、制御信号出力手段は、第
２制御信号に応答して第１電圧レベルの出力信号または
第２電圧レベルの出力信号を選択して出力する第１選択
手段と、第１制御信号に応答して第１選択手段の出力信
号または第３電圧レベルの出力信号を選択して出力する
第２選択手段とを含む。
【００５１】請求項４記載の半導体装置は、請求項２記
載の半導体装置の構成に加え、第１および第２選択手段
はそれぞれ複数設けられ、第１選択手段と第２選択手段
との各接続点は共通接続される。
載の半導体装置の構成に加え、第１および第２選択手段
はそれぞれ複数設けられ、第１選択手段と第２選択手段
との各接続点は共通接続される。
【００５２】請求項５記載の半導体装置は、情報を記憶
する第１および第２記憶手段と、第１または第２記憶手
段から出力される情報信号を増幅する増幅手段と、制御
信号に応答して増幅手段と第１または第２記憶手段とを
選択的に接続する接続手段と、制御信号を第１電圧レベ
ルから昇圧された第２電圧レベルへ立上げる際、制御信
号を第１電圧レベルから一旦第１電圧レベルと第２電圧
レベルとの間の第３電圧レベルへ立上げた後、第３電圧
レベルから第２電圧レベルへ立上げる制御信号出力手段
とを含む。
する第１および第２記憶手段と、第１または第２記憶手
段から出力される情報信号を増幅する増幅手段と、制御
信号に応答して増幅手段と第１または第２記憶手段とを
選択的に接続する接続手段と、制御信号を第１電圧レベ
ルから昇圧された第２電圧レベルへ立上げる際、制御信
号を第１電圧レベルから一旦第１電圧レベルと第２電圧
レベルとの間の第３電圧レベルへ立上げた後、第３電圧
レベルから第２電圧レベルへ立上げる制御信号出力手段
とを含む。
【００５３】
【作用】請求項１記載の半導体装置においては、第３制
御信号を第１電圧レベルから第２電圧レベルへ立上げる
際、一旦第３電圧レベルで出力するので、第３電圧レベ
ルの信号を出力するまでは昇圧による損失の影響を受け
ず、効率よく第３制御信号を出力することができる。
御信号を第１電圧レベルから第２電圧レベルへ立上げる
際、一旦第３電圧レベルで出力するので、第３電圧レベ
ルの信号を出力するまでは昇圧による損失の影響を受け
ず、効率よく第３制御信号を出力することができる。
【００５４】請求項２記載の半導体装置においては、第
１選択手段が第１電圧レベルの出力信号または第３電圧
レベルの出力信号を選択し、第２選択手段が第１選択手
段の出力信号または第２電圧レベルの出力信号を選択す
るので、第３制御信号を第１、第２および第３電圧レベ
ルで安定に出力することができる。
１選択手段が第１電圧レベルの出力信号または第３電圧
レベルの出力信号を選択し、第２選択手段が第１選択手
段の出力信号または第２電圧レベルの出力信号を選択す
るので、第３制御信号を第１、第２および第３電圧レベ
ルで安定に出力することができる。
【００５５】請求項３記載の半導体装置においては、第
１選択手段が第１電圧レベルの出力信号または第２電圧
レベルの出力信号を選択し、第２選択手段が第１選択手
段の出力信号または第３電圧レベルの出力信号を選択す
るので、第３制御信号を第１、第２および第３電圧レベ
ルで安定して出力することができる。
１選択手段が第１電圧レベルの出力信号または第２電圧
レベルの出力信号を選択し、第２選択手段が第１選択手
段の出力信号または第３電圧レベルの出力信号を選択す
るので、第３制御信号を第１、第２および第３電圧レベ
ルで安定して出力することができる。
【００５６】請求項４記載の半導体装置においては、第
１選択手段と第２選択手段との各接続点が共通接続され
ているので、第１制御信号に応答して第１選択手段が並
列に動作し、高速に第３制御信号を第１電圧レベルから
第３電圧レベルへ立上げることが可能となる。
１選択手段と第２選択手段との各接続点が共通接続され
ているので、第１制御信号に応答して第１選択手段が並
列に動作し、高速に第３制御信号を第１電圧レベルから
第３電圧レベルへ立上げることが可能となる。
【００５７】請求項５記載の半導体装置においては、増
幅手段と第１または第２記憶手段との接続を制御する制
御信号を第１電圧レベルから昇圧された第２電圧レベル
へ立上げる際、第１電圧レベルから一旦第３電圧レベル
へ立上げた後、第３電圧レベルから第２電圧レベルへ立
上げているので、第３電圧レベルの信号を出力するまで
は昇圧による損失の影響を受けず、効率よく制御信号を
出力することができる。
幅手段と第１または第２記憶手段との接続を制御する制
御信号を第１電圧レベルから昇圧された第２電圧レベル
へ立上げる際、第１電圧レベルから一旦第３電圧レベル
へ立上げた後、第３電圧レベルから第２電圧レベルへ立
上げているので、第３電圧レベルの信号を出力するまで
は昇圧による損失の影響を受けず、効率よく制御信号を
出力することができる。
【００５８】
【実施例】以下、本発明による第１の実施例の半導体装
置について図面を参照しながら説明する。図１は本発明
が適用されるＤＲＡＭ（ダイナミック型半導体記憶装
置）の全体の構成を示すブロック図である。
置について図面を参照しながら説明する。図１は本発明
が適用されるＤＲＡＭ（ダイナミック型半導体記憶装
置）の全体の構成を示すブロック図である。
【００５９】図１において、ＤＲＡＭ１００は、メモリ
セルアレイ１ａ〜１ｄ、センスアンプ部２ａ、２ｂ、行
デコーダ３、ワードドライバ４、行アドレスバッファ
５、ＲＡＳバッファ６、φｘ発生回路７、ブロック選択
信号発生回路８、φｘサブデコーダ１２、シェアードセ
ンス制御部１３、ＢＬＩドライバ部１４、行プリデコー
ダ１５、列アドレスバッファ１６、列プリデコーダ１
７、列デコーダ１８、Ｉ／Ｏデコーダ１９、Ｒ／Ｗ制御
部２０、ＣＡＳバッファ２１、Ｒ／Ｗバッファ２２、入
力バッファ２３、出力バッファ２４、センスアンプ制御
部２５（ＳＦ信号発生回路９、第１センスアンプ活性化
回路１０、第２センスアンプ活性化回路１１を含む）を
含む。
セルアレイ１ａ〜１ｄ、センスアンプ部２ａ、２ｂ、行
デコーダ３、ワードドライバ４、行アドレスバッファ
５、ＲＡＳバッファ６、φｘ発生回路７、ブロック選択
信号発生回路８、φｘサブデコーダ１２、シェアードセ
ンス制御部１３、ＢＬＩドライバ部１４、行プリデコー
ダ１５、列アドレスバッファ１６、列プリデコーダ１
７、列デコーダ１８、Ｉ／Ｏデコーダ１９、Ｒ／Ｗ制御
部２０、ＣＡＳバッファ２１、Ｒ／Ｗバッファ２２、入
力バッファ２３、出力バッファ２４、センスアンプ制御
部２５（ＳＦ信号発生回路９、第１センスアンプ活性化
回路１０、第２センスアンプ活性化回路１１を含む）を
含む。
【００６０】図１に示すＤＲＡＭ１００と図９に示す従
来のＤＲＡＭ２００とは、ブロック選択信号発生回路
８、シェアードセンス制御部１３、ＢＬＩドライバ部１
４を除き、ほぼ同様の構成であるので、同一部分に同一
番号を付し、以下その説明を省略する。
来のＤＲＡＭ２００とは、ブロック選択信号発生回路
８、シェアードセンス制御部１３、ＢＬＩドライバ部１
４を除き、ほぼ同様の構成であるので、同一部分に同一
番号を付し、以下その説明を省略する。
【００６１】以下、ブロック選択信号発生回路８、シェ
アードセンス制御部１３、ＢＬＩドライバ部１４につい
て詳細に説明する。
アードセンス制御部１３、ＢＬＩドライバ部１４につい
て詳細に説明する。
【００６２】ブロック選択信号発生回路８には、ＲＡＳ
バッファ６を介して端子Ｐ１から入力された行アドレス
ストローブ信号／ＲＡＳ、および行アドレスバッファ５
から出力される内部行アドレス信号ＲＡ０、ＲＡ１が入
力される。ブロック選択信号発生回路８は行アドレスス
トローブ信号／ＲＡＳの反転信号である制御信号ＢＬＩ
ＭをＢＬＩドライバ部１４へ出力する。また、ブロック
選択信号発生回路８は、行アドレスストローブ信号／Ｒ
ＡＳの遅延信号である行アドレスストローブ遅延信号／
ＲＡＳＤを内部で発生させ、行アドレスストローブ遅延
信号／ＲＡＳＤ、内部行アドレス信号ＲＡ０、ＲＡ１に
応答してブロック選択信号ＢＳ０〜ＢＳ３をシェアード
センス制御部１３へ出力する。行アドレスストローブ信
号／ＲＡＳが“Ｈ”の状態（スタンバイの状態）のと
き、ブロック選択信号ＢＳ０〜ＢＳ３はすべて“Ｌ”の
状態で出力される。行アドレスストローブ信号／ＲＡＳ
が“Ｌ”の状態（アクティブの状態）のとき、内部行ア
ドレス信号ＲＡ０、ＲＡ１の組合わせにより制御信号Ｂ
Ｓ０〜ＢＳ３のうち１つのブロック選択信号のみが
“Ｌ”の状態で、その他はすべて“Ｈ”の状態で出力さ
れる。ブロック選択信号ＢＳ０〜ＢＳ３はメモリセルア
レイ１ａ〜１ｄにそれぞれ対応しており、ブロック選択
信号が“Ｌ”の状態のとき所定のメモリセルアレイが選
択状態となり、“Ｈ”の状態のとき非選択状態となる。
バッファ６を介して端子Ｐ１から入力された行アドレス
ストローブ信号／ＲＡＳ、および行アドレスバッファ５
から出力される内部行アドレス信号ＲＡ０、ＲＡ１が入
力される。ブロック選択信号発生回路８は行アドレスス
トローブ信号／ＲＡＳの反転信号である制御信号ＢＬＩ
ＭをＢＬＩドライバ部１４へ出力する。また、ブロック
選択信号発生回路８は、行アドレスストローブ信号／Ｒ
ＡＳの遅延信号である行アドレスストローブ遅延信号／
ＲＡＳＤを内部で発生させ、行アドレスストローブ遅延
信号／ＲＡＳＤ、内部行アドレス信号ＲＡ０、ＲＡ１に
応答してブロック選択信号ＢＳ０〜ＢＳ３をシェアード
センス制御部１３へ出力する。行アドレスストローブ信
号／ＲＡＳが“Ｈ”の状態（スタンバイの状態）のと
き、ブロック選択信号ＢＳ０〜ＢＳ３はすべて“Ｌ”の
状態で出力される。行アドレスストローブ信号／ＲＡＳ
が“Ｌ”の状態（アクティブの状態）のとき、内部行ア
ドレス信号ＲＡ０、ＲＡ１の組合わせにより制御信号Ｂ
Ｓ０〜ＢＳ３のうち１つのブロック選択信号のみが
“Ｌ”の状態で、その他はすべて“Ｈ”の状態で出力さ
れる。ブロック選択信号ＢＳ０〜ＢＳ３はメモリセルア
レイ１ａ〜１ｄにそれぞれ対応しており、ブロック選択
信号が“Ｌ”の状態のとき所定のメモリセルアレイが選
択状態となり、“Ｈ”の状態のとき非選択状態となる。
【００６３】シェアードセンス制御部１３には、ブロッ
ク選択信号発生回路８から出力されるブロック選択信号
ＢＳ０〜ＢＳ３が入力される。シェアードセンス制御部
１３はブロック選択信号ＢＳ０〜ＢＳ３に応答して、ブ
ロック選択信号ＢＳ０〜ＢＳ３の反転信号である制御信
号ＢＬＩＳ０〜ＢＬＩＳ３、および制御信号ＢＬＩＳ０
〜ＢＬＩＳ３の反転信号である制御信号ＢＬＩＫ０〜Ｂ
ＬＩＫ３をＢＬＩドライバ部１４へ出力する。
ク選択信号発生回路８から出力されるブロック選択信号
ＢＳ０〜ＢＳ３が入力される。シェアードセンス制御部
１３はブロック選択信号ＢＳ０〜ＢＳ３に応答して、ブ
ロック選択信号ＢＳ０〜ＢＳ３の反転信号である制御信
号ＢＬＩＳ０〜ＢＬＩＳ３、および制御信号ＢＬＩＳ０
〜ＢＬＩＳ３の反転信号である制御信号ＢＬＩＫ０〜Ｂ
ＬＩＫ３をＢＬＩドライバ部１４へ出力する。
【００６４】ＢＬＩドライバ部１４は、シェアードセン
ス制御部１３から出力された制御信号ＢＬＩＳ０〜ＢＬ
ＩＳ３、ＢＬＩＫ０〜ＢＬＩＫ３およびブロック選択信
号発生回路から出力された制御信号ＢＬＩＭに応答し
て、シェアードセンスアンプ制御信号ＢＬＩ０、ＢＬＩ
１をセンスアンプ部２ａへ出力し、シェアードセンスア
ンプ制御信号ＢＬＩ２、ＢＬＩ３をセンスアンプ部２ｂ
へ出力する。制御信号ＢＬＩＳ０〜ＢＬＩＳ３、ＢＬＩ
Ｋ０〜ＢＬＩＫ３、ＢＬＩＭの“Ｈ”の状態は電源電圧
ＶCCレベルであるが、ＢＬＩドライバ部１４により変換
されたシェアードセンスアンプ制御信号ＢＬＩ０〜ＢＬ
Ｉ３の“Ｈ”の状態は昇圧電圧ＶPPレベルとなる。スタ
ンバイ状態のとき、シェアードセンスアンプ制御信号Ｂ
ＬＩ０〜ＢＬＩ３は“Ｈ”（昇圧電圧ＶPPレベル）の状
態で出力され、アクティブ時は、シェアードセンスアン
プ制御信号のうち１つが“Ｈ”（昇圧電圧ＶPPレベル）
の状態にあり、所定のメモリセルアレイを選択し、その
他のシェアードセンスアンプ制御信号は“Ｌ”の状態と
なり、非選択の状態となる。
ス制御部１３から出力された制御信号ＢＬＩＳ０〜ＢＬ
ＩＳ３、ＢＬＩＫ０〜ＢＬＩＫ３およびブロック選択信
号発生回路から出力された制御信号ＢＬＩＭに応答し
て、シェアードセンスアンプ制御信号ＢＬＩ０、ＢＬＩ
１をセンスアンプ部２ａへ出力し、シェアードセンスア
ンプ制御信号ＢＬＩ２、ＢＬＩ３をセンスアンプ部２ｂ
へ出力する。制御信号ＢＬＩＳ０〜ＢＬＩＳ３、ＢＬＩ
Ｋ０〜ＢＬＩＫ３、ＢＬＩＭの“Ｈ”の状態は電源電圧
ＶCCレベルであるが、ＢＬＩドライバ部１４により変換
されたシェアードセンスアンプ制御信号ＢＬＩ０〜ＢＬ
Ｉ３の“Ｈ”の状態は昇圧電圧ＶPPレベルとなる。スタ
ンバイ状態のとき、シェアードセンスアンプ制御信号Ｂ
ＬＩ０〜ＢＬＩ３は“Ｈ”（昇圧電圧ＶPPレベル）の状
態で出力され、アクティブ時は、シェアードセンスアン
プ制御信号のうち１つが“Ｈ”（昇圧電圧ＶPPレベル）
の状態にあり、所定のメモリセルアレイを選択し、その
他のシェアードセンスアンプ制御信号は“Ｌ”の状態と
なり、非選択の状態となる。
【００６５】次に、ブロック選択信号発生回路８につい
て図面を参照しながら詳細に説明する。図２は、ブロッ
ク選択信号発生回路８の構成を示す回路図である。
て図面を参照しながら詳細に説明する。図２は、ブロッ
ク選択信号発生回路８の構成を示す回路図である。
【００６６】図２において、ブロック選択信号発生回路
８は、インバータ回路であるゲートＧ８１〜Ｇ８７、Ｎ
ＡＮＤ回路であるゲートＧ８８〜Ｇ９１、ＮＯＲ回路で
あるゲートＧ９２〜Ｇ９９を含む。
８は、インバータ回路であるゲートＧ８１〜Ｇ８７、Ｎ
ＡＮＤ回路であるゲートＧ８８〜Ｇ９１、ＮＯＲ回路で
あるゲートＧ９２〜Ｇ９９を含む。
【００６７】行アドレスストローブ信号／ＲＡＳはゲー
トＧ８１に入力され、反転信号として制御信号ＢＬＩＭ
が出力される。また、行アドレスストローブ信号／ＲＡ
ＳはゲートＧ８２へ入力され、反転された後ゲートＧ８
３に入力され、さらに反転され、遅延信号として行アド
レスストローブ遅延信号／ＲＡＳＤがゲートＧ８３から
出力される。ゲートＧ８８には内部行アドレス信号ＲＡ
０、ＲＡ１が入力され、その論理積の反転信号がゲート
Ｇ９２へ入力される。ゲートＧ９２には、ゲートＧ８８
の出力信号および行アドレスストローブ遅延信号／ＲＡ
ＳＤが入力され、論理和の反転信号がゲートＧ９６へ入
力される。ゲートＧ９６には、ゲートＧ９２の出力信号
および行アドレスストローブ遅延信号／ＲＡＳＤが入力
され、その論理和の反転信号がブロック選択信号ＢＳ０
として出力される。
トＧ８１に入力され、反転信号として制御信号ＢＬＩＭ
が出力される。また、行アドレスストローブ信号／ＲＡ
ＳはゲートＧ８２へ入力され、反転された後ゲートＧ８
３に入力され、さらに反転され、遅延信号として行アド
レスストローブ遅延信号／ＲＡＳＤがゲートＧ８３から
出力される。ゲートＧ８８には内部行アドレス信号ＲＡ
０、ＲＡ１が入力され、その論理積の反転信号がゲート
Ｇ９２へ入力される。ゲートＧ９２には、ゲートＧ８８
の出力信号および行アドレスストローブ遅延信号／ＲＡ
ＳＤが入力され、論理和の反転信号がゲートＧ９６へ入
力される。ゲートＧ９６には、ゲートＧ９２の出力信号
および行アドレスストローブ遅延信号／ＲＡＳＤが入力
され、その論理和の反転信号がブロック選択信号ＢＳ０
として出力される。
【００６８】ゲートＧ８９には、ゲートＧ８４を介して
反転された内部行アドレス信号ＲＡ０および内部行アド
レス信号ＲＡ１が入力され、その論理積の反転信号がゲ
ートＧ９３へ入力される。ゲートＧ９３には、ゲートＧ
８９の出力信号および行アドレスストローブ信号遅延信
号／ＲＡＳＤが入力され、その論理和の反転信号がゲー
トＧ９７へ入力される。ゲートＧ９７には、ゲートＧ９
３の出力信号および行アドレスストローブ遅延信号／Ｒ
ＡＳＤが入力され、それらの論理和の反転信号がブロッ
ク選択信号ＢＳ１として出力される。
反転された内部行アドレス信号ＲＡ０および内部行アド
レス信号ＲＡ１が入力され、その論理積の反転信号がゲ
ートＧ９３へ入力される。ゲートＧ９３には、ゲートＧ
８９の出力信号および行アドレスストローブ信号遅延信
号／ＲＡＳＤが入力され、その論理和の反転信号がゲー
トＧ９７へ入力される。ゲートＧ９７には、ゲートＧ９
３の出力信号および行アドレスストローブ遅延信号／Ｒ
ＡＳＤが入力され、それらの論理和の反転信号がブロッ
ク選択信号ＢＳ１として出力される。
【００６９】ゲートＧ９０は、内部行アドレス信号ＲＡ
０およびゲートＧ８５で反転された内部行アドレス信号
ＲＡ１が入力され、それらの論理積の反転信号がゲート
Ｇ９４へ入力される。ゲートＧ９４には、ゲート９０の
出力信号および行アドレスストローブ遅延信号／ＲＡＳ
Ｄが入力され、これらの論理和の反転信号がゲートＧ９
８へ出力される。ゲートＧ９８には、ゲートＧ９４の出
力信号および行アドレスストローブ遅延信号／ＲＡＳＤ
が入力され、それらの論理和の反転信号がブロック選択
信号ＢＳ２として出力される。
０およびゲートＧ８５で反転された内部行アドレス信号
ＲＡ１が入力され、それらの論理積の反転信号がゲート
Ｇ９４へ入力される。ゲートＧ９４には、ゲート９０の
出力信号および行アドレスストローブ遅延信号／ＲＡＳ
Ｄが入力され、これらの論理和の反転信号がゲートＧ９
８へ出力される。ゲートＧ９８には、ゲートＧ９４の出
力信号および行アドレスストローブ遅延信号／ＲＡＳＤ
が入力され、それらの論理和の反転信号がブロック選択
信号ＢＳ２として出力される。
【００７０】ゲートＧ９１には、ゲートＧ８６を介して
反転された内部行アドレス信号ＲＡ０およびゲートＧ８
７を介して反転された内部行アドレス信号ＲＡ１が入力
され、それらの論理積の反転信号がゲートＧ９５へ出力
される。ゲートＧ９５には、ゲートＧ９１の出力信号お
よび行アドレスストローブ遅延信号／ＲＡＳＤが入力さ
れ、それらの論理和の反転信号がゲートＧ９９へ入力さ
れる。ゲートＧ９９には、ゲートＧ９５の出力信号およ
び行アドレスストローブ遅延信号／ＲＡＳＤが入力さ
れ、それらの論理和の反転信号がブロック選択信号ＢＳ
３として出力される。
反転された内部行アドレス信号ＲＡ０およびゲートＧ８
７を介して反転された内部行アドレス信号ＲＡ１が入力
され、それらの論理積の反転信号がゲートＧ９５へ出力
される。ゲートＧ９５には、ゲートＧ９１の出力信号お
よび行アドレスストローブ遅延信号／ＲＡＳＤが入力さ
れ、それらの論理和の反転信号がゲートＧ９９へ入力さ
れる。ゲートＧ９９には、ゲートＧ９５の出力信号およ
び行アドレスストローブ遅延信号／ＲＡＳＤが入力さ
れ、それらの論理和の反転信号がブロック選択信号ＢＳ
３として出力される。
【００７１】次に、スタンバイ時のブロック選択信号発
生回路８の動作について説明する。スタンバイ時、行ア
ドレスストローブ遅延信号／ＲＡＳＤは“Ｈ”の状態に
あるので、内部行アドレス信号ＲＡ０、ＲＡ１の状態に
かかわらず、ブロック選択信号ＢＳ０〜ＢＳ３はすべて
“Ｌ”の状態となる。
生回路８の動作について説明する。スタンバイ時、行ア
ドレスストローブ遅延信号／ＲＡＳＤは“Ｈ”の状態に
あるので、内部行アドレス信号ＲＡ０、ＲＡ１の状態に
かかわらず、ブロック選択信号ＢＳ０〜ＢＳ３はすべて
“Ｌ”の状態となる。
【００７２】次に、アクティブ時の動作について説明す
る。アクティブ時には、行アドレスストローブ遅延信号
／ＲＡＳＤが“Ｌ”の状態となるので、ブロック選択信
号発生回路８は活性化される。このとき、内部行アドレ
ス信号ＲＡ０、ＲＡ１の状態の組合わせによりブロック
選択信号ＢＳ０〜ＢＳ３のうちの１つのみが“Ｌ”の状
態で出力され、その他はすべて“Ｈ”の状態となる。た
とえば、内部行アドレス信号ＲＡ０、ＲＡ１がともに
“Ｈ”の状態であったとすると、ブロック選択信号ＢＳ
０が“Ｌ”の状態となり、その他のブロック選択信号Ｂ
Ｓ１〜ＢＳ３はすべて“Ｈ”の状態となる。
る。アクティブ時には、行アドレスストローブ遅延信号
／ＲＡＳＤが“Ｌ”の状態となるので、ブロック選択信
号発生回路８は活性化される。このとき、内部行アドレ
ス信号ＲＡ０、ＲＡ１の状態の組合わせによりブロック
選択信号ＢＳ０〜ＢＳ３のうちの１つのみが“Ｌ”の状
態で出力され、その他はすべて“Ｈ”の状態となる。た
とえば、内部行アドレス信号ＲＡ０、ＲＡ１がともに
“Ｈ”の状態であったとすると、ブロック選択信号ＢＳ
０が“Ｌ”の状態となり、その他のブロック選択信号Ｂ
Ｓ１〜ＢＳ３はすべて“Ｈ”の状態となる。
【００７３】上記の構成により、ブロック選択信号発生
回路８は、行アドレスストローブ信号／ＲＡＳの遅延信
号である制御信号ＢＬＩＭを出力し、内部行アドレス信
号ＲＡ０、ＲＡ１の状態の組合わせによりブロック選択
信号ＢＳ０〜ＢＳ３のうちの１つが“Ｌ”の状態で出力
され、その他のブロック選択信号は“Ｈ”の状態で出力
され、所定のメモリセルアレイを選択するブロック選択
信号を出力することができる。
回路８は、行アドレスストローブ信号／ＲＡＳの遅延信
号である制御信号ＢＬＩＭを出力し、内部行アドレス信
号ＲＡ０、ＲＡ１の状態の組合わせによりブロック選択
信号ＢＳ０〜ＢＳ３のうちの１つが“Ｌ”の状態で出力
され、その他のブロック選択信号は“Ｈ”の状態で出力
され、所定のメモリセルアレイを選択するブロック選択
信号を出力することができる。
【００７４】次に、シェアードセンス制御部１３につい
て図面を参照しながら詳細に説明する。図３は、シェア
ードセンス制御部１３の構成を示す回路図である。
て図面を参照しながら詳細に説明する。図３は、シェア
ードセンス制御部１３の構成を示す回路図である。
【００７５】図３において、シェアードセンス制御部１
３は、インバータ回路であるゲートＧ１３１〜Ｇ１３８
を含む。ブロック選択信号ＢＳ０はゲートＧ１３１へ入
力され、反転された後、制御信号ＢＬＩＳ０として出力
される。ゲートＧ１３１の出力はゲートＧ１３５へ入力
され、反転された後、制御信号ＢＬＩＫ０として出力さ
れる。ブロック選択信号ＢＳ１〜ＢＳ３についても同様
であり、それぞれ制御信号ＢＬＩＳ１〜ＢＬＩＳ３、Ｂ
ＬＩＫ１〜ＢＬＩＫ３として出力される。
３は、インバータ回路であるゲートＧ１３１〜Ｇ１３８
を含む。ブロック選択信号ＢＳ０はゲートＧ１３１へ入
力され、反転された後、制御信号ＢＬＩＳ０として出力
される。ゲートＧ１３１の出力はゲートＧ１３５へ入力
され、反転された後、制御信号ＢＬＩＫ０として出力さ
れる。ブロック選択信号ＢＳ１〜ＢＳ３についても同様
であり、それぞれ制御信号ＢＬＩＳ１〜ＢＬＩＳ３、Ｂ
ＬＩＫ１〜ＢＬＩＫ３として出力される。
【００７６】次に、ＢＬＩドライバ部１４について図面
を参照しながら詳細に説明する。図４は、ＢＬＩドライ
バ部１４およびセンスアンプ部２ａ、２ｂの構成を示す
図である。
を参照しながら詳細に説明する。図４は、ＢＬＩドライ
バ部１４およびセンスアンプ部２ａ、２ｂの構成を示す
図である。
【００７７】図４において、ＢＬＩドライバ部１４は、
ＢＬＩドライバ１４１〜１４４を含む。ＢＬＩドライバ
１４１には、制御信号ＢＬＩＭ、ＢＬＩＳ０、ＢＬＩＫ
０が入力され、センスアンプ２１とメモリセルアレイ１
ａのビット線ＢＬ０、／ＢＬ０との接続を制御するシェ
アードセンスアンプ制御信号ＢＬＩ０がトランジスタＱ
２１、Ｑ２２へ入力される。シェアードセンスアンプ制
御信号ＢＬＩ０が“Ｈ”の状態のとき、トランジスタＱ
２１、Ｑ２２はオンされ、端子Ｐ２１、Ｐ２２に接続さ
れるメモリセルアレイ１ａのビット線ＢＬ０、／ＢＬ０
がセンスアンプ２１と接続される。シェアードセンスア
ンプ制御信号ＢＬＩ０が“Ｌ”の状態のとき、トランジ
スタＱ２１、Ｑ２２はオフされ、メモリセルアレイ１ａ
のビット線ＢＬ０、／ＢＬ０とセンスアンプ２１との接
続が切離される。ＢＬＩドライバ１４２〜１４４もＢＬ
Ｉドライバ１４１と同様に構成され、シェアードセンス
アンプ制御信号ＢＬＩ１〜ＢＬＩ３により各センスアン
プと各メモリセルアレイのビット線ＢＬ１〜ＢＬ３、／
ＢＬ１〜／ＢＬ３との接続が制御される。
ＢＬＩドライバ１４１〜１４４を含む。ＢＬＩドライバ
１４１には、制御信号ＢＬＩＭ、ＢＬＩＳ０、ＢＬＩＫ
０が入力され、センスアンプ２１とメモリセルアレイ１
ａのビット線ＢＬ０、／ＢＬ０との接続を制御するシェ
アードセンスアンプ制御信号ＢＬＩ０がトランジスタＱ
２１、Ｑ２２へ入力される。シェアードセンスアンプ制
御信号ＢＬＩ０が“Ｈ”の状態のとき、トランジスタＱ
２１、Ｑ２２はオンされ、端子Ｐ２１、Ｐ２２に接続さ
れるメモリセルアレイ１ａのビット線ＢＬ０、／ＢＬ０
がセンスアンプ２１と接続される。シェアードセンスア
ンプ制御信号ＢＬＩ０が“Ｌ”の状態のとき、トランジ
スタＱ２１、Ｑ２２はオフされ、メモリセルアレイ１ａ
のビット線ＢＬ０、／ＢＬ０とセンスアンプ２１との接
続が切離される。ＢＬＩドライバ１４２〜１４４もＢＬ
Ｉドライバ１４１と同様に構成され、シェアードセンス
アンプ制御信号ＢＬＩ１〜ＢＬＩ３により各センスアン
プと各メモリセルアレイのビット線ＢＬ１〜ＢＬ３、／
ＢＬ１〜／ＢＬ３との接続が制御される。
【００７８】上記の構成により、アクティブ時、シェア
ードセンスアンプ制御信号ＢＬＩ０〜ＢＬＩ３のうち１
つが“Ｈ”の状態となり、所定のメモリセルアレイのビ
ット線ＢＬ、／ＢＬと所定のセンスアンプとを接続する
ことができる。
ードセンスアンプ制御信号ＢＬＩ０〜ＢＬＩ３のうち１
つが“Ｈ”の状態となり、所定のメモリセルアレイのビ
ット線ＢＬ、／ＢＬと所定のセンスアンプとを接続する
ことができる。
【００７９】次に、図４に示すセンスアンプについてさ
らに詳細に説明する。図１３は、図４に示すセンスアン
プの構成を示す回路図である。
らに詳細に説明する。図１３は、図４に示すセンスアン
プの構成を示す回路図である。
【００８０】図１３を参照して、センスアンプは、セン
スアンプ回路３０１、トランジスタＱ３２１〜Ｑ３２５
を含む。
スアンプ回路３０１、トランジスタＱ３２１〜Ｑ３２５
を含む。
【００８１】メモリセルＭＣ０は、トランジスタＱ３１
０、キャパシタＣ３１０を含む。メモリセルＭＣ０は、
ワード線ＷＬおよびビット線ＢＬ０と接続される。互い
に相補なビット線対ＢＬ０、／ＢＬ０は、トランスファ
ゲートとなるトランジスタＱ２１、Ｑ２２を介してセン
スアンプと接続される。また、同様に互いに相補なビッ
ト線対ＢＬ１、／ＢＬ１もトランジスタＱ２３、Ｑ２４
を介してセンスアンプと接続される。
０、キャパシタＣ３１０を含む。メモリセルＭＣ０は、
ワード線ＷＬおよびビット線ＢＬ０と接続される。互い
に相補なビット線対ＢＬ０、／ＢＬ０は、トランスファ
ゲートとなるトランジスタＱ２１、Ｑ２２を介してセン
スアンプと接続される。また、同様に互いに相補なビッ
ト線対ＢＬ１、／ＢＬ１もトランジスタＱ２３、Ｑ２４
を介してセンスアンプと接続される。
【００８２】センスアンプ回路３０１は、メモリセルか
らビット線に伝達されたデータをビット線対を構成する
もう一方のビット線との間で差動増幅する。トランジス
タＱ３２１は、ビット線対の電位を互いに等しくするイ
コライザとして機能する。トランジスタＱ３２２、Ｑ３
２３は、ビット線対の電位を所定電位ＶBLにプリチャー
ジするプリチャージ回路として機能する。トランジスタ
Ｑ３２４、Ｑ３２５は、互いは相補なデータ入出力線対
ＩＯ、／ＩＯとビット線対との接続を制御するＩ／Ｏゲ
ートとして機能する。
らビット線に伝達されたデータをビット線対を構成する
もう一方のビット線との間で差動増幅する。トランジス
タＱ３２１は、ビット線対の電位を互いに等しくするイ
コライザとして機能する。トランジスタＱ３２２、Ｑ３
２３は、ビット線対の電位を所定電位ＶBLにプリチャー
ジするプリチャージ回路として機能する。トランジスタ
Ｑ３２４、Ｑ３２５は、互いは相補なデータ入出力線対
ＩＯ、／ＩＯとビット線対との接続を制御するＩ／Ｏゲ
ートとして機能する。
【００８３】上記の構成により、センスアンプは、ビッ
ト線対ＢＬ０、／ＢＬ０またはＢＬ１、／ＢＬ１の一方
とトランジスタＱ２１〜Ｑ２４により接続され、ビット
線対の電位をセンスアンプ回路３０１で増幅し、データ
入出力線ＩＯ、／ＩＯを介して外部へ出力したり、デー
タ入出力線ＩＯ、／ＩＯを介して入力された所定のデー
タをメモリセルに書込む。
ト線対ＢＬ０、／ＢＬ０またはＢＬ１、／ＢＬ１の一方
とトランジスタＱ２１〜Ｑ２４により接続され、ビット
線対の電位をセンスアンプ回路３０１で増幅し、データ
入出力線ＩＯ、／ＩＯを介して外部へ出力したり、デー
タ入出力線ＩＯ、／ＩＯを介して入力された所定のデー
タをメモリセルに書込む。
【００８４】次に、ＢＬＩドライバについて図面を参照
しながら詳細に説明する。図５は、ＢＬＩドライバ１４
１の構成を示す回路図である。ＢＬＩドライバ１４２〜
１４４も図５に示すＢＬＩドライバ１４１と同様の構成
を有している。
しながら詳細に説明する。図５は、ＢＬＩドライバ１４
１の構成を示す回路図である。ＢＬＩドライバ１４２〜
１４４も図５に示すＢＬＩドライバ１４１と同様の構成
を有している。
【００８５】図５において、ＢＬＩドライバ１４１は、
レベル変換部１４５、第１レベル選択部１４６、第２レ
ベル選択部１４７を含む。
レベル変換部１４５、第１レベル選択部１４６、第２レ
ベル選択部１４７を含む。
【００８６】レベル変換部１４５は、ｐチャネルＭＯＳ
トランジスタであるトランジスタＱ１４１、Ｑ１４３、
ｎチャネルＭＯＳトランジスタであるトランジスタＱ１
４２、Ｑ１４４を含む。レベル変換部１４５は、図１１
に示すレベル変換部２８５と同様の構成であるので、詳
細な説明を省略する。レベル変換部１４５は、制御信号
ＢＬＩＫ０が“Ｈ”（電源電圧ＶCCレベル）の状態（制
御信号ＢＬＩＳ０が“Ｌ”の状態）のとき、出力信号と
して“Ｈ”（昇圧電圧ＶPPレベル）の信号を出力する。
制御信号ＢＬＩＫ０が“Ｌ”（接地電位ＧＮＤ）の状態
（制御信号ＢＬＩＳ０が“Ｈ”（電源電圧ＶCCレベル）
の状態）のとき、出力信号として“Ｌ”（接地電位ＧＮ
Ｄ）の信号を出力する。この結果、レベル変換部１４５
は、電源電圧ＶCCレベルの信号を昇圧電圧ＶPPレベルの
信号に変換することができる。昇圧電圧ＶPPの供給は、
従来例と同様であり、図１では図示していない。
トランジスタであるトランジスタＱ１４１、Ｑ１４３、
ｎチャネルＭＯＳトランジスタであるトランジスタＱ１
４２、Ｑ１４４を含む。レベル変換部１４５は、図１１
に示すレベル変換部２８５と同様の構成であるので、詳
細な説明を省略する。レベル変換部１４５は、制御信号
ＢＬＩＫ０が“Ｈ”（電源電圧ＶCCレベル）の状態（制
御信号ＢＬＩＳ０が“Ｌ”の状態）のとき、出力信号と
して“Ｈ”（昇圧電圧ＶPPレベル）の信号を出力する。
制御信号ＢＬＩＫ０が“Ｌ”（接地電位ＧＮＤ）の状態
（制御信号ＢＬＩＳ０が“Ｈ”（電源電圧ＶCCレベル）
の状態）のとき、出力信号として“Ｌ”（接地電位ＧＮ
Ｄ）の信号を出力する。この結果、レベル変換部１４５
は、電源電圧ＶCCレベルの信号を昇圧電圧ＶPPレベルの
信号に変換することができる。昇圧電圧ＶPPの供給は、
従来例と同様であり、図１では図示していない。
【００８７】ここで、昇圧電圧ＶPPを供給するための昇
圧電圧発生回路について説明する。図１４は、昇圧電圧
発生回路の構成を示す回路図である。
圧電圧発生回路について説明する。図１４は、昇圧電圧
発生回路の構成を示す回路図である。
【００８８】図１４を参照して、昇圧電圧発生回路は、
ＮＭＯＳトランジスタＱ３００〜Ｑ３０ｎ、コンデンサ
Ｃ３０１〜Ｃ３０ｎを含む。トランジスタＱ３００〜Ｑ
３０ｎはダイオード接続され、トランジスタＱ３０１〜
Ｑ３０ｎはさらにキャパシタＣ３０１〜Ｃ３０ｎとそれ
ぞれ接続される。
ＮＭＯＳトランジスタＱ３００〜Ｑ３０ｎ、コンデンサ
Ｃ３０１〜Ｃ３０ｎを含む。トランジスタＱ３００〜Ｑ
３０ｎはダイオード接続され、トランジスタＱ３０１〜
Ｑ３０ｎはさらにキャパシタＣ３０１〜Ｃ３０ｎとそれ
ぞれ接続される。
【００８９】次に、上記の昇圧電圧発生回路の動作につ
いて説明する。図１５は、昇圧電圧発生回路に入力され
る互いに相補なクロック信号のタイミングチャートであ
る。
いて説明する。図１５は、昇圧電圧発生回路に入力され
る互いに相補なクロック信号のタイミングチャートであ
る。
【００９０】昇圧電圧発生回路には、互いに相補なクロ
ック信号ＣＫ、／ＣＫが入力される。まず、ノードＮ１
がＶCC−Ｖth（Ｖthはトランジスタのしきい値電圧）ま
で充電された後、クロック信号ＣＫが入力され、ノード
Ｎ１の電位が上昇する。次に、トランジスタＱ３０１が
オンし、ノードＮ２の電位も上昇する。さらに、クロッ
ク信号／ＣＫが“Ｈ”となり、ノードＮ２の電位がさら
に上昇する。この結果、昇圧電圧発生回路は、コンデン
サＣ３０１〜Ｃ３０ｎに蓄積された電荷を次々に次段に
送っていくことにより電源電圧ＶCCより高い昇圧電圧Ｖ
PPを発生することができる。以上の動作により、昇圧電
圧発生回路は、安定な昇圧電圧ＶPPを発生することが可
能となる。
ック信号ＣＫ、／ＣＫが入力される。まず、ノードＮ１
がＶCC−Ｖth（Ｖthはトランジスタのしきい値電圧）ま
で充電された後、クロック信号ＣＫが入力され、ノード
Ｎ１の電位が上昇する。次に、トランジスタＱ３０１が
オンし、ノードＮ２の電位も上昇する。さらに、クロッ
ク信号／ＣＫが“Ｈ”となり、ノードＮ２の電位がさら
に上昇する。この結果、昇圧電圧発生回路は、コンデン
サＣ３０１〜Ｃ３０ｎに蓄積された電荷を次々に次段に
送っていくことにより電源電圧ＶCCより高い昇圧電圧Ｖ
PPを発生することができる。以上の動作により、昇圧電
圧発生回路は、安定な昇圧電圧ＶPPを発生することが可
能となる。
【００９１】第１レベル選択部１４６は、ｐチャネルＭ
ＯＳトランジスタであるトランジスタＱ１４５、ｎチャ
ネルＭＯＳトランジスタであるトランジスタＱ１４６を
含む。トランジスタＱ１４５のゲートには制御信号ＢＬ
ＩＭが入力され、電源電圧Ｖ CCとトランジスタＱ１４６
と接続される。トランジスタＱ１４６のゲートには制御
信号ＢＬＩＭが入力され、接地電位ＧＮＤと接続され
る。
ＯＳトランジスタであるトランジスタＱ１４５、ｎチャ
ネルＭＯＳトランジスタであるトランジスタＱ１４６を
含む。トランジスタＱ１４５のゲートには制御信号ＢＬ
ＩＭが入力され、電源電圧Ｖ CCとトランジスタＱ１４６
と接続される。トランジスタＱ１４６のゲートには制御
信号ＢＬＩＭが入力され、接地電位ＧＮＤと接続され
る。
【００９２】制御信号ＢＬＩＭが“Ｌ”の状態のとき、
トランジスタＱ１４５はオンされ、トランジスタＱ１４
６はオフされる。この結果、第１レベル選択部１４６は
“Ｈ”（電源電圧ＶCCレベル）の出力信号を出力する。
制御信号ＢＬＩＭが“Ｈ”（電源電圧ＶCCレベル）の状
態のとき、トランジスタＱ１４５はオフされ、トランジ
スタＧ１４６はオンされる。この結果、第１レベル変換
部１４６は“Ｌ”（接地電位ＧＮＤ）の信号を出力す
る。
トランジスタＱ１４５はオンされ、トランジスタＱ１４
６はオフされる。この結果、第１レベル選択部１４６は
“Ｈ”（電源電圧ＶCCレベル）の出力信号を出力する。
制御信号ＢＬＩＭが“Ｈ”（電源電圧ＶCCレベル）の状
態のとき、トランジスタＱ１４５はオフされ、トランジ
スタＧ１４６はオンされる。この結果、第１レベル変換
部１４６は“Ｌ”（接地電位ＧＮＤ）の信号を出力す
る。
【００９３】第２レベル選択部１４７は、ｐチャネルＭ
ＯＳトランジスタであるトランジスタＱ１４７、ｎチャ
ネルＭＯＳトランジスタであるトランジスタＱ１４８を
含む。トランジスタＱ１４７は電源電圧ＶPPとトランジ
スタＱ１４８と接続され、ゲートはレベル変換部１４５
と接続される。トランジスタＱ１４８は第１レベル変換
部１４６と接続され、ゲートはレベル変換部１４５と接
続される。
ＯＳトランジスタであるトランジスタＱ１４７、ｎチャ
ネルＭＯＳトランジスタであるトランジスタＱ１４８を
含む。トランジスタＱ１４７は電源電圧ＶPPとトランジ
スタＱ１４８と接続され、ゲートはレベル変換部１４５
と接続される。トランジスタＱ１４８は第１レベル変換
部１４６と接続され、ゲートはレベル変換部１４５と接
続される。
【００９４】レベル変換部１４５の出力であるノード１
４８が“Ｌ”（接地電位ＧＮＤ）の状態のとき、トラン
ジスタＱ１４７はオンされ、トランジスタＱ１４８はオ
フされる。この結果、シェアードセンスアンプ制御信号
ＢＬＩ０は“Ｈ”（昇圧電圧ＶPPレベル）の状態で出力
される。ノード１４８が“Ｈ”（昇圧電圧ＶPPレベル）
の状態のとき、トランジスタＱ１４７はオフされ、トラ
ンジスタＱ１４８はオンされる。この結果、第１レベル
選択部１４６の出力であるノード１４９の状態がシェア
ードセンスアンプ制御信号ＢＬＩ０として出力される。
つまり、ノード１４９の状態が“Ｈ”（電源電圧ＶCCレ
ベル）のとき、シェアードセンスアンプ制御信号ＢＬＩ
０は“Ｈ”（電源電圧ＶCCレベル）の状態で出力され、
ノード１４９が“Ｌ”（接地電位ＧＮＤ）の状態のと
き、シェアードセンスアンプ制御信号ＢＬＩ０は“Ｌ”
（接地電位ＧＮＤ）の状態で出力される。
４８が“Ｌ”（接地電位ＧＮＤ）の状態のとき、トラン
ジスタＱ１４７はオンされ、トランジスタＱ１４８はオ
フされる。この結果、シェアードセンスアンプ制御信号
ＢＬＩ０は“Ｈ”（昇圧電圧ＶPPレベル）の状態で出力
される。ノード１４８が“Ｈ”（昇圧電圧ＶPPレベル）
の状態のとき、トランジスタＱ１４７はオフされ、トラ
ンジスタＱ１４８はオンされる。この結果、第１レベル
選択部１４６の出力であるノード１４９の状態がシェア
ードセンスアンプ制御信号ＢＬＩ０として出力される。
つまり、ノード１４９の状態が“Ｈ”（電源電圧ＶCCレ
ベル）のとき、シェアードセンスアンプ制御信号ＢＬＩ
０は“Ｈ”（電源電圧ＶCCレベル）の状態で出力され、
ノード１４９が“Ｌ”（接地電位ＧＮＤ）の状態のと
き、シェアードセンスアンプ制御信号ＢＬＩ０は“Ｌ”
（接地電位ＧＮＤ）の状態で出力される。
【００９５】上記のようにＢＬＩドライバ１４１は構成
されているので、制御信号ＢＬＩＳが“Ｈ”（電源電圧
ＶCCレベル）の状態のとき、シェアードセンスアンプ制
御信号ＢＬＩ０は“Ｈ”（昇圧電圧ＶPPレベル）の状態
で出力される。また、制御信号ＢＬＩＫ０が“Ｌ”の状
態であり、かつ、制御信号ＢＬＩＭが“Ｈ”（電源電圧
ＶCCレベル）の状態であるとき、シェアードセンスアン
プ制御信号ＢＬＩ０は“Ｌ”（接地電位ＧＮＤ）の状態
で出力される。一方、制御信号ＢＬＩＳ０が“Ｌ”（接
地電位ＧＮＤ）の状態であり、かつ、制御信号ＢＬＩＭ
が“Ｌ”（接地電位ＧＮＤ）の状態であるとき、シェア
ードセンスアンプ制御信号ＢＬＩ０は“Ｈ”（電源電圧
ＶCCレベル）の状態で出力される。したがって、制御信
号ＢＬＩＳ、ＢＬＩＭの状態により、シェアードセンス
アンプ制御信号ＢＬＩ０として接地電位ＧＮＤ、電源電
圧ＶCCレベル、昇圧電圧ＶPPレベルの３つの状態を出力
することができる。
されているので、制御信号ＢＬＩＳが“Ｈ”（電源電圧
ＶCCレベル）の状態のとき、シェアードセンスアンプ制
御信号ＢＬＩ０は“Ｈ”（昇圧電圧ＶPPレベル）の状態
で出力される。また、制御信号ＢＬＩＫ０が“Ｌ”の状
態であり、かつ、制御信号ＢＬＩＭが“Ｈ”（電源電圧
ＶCCレベル）の状態であるとき、シェアードセンスアン
プ制御信号ＢＬＩ０は“Ｌ”（接地電位ＧＮＤ）の状態
で出力される。一方、制御信号ＢＬＩＳ０が“Ｌ”（接
地電位ＧＮＤ）の状態であり、かつ、制御信号ＢＬＩＭ
が“Ｌ”（接地電位ＧＮＤ）の状態であるとき、シェア
ードセンスアンプ制御信号ＢＬＩ０は“Ｈ”（電源電圧
ＶCCレベル）の状態で出力される。したがって、制御信
号ＢＬＩＳ、ＢＬＩＭの状態により、シェアードセンス
アンプ制御信号ＢＬＩ０として接地電位ＧＮＤ、電源電
圧ＶCCレベル、昇圧電圧ＶPPレベルの３つの状態を出力
することができる。
【００９６】次に、上記のように構成されたダイナミッ
ク型半導体記憶装置の動作について説明する。図６は、
本装置の動作を説明するタイミングチャートである。
ク型半導体記憶装置の動作について説明する。図６は、
本装置の動作を説明するタイミングチャートである。
【００９７】装置がスタンバイ状態にあるとき、行アド
レスストローブ信号／ＲＡＳは“Ｈ”の状態にある。次
に、行アドレスストローブ信号／ＲＡＳが“Ｌ”に立下
がるり、アクティブ状態となると外部から与えられたア
ドレス信号Ａｎ（Ａ０〜Ａ８）は行アドレスＲＡとして
装置内部へ取込まれ、内部行アドレス信号ＲＡｎが出力
される。
レスストローブ信号／ＲＡＳは“Ｈ”の状態にある。次
に、行アドレスストローブ信号／ＲＡＳが“Ｌ”に立下
がるり、アクティブ状態となると外部から与えられたア
ドレス信号Ａｎ（Ａ０〜Ａ８）は行アドレスＲＡとして
装置内部へ取込まれ、内部行アドレス信号ＲＡｎが出力
される。
【００９８】また、行アドレスストローブ信号／ＲＡＳ
が“Ｌ”へ立下がると、ワード線駆動マスタ信号φｘが
所定の時間遅延された後“Ｈ”へ立上がる。φｘサブデ
コーダ１２は内部行アドレス信号ＲＡｎとワード線駆動
マスタ信号φｘとに応答して、ワード線サブデコード信
号φｘ１〜φｘ４を発生する。この場合、ワード線サブ
デコード信号φｘ１〜φｘ４のうちのいずれか１つのみ
が“Ｈ”へ立上がる。
が“Ｌ”へ立下がると、ワード線駆動マスタ信号φｘが
所定の時間遅延された後“Ｈ”へ立上がる。φｘサブデ
コーダ１２は内部行アドレス信号ＲＡｎとワード線駆動
マスタ信号φｘとに応答して、ワード線サブデコード信
号φｘ１〜φｘ４を発生する。この場合、ワード線サブ
デコード信号φｘ１〜φｘ４のうちのいずれか１つのみ
が“Ｈ”へ立上がる。
【００９９】次に、ワード線サブデコード信号φｘ１〜
φｘ４に応答して１本のワード線が選択され、ワード線
ＷＬのうちの１つが“Ｈ”に立上がる。これにより、選
択されたワード線に接続されるメモリセルの格納する信
号電荷がビット線上に伝達され、センス期間が開始す
る。
φｘ４に応答して１本のワード線が選択され、ワード線
ＷＬのうちの１つが“Ｈ”に立上がる。これにより、選
択されたワード線に接続されるメモリセルの格納する信
号電荷がビット線上に伝達され、センス期間が開始す
る。
【０１００】また、行アドレスストローブ信号／ＲＡＳ
が“Ｌ”へ立下がると、所定の時間経過した後、遅延信
号である行アドレスストローブ遅延信号／ＲＡＳＤが
“Ｌ”へ立下がる。また、行アドレスストローブ信号／
ＲＡＳが“Ｌ”に立下がると、反転信号である制御信号
ＢＬＩＭが“Ｈ”へ立上がる。
が“Ｌ”へ立下がると、所定の時間経過した後、遅延信
号である行アドレスストローブ遅延信号／ＲＡＳＤが
“Ｌ”へ立下がる。また、行アドレスストローブ信号／
ＲＡＳが“Ｌ”に立下がると、反転信号である制御信号
ＢＬＩＭが“Ｈ”へ立上がる。
【０１０１】行アドレスストローブ遅延信号／ＲＡＳＤ
が立下がると、ブロック選択信号発生回路８が活性化さ
れ、内部行アドレス信号ＲＡ０、ＲＡ１の組合わせによ
り選択されたブロック選択信号ＢＳ０〜ＢＳ３のうちの
１つを除き、他の３つが“Ｈ”へ立上がる。
が立下がると、ブロック選択信号発生回路８が活性化さ
れ、内部行アドレス信号ＲＡ０、ＲＡ１の組合わせによ
り選択されたブロック選択信号ＢＳ０〜ＢＳ３のうちの
１つを除き、他の３つが“Ｈ”へ立上がる。
【０１０２】ブロック選択信号ＢＳ０〜ＢＳ３のうちの
３つが“Ｈ”へ立上がると、シェアードセンス制御部１
３により、制御信号ＢＬＩＳ０〜ＢＬＩＳ３のうち選択
された１つを除き、他の３つが“Ｌ”に立下がり、同様
に、制御信号ＢＬＩＫ０〜ＢＬＩＫ３のうちの３つが
“Ｈ”へ立上がる。このとき、ＢＬＩドライバ部１４
は、シェアードセンスアンプ制御信号ＢＬＩ０〜ＢＬＩ
３のうち選択された１つを除き、他の３つの信号を
“Ｈ”（昇圧電圧ＶPPレベル）から“Ｌ”（接地電位Ｇ
ＮＤ）へ立下げる。この結果、所定のメモリセルアレイ
が対応するセンスアンプと接続され、選択状態となり、
他のメモリセルアレイは非選択状態となる。
３つが“Ｈ”へ立上がると、シェアードセンス制御部１
３により、制御信号ＢＬＩＳ０〜ＢＬＩＳ３のうち選択
された１つを除き、他の３つが“Ｌ”に立下がり、同様
に、制御信号ＢＬＩＫ０〜ＢＬＩＫ３のうちの３つが
“Ｈ”へ立上がる。このとき、ＢＬＩドライバ部１４
は、シェアードセンスアンプ制御信号ＢＬＩ０〜ＢＬＩ
３のうち選択された１つを除き、他の３つの信号を
“Ｈ”（昇圧電圧ＶPPレベル）から“Ｌ”（接地電位Ｇ
ＮＤ）へ立下げる。この結果、所定のメモリセルアレイ
が対応するセンスアンプと接続され、選択状態となり、
他のメモリセルアレイは非選択状態となる。
【０１０３】次に、行アドレスストローブ信号／ＲＡＳ
が“Ｈ”へ立上がると、内部行アドレス信号ＲＡｎ、ワ
ード線駆動マスタ信号φｘ、ワード線サブデコード信号
φｘ１〜φｘ４およびワード線ＷＬは“Ｌ”の状態とな
り、センス期間が終了し、装置は再びスタンバイ状態に
復帰する。
が“Ｈ”へ立上がると、内部行アドレス信号ＲＡｎ、ワ
ード線駆動マスタ信号φｘ、ワード線サブデコード信号
φｘ１〜φｘ４およびワード線ＷＬは“Ｌ”の状態とな
り、センス期間が終了し、装置は再びスタンバイ状態に
復帰する。
【０１０４】また、行アドレスストローブ信号／ＲＡＳ
が“Ｈ”へ立上がると、ブロック選択信号発生回路８は
反転信号である制御信号ＢＬＩＭを“Ｌ”へ立下げる。
制御信号ＢＬＩＭが“Ｌ”に立下がると、シェアードセ
ンスアンプ制御信号ＢＬＩ０〜ＢＬＩ３のうちの“Ｌ”
の状態にある信号は電源電圧ＶCCレベルまで立上がる。
このとき、昇圧電圧ＶPPを使用していないので、変換に
よる損失を受けず、消費電流が増加することがなく、消
費電力を低減することができる。
が“Ｈ”へ立上がると、ブロック選択信号発生回路８は
反転信号である制御信号ＢＬＩＭを“Ｌ”へ立下げる。
制御信号ＢＬＩＭが“Ｌ”に立下がると、シェアードセ
ンスアンプ制御信号ＢＬＩ０〜ＢＬＩ３のうちの“Ｌ”
の状態にある信号は電源電圧ＶCCレベルまで立上がる。
このとき、昇圧電圧ＶPPを使用していないので、変換に
よる損失を受けず、消費電流が増加することがなく、消
費電力を低減することができる。
【０１０５】次に、行アドレスストローブ信号／ＲＡＳ
が“Ｈ”へ立上がり、所定時間経過後遅延信号である行
アドレスストローブ遅延信号／ＲＡＳＤが“Ｈ”へ立上
がる。行アドレスストローブ遅延信号／ＲＡＳＤが
“Ｈ”へ立上がると、ブロック選択信号ＢＳ０〜ＢＳ３
は“Ｌ”の状態となる。ブロック選択信号ＢＳ０〜ＢＳ
３が“Ｌ”の状態となると、制御信号ＢＬＩＳ０〜ＢＬ
ＩＳ３は“Ｈ”の状態となり、制御信号ＢＬＩＫ０〜Ｂ
ＬＩＫ３は“Ｌ”の状態となる。制御信号ＢＬＩＳ０〜
ＢＬＩＳ３が“Ｈ”の状態になると、シェアードセンス
アンプ制御信号ＢＬＩ０〜ＢＬＩ３が“Ｈ”（昇圧電圧
ＶPPレベル）の状態となる。この結果、シェアードセン
スアンプ制御信号ＢＬＩ０〜ＢＬＩ３のうち非選択の３
つの信号を電源電圧ＶCCレベルから昇圧電圧ＶPPレベル
へ立上げることができる。
が“Ｈ”へ立上がり、所定時間経過後遅延信号である行
アドレスストローブ遅延信号／ＲＡＳＤが“Ｈ”へ立上
がる。行アドレスストローブ遅延信号／ＲＡＳＤが
“Ｈ”へ立上がると、ブロック選択信号ＢＳ０〜ＢＳ３
は“Ｌ”の状態となる。ブロック選択信号ＢＳ０〜ＢＳ
３が“Ｌ”の状態となると、制御信号ＢＬＩＳ０〜ＢＬ
ＩＳ３は“Ｈ”の状態となり、制御信号ＢＬＩＫ０〜Ｂ
ＬＩＫ３は“Ｌ”の状態となる。制御信号ＢＬＩＳ０〜
ＢＬＩＳ３が“Ｈ”の状態になると、シェアードセンス
アンプ制御信号ＢＬＩ０〜ＢＬＩ３が“Ｈ”（昇圧電圧
ＶPPレベル）の状態となる。この結果、シェアードセン
スアンプ制御信号ＢＬＩ０〜ＢＬＩ３のうち非選択の３
つの信号を電源電圧ＶCCレベルから昇圧電圧ＶPPレベル
へ立上げることができる。
【０１０６】以上のように、本装置は動作するので、ア
クティブ時選択されたシェアードセンスアンプ制御信号
は昇圧電圧ＶPPレベルでセンスアンプとメモリセルアレ
イのビット線との接続を制御するトランジスタへ入力さ
れるので、電源電圧が変動しても誤動作をすることがな
い。また、非選択のシェアードセンスアンプ制御信号
は、接地電位ＧＮＤから昇圧電圧ＶPPレベルへ立上げる
際、一旦、電源電圧ＶCCレベルへ立上げた後、昇圧電圧
ＶPPレベルへ立上げているので、電源電圧ＶCCレベルへ
立上げるまでは昇圧による損失の影響を受けず、消費電
流が増大することなく、ＢＬＩドライバ１４１〜１４４
での消費電力を大幅に低減することができる。
クティブ時選択されたシェアードセンスアンプ制御信号
は昇圧電圧ＶPPレベルでセンスアンプとメモリセルアレ
イのビット線との接続を制御するトランジスタへ入力さ
れるので、電源電圧が変動しても誤動作をすることがな
い。また、非選択のシェアードセンスアンプ制御信号
は、接地電位ＧＮＤから昇圧電圧ＶPPレベルへ立上げる
際、一旦、電源電圧ＶCCレベルへ立上げた後、昇圧電圧
ＶPPレベルへ立上げているので、電源電圧ＶCCレベルへ
立上げるまでは昇圧による損失の影響を受けず、消費電
流が増大することなく、ＢＬＩドライバ１４１〜１４４
での消費電力を大幅に低減することができる。
【０１０７】次に、本発明による消費電力の低減の効果
について具体的に説明する。接地電位ＧＮＤから昇圧電
圧ＶPPレベルまで立上げる場合に消費する電流Ｉは次式
で表わされる。
について具体的に説明する。接地電位ＧＮＤから昇圧電
圧ＶPPレベルまで立上げる場合に消費する電流Ｉは次式
で表わされる。
【０１０８】Ｉ＝（ＶPP・ＣP ）／（ｔC ・ａ） ここで、ＣP は立上げする際の負荷容量、ｔC はサイク
ルタイム、ａは昇圧電源ＶPPレベルを作り出すための効
率である。
ルタイム、ａは昇圧電源ＶPPレベルを作り出すための効
率である。
【０１０９】たとえば、ＶPP＝５．５Ｖとすると、従来
のように、一気に昇圧電圧ＶPPレベルまで立上げた場合
の消費電流Ｉ0 は、変換効率ａを０．４とすると、１
３．７５ＣP ／ｔC （ｍＡ）となる。一方、本発明のよ
うに一旦電源電圧ＶCCレベルまで立上げた場合は、電源
電圧ＶCCを３．３Ｖとすると、電源電圧ＶCCレベルまで
立上げる際に消費する電流Ｉa は、変換による損失がな
いため、変換効率ａを１とすることができ、３．３ＣP
／ｔC （ｍＡ）となる。次に、電源電圧ＶCCレベルから
昇圧電圧ＶPPレベルまで立上げる際に消費する電流ＩB
は、５．５ＣP ／ｔC （ｍＡ）となる。したがって、全
消費電流Ｉ1 は８．８ＣP ／ｔC （ｍＡ）となる。この
結果、消費電流は従来の６４％となり、消費電力は消費
電流の自乗に比例するので、消費電力は従来の４１％と
なり、従来に比べて５９％の消費電力を低減することが
可能となる。
のように、一気に昇圧電圧ＶPPレベルまで立上げた場合
の消費電流Ｉ0 は、変換効率ａを０．４とすると、１
３．７５ＣP ／ｔC （ｍＡ）となる。一方、本発明のよ
うに一旦電源電圧ＶCCレベルまで立上げた場合は、電源
電圧ＶCCを３．３Ｖとすると、電源電圧ＶCCレベルまで
立上げる際に消費する電流Ｉa は、変換による損失がな
いため、変換効率ａを１とすることができ、３．３ＣP
／ｔC （ｍＡ）となる。次に、電源電圧ＶCCレベルから
昇圧電圧ＶPPレベルまで立上げる際に消費する電流ＩB
は、５．５ＣP ／ｔC （ｍＡ）となる。したがって、全
消費電流Ｉ1 は８．８ＣP ／ｔC （ｍＡ）となる。この
結果、消費電流は従来の６４％となり、消費電力は消費
電流の自乗に比例するので、消費電力は従来の４１％と
なり、従来に比べて５９％の消費電力を低減することが
可能となる。
【０１１０】また、本実施例のように、ダイナミック型
半導体記憶装置に本発明を適用した場合、充電時の負荷
となるシェアードセンスアンプ制御信号を伝達する信号
線は長さが長いため、負荷容量が大きくなり、消費電力
の低減の効果はさらに顕著なものとなる。
半導体記憶装置に本発明を適用した場合、充電時の負荷
となるシェアードセンスアンプ制御信号を伝達する信号
線は長さが長いため、負荷容量が大きくなり、消費電力
の低減の効果はさらに顕著なものとなる。
【０１１１】次に、リード時、ライト時、リフレッシュ
時等の動作について説明する。リード時は、シェアード
センスアンプ制御信号ＢＬＩに応答して選択されたメモ
リセルから読出されたデータがセンスアンプで増幅さ
れ、最終的にデータ入出力線へ出力される。また、ライ
ト時は、データ入出力線から入力されたデータが、セン
スアンプで所定のレベルまで増幅された後、シェアード
センスアンプ制御信号ＢＬＩに応じたビット線と接続さ
れるメモリセルに書込まれる。さらに、リフレッシュ時
は、シェアードセンスアンプ制御信号ＢＬＩに応じてメ
モリセルからビット線に読出されたデータがセンスアン
プで増幅され、再度、ビット線を介してメモリセルに書
込まれる。
時等の動作について説明する。リード時は、シェアード
センスアンプ制御信号ＢＬＩに応答して選択されたメモ
リセルから読出されたデータがセンスアンプで増幅さ
れ、最終的にデータ入出力線へ出力される。また、ライ
ト時は、データ入出力線から入力されたデータが、セン
スアンプで所定のレベルまで増幅された後、シェアード
センスアンプ制御信号ＢＬＩに応じたビット線と接続さ
れるメモリセルに書込まれる。さらに、リフレッシュ時
は、シェアードセンスアンプ制御信号ＢＬＩに応じてメ
モリセルからビット線に読出されたデータがセンスアン
プで増幅され、再度、ビット線を介してメモリセルに書
込まれる。
【０１１２】次に、セルフリフレッシュ時について詳細
に説明する。セルフリフレッシュ時は、上記の各制御信
号の元の信号となる行アドレスストローブ信号／ＲＡＳ
が入力されないため、セルフリフレッシュ動作を行なう
ことができない。このため、セルフリフレッシュ動作を
指令する信号に応答して擬似的に内部の行アドレススト
ローブ信号／ＲＡＳを発生させる回路が必要となる。図
１６は、セルフリフレッシュ用制御信号発生回路の構成
を示す図である。
に説明する。セルフリフレッシュ時は、上記の各制御信
号の元の信号となる行アドレスストローブ信号／ＲＡＳ
が入力されないため、セルフリフレッシュ動作を行なう
ことができない。このため、セルフリフレッシュ動作を
指令する信号に応答して擬似的に内部の行アドレススト
ローブ信号／ＲＡＳを発生させる回路が必要となる。図
１６は、セルフリフレッシュ用制御信号発生回路の構成
を示す図である。
【０１１３】図１６を参照して、セルフリフレッシュ用
制御信号発生回路は、基本周期発生回路３０２、セルフ
リフレッシュ検知回路３０３、インバータＧ３０１、ゲ
ートＧ３０２、Ｇ３０３を含む。セルフリフレッシュ用
制御信号発生回路は、たとえば、ＲＡＳバッファ６とブ
ロック選択信号発生回路８との間に設けられる。
制御信号発生回路は、基本周期発生回路３０２、セルフ
リフレッシュ検知回路３０３、インバータＧ３０１、ゲ
ートＧ３０２、Ｇ３０３を含む。セルフリフレッシュ用
制御信号発生回路は、たとえば、ＲＡＳバッファ６とブ
ロック選択信号発生回路８との間に設けられる。
【０１１４】セルフリフレッシュ検知回路３０３には、
外部から入力される外部行アドレスストローブ信号／Ｒ
ＡＳＥおよび外部列アドレスストローブ信号／ＣＡＳＥ
が入力される。セルフリフレッシュ検知回路３０３は、
ここでは一例として、ＣＢＲ（／ＣＡＳ ｂｅｆｏｒｅ
／ＲＡＳ）リフレッシュのタイミングに応答して、セ
ルフリフレッシュ動作を検知し、セルフリフレッシュ検
知信号ＳＲを“Ｈ”でゲートＧ３０２へ出力する。
外部から入力される外部行アドレスストローブ信号／Ｒ
ＡＳＥおよび外部列アドレスストローブ信号／ＣＡＳＥ
が入力される。セルフリフレッシュ検知回路３０３は、
ここでは一例として、ＣＢＲ（／ＣＡＳ ｂｅｆｏｒｅ
／ＲＡＳ）リフレッシュのタイミングに応答して、セ
ルフリフレッシュ動作を検知し、セルフリフレッシュ検
知信号ＳＲを“Ｈ”でゲートＧ３０２へ出力する。
【０１１５】基本周期発生回路３０２には、外部行アド
レスストローブ信号／ＲＡＳＥが入力され、外部行アド
レスストローブ信号／ＲＡＳＥに応答して所定の周期で
クロック信号φR をゲートＧ３０２へ出力する。ゲート
Ｇ３０２は、入力したセルフリフレッシュ検知信号ＳＲ
とクロック信号φR との論理積をとり、その結果を反転
させた後ゲートＧ３０３へ出力する。ゲートＧ３０３に
は、インバータＧ３０１を介して外部行アドレスストロ
ーブ信号／ＲＡＳＥが入力される。ゲートＧ３０３は、
インバータＧ３０１およびゲートＧ３０２の出力信号の
論理積をとり、さらに反転した後、内部で使用される行
アドレスストローブ信号／ＲＡＳとして出力する。
レスストローブ信号／ＲＡＳＥが入力され、外部行アド
レスストローブ信号／ＲＡＳＥに応答して所定の周期で
クロック信号φR をゲートＧ３０２へ出力する。ゲート
Ｇ３０２は、入力したセルフリフレッシュ検知信号ＳＲ
とクロック信号φR との論理積をとり、その結果を反転
させた後ゲートＧ３０３へ出力する。ゲートＧ３０３に
は、インバータＧ３０１を介して外部行アドレスストロ
ーブ信号／ＲＡＳＥが入力される。ゲートＧ３０３は、
インバータＧ３０１およびゲートＧ３０２の出力信号の
論理積をとり、さらに反転した後、内部で使用される行
アドレスストローブ信号／ＲＡＳとして出力する。
【０１１６】図１７は、図１６に示すセルフリフレッシ
ュ用制御信号発生回路の動作を説明するためのタイミン
グチャートである。図１７を参照して、外部列アドレス
ストローブ信号／ＣＡＳＥが“Ｈ”から“Ｌ”へ変化し
た後、さらに、外部行アドレスストローブ信号／ＲＡＳ
Ｅが“Ｈ”から“Ｌ”へ立下がると、セルフリフレッシ
ュ検知回路３０３は、セルフリフレッシュモードに入っ
たことを検知し、セルフリフレッシュ検知信号ＳＲを
“Ｌ”から“Ｈ”へ立上げる。また、外部行アドレスス
トローブ信号／ＲＡＳＥに応答して基本周期発生回路３
０２がクロック信号φR を所定の周波数で出力する。こ
のとき、外部行アドレスストローブ信号／ＲＡＳＥは
“Ｌ”の状態にあるので、インバータＧ３０１、ゲート
Ｇ３０２およびＧ３０３により最終的にクロック信号φ
R と同様の波形が行アドレスストローブ信号／ＲＡＳと
して出力される。
ュ用制御信号発生回路の動作を説明するためのタイミン
グチャートである。図１７を参照して、外部列アドレス
ストローブ信号／ＣＡＳＥが“Ｈ”から“Ｌ”へ変化し
た後、さらに、外部行アドレスストローブ信号／ＲＡＳ
Ｅが“Ｈ”から“Ｌ”へ立下がると、セルフリフレッシ
ュ検知回路３０３は、セルフリフレッシュモードに入っ
たことを検知し、セルフリフレッシュ検知信号ＳＲを
“Ｌ”から“Ｈ”へ立上げる。また、外部行アドレスス
トローブ信号／ＲＡＳＥに応答して基本周期発生回路３
０２がクロック信号φR を所定の周波数で出力する。こ
のとき、外部行アドレスストローブ信号／ＲＡＳＥは
“Ｌ”の状態にあるので、インバータＧ３０１、ゲート
Ｇ３０２およびＧ３０３により最終的にクロック信号φ
R と同様の波形が行アドレスストローブ信号／ＲＡＳと
して出力される。
【０１１７】以上の動作により、外部から行アドレスス
トローブ信号／ＲＡＳＥが入力されないセルフリフレッ
シュモードにおいても、内部で所定の周期を持つ擬似的
な行アドレスストローブ信号／ＲＡＳを発生させること
ができる。したがって、発生させた行アドレスストロー
ブ信号／ＲＡＳに応じて、ブロック選択信号発生回路８
が動作することにより、セルフリフレッシュ時において
も同様に動作することが可能となる。なお、図１６に示
すセルフリフレッシュ用制御信号発生回路は、ＣＢＲリ
フレッシュについて述べたが、ＲＡＳオンリリフレッシ
ュ等の他のタイミングでも同様に回路を構成し、セルフ
リフレッシュ動作のタイミングを検出することができれ
ば同様に擬似的な行アドレスストローブ信号／ＲＡＳを
発生させることができる。
トローブ信号／ＲＡＳＥが入力されないセルフリフレッ
シュモードにおいても、内部で所定の周期を持つ擬似的
な行アドレスストローブ信号／ＲＡＳを発生させること
ができる。したがって、発生させた行アドレスストロー
ブ信号／ＲＡＳに応じて、ブロック選択信号発生回路８
が動作することにより、セルフリフレッシュ時において
も同様に動作することが可能となる。なお、図１６に示
すセルフリフレッシュ用制御信号発生回路は、ＣＢＲリ
フレッシュについて述べたが、ＲＡＳオンリリフレッシ
ュ等の他のタイミングでも同様に回路を構成し、セルフ
リフレッシュ動作のタイミングを検出することができれ
ば同様に擬似的な行アドレスストローブ信号／ＲＡＳを
発生させることができる。
【０１１８】次に、本発明の第２の実施例の半導体装置
について図面を参照しながら説明する。図７は、本発明
の第２の実施例の半導体装置のＢＬＩドライバ部および
センスアンプ部の構成を示すブロック図である。第２の
実施例において、ＢＬＩドライバ部以外は、図１に示す
半導体装置と同様の構成であるので以下その説明を省略
する。
について図面を参照しながら説明する。図７は、本発明
の第２の実施例の半導体装置のＢＬＩドライバ部および
センスアンプ部の構成を示すブロック図である。第２の
実施例において、ＢＬＩドライバ部以外は、図１に示す
半導体装置と同様の構成であるので以下その説明を省略
する。
【０１１９】図７において、ＢＬＩドライバ部１１４
は、ＢＬＩドライバ１５１〜１５４を含む。ＢＬＩドラ
イバ１５１は、レベル変換部１４５、第１レベル選択部
１４６、第２レベル選択部１４７を含む。レベル変換部
１４５、第１レベル選択部１４６、および第２レベル選
択部１４７の構成は、図５に示すものと同様であるの
で、以下その説明を省略する。本実施例では、第１レベ
ル選択部１４６と第２レベル選択部１４７との間のノー
ド１４９をその他のＢＬＩドライバ１５２〜１５４のノ
ード１４９と接続し、ノード１４９を各ＢＬＩドライバ
が共有している。この場合、第１レベル変換部１４６の
トランジスタＱ１４５でノード１４９を電源電圧ＶCCレ
ベルに充電し、複数のトランジスタＱ１４６でノード１
４９を接地電位ＧＮＤに放電できるため、動作速度を向
上することができる。また、ノード１４９と各電位間の
抵抗が並列に構成されるため、抵抗が小さくなり、消費
電力をさらに低減することが可能となる。
は、ＢＬＩドライバ１５１〜１５４を含む。ＢＬＩドラ
イバ１５１は、レベル変換部１４５、第１レベル選択部
１４６、第２レベル選択部１４７を含む。レベル変換部
１４５、第１レベル選択部１４６、および第２レベル選
択部１４７の構成は、図５に示すものと同様であるの
で、以下その説明を省略する。本実施例では、第１レベ
ル選択部１４６と第２レベル選択部１４７との間のノー
ド１４９をその他のＢＬＩドライバ１５２〜１５４のノ
ード１４９と接続し、ノード１４９を各ＢＬＩドライバ
が共有している。この場合、第１レベル変換部１４６の
トランジスタＱ１４５でノード１４９を電源電圧ＶCCレ
ベルに充電し、複数のトランジスタＱ１４６でノード１
４９を接地電位ＧＮＤに放電できるため、動作速度を向
上することができる。また、ノード１４９と各電位間の
抵抗が並列に構成されるため、抵抗が小さくなり、消費
電力をさらに低減することが可能となる。
【０１２０】次に、本発明の第３の実施例である半導体
装置について説明する。図８は、ＢＬＩドライバ部に含
まれるＢＬＩドライバの構成を示す回路図である。本実
施例において、ＢＬＩドライバ以外は、図１に示す半導
体装置と同様の構成であるので、以下その説明を省略す
る。
装置について説明する。図８は、ＢＬＩドライバ部に含
まれるＢＬＩドライバの構成を示す回路図である。本実
施例において、ＢＬＩドライバ以外は、図１に示す半導
体装置と同様の構成であるので、以下その説明を省略す
る。
【０１２１】図８において、ＢＬＩドライバ１６１は、
レベル変換部１６５、第１レベル選択部１６６、第２レ
ベル選択部１６７を含む。レベル変換部１６５は、図５
に示すレベル変換部１４５と同様の構成を有しているの
で、以下その説明を省略する。
レベル変換部１６５、第１レベル選択部１６６、第２レ
ベル選択部１６７を含む。レベル変換部１６５は、図５
に示すレベル変換部１４５と同様の構成を有しているの
で、以下その説明を省略する。
【０１２２】第１レベル変換部１６６は、ｐチャネルＭ
ＯＳトランジスタであるトランジスタＱ１６５、ｎチャ
ネルＭＯＳトランジスタであるトランジスタＱ１６６を
含む。トランジスタＱ１６５は、昇圧電圧ＶPPとトラン
ジスタＱ１６６と接続され、ゲートは、レベル変換部１
６５と接続される。トランジスタＱ１６６は接地電位Ｇ
ＮＤと接続され、ゲートには制御信号ＢＬＩＫ０が入力
される。
ＯＳトランジスタであるトランジスタＱ１６５、ｎチャ
ネルＭＯＳトランジスタであるトランジスタＱ１６６を
含む。トランジスタＱ１６５は、昇圧電圧ＶPPとトラン
ジスタＱ１６６と接続され、ゲートは、レベル変換部１
６５と接続される。トランジスタＱ１６６は接地電位Ｇ
ＮＤと接続され、ゲートには制御信号ＢＬＩＫ０が入力
される。
【０１２３】第２レベル選択部１６７は、インバータ回
路であるゲートＧ１６０、ｎチャネルＭＯＳトランジス
タであるトランジスタＱ１６７を含む。トランジスタＱ
１６７は、電源電圧ＶCCと第１レベル選択部１６６と接
続され、ゲートはゲートＧ１６０と接続される。
路であるゲートＧ１６０、ｎチャネルＭＯＳトランジス
タであるトランジスタＱ１６７を含む。トランジスタＱ
１６７は、電源電圧ＶCCと第１レベル選択部１６６と接
続され、ゲートはゲートＧ１６０と接続される。
【０１２４】制御信号ＢＬＩＳ０が“Ｈ”（電源電圧Ｖ
CC）の状態であり、制御信号ＢＬＩＫ０が“Ｌ”（接地
電位ＧＮＤ）の状態であるとき、レベル変換部１６５の
出力信号は“Ｌ”の状態となり、トランジスタＱ１６５
がオンされ、トランジスタＱ１６６がオフされる。この
結果、第１レベル選択部１６６の出力信号として“Ｈ”
（昇圧電圧ＶPPレベル）の状態の信号が出力される。こ
の場合、昇圧電圧ＶPPは電源電圧ＶCCより大きいので、
トランジスタＱ１６７のオンまたはオフにかかわらず第
２レベル変換部１６７は“Ｈ”（昇圧電圧ＶPPレベル）
の状態でシェアードセンスアンプ制御信号ＢＬＩ０を出
力する。
CC）の状態であり、制御信号ＢＬＩＫ０が“Ｌ”（接地
電位ＧＮＤ）の状態であるとき、レベル変換部１６５の
出力信号は“Ｌ”の状態となり、トランジスタＱ１６５
がオンされ、トランジスタＱ１６６がオフされる。この
結果、第１レベル選択部１６６の出力信号として“Ｈ”
（昇圧電圧ＶPPレベル）の状態の信号が出力される。こ
の場合、昇圧電圧ＶPPは電源電圧ＶCCより大きいので、
トランジスタＱ１６７のオンまたはオフにかかわらず第
２レベル変換部１６７は“Ｈ”（昇圧電圧ＶPPレベル）
の状態でシェアードセンスアンプ制御信号ＢＬＩ０を出
力する。
【０１２５】次に、制御信号ＢＬＩＳが“Ｌ”（接地電
位ＧＮＤ）の状態であり、制御信号ＢＬＩＫ０が“Ｈ”
（電源電圧ＶCCレベル）である場合、レベル変換部１６
５の出力信号は“Ｈ”（昇圧電圧ＶPPレベル）の状態で
出力され、トランジスタＱ１６５はオフされ、トランジ
スタＱ１６６はオンされる。この結果、第１レベル選択
部１６６の出力信号は“Ｌ”（接地電位ＧＮＤ）の状態
で出力される。この場合、制御信号ＢＬＩＭが“Ｌ”の
状態であると、ゲートＧ１６０の出力信号は“Ｈ”（電
源電圧ＶCCレベル）の状態で出力され、トランジスタＱ
１６７はオンされる。この結果、第２レベル選択部１６
７は、トランジスタＱ１６７のしきい値電圧をＶthとす
ると“Ｈ”（ＶCC−Ｖthレベル）の状態でシェアードセ
ンスアンプ制御信号ＢＬＩ０を出力する。一方、制御信
号ＢＬＩＭが“Ｈ”の状態にあるとき、トランジスタＱ
１６７はオフされ、シェアードアンプ制御信号ＢＬＩ０
は“Ｌ”（接地電位ＧＮＤ）の状態で出力される。
位ＧＮＤ）の状態であり、制御信号ＢＬＩＫ０が“Ｈ”
（電源電圧ＶCCレベル）である場合、レベル変換部１６
５の出力信号は“Ｈ”（昇圧電圧ＶPPレベル）の状態で
出力され、トランジスタＱ１６５はオフされ、トランジ
スタＱ１６６はオンされる。この結果、第１レベル選択
部１６６の出力信号は“Ｌ”（接地電位ＧＮＤ）の状態
で出力される。この場合、制御信号ＢＬＩＭが“Ｌ”の
状態であると、ゲートＧ１６０の出力信号は“Ｈ”（電
源電圧ＶCCレベル）の状態で出力され、トランジスタＱ
１６７はオンされる。この結果、第２レベル選択部１６
７は、トランジスタＱ１６７のしきい値電圧をＶthとす
ると“Ｈ”（ＶCC−Ｖthレベル）の状態でシェアードセ
ンスアンプ制御信号ＢＬＩ０を出力する。一方、制御信
号ＢＬＩＭが“Ｈ”の状態にあるとき、トランジスタＱ
１６７はオフされ、シェアードアンプ制御信号ＢＬＩ０
は“Ｌ”（接地電位ＧＮＤ）の状態で出力される。
【０１２６】以上のように、ＢＬＩドライバ１６１は制
御信号ＢＬＩＳ０、ＢＬＩＫ０、ＢＬＩＭの状態に応じ
て、接地電位ＧＮＤ、ＶCC−Ｖthレベル、昇圧電圧ＶPP
レベルの３つの状態でシェアードセンスアンプ制御信号
ＢＬＩ０を出力することが可能となる。ＢＬＩドライバ
１６１を適用した本実施例の半導体装置の動作はシェア
ードセンスアンプ制御信号を昇圧電圧ＶPPレベルへ立上
げる際、電源電圧ＶCCレベルの信号ではなく、ＶCC−Ｖ
thレベルの信号が出力されることを除き、図６に示すタ
イミングチャートと同様であるので以下その説明を省略
する。
御信号ＢＬＩＳ０、ＢＬＩＫ０、ＢＬＩＭの状態に応じ
て、接地電位ＧＮＤ、ＶCC−Ｖthレベル、昇圧電圧ＶPP
レベルの３つの状態でシェアードセンスアンプ制御信号
ＢＬＩ０を出力することが可能となる。ＢＬＩドライバ
１６１を適用した本実施例の半導体装置の動作はシェア
ードセンスアンプ制御信号を昇圧電圧ＶPPレベルへ立上
げる際、電源電圧ＶCCレベルの信号ではなく、ＶCC−Ｖ
thレベルの信号が出力されることを除き、図６に示すタ
イミングチャートと同様であるので以下その説明を省略
する。
【０１２７】以上のように構成されているので、本実施
例においても、ＶCC−Ｖthレベルに立上げるまでは昇圧
により損失を受けずに、消費電流が増大しないため、装
置の消費電力を低減することが可能となる。
例においても、ＶCC−Ｖthレベルに立上げるまでは昇圧
により損失を受けずに、消費電流が増大しないため、装
置の消費電力を低減することが可能となる。
【０１２８】また、本実施例では、ＢＬＩドライバ１６
１の構成が単純であり、レイアウト面積を縮小すること
ができ、半導体装置の高集積化も併せて行なうことが可
能となる。
１の構成が単純であり、レイアウト面積を縮小すること
ができ、半導体装置の高集積化も併せて行なうことが可
能となる。
【０１２９】次に、本発明を図１に示すφｘ発生回路７
に適用した例について説明する。φｘ発生回路７は、ワ
ード線を駆動するためのワード線駆動マスタ信号φｘを
昇圧電圧ＶPPレベルで出力する場合があり、本発明の各
実施例を同様に適用することが可能である。図１８は、
本発明が適用されたφｘ発生回路の構成を示す回路図で
ある。
に適用した例について説明する。φｘ発生回路７は、ワ
ード線を駆動するためのワード線駆動マスタ信号φｘを
昇圧電圧ＶPPレベルで出力する場合があり、本発明の各
実施例を同様に適用することが可能である。図１８は、
本発明が適用されたφｘ発生回路の構成を示す回路図で
ある。
【０１３０】図１８を参照して、φｘ発生回路は、イン
バータＧ３３１〜Ｇ３３５、ＢＬＩドライバ３００を含
む。ここで、ＢＬＩドライバ３００は、図５に示すＢＬ
Ｉドライバ１４１と同様であるので同一部分には同一符
号を付し、以下その説明を省略する。
バータＧ３３１〜Ｇ３３５、ＢＬＩドライバ３００を含
む。ここで、ＢＬＩドライバ３００は、図５に示すＢＬ
Ｉドライバ１４１と同様であるので同一部分には同一符
号を付し、以下その説明を省略する。
【０１３１】インバータＧ３３１には、ＲＡＳバッファ
６から行アドレスストローブ信号／ＲＡＳが入力され、
インバータＧ３３２を介して、インバータＧ３３３と第
１レベル選択部１４６へ出力される。インバータＧ３３
３に入力された信号は、さらにインバータＧ３３４に入
力され遅延し、レベル変換部１４５のトランジスタＱ１
４２のゲートとインバータＧ３３５を介してトランジス
タＱ１４４のゲートへ入力される。したがって、レベル
変換部１４５へ入力される各信号は、インバータＧ３３
３およびＧ３３４による遅延時間だけ第１レベル選択部
１４６へ入力される信号より遅延して入力される。この
結果、ＢＬＩドライバ３００は、図５に示すＢＬＩドラ
イバ１４１と同様に動作し、行アドレスストローブ信号
／ＲＡＳに応答して、接地電位ＧＮＤから電源電圧ＶCC
レベルまで一旦立上げた後、さらに電源電圧ＶCCレベル
から昇圧電圧ＶPPレベルまで立上げられワード線駆動マ
スタ信号φｘが出力される。
６から行アドレスストローブ信号／ＲＡＳが入力され、
インバータＧ３３２を介して、インバータＧ３３３と第
１レベル選択部１４６へ出力される。インバータＧ３３
３に入力された信号は、さらにインバータＧ３３４に入
力され遅延し、レベル変換部１４５のトランジスタＱ１
４２のゲートとインバータＧ３３５を介してトランジス
タＱ１４４のゲートへ入力される。したがって、レベル
変換部１４５へ入力される各信号は、インバータＧ３３
３およびＧ３３４による遅延時間だけ第１レベル選択部
１４６へ入力される信号より遅延して入力される。この
結果、ＢＬＩドライバ３００は、図５に示すＢＬＩドラ
イバ１４１と同様に動作し、行アドレスストローブ信号
／ＲＡＳに応答して、接地電位ＧＮＤから電源電圧ＶCC
レベルまで一旦立上げた後、さらに電源電圧ＶCCレベル
から昇圧電圧ＶPPレベルまで立上げられワード線駆動マ
スタ信号φｘが出力される。
【０１３２】従来ワード線駆動マスタ信号φｘの発生方
法としては、電源電圧ＶCCレベルの信号を遅延させキャ
パシタで電荷を蓄積し、昇圧電圧レベルの信号を出力し
ていたが、上記実施例では、安定に供給される電源電圧
ＶCCおよび昇圧電圧ＶPPを選択することにより同様の波
形を出力しているので、電圧レベルが安定したワード線
駆動マスタ信号φｘを発生させることが可能となり、装
置の安定動作を実現することが可能となる。
法としては、電源電圧ＶCCレベルの信号を遅延させキャ
パシタで電荷を蓄積し、昇圧電圧レベルの信号を出力し
ていたが、上記実施例では、安定に供給される電源電圧
ＶCCおよび昇圧電圧ＶPPを選択することにより同様の波
形を出力しているので、電圧レベルが安定したワード線
駆動マスタ信号φｘを発生させることが可能となり、装
置の安定動作を実現することが可能となる。
【０１３３】上記各実施例では、ダイナミック型半導体
記憶装置についての適用について述べたが、他の半導体
装置であっても、昇圧された電圧を使用し、昇圧電圧の
レベルまで立上げる動作を行なうものであれば、同様の
効果を得ることができ、たとえば、フラッシュメモリ装
置等の他の半導体装置についても適用が可能である。
記憶装置についての適用について述べたが、他の半導体
装置であっても、昇圧された電圧を使用し、昇圧電圧の
レベルまで立上げる動作を行なうものであれば、同様の
効果を得ることができ、たとえば、フラッシュメモリ装
置等の他の半導体装置についても適用が可能である。
【０１３４】
【発明の効果】請求項１記載の半導体装置においては、
第３電圧レベルの信号を出力するまでは昇圧による損失
の影響を受けず、効率よく第３制御信号を出力すること
ができるので、昇圧による消費電流の増大を抑制し、装
置本体の消費電力を低減することが可能となる。
第３電圧レベルの信号を出力するまでは昇圧による損失
の影響を受けず、効率よく第３制御信号を出力すること
ができるので、昇圧による消費電流の増大を抑制し、装
置本体の消費電力を低減することが可能となる。
【０１３５】請求項２および請求項３記載の半導体装置
においては、請求項１記載の半導体装置の効果に加え、
第１、第２、または第３電圧レベルの電圧を選択してい
るので、安定した第３制御信号を出力することができ、
安定な装置の動作を実現することが可能となる。
においては、請求項１記載の半導体装置の効果に加え、
第１、第２、または第３電圧レベルの電圧を選択してい
るので、安定した第３制御信号を出力することができ、
安定な装置の動作を実現することが可能となる。
【０１３６】請求項４記載の半導体装置においては、請
求項２記載の半導体装置の効果に加え、第３制御信号の
高速応答性を改善することができるので、装置の高速応
答性を改善することが可能となる。
求項２記載の半導体装置の効果に加え、第３制御信号の
高速応答性を改善することができるので、装置の高速応
答性を改善することが可能となる。
【０１３７】請求項５記載の半導体装置においては、第
３電圧レベルの信号を出力するまでは昇圧による損失の
影響を受けず、効率よく制御信号を出力することができ
るので、昇圧による消費電流の増大を抑制し、増幅手段
と第１または第２記憶手段との接続を制御する制御信号
を伝達する信号線が長く、負荷容量が大きい場合は、大
幅に消費電力を低減することが可能となる。
３電圧レベルの信号を出力するまでは昇圧による損失の
影響を受けず、効率よく制御信号を出力することができ
るので、昇圧による消費電流の増大を抑制し、増幅手段
と第１または第２記憶手段との接続を制御する制御信号
を伝達する信号線が長く、負荷容量が大きい場合は、大
幅に消費電力を低減することが可能となる。
【図１】本発明の第１の実施例の半導体装置の構成を示
すブロック図である。
すブロック図である。
【図２】本発明の第１の実施例の半導体装置のブロック
選択信号発生回路の構成を示す図である。
選択信号発生回路の構成を示す図である。
【図３】本発明の第１の実施例の半導体装置のシェアー
ドセンス制御部の構成を示す図である。
ドセンス制御部の構成を示す図である。
【図４】本発明の第１の実施例の半導体装置のＢＬＩド
ライバ部およびセンスアンプ部の構成を示す図である。
ライバ部およびセンスアンプ部の構成を示す図である。
【図５】本発明の第１の実施例の半導体装置のＢＬＩド
ライバの構成を示す図である。
ライバの構成を示す図である。
【図６】本発明の第１の実施例の半導体装置の動作を説
明するタイミングチャートである。
明するタイミングチャートである。
【図７】本発明の第２の実施例の半導体装置のＢＬＩド
ライバ部およびセンスアンプ部の構成を示す図である。
ライバ部およびセンスアンプ部の構成を示す図である。
【図８】本発明の第３の実施例の半導体装置のＢＬＩド
ライバの構成を示す図である。
ライバの構成を示す図である。
【図９】従来の半導体装置の構成を示すブロック図であ
る。
る。
【図１０】従来の半導体装置のＢＬＩドライバ部および
センスアンプ部の構成を示す図である。
センスアンプ部の構成を示す図である。
【図１１】従来の半導体装置のＢＬＩドライバの構成を
示す図である。
示す図である。
【図１２】従来の半導体装置のＢＬＩドライバの動作を
説明するタイミングチャートである。
説明するタイミングチャートである。
【図１３】図４に示すセンスアンプの構成を示す図であ
る。
る。
【図１４】昇圧電圧発生回路の構成を示す図である。
【図１５】図１４に示す昇圧電圧発生回路に入力される
クロック信号のタイミングチャートである。
クロック信号のタイミングチャートである。
【図１６】セルフリフレッシュ用制御信号発生回路の構
成を示す図である。
成を示す図である。
【図１７】図１６に示すセルフリフレッシュ用制御信号
発生回路の動作を説明するためのタイミングチャートで
ある。
発生回路の動作を説明するためのタイミングチャートで
ある。
【図１８】φｘ発生回路の構成を示す回路図である。
１ａ〜１ｄ メモリセルアレイ ２ａ、２ｂ センスアンプ部 ３ 行デコーダ ４ ワードドライバ ５ 行アドレスバッファ ６ ＲＡＳバッファ ７ φｘ発生回路 ８ ブロック選択信号発生回路 ９ ＳＦ信号発生回路 １０ 第１センスアンプ活性化回路 １１ 第２センスアンプ活性化回路 １２ φｘサブデコーダ １３ シェアードセンス制御部 １４ ＢＬＩドライバ部 １５ 行プリデコーダ １６ 列アドレスバッファ １７ 列プリデコーダ １８ 列デコーダ １９ Ｉ／Ｏデコーダ ２０ Ｒ／Ｗ制御部 ２１ ＣＡＳバッファ ２２ Ｒ／Ｗバッファ ２３ 入力バッファ ２４ 出力バッファ ２５ センスアンプ制御部 １４５ レベル変換部 １４６ 第１レベル選択部 １４７ 第２レベル選択部 Ｑ１４１〜Ｑ１４８ トランジスタ
Claims (5)
- 【請求項１】 第１および第２制御信号に応答して出力
される第３制御信号が第１電圧レベルから昇圧された第
２電圧レベルへ変化することに応答して所定の動作を行
なう半導体装置であって、 前記第１制御信号より遅延した前記第２制御信号を出力
する出力手段と、 前記第３制御信号を前記第１電圧レベルから前記第２電
圧レベルへ立上げる際、前記第３制御信号を前記第１制
御信号に応答して前記第１電圧レベルと前記第２電圧レ
ベルとの間の第３電圧レベルで出力した後、前記第２制
御信号に応答して前記第２電圧レベルで出力する制御信
号出力手段とを含む半導体装置。 - 【請求項２】 前記制御信号出力手段は、 前記第１制御信号に応答して前記第１電圧レベルの出力
信号または前記第３電圧レベルの出力信号を選択して出
力する第１選択手段と、 前記第２制御信号に応答して前記第１選択手段の出力信
号または前記第２電圧レベルの出力信号を選択して出力
する第２選択手段とを含む請求項１記載の半導体装置。 - 【請求項３】 前記制御信号出力手段は、 前記第２制御信号に応答して前記第１電圧レベルの出力
信号または前記第２電圧レベルの出力信号を選択して出
力する第１選択手段と、 前記第１制御信号に応答して前記第１選択手段の出力信
号または前記第３電圧レベルの出力信号を選択して出力
する第２選択手段とを含む請求項１記載の半導体装置。 - 【請求項４】 前記第１および第２選択手段はそれぞれ
複数設けられ、 前記第１選択手段と前記第２選択手段との各接続点は共
通接続される請求項２記載の半導体装置。 - 【請求項５】 情報を記憶する第１および第２記憶手段
と、 前記第１または第２記憶手段から出力される情報信号を
増幅する増幅手段と、 制御信号に応答して前記増幅手段と前記第１または第２
記憶手段とを選択的に接続する接続手段と、 前記制御信号を第１電圧レベルから昇圧された第２電圧
レベルへ立上げる際、 前記制御信号を前記第１電圧レベルから一旦前記第１電
圧レベルと前記第２電圧レベルとの間の第３電圧レベル
へ立上げた後、前記第３電圧レベルから前記第２電圧レ
ベルへ立上げる制御信号出力手段とを含む半導体装置。
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