KR20030017133A - 동기식 비트라인 센스앰프 - Google Patents

동기식 비트라인 센스앰프 Download PDF

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Abstract

본 발명은 비트라인 센스앰프의 동작시간을 클럭에 동기시켜 원하는 시간에 제어하도록 함으로써, 동작속도를 높인 동기식 비트라인 센스앰프에 관한 것이다. 이를 위해 로우 액티브 커맨드시 외부로부터 수신된 리드 또는 라이트 커맨드 신호를 디코딩하여 로우 어드레스와 로우 액티브 신호를 외부 클럭신호에 동기시켜 발생하는 커맨드 디코더부와, 상기 커맨드 디코더부에서 발생된 로우 액티브 신호와 어드레스 신호를 수신하여 메모리 셀 어레이 블록의 워드라인을 인에이블 시키기 위한 워드라인 인에이블 신호와 뱅크 선택신호를 발생하는 로우 경로 제어부와, 상기 워드라인 인에이블 신호에 의해 선택된 워드라인의 셀 데이터를 센싱하기 위한 비트라인 센스 앰프부를 구비한 동기식 비트라인 센스앰프에 있어서, 상기 커맨드 디코더부로부터 수신된 로우 액티브 신호를 n번째 클럭만큼 딜레이시키고, 센스앰프 액티브 신호를 클럭신호에 동기시켜 발생하는 센스 타이밍 제어부와, 상기 로우 경로 제어부의 뱅크 선택신호와 상기 센스 타이밍 제어부의 센스앰프 액티브 신호를 수신하여 상기 비트라인 센스앰프부의 동작을 제어하는 신호를 발생하는 블록 제어부로 구성됨을 특징으로 한다.

Description

동기식 비트라인 센스앰프{SYNCHRONISM TYPE BIT LINE SENSE AMPLIFIER}
본 발명은 동기식 비트라인 센스앰프에 관한 것으로, 특히 비트라인 센스앰프의 동작시간을 클럭에 동기시켜 원하는 시간에 제어하도록 함으로써, 동작속도를 높인 동기식 비트라인 센스앰프에 관한 것이다.
도 1은 종래의 비트라인 센스앰프의 동작을 제어하기 위한 로오 경로에 따른 블록도이고, 도 2는 도 1의 타이밍도이다.
도 1 및 도 2에 도시한 바와 같이 로우(Row) 액세스 커맨드시 외부로부터 수신된 리드(read) 또는 라이트(write) 커맨드신호를 디코팅하여 로우 어드레스(Add)와 로우 액티브 신호(BSENSE)를 외부 클럭신호(CLK)에 동기시켜 발생하는 커맨드 디코더부(10)와, 상기 커맨드 디코더부(10)에서 발생된 로우 액티브 신호(BSENSE)와 로우 어드레스 신호(Add)를 수신하여 메모리 셀 어레이 블록의 워드라인을 인에이블(enable) 시키기 위한 워드라인 인에이블 신호(WL_N)와 뱅크 선택신호(BK_SEL)를 발생하는 로우 경로 제어부(20)와, 상기 로우 경로 제어부(20)에서 발생된 워드라인 인에이블 신호(WL_N)에 의해 선택된 워드라인의 셀 데이터를 센싱하기 위한 비트라인 센스앰프부(30)와, 상기 로우 경로 제어부(20)에서 발생된 뱅크 선택신호(BK_SEL)를 수신하여 제조공정, 전원전압, 온도 등의 변화에 따라 상기 비트라인 센스앰프부(30)의 동작을 제어하는 신호(SS_BK)를 발생하는 딜레이 타이밍 제어부(40)로 구성된다.
상기와 같이 구성된 DRAM은 하나의 워드라인을 액티브하기 위해 로우 어드레스(Row address) 정보와 로우 액세스 스타트(Row access start) 신호(BSENSE)만을제공하였다. 상기 로우 액티브 신호(BSENSE)를 기준으로 측정되는 라스신호(RAS)가 액티브된 후 카스신호(CAS)가 액티브될 때까지의 시간(tRCD), 라스신호(RAS)가 액티브된 후 데이터를 액세스하기까지 걸리는 시간(tRAC) 등은 DRAM의 스피드를 나타내는 파라미터(parameter)이다.
이러한 로우 액세스 경로(Row access path)에서 가장 최적화하기가 어려운 것이 워드라인을 인에이블한 후, 비트라인 센스앰프를 인에이블 시키는 타이밍이다.
그러나 종래와 같이 구성된 비트라인 센스앰프의 동작에 있어서는 다음과 같은 문제점이 있었다.
로우 액세스 타이밍이 하나의 스타트 신호에 의해서만 연속적으로 동작하기 때문에 설계된 딜레이 회로들의 변화를 줄일 수 없어, 실내온도, 정상 동작전압의 조건에서 최적화되는 타이밍으로 설계를 했을 경우, PVT 상태에 따라 비트라인 센스앰프(BLSA) 인에이블 타이밍이 빨라지면 비트라인(BL), 비트바라인(/BL)의 센싱이 제대로 이루어지지 않고 잘못된 데이터를 리드하게 된다. 그리고 칩(chip)의 동작이 느려지는 PVT 상태에서는 너무 느리게 비트라인 센스앰프(BLSA) 인에이블이 시작되어 전체적인 로우 액세스 타이밍을 손해 보게된다. 이는 결국 설계의 부담으로 작용하여 데이터의 결함이 발생하지 않는 영역 즉, 가장 빠르게 비트라인 센스앰프가 인에이블 되었을 때에도 안전한 타이밍으로 회로를 설계하게 된다.
따라서, 느린 상태에서는 데이터의 안정성은 확보되었으나 로우 액세스 타이밍인 라스신호(RAS)가 액티브된 후 카스신호(CAS)가 액티브될 때까지의 시간(tRCD), 라스신호(RAS)가 액티브된 후 데이터를 액세스하기까지 걸리는 시간(tRAC)을 상당히 손해보는 결과를 초래한다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 비트라인 센스앰프 동작시간을 클럭신호에 동기시켜 원하는 시간에 제어하므로 동작속도를 향상시킬 수 있는 동기식 비트라인 센스앰프를 제공하는데 그 목적이 있다.
도 1은 종래의 비트라인 센스앰프의 동작을 제어하기 위한 로오 경로에 따른 블록도
도 2는 도 1의 타이밍도
도 3은 본 발명의 일실시예에 따른 동기식 비트라인 센스앰프의 동작을 설명하기 위한 블록도
도 4는 도 3의 타이밍도
도 5는 본 발명의 다른 실시예에 따른 동기식 비트라인 센스앰프의 동작을 설명하기 위한 블록도
도 6은 도 5의 타이밍도
<도면의 주요 부분에 대한 부호의 설명>
100 : 커맨드 디코더부 200 : 로우 경로 제어부
300 : 비트라인 센스 앰프부 400 : 센스 타이밍 제어부
500 : 블록 제어부 600 : 센스 액티브 신호 발생부
700 : 딜레이 클럭 제어부 800 : 센스 액티브 신호 선택부
상기와 같은 목적을 달성하기 위한 본 발명의 동기식 비트라인 센스앰프는 로우 액티브 커맨드시 외부로부터 수신된 리드 또는 라이트 커맨드 신호를 디코딩하여 로우 어드레스와 로우 액티브 신호를 외부 클럭신호에 동기시켜 발생하는 커맨드 디코더부와, 상기 커맨드 디코더부에서 발생된 로우 액티브 신호와 어드레스 신호를 수신하여 메모리 셀 어레이 블록의 워드라인을 인에이블 시키기 위한 워드라인 인에이블 신호와 뱅크 선택신호를 발생하는 로우 경로 제어부와, 상기 워드라인 인에이블 신호에 의해 선택된 워드라인의 셀 데이터를 센싱하기 위한 비트라인 센스 앰프부를 구비한 동기식 비트라인 센스앰프에 있어서, 상기 커맨드 디코더부로부터 수신된 로우 액티브 신호를 n번째 클럭만큼 딜레이시키고, 센스앰프 액티브 신호를 클럭신호에 동기시켜 발생하는 센스 타이밍 제어부와, 상기 로우 경로 제어부의 뱅크 선택신호와 상기 센스 타이밍 제어부의 센스앰프 액티브 신호를 수신하여 상기 비트라인 센스앰프부의 동작을 제어하는 신호를 발생하는 블록 제어부를 구비하는 것을 특징으로 한다.
상기 로우 경로 제어부로부터 발생된 워드라인 인에이블 신호에 의해 스토리지 셀에 있던 차아지는 비트라인에 전달되며, 센싱하기에 충분한 전압차가 되었을 때 뱅크 선택신호는 비트라인 센스앰프를 동작시켜 원하는 전압레벨까지 증폭하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 다른 동기식 비트라인 센스앰프는, 로우 액티브 커맨드시 외부로부터 수신된 리드 또는 라이트 커맨드 신호를 디코딩하여 로우 어드레스와 로우 액티브 신호를 외부 클럭신호에 동기시켜 발생하는 커맨드 디코더부와, 상기 커맨드 디코더부에서 발생된 로우 액티브 신호와 어드레스 신호를 수신하여 메모리 셀 어레이 블록의 워드라인을 인에이블 시키기 위한 워드라인 인에이블 신호와 뱅크 선택신호를 발생하는 로우 경로 제어부와, 상기 워드라인 인에이블 신호에 의해 선택된 워드라인의 셀 데이터를 센싱하기 위한 비트라인 센스 앰프부를 구비한 동기식 비트라인 센스앰프에 있어서, 상기 로우 액티브 커맨드부에서 발생된 로우 액티브 신호를 수신하여 위상이 다른 복수개의 펄스신호를 클럭신호에 동기시켜 발생하는 센스앰프 액티브 신호 발생부와, 상기 센스앰프 액티브 신호 발생부에서 발생된 복수개의 펄스신호중 하나를 선택하기 위한 제어신호를 발생하는 딜레이 클럭 제어부와, 상기 센스앰프 액티브 신호 발생부로부터 수신된 복수개의 펄스신호를 상기 딜레이 클럭 제어부에서 발생된 제어신호에 의해 선택하여 상기 비트라인 센스앰프의 동작을 제어하는 센스앰프 액티브 신호를 발생하는 센스앰프 액티브 신호 선택부를 구비하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 동기식 비트라인 센스앰프에 대하여 보다 상세히 설명하기로 한다.
도 3은 본 발명의 일실시예에 따른 동기식 비트라인 센스앰프의 동작을 설명하기 위한 블록도이고, 도 4는 도 3의 타이밍도이다.
도 3 및 도 4에 도시한 바와 같이 로우 액티브 커맨드시 외부로부터 수신된 리드 또는 라이트 커맨드 신호를 디코딩하여 로우 어드레스(add)와 로우 액티브 신호(BSENSE)를 외부 클럭신호(CLK)에 동기시켜 발생하는 커맨드 디코더부(100)와, 상기 커맨드 디코더부(100)에서 발생된 로우 액티브 신호(BSENSE)와 어드레스 신호(Add)를 수신하여 메모리 셀 어레이 블록의 워드라인을 인에이블 시키기 위한 워드라인 인에이블 신호(WL_N)와 뱅크 선택신호(BK_SEL)를 발생하는 로우 경로 제어부(200)와, 상기 커맨드 디코더부(100)에서 발생된 로우 액티브 신호(BSENSE)를 n번째 클럭만큼 딜레이시켜 센스앰프 액티브 신호(S_ACT)를 외부 클럭신호(CLK)에 동기시켜 발생하는 센스 타이밍 제어부(400)와, 상기 워드라인 인에이블 신호(WL_N)에 의해 선택된 워드라인의 셀 데이터를 센싱하기 위한 비트라인 센스 앰프부(300)와, 상기 로우 경로 제어부(200)의 뱅크 선택신호(BK_SEL)와 상기 센스 타이밍 제어부(400)의 센스앰프 액티브 신호(S_ACT)를 수신하여 상기 비트라인 센스앰프부(300)의 동작을 제어하는 신호(SS_BK)를 발생하는 블록 제어부(500)로 구성된다.
이때, 상기 로우 경로 제어부(200)로부터 발생된 워드라인 인에이블 신호(WL_N)에 의해 스토리지 셀(storage cell)에 있던 차아지(charge)는 비트라인에 전달되며, 센싱하기에 충분한 전압차가 되었을 때 뱅크 선택신호(BK_SEL)는 비트라인 센스앰프를 동작시켜 원하는 전압레벨까지 증폭한다.
즉, 외부 클럭신호(CLK)에 동기되어 발생한 센스앰프 액티브 신호(S_ACT)에서부터 상기 비트라인 센스앰프부(300)의 동작을 제어하는 신호(SS_BK)의 발생까지는 아주 짧은 시간으로서 타이밍 변화가 거의 발생하지 않는다.
도 5는 본 발명의 다른 실시예에 따른 동기식 비트라인 센스앰프의 동작을 설명하기 위한 블록도이고, 도 6은 도 5의 타이밍도이다.
도 5 및 도 6에 도시한 바와 같이 로우 액티브 커맨드시 외부로부터 수신된 리드 또는 라이트 커맨드 신호를 디코딩하여 로우 어드레스 신호(Add)와 로우 액티브 신호(BSENSE)를 외부 클럭신호(CLK)에 동기시켜 발생하는 커맨드 디코더부(100)와, 상기 커맨드 디코더부(100)에서 발생된 로우 액티브 신호(BSENSE)와 어드레스 신호(Add)를 수신하여 메모리 셀 어레이 블록의 워드라인을 인에이블 시키기 위한 워드라인 인에이블 신호(WL_N)와 뱅크 선택신호(BK_SEL)를 발생하는 로우 경로 제어부(200)와, 상기 로우 액티브 커맨드부(200)에서 발생된 로우 액티브 신호(BSENSE)를 수신하여 위상이 다른 복수개의 펄스신호를 외부 클럭신호(CLK)에 동기시켜 발생하는 센스앰프 액티브 신호 발생부(600)와, 상기 워드라인 인에이블 신호(WL_N)에 의해 선택된 워드라인의 셀 데이터를 센싱하기 위한 비트라인 센스 앰프부(300)와, 상기 센스앰프 액티브 신호 발생부(600)에서 발생된 복수개의 펄스신호중 하나를 선택하기 위한 제어신호(P_en)를 발생하는 딜레이 클럭 제어부(700)와, 상기 센스앰프 액티브 신호 발생부(600)로부터 수신된 복수개의 펄스신호를 상기 딜레이 클럭 제어부(700)에서 발생된 제어신호(P_en)에 의해 선택하여 상기 비트라인 센스앰프(300)의 동작을 제어하는 센스앰프 액티브 신호(SA_act)를 발생하는 센스앰프 액티브 신호 선택부(800)로 구성된다.
이상에서 설명한 바와 같이 본 발명의 동기식 비트라인 센스앰프에 의하면, 로우 액세스 경로에서 비트라인 센스앰프의 센싱 스타트 시간을 제어하기 위해 클럭신호에 동기시켜 원하는 시간으로 제어하므로 로우 액세스 시간을 단축할 수 있으므로 동작속도를 향상시킬 수 있다.
또한, 메인 클럭신호의 속도와 DRAM 성능에 따라 센싱 스타트 시간의 지연 클럭수를 회로적으로 제어하므로써 가장 적절한 시간에 센싱할 수 있도록 조절할 수 있다.

Claims (3)

  1. 로우 액티브 커맨드시 외부로부터 수신된 리드 또는 라이트 커맨드 신호를 디코딩하여 로우 어드레스와 로우 액티브 신호를 외부 클럭신호에 동기시켜 발생하는 커맨드 디코더부와, 상기 커맨드 디코더부에서 발생된 로우 액티브 신호와 어드레스 신호를 수신하여 메모리 셀 어레이 블록의 워드라인을 인에이블 시키기 위한 워드라인 인에이블 신호와 뱅크 선택신호를 발생하는 로우 경로 제어부와, 상기 워드라인 인에이블 신호에 의해 선택된 워드라인의 셀 데이터를 센싱하기 위한 비트라인 센스 앰프부를 구비한 동기식 비트라인 센스앰프에 있어서,
    상기 커맨드 디코더부로부터 수신된 로우 액티브 신호를 n번째 클럭만큼 딜레이시키고, 센스앰프 액티브 신호를 클럭신호에 동기시켜 발생하는 센스 타이밍 제어부와,
    상기 로우 경로 제어부의 뱅크 선택신호와 상기 센스 타이밍 제어부의 센스앰프 액티브 신호를 수신하여 상기 비트라인 센스앰프부의 동작을 제어하는 신호를 발생하는 블록 제어부를 구비하는 것을 특징으로 하는 동기식 비트라인 센스앰프.
  2. 제 1 항에 있어서,
    상기 로우 경로 제어부로부터 발생된 워드라인 인에이블 신호에 의해 스토리지 셀에 있던 차아지는 비트라인에 전달되며, 센싱하기에 충분한 전압차가 되었을 때 뱅크 선택신호는 비트라인 센스앰프를 동작시켜 원하는 전압레벨까지 증폭하는것을 특징으로 하는 동기식 비트라인 센스앰프.
  3. 로우 액티브 커맨드시 외부로부터 수신된 리드 또는 라이트 커맨드 신호를 디코딩하여 로우 어드레스와 로우 액티브 신호를 외부 클럭신호에 동기시켜 발생하는 커맨드 디코더부와, 상기 커맨드 디코더부에서 발생된 로우 액티브 신호와 어드레스 신호를 수신하여 메모리 셀 어레이 블록의 워드라인을 인에이블 시키기 위한 워드라인 인에이블 신호와 뱅크 선택신호를 발생하는 로우 경로 제어부와, 상기 워드라인 인에이블 신호에 의해 선택된 워드라인의 셀 데이터를 센싱하기 위한 비트라인 센스 앰프부를 구비한 동기식 비트라인 센스앰프에 있어서,
    상기 로우 액티브 커맨드부에서 발생된 로우 액티브 신호를 수신하여 위상이 다른 복수개의 펄스신호를 클럭신호에 동기시켜 발생하는 센스앰프 액티브 신호 발생부와,
    상기 센스앰프 액티브 신호 발생부에서 발생된 복수개의 펄스신호중 하나를 선택하기 위한 제어신호를 발생하는 딜레이 클럭 제어부와,
    상기 센스앰프 액티브 신호 발생부로부터 수신된 복수개의 펄스신호를 상기 딜레이 클럭 제어부에서 발생된 제어신호에 의해 선택하여 상기 비트라인 센스앰프의 동작을 제어하는 센스앰프 액티브 신호를 발생하는 센스앰프 액티브 신호 선택부를 구비하는 것을 특징으로 하는 비동기식 비트라인 센스앰프.
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