KR100810618B1 - 반도체 메모리 장치 - Google Patents

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김명오
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Abstract

본 발명은 비트 라인 센스 증폭기 및 입출력 센스 증폭기를 구비한 반도체 메모리 장치에 있어서, 초기 센스 증폭 인에이블 신호를 인가받아 소정 시간씩 순차적으로 지연시킨 후에 반도체 메모리 장치의 동작 속도와 수율을 동시에 고려하여 지연된 복수개의 센스 증폭 인에이블 신호들을 선택적으로 출력하는 센스 증폭 인에이블 신호 제어부, 입출력 센스 증폭기의 출력 신호를 공통적으로 인가받아 지연된 복수개의 센스 증폭 인에이블 신호들 각각의 제어에 따라 증폭하여 전원 전압 또는 접지 전압 레벨의 출력 신호를 순차적으로 출력하는 복수개의 동기식 센스 증폭기들, 복수개의 동기식 센스 증폭기들의 출력 신호들을 순차적으로 인가받아 소정 시간 지연하여 출력한 후에 이전 단계의 동기식 센스 증폭기의 출력을 차단하는 전 단계 출력 구동회로를 구비하는 것을 특징으로 한다.
본 발명에 의할 경우, 반도체 메모리 장치의 생산 공정에서의 수율과 동작 속도 특성 간의 반비례 관계를 최소화하여 적정 수준의 수율 확보와 동시에 동작 속도 특성이 향상된 반도체 메모리 장치를 양산할 수 있다.

Description

반도체 메모리 장치{A SEMICONDUCTOR MEMORY DEVICE}
도 1은 종래의 동기식 재생 증폭기를 사용한 반도체 메모리 장치의 데이터 출력 경로의 개략적인 블록도이다.
도 2는 반도체 메모리 장치 센스 증폭기의 센스 증폭 인에이블 신호의 발생 시점과 생산 공정에서의 수율과의 관계를 나타내는 산포도이다.
도 3은 본 발명의 동기식 재생 증폭기를 사용한 반도체 메모리 장치의 데이터 출력 경로의 개략적인 블록도이다.
도 4는 본 발명의 반도체 메모리 장치 센스 증폭기의 센스 증폭 인에이블 신호의 발생 시점과 생산 공정에서의 수율과의 관계를 나타내는 산포도이다.
도 5는 본 발명의 동기식 재생 증폭기를 사용한 반도체 메모리 장치의 제1 실시예인 데이터 출력 경로의 블록도이다.
도 6은 도 5의 본 발명의 제1 실시예인 데이터 출력 경로 중에서 가변 지연기의 예시적인 회로도이다.
도 7은 본 발명의 동기식 재생 증폭기를 사용한 반도체 메모리 장치의 제2 실시예인 데이터 출력 경로의 개략적인 블록도이다.
도 8은 도 7의 본 발명의 제2 실시예인 데이터 출력 경로에서 전 단계 출력 구동회로의 예시적인 회로도이다.
도 9는 본 발명의 제2 실시예인 데이터 출력 경로에서 도 8의 전단계 출력 구동회로의 동작을 나타내는 타이밍도이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 복수개의 센스 증폭 인에이블 신호를 출력하는 복수개의 센스 증폭기들을 구비한 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치에서 메모리 셀에 저장되어 있는 데이터를 리드하기 위해서는 작은 신호를 입력받아 전압 또는 전류 레벨을 결정하여 출력 핀으로 전달하기 위하여 센스 증폭기를 사용하고 있다.
메모리 셀에 저장되어 있는 리드 데이터의 올바른 감지를 위하여 경우에 따라 한 개 또는 복수 단을 갖는 센스 증폭기를 사용할 수 있는데, 센스 증폭기의 최종 출력은 전원 전압 또는 접지 전압 레벨이어야 하므로 대부분의 경우 센스 증폭기의 마지막 단은 정궤환 특성을 이용한 동기식 재생 증폭기(Clocked Regenerative Amplifier)를 사용한다.
동기식 재생 증폭기는 반복적인 자기 증폭 기능이 있어 레벨이 작은 입력 신호를 인가받은 상태에서도 인에이블 신호가 하이 레벨로 천이되면 전원 전압 레벨 및 접지 전압 레벨의 출력 신호를 단 시간 내에 생성할 수 있는 장점이 있다.
반면, 동기식 재생 증폭기는 인에이블 신호가 하이 레벨로 천이되는 시점에서 오류 데이터를 인가받을 경우 풀 래치(full latch) 형태에서는 정확한 데이터로의 전환 자체가 불가능하고, 세미 래치(semi latch) 형태에서는 정확한 데이터로의 전환 자체는 가능하지만 장시간이 소요되는 단점이 있다.
따라서, 동기식 재생 증폭기를 센스 증폭기로 사용할 경우 반도체 메모리 장치의 생산 공정에서의 수율(yield)을 고려하여 안정된 입력 신호가 보장될 때까지 센스 증폭 인에이블 구간이 충분한 시간 마진을 유지하도록 설정하여야 한다.
하지만, 센스 증폭 인에이블 시점이 너무 늦을 경우에는 반도체 메모리 장치의 동작 속도 특성이 저하될 가능성이 있으므로 센스 증폭 인에이블 시점의 설정은 반도체 메모리 장치의 생산 공정에서의 수율과 동작 속도 특성 간의 관계에서 적절하게 결정되어야 한다.
도 1은 종래의 동기식 재생 증폭기를 사용한 반도체 메모리 장치의 데이터 출력 경로의 개략적인 블록도로서, 메모리 셀(10), 비트 라인 센스 증폭기(20), 입출력 센스 증폭기(30), 동기식 재생 증폭기(40), 전 단계 출력 구동회로(50), 출력 구동회로(60)를 구비하고, 입출력 센스 증폭기(30)는 전류 증폭기(32)와 차동 증폭기(34)로 구성된다.
도 1을 참조하여 종래의 동기식 재생 증폭기를 사용한 반도체 메모리 장치의 데이터 출력 경로의 각 블록의 기능을 설명하면 다음과 같다.
메모리 셀(10)은 로우 어드레스를 인가받아 워드라인(WL)을 인에이블 시키 고, 비트 라인 센스 증폭기(20)는 메모리 셀(10)의 커패시터(C)에 저장되어 있던 전하(charge)에 해당하는 전압을 증폭한다.
입출력 센스 증폭기(30)는 글로벌 I/O 라인쌍(GIO, GIOB)을 통하여 비트 라인 센스 증폭기(20)의 비트 라인(BL) 및 비트 라인 바(BLB) 출력을 인가받아 전류 증폭기(32)와 차동 증폭기(34)를 거쳐 전류 레벨을 증폭한다.
동기식 재생 증폭기(40)는 입출력 센스 증폭기(30)로부터 전원 전압 또는 접지 전압 레벨이 아닌 출력 신호(IN, INB)를 인가받아 센스 증폭 인에이블 신호(SA_EN)의 제어에 따라 전원 전압 레벨 및 접지 전압 레벨의 출력 신호(Q, QB)를 출력한다.
전 단계 출력 구동회로(50)는 동기식 재생 증폭기(40)로부터 전원 전압 레벨 및 접지 전압 레벨의 정 출력 신호 및 부 출력 신호(Q, QB)를 인가받아 소정 시간 지연하여 데이터 라인을 통해 출력한다.
출력 구동회로(60)는 전 단계 출력 구동회로(50)로부터 출력 신호를 인가받아 소정 시간 지연하여 버퍼된 리드 데이터를 데이터 입출력 핀으로 출력한다.
도 1을 참조하여 종래의 동기식 재생 증폭기를 사용한 반도체 메모리 장치의 데이터 출력 경로의 동작을 설명하면 다음과 같다.
메모리 셀(10) 내 NMOS 트랜지스터(N)가 게이트 단자에 로우 어드레스를 인가받아 워드라인(WL)을 인에이블 시키면 NMOS 트랜지스터(N)가 턴 온 되어 커패시터(C)에 저장되어 있던 전하가 NMOS 트랜지스터(N)를 통과하여 전달된다.
비트 라인 센스 증폭기(20)는 비트 라인(BL) 및 비트 라인 바(BLB)를 통하여 메모리 셀(10)의 커패시터(C)에 저장되어 있던 전하를 전류의 형태로 인가받아 이에 해당하는 전압을 1차적으로 증폭한다.
입출력 센스 증폭기(30)는 글로벌 I/O 라인쌍(GIO, GIOB)을 통하여 비트 라인 센스 증폭기(20)에서 1차 증폭된 비트 라인(BL) 및 비트 라인 바(BLB)의 전압 출력을 인가받아 전류 증폭기(32)에서 2차 증폭을 한 후에 차동 증폭기(34)에서 3차 증폭을 하여 출력한다.
동기식 재생 증폭기(40)는 입출력 센스 증폭기(30)로부터 전원 전압 또는 접지 전압 레벨이 아닌 3차 증폭된 전압 출력을 인가받고 클럭 신호 입력 단에 센스 증폭 인에이블 신호(SA_EN)를 인가받아 센스 증폭 인에이블 신호(SA_EN)에 동기되어 전원 전압 레벨 및 접지 전압 레벨의 출력 신호(Q, QB)를 출력한다.
즉, 동기식 재생 증폭기(40)는 래치 형태로서, 센스 증폭 인에이블 신호(SA_EN)가 로우 레벨인 경우에는 동작을 하지 않고 있다가 하이 레벨로 천이되어 그 레벨을 유지하고 있는 동안에 반복적인 자체 증폭으로 전원 전압 또는 접지 전압 레벨이 아닌 3차 증폭된 입출력 센스 증폭기(30)의 전압 출력(IN, INB)을 인가받아 전원 전압 레벨 및 접지 전압 레벨의 출력 신호(Q, QB)로 단 시간 내에 생성하여 출력한다.
전 단계 출력 구동회로(50)는 동기식 재생 증폭기(40)로부터 전원 전압 레벨 및 접지 전압 레벨의 정 출력 신호 및 부 출력 신호(Q, QB)를 인가받아 소정 시간 지연하여 데이터 라인을 통해 출력하면 출력 구동회로(60)는 이 출력 신호를 인가받아 소정 시간 지연하여 버퍼된 리드 데이터(RD)를 데이터 입출력 핀으로 출력한 다.
한편, 도 2는 반도체 메모리 장치 센스 증폭기의 센스 증폭 인에이블 신호의 발생 시점과 생산 공정에서의 수율과의 관계를 나타내는 산포도로서, 가로축은 도 1에서의 센스 증폭 인에이블 신호(SA_EN)의 발생 시점이고, 세로축은 양산되는 반도체 메모리 장치의 산포(dispersion)이며, 분포 곡선 밑의 면적은 생산 공정에서의 수율을 나타낸다.
센스 증폭기의 동작 속도는 센스 증폭 인에이블 신호(SA_EN)의 발생 시점과 비례 관계가 있어 센스 증폭 인에이블 신호(SA_EN)의 발생 시점이 빠르면 센스 증폭기의 동작 속도가 빠르고, 센스 증폭 인에이블 신호(SA_EN)의 발생 시점이 지연되면 센스 증폭기의 동작 속도도 더불어서 저하되게 된다.
또한, 센스 증폭기의 동작 속도는 반도체 메모리 장치의 생산 공정에서의 수율과 반비례의 관계가 있어 센스 증폭기의 동작 속도가 빠른 반도체 메모리 장치는 웨이퍼 테스트 공정에서 양품 다이(good die)로 선별되는 비율인 수율이 비교적 작고, 센스 증폭기의 동작 속도가 느린 반도체 메모리 장치는 수율이 비교적 크다.
따라서, 센스 증폭 인에이블 신호(SA_EN)의 발생 시점이 빠른 반도체 메모리 장치는 수율(yield)이 비교적 작게 되고, 센스 증폭 인에이블 신호(SA_EN)의 발생 시점이 늦은 반도체 메모리 장치는 수율(yield)이 비교적 크게 되어 도 2에서와 같이 양자의 관계는 정규 분포의 산포를 갖게 된다.
예를 들어, 도 2에서 반도체 웨이퍼 한 장에서 100 만 개의 다이를 양산한다 고 가정할 때 센스 증폭 인에이블 신호(SA_EN)의 발생 시점이 4ns 인 저속의 반도체 메모리 장치는 90 만 개까지 양품으로 패스(pass) 판정을 받지만 센스 증폭 인에이블 신호(SA_EN)의 발생 시점이 3ns 인 고속의 반도체 메모리 장치는 80 만 개까지 밖에 양품으로 패스(pass) 판정을 받지 못한다.
이러한 현상은 이상적으로는 대칭 구조를 가져야 하는 센스 증폭기 내 MOS 트랜지스터들의 전기적 파라미터의 차이, 문턱 전압의 차이, 비트 라인(BL)과 비트 라인 바(BLB) 사이의 커패시턴스 차이 등의 불균형(mismatch)에 기인한다.
이와 같은 불균형을 해결하기 위하여 반도체 웨이퍼 상의 모든 다이에 대하여 최적의 센스 증폭 인에이블 신호(SA_EN)의 발생 시점 등을 설정하는 데는 어느 정도 한계가 있으므로 종래에는 수율을 우선시하여 수율이 높은 저속의 반도체 메모리 장치를 양산하든지 동작 속도를 우선시하여 수율이 낮은 고속의 반도체 메모리 장치를 양산하든지 양자 중의 하나를 택일해야 하는 상황이 현 실정이었다.
본 발명의 목적은 반도체 메모리 장치의 생산 공정에서의 수율을 고려하여 안정된 입력 신호가 보장될 때까지 센스 증폭 인에이블 구간이 충분한 시간 마진을 유지하는 동시에 반도체 메모리 장치의 동작 속도 특성의 저하를 방지하기 위해 센스 증폭 인에이블 시점을 달리하는 복수개의 동기식 재생 증폭기를 구비한 반도체 메모리 장치를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 메모리 셀의 커 패시터에 저장되어 있던 전하에 해당하는 전압을 증폭하여 출력하는 비트 라인 센스 증폭기 및 비트 라인 센스 증폭기의 출력을 인가받아 전압 레벨을 증폭하여 출력하는 입출력 센스 증폭기를 구비한 반도체 메모리 장치에 있어서, 초기 센스 증폭 인에이블 신호를 인가받아 소정 시간씩 순차적으로 지연시킨 후에 반도체 메모리 장치의 동작 속도와 수율을 동시에 고려하여 지연된 복수개의 센스 증폭 인에이블 신호들을 선택적으로 출력하는 센스 증폭 인에이블 신호 제어부, 입출력 센스 증폭기의 출력 신호를 공통적으로 인가받아 지연된 복수개의 센스 증폭 인에이블 신호들 각각의 제어에 따라 증폭하여 전원 전압 또는 접지 전압 레벨의 출력 신호를 순차적으로 출력하는 복수개의 동기식 센스 증폭기들, 복수개의 동기식 센스 증폭기들의 출력 신호들을 순차적으로 인가받아 소정 시간 지연하여 출력한 후에 이전 단계의 동기식 센스 증폭기의 출력을 차단하는 전 단계 출력 구동회로를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 복수개의 센스 증폭 인에이블 신호들 각각이 로우 레벨인 상태에서는 복수개의 동기식 센스 증폭기들의 양 출력들을 전원 전압 레벨로 미리 충전하여 놓았다가 복수개의 센스 증폭 인에이블 신호들 각각이 하이 레벨로 천이되면 양 출력들 중 하나의 출력을 접지 전압 레벨로 하강시키는 복수개의 프리 차지부들, 복수개의 센스 증폭 인에이블 신호들, 접지 전압 신호, 복수개의 동기식 센스 증폭기들의 출력 신호들을 인가받아 당해 동기식 센스 증폭기의 출력을 출력한 후에 2단계 이전의 동기식 센스 증폭기의 출력을 차단하는 복수개의 드라이버 입력부들, 전 단계 출력 구동회로의 출력 신호를 인가받아 소정 시간 지연하여 버퍼된 리드 데이터를 출력하는 출력 구동회로를 더 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 복수개의 드라이버 입력부들 각각은 입력 단에 반전된 2단계 후의 센스 증폭 인에이블 신호 또는 접지 전압, 한 단계 후의 동기식 센스 증폭기의 출력 신호들을 인가받아 반논리곱 연산하여 출력하는 NAND 게이트, NAND 게이트의 출력 신호와 당해 동기식 센스 증폭기의 부 출력 신호를 인가받아 반논리합 연산하여 출력하는 제1 NOR 게이트, NAND 게이트의 출력 신호와 당해 동기식 센스 증폭기의 정 출력 신호를 인가받아 반논리합 연산하여 출력하는 제2 NOR 게이트, 제1 NOR 게이트의 출력을 반전하여 출력하는 제1 인버터, 제2 NOR 게이트의 출력을 버퍼하여 출력하는 제2 인버터들을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 복수개의 드라이버 입력부들 각각은 NAND 게이트의 입력 단에 제(N+1) 동기식 센스 증폭기의 정 출력 신호 및 부 출력 신호와 함께 반전된 2 단계 후의 센스 증폭 인에이블 신호를 인가받아 반논리곱 연산하여 출력 신호를 제어하여, 제N 동기식 센스 증폭기의 출력 신호를 인에이블 시키고 제(N-1) 동기식 센스 증폭기 이전의 모든 출력 신호들을 디스에이블 시키는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 복수개의 동기식 센스 증폭기들 각각은 복수개의 센스 증폭 인에이블 신호들 각각이 로우 레벨인 경우에는 동작을 하지 않고 있다가 하이 레벨로 천이되어 하이 레벨을 유지하고 있 는 동안에는 반복적인 자체 증폭으로 전원 전압 레벨 및 접지 전압 레벨의 출력 신호를 단 시간 내에 생성하여 출력하는 래치 형태인 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 센스 증폭 인에이블 신호 제어부는 초기 센스 증폭 인에이블 신호를 인가받아 소정 시간씩 순차적으로 지연시켜 출력하는 복수개의 지연기들, 초기 센스 증폭 인에이블 신호와 지연된 복수개의 센스 증폭 인에이블 신호들을 인가받아 고속의 반도체 메모리 장치 양산용인 경우에는 단시간 지연된 센스 증폭 인에이블 신호를 출력하고, 높은 수율의 반도체 메모리 장치 양산용인 경우에는 장시간 지연된 센스 증폭 인에이블 신호를 출력하는 인에이블 신호 제어기를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 전 단계 출력 구동회로는 일측이 전원 전압에 연결된 제1 PMOS 트랜지스터와 직렬 연결된 제2 PMOS 트랜지스터의 직렬 연결과 일측이 접지 전압에 연결된 제1 NMOS 트랜지스터와 직렬 연결된 제2 NMOS 트랜지스터의 직렬 연결이 서로 직렬 연결되어 있는 제1 내지 제8 구동기들, 제1 내지 제4 구동기들의 출력 단자들이 서로 연결되어 출력되는 출력 신호와 제5 내지 제8 구동기들의 출력 단자들이 서로 연결되어 출력되는 출력 신호를 각각 인가받아 반논리곱 연산하여 출력하는 NAND 게이트, 제1 내지 제4 구동기들의 출력 단자들이 서로 연결되어 출력되는 출력 신호와 제5 내지 제8 구동기들의 출력 단자들이 서로 연결되어 출력되는 출력 신호를 각각 인가받아 반논리합 연산하여 출력하는 NOR 게이트를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 전 단계 출력 구동회로는 복수개의 동기식 센스 증폭기들의 정 출력 신호들 및 부 출력 신호들이 서로 교차되면서 제1 내지 제8 구동기들의 PMOS 트랜지스터들의 게이트 및 NMOS 트랜지스터들의 게이트에 입력되어, 제N 동기식 센스 증폭기의 부 출력 신호가 제(N-1) 동기식 센스 증폭기의 정 출력 신호를 차단하고 제N 동기식 센스 증폭기의 정 출력 신호가 제(N-1) 동기식 센스 증폭기의 부 출력 신호를 차단하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 메모리 셀의 커패시터에 저장되어 있던 전하에 해당하는 전압을 증폭하여 출력하는 비트 라인 센스 증폭기 및 비트 라인 센스 증폭기의 출력을 인가받아 전압 레벨을 증폭하여 출력하는 입출력 센스 증폭기를 구비한 반도체 메모리 장치에 있어서, 초기 센스 증폭 인에이블 신호를 인가받아 지연 제어 신호의 제어에 따라 임의의 시간 지연시킨 후에 반도체 메모리 장치의 동작 속도와 수율을 동시에 고려하여 동작 속도 가변 요청 신호의 제어에 따라 초기 센스 증폭 인에이블 신호 또는 지연된 센스 증폭 인에이블 신호를 선택적으로 출력하는 센스 증폭 인에이블 신호 제어부, 입출력 센스 증폭기의 출력 신호를 공통적으로 인가받아 초기 센스 증폭 인에이블 신호 또는 지연된 센스 증폭 인에이블 신호의 제어에 따라 증폭하여 전원 전압 또는 접지 전압 레벨의 출력 신호를 순차적으로 출력하는 복수개의 동기식 센스 증폭기들, 복수개의 동기식 센스 증폭기들의 출력 신호들을 순차적으로 인가받아 소정 시간 지연하여 출력한 후에, 이전 단계의 동기식 센스 증폭기의 출력을 차단하는 전 단계 출력 구동회로를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 복수개의 센스 증폭 인에이블 신호들 각각이 로우 레벨인 상태에서는 복수개의 동기식 센스 증폭기들의 양 출력들을 전원 전압 레벨로 미리 충전하여 놓았다가 복수개의 센스 증폭 인에이블 신호들 각각이 하이 레벨로 천이되면 양 출력들 중 하나의 출력을 접지 전압 레벨로 하강시키는 복수개의 프리 차지부들, 전 단계 출력 구동회로의 출력 신호를 인가받아 소정 시간 지연하여 버퍼된 리드 데이터를 출력하는 출력 구동회로를 더 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 센스 증폭 인에이블 신호 제어부는 초기 센스 증폭 인에이블 신호를 인가받아 지연 제어 신호의 제어에 따라 임의의 시간씩 지연시켜 출력하는 가변 지연기, 초기 센스 증폭 인에이블 신호와 지연된 센스 증폭 인에이블 신호들을 인가받아 동작 속도 가변 요청 신호가 하이 레벨인 고속의 반도체 메모리 장치 양산용인 경우에는 초기 센스 증폭 인에이블 신호를 출력하고, 높은 수율의 반도체 메모리 장치 양산용인 경우에는 지연된 센스 증폭 인에이블 신호를 출력하는 인에이블 신호 제어기를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 가변 지연기는 초기 센스 증폭 인에이블 신호와 지연 제어 신호를 인가받아 반논리곱 연산하여 출력하는 제1 NAND 게이트, 제1 NAND 게이트의 출력 신호를 인가받아 소정 시간 지연시켜 출력하는 지연부, 초기 센스 증폭 인에이블 신호와 반전된 지연 제어 신호를 인가받아 반논리곱 연산하여 출력하는 제2 NAND 게이트, 제2 NAND 게이트의 출력 신호와 지연부의 출력 신호를 인가받아 반논리곱 연산하여 출력하는 제3 NAND 게이트를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 지연 제어 신호는 모드 레지스터 셋 신호나 퓨즈 등의 조작으로 초기 센스 증폭 인에이블 신호의 지연 여부를 제어하는 신호인 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 센스 증폭 인에이블 신호 제어부는 초기 센스 증폭 인에이블 신호가 하이 레벨인 상태에서 반도체 메모리 장치의 동작 속도 가변 요청 신호가 하이 레벨로 인가되면 당해 단계 센스 증폭 인에이블 신호를 하이 레벨로 천이시키고 다른 단계 센스 증폭 인에이블 신호를 로우 레벨로 천이시켜 출력하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 센스 증폭 인에이블 신호 제어부는 다른 단계의 센스 증폭 인에이블 신호 자체를 로우 레벨로 천이시켜 전 단계의 동기식 센스 증폭기 자체를 디스에이블 시켜 출력을 차단하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 복수개의 동기식 센스 증폭기들은 복수개의 센스 증폭 인에이블 신호들 각각의 제어에 따라 지연된 저속의 반도체 메모리 장치용 전원 전압 레벨 및 접지 전압 레벨의 출력 신호 또는 반도체 메모리 장치의 동작 속도 가변 요청 신호에 의해 요청된 동작 속도로 변경된 고속의 반도체 메모리 장치용 전원 전압 레벨 및 접지 전압 레벨의 출력 신호를 선택적으로 출력할 수 있는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 메모리 장치의 센스 증폭기에 대해 상세히 설명한다.
도 3은 본 발명의 동기식 재생 증폭기를 사용한 반도체 메모리 장치의 데이터 출력 경로의 개략적인 블록도로서, 메모리 셀(10), 비트 라인 센스 증폭기(20), 입출력 센스 증폭기(30), 센스 증폭 인에이블 신호 제어부(100), 동기식 재생 증폭부(200), 전 단계 출력 구동회로(300), 출력 구동회로(60)를 구비한다. 센스 증폭 인에이블 신호 제어부(100)는 복수개의 지연기들(120-1 내지 120-N)과 인에이블 신호 제어기(140)로 구성되고, 동기식 재생 증폭부(200)는 복수개의 동기식 재생 증폭기들(200-1 내지 200-N)로 구성되며, 입출력 센스 증폭기(30)는 전류 증폭기(32)와 차동 증폭기(34)로 구성된다.
도 3을 참조하여 본 발명의 동기식 재생 증폭기를 사용한 반도체 메모리 장치의 데이터 출력 경로의 각 블록의 기능을 설명하면 다음과 같다.
메모리 셀(10), 비트 라인 센스 증폭기(20), 입출력 센스 증폭기(30), 출력 구동회로(60)의 기능은 도 1에 나타낸 종래의 동기식 재생 증폭기를 사용한 반도체 메모리 장치의 데이터 출력 경로와 동일하므로 여기에서는 상세한 설명을 생략한다.
센스 증폭 인에이블 신호 제어부(100)는 초기 센스 증폭 인에이블 신호(SA_EN)를 인가받아 복수개의 지연기들(120-1 내지 120-N)에서 소정 시간씩 순차적으로 지연시킨 후에 인에이블 신호 제어기(140)에서 반도체 메모리 장치의 생산 공정에서의 수율을 고려하여 일정한 시간 마진을 가진 복수개의 지연된 센스 증폭 인에이블 신호들(SA_EN[1] 내지 SA_EN[N])을 출력한다.
복수개의 동기식 재생 증폭기들(200-1 내지 200-N)은 입출력 센스 증폭기(30)로부터 전원 전압 또는 접지 전압 레벨이 아닌 출력 신호(IN, INB)를 공통적으로 인가받고 복수개의 지연된 센스 증폭 인에이블 신호들(SA_EN[1] 내지 SA_EN[N]) 각각을 개별적으로 인가받아 각 센스 증폭 인에이블 신호(SA_EN)의 제어에 따라 전원 전압 레벨 및 접지 전압 레벨의 출력 신호(Q[1] 내지 Q[N], QB[1] 내지 QB[N])를 선택적으로 출력한다.
전 단계 출력 구동회로(300)는 복수개의 정 신호 및 부 신호들(Q[1] 내지 Q[N], QB[1] 내지 QB[N])을 순차적으로 인가받아 소정 시간 지연하여 데이터 라인을 통해 출력한다.
도 4는 본 발명의 반도체 메모리 장치 센스 증폭기의 센스 증폭 인에이블 신호의 발생 시점과 생산 공정에서의 수율과의 관계를 나타내는 산포도로서, 가로축은 복수개의 지연된 센스 증폭 인에이블 신호들(SA_EN[1] 내지 SA_EN[N])의 발생 시점이고, 세로축은 양산되는 반도체 메모리 장치의 산포(dispersion)이며, 분포 곡선 밑의 면적은 생산 공정에서의 수율(yield)을 나타낸다.
도 2에서와 마찬가지로, 반도체 웨이퍼 한 장에서 100 만 개의 다이(die)를 양산한다고 가정할 때 센스 증폭 인에이블 신호(SA_EN[1])의 발생 시점이 3ns 일때 80 % 까지 밖에 양품으로 패스(pass) 판정을 받지 못하는 저속의 반도체 메모리 장 치는 종래와 동일하게 센스 증폭 인에이블 신호(SA_EN[N])의 발생 시점을 4ns 로 유지하여 90 % 의 수율을 유지하고, 동시에 센스 증폭 인에이블 신호의 발생 시점이 3ns 일 때에도 양품으로 패스(pass) 판정을 받는 고속의 반도체 메모리 장치는 수율을 유지하기 위하여 센스 증폭 인에이블 신호의 발생 시점을 4ns 로 지연시키지 않고 별도로 입력 데이터를 출력하도록 하여 고속의 동작 속도를 유지하게 한다.
이와 같이 본 발명의 반도체 메모리 장치의 센스 증폭기는 반도체 메모리 장치의 생산 공정에서의 적정 수준의 수율을 유지하면서 동작 속도 특성이 향상된 반도체 메모리 장치를 양산할 수 있다.
도 3 및 도 4를 참조하여 본 발명의 동기식 재생 증폭기를 사용한 반도체 메모리 장치의 데이터 출력 경로의 동작을 설명하면 다음과 같다.
메모리 셀(10)의 워드라인(WL) 인에이블 동작, 비트 라인 센스 증폭기(20)가 메모리 셀(10)의 커패시터(C)에 저장되어 있던 전하를 인가받아 전압을 1차적으로 증폭하는 동작, 입출력 센스 증폭기(30)의 전류 증폭기(32)에서 2차 증폭, 차동 증폭기(34)에서 3차 증폭 동작은 도 1에 나타낸 종래의 동기식 재생 증폭기를 사용한 반도체 메모리 장치의 데이터 출력 경로에서의 동작과 동일하므로 여기에서는 상세한 설명을 생략한다.
센스 증폭 인에이블 신호 제어부(100)는 반도체 메모리 장치의 생산 공정에서의 수율을 고려하여 3ns의 초기 센스 증폭 인에이블 신호(SA_EN)를 인가받아 복 수개의 지연기들(120-1 내지 120-N)에서 예를 들어 0.2 ns 씩 순차적으로 지연시켜 최종 단에서는 4ns (SA_EN[N])까지 지연시킨다.
인에이블 신호 제어기(140)는 이렇게 지연된 복수개의 센스 증폭 인에이블 신호들(SA_EN[1] 내지 SA_EN[N])을 인가받아 도 3에서처럼 고속의 반도체 메모리 장치에 대해서는 고속의 동작 속도 유지에 중점을 두어 지연되지 않은 초기 센스 증폭 인에이블 신호(SA_EN)나 단시간 지연된 복수개의 센스 증폭 인에이블 신호들(SA_EN[1] 내지 SA_EN[3])을 출력하게 하고, 저속의 반도체 메모리 장치에 대해서는 반도체 메모리 장치의 수율 유지에 중점을 두어 센스 증폭 인에이블 신호의 발생 시점이 4ns 까지 지연된 제N 센스 증폭 인에이블 신호(SA_EN[N])를 출력하도록 제어한다.
복수개의 동기식 재생 증폭기들(200-1 내지 200-N) 각각은 입력 단에 입출력 센스 증폭기(30)로부터 3차 증폭된 출력 신호(IN, INB)를 공통적으로 인가받고 제어단에 인에이블 시점이 다른 복수개의 센스 증폭 인에이블 신호들(SA_EN[1] 내지 SA_EN[N]) 각각을 개별적으로 인가받아 센스 증폭 인에이블 신호가 하이 레벨로 천이되는 동기식 재생 증폭기에서만 전원 전압 레벨 및 접지 전압 레벨의 정 출력 신호 및 부 출력 신호(Q[1] 내지 Q[N], QB[1] 내지 QB[N])가 선택적으로 출력된다.
전 단계 출력 구동회로(300)는 복수개의 동기식 재생 증폭기들(200-1 내지 200-N)로부터 복수개의 정 신호 및 부 신호들(Q[1] 내지 Q[N], QB[1] 내지 QB[N])을 순차적으로 인가받아 소정 시간 지연시켜 출력하고, 출력 구동회로(60)는 전 단계 출력 구동회로(300)로부터 출력 신호를 인가받아 전압 레벨을 반전시켜 버퍼된 리드 데이터를 데이터 입출력 핀(미도시)으로 출력한다.
예를 들어, 센스 증폭 인에이블 신호 제어부(100) 내 복수개의 지연기들이 5개(120-1 내지 120-5)이고, 한 개의 지연기당 0.2 ns 씩 지연시킨다고 가정할 때 5번째 센스 증폭 인에이블 되는 시점인 3.8 ns에서 정 입력 신호 및 부 입력 신호가 유효하다고 설정하면 센스 증폭 인에이블 되는 시점이 3.0 ns 내지 3.6 ns인 제1 내지 제4 동기식 재생 증폭기들(200-1 내지 200-4)은 무효 데이터를 출력하게 되고 센스 증폭 인에이블 되는 시점이 각각 3.8 ns 및 4.0 ns인 제4 및 제5 동기식 재생 증폭기들(200-4 내지 200-5)은 유효 데이터를 출력하게 된다.
이로써 안정된 입력 신호가 보장될 때까지 센스 증폭 인에이블 구간이 충분한 시간 마진을 유지하여 90 % 의 충분한 수율을 확보하는 동시에 유효 데이터가 출력되는 센스 증폭 인에이블 시점을 3.8 ns 로 달리하는 제4 동기식 재생 증폭기(200-4)를 구비하여 센스 증폭 인에이블 시점인 4 ns를 갖는 제5 동기식 재생 증폭기(200-5)와 대비할 때 0.2 ns 만큼 빨리 유효 데이터를 전송할 수 있는 고속의 반도체 메모리 장치를 양산할 수 있게 된다.
다음으로, 도 5는 본 발명의 동기식 재생 증폭기를 사용한 반도체 메모리 장치의 제1 실시예인 데이터 출력 경로의 블록도로서, 메모리 셀(10), 비트 라인 센스 증폭기(20), 입출력 센스 증폭기(30), 센스 증폭 인에이블 신호 제어부(150), 동기식 재생 증폭부(250), 전 단계 출력 구동회로(350), 출력 구동회로(60)를 구비한다. 센스 증폭 인에이블 신호 제어부(150)는 가변 지연기(152)와 인에이블 신호 제어기(154)로 구성되고, 동기식 재생 증폭부(250)는 2개의 동기식 재생 증폭기들(255-1, 255-2), 2개의 프리 차지부들(257-1, 257-2), 4개의 인버터들(IN2, IN4, IN6, IN8)로 구성되며, 입출력 센스 증폭기(30)는 전류 증폭기(32)와 차동 증폭기(34)로 구성된다.
도 5를 참조하여 본 발명의 동기식 재생 증폭기를 사용한 반도체 메모리 장치의 제1 실시예인 데이터 출력 경로의 각 블록의 기능을 설명하면 다음과 같다.
메모리 셀(10), 비트 라인 센스 증폭기(20), 입출력 센스 증폭기(30), 출력 구동회로(60)의 기능은 도 1에 나타낸 종래의 동기식 재생 증폭기를 사용한 반도체 메모리 장치의 데이터 출력 경로와 동일하므로 여기에서는 상세한 설명을 생략한다.
센스 증폭 인에이블 신호 제어부(150)는 초기 센스 증폭 인에이블 신호(SA_EN)와 사용자 정의 신호(User_def)를 인가받아 가변 지연기(152)에서 초기 센스 증폭 인에이블 신호(SA_EN)를 소정 시간 지연시킨 후에 인에이블 신호 제어기(154)에서 반도체 메모리 장치의 사용자 정의 신호(User_def)를 통한 사용자의 동작 속도 가변 요청을 고려하여 지연되지 않은 센스 증폭 인에이블 신호(SA_EN[1])를 일정한 시간 마진을 가진 지연된 센스 증폭 인에이블 신호(SA_EN[2])와 함께 출력한다.
2개의 동기식 재생 증폭기들(255-1, 255-2)은 입출력 센스 증폭기(30)로부터 전원 전압 또는 접지 전압 레벨이 아닌 출력 신호(IN, INB)를 공통적으로 인가받아 동기식 재생 증폭기(255-1)는 지연되지 않은 센스 증폭 인에이블 신호(SA_EN[1])의 제어에 따라 사용자에 의해 요청된 동작 속도로 변경된 고속의 반도체 메모리 장치용 전원 전압 레벨 및 접지 전압 레벨의 출력 신호(Q[1], QB[1])를 출력하고, 동기식 재생 증폭기(255-2)는 지연된 센스 증폭 인에이블 신호(SA_EN[2])의 제어에 따라 저속의 반도체 메모리 장치용 전원 전압 레벨 및 접지 전압 레벨의 출력 신호(Q[2], QB[2])를 출력한다.
2개의 프리 차지부들(257-1, 257-2)은 2개의 동기식 재생 증폭기들(255-1, 255-2)의 제어단에 센스 증폭 인에이블 신호들(SA_EN[1], SA_EN[2])이 인가되기 전에 2개의 동기식 재생 증폭기들(255-1, 255-2)의 양 출력단을 전원 전압 레벨로 미리 충전하여 놓았다가 센스 증폭 인에이블 신호들(SA_EN[1], SA_EN[2]) 중 한 신호가 하이 레벨로 인가되면 2개의 동기식 재생 증폭기들(255-1, 255-2)의 하나의 출력을 접지 전압 레벨로 하강시킨다.
전 단계 출력 구동회로(350)는 2개의 NOR 게이트들(NOR3, NOR4)과 인버터(IN9)를 구비하고 2개의 동기식 재생 증폭기들(255-1, 255-2)로부터 2개의 정 신호 및 부 신호들(Q[1] 내지 Q[2], QB[1] 내지 QB[2])을 동시에 인가받아 내부적인 논리 연산 후에 소정 시간 지연시켜 출력한다.
도 6은 본 발명의 동기식 재생 증폭기를 사용한 반도체 메모리 장치의 제1 실시예인 데이터 출력 경로 중에서 가변 지연기의 예시적인 회로도로서, 3개의 NAND 게이트들(NAND1 내지 NAND3), 인버터(IN1), 지연부(153)를 구비하고, 지연 부(153)는 짝수개의 인버터들(IN2-1 내지 IN2-N)로 구성된다.
전단의 제1 NAND 게이트(NAND1)는 초기 센스 증폭 인에이블 신호(SA_EN)와 지연 제어 신호(con_d)를 인가받아 반논리곱 연산하여 출력하면, 지연부(153)는 이 출력 신호를 인가받아 소정 시간 지연시켜 출력한다.
이때 지연 제어 신호(con_d)는 모드 레지스터 셋(MRS) 신호나 퓨즈 등의 조작으로 초기 센스 증폭 인에이블 신호(SA_EN)의 지연 여부를 제어하는 신호로서, 하이 레벨로 인가되면 초기 센스 증폭 인에이블 신호(SA_EN)를 지연시키고 로우 레벨로 인가되면 초기 센스 증폭 인에이블 신호(SA_EN)를 지연시키지 않는다.
한편, 전단의 제2 NAND 게이트(NAND2)는 초기 센스 증폭 인에이블 신호(SA_EN)와 반전된 지연 제어 신호를 인가받아 반논리곱 연산하여 출력하고, 후단의 제3 NAND 게이트(NAND3)는 이 출력 신호와 지연부(153)의 출력 신호를 인가받아 다시 반논리곱 연산하여 출력한다.
도 6을 참조하여 본 발명의 동기식 재생 증폭기를 사용한 반도체 메모리 장치인 데이터 출력 경로 중에서 가변 지연기의 동작을 설명하면 다음과 같다.
먼저, 초기 센스 증폭 인에이블 신호(SA_EN)를 지연시킬 필요가 없는 경우, 모드 레지스터 셋(MRS) 신호나 퓨즈(fuse) 등의 조작으로 로우 레벨의 지연 제어 신호(con_d)를 인가하면 전단의 제1 NAND 게이트(NAND1)는 반논리곱 연산하여 무조건 하이 레벨을 출력하여 지연부(153)를 통과하고, 전단의 제2 NAND 게이트(NAND2)는 초기 센스 증폭 인에이블 신호(SA_EN)를 인가받아 반논리곱 연산하여 반전된 센스 증폭 인에이블 신호를 출력한다.
한편, 후단의 제3 NAND 게이트(NAND3)는 지연부(153)의 하이 레벨의 출력 신호와 반전된 초기 센스 증폭 인에이블 신호(SA_EN)를 인가받아 반논리곱 연산하여 지연되지 않은 초기 센스 증폭 인에이블 신호(SA_EN)를 출력한다.
만일, 초기 센스 증폭 인에이블 신호(SA_EN)를 지연시킬 필요가 있는 경우에는 모드 레지스터 셋 신호나 퓨즈 등의 조작으로 하이 레벨의 지연 제어 신호(con_d)를 인가하면 전단의 제1 NAND 게이트(NAND1)는 초기 센스 증폭 인에이블 신호(SA_EN)를 인가받아 반논리곱 연산하여 반전된 초기 센스 증폭 인에이블 신호(SA_EN)를 출력하고, 지연부(153)는 이 신호를 인가받아 짝수개의 인버터들(IN2-1 내지 IN2-N)을 경유하게 하여 반전된 위상은 유지하면서 소정 시간동안 지연시킨다.
또한, 전단의 제2 NAND 게이트(NAND2)는 하이 레벨의 지연 제어 신호(con_d)를 반전 시켜 인가받아 반논리곱 연산하여 무조건 하이 레벨을 출력하여 후단의 제3 NAND 게이트(NAND3)는 이 신호와 지연부(153)를 통해 소정 시간 지연되고 반전된 초기 센스 증폭 인에이블 신호(SA_EN)를 인가받아 반논리곱 연산하여 소정 시간 지연된 초기 센스 증폭 인에이블 신호(SA_EN_var)를 출력한다.
도 5 및 도 6을 참조하여 본 발명의 동기식 재생 증폭기를 사용한 반도체 메모리 장치의 데이터 출력 경로의 동작을 설명하면 다음과 같다.
도 5에서, 이해의 편의를 위하여 반도체 메모리 장치의 사용자가 반도체 메모리 장치 동작 속도가 0.5 ns 빠르도록 동작 속도 가변 요청을 하였다고 가정한 다.
먼저 초기 센스 증폭 인에이블 신호(SA_EN)가 로우 레벨로 인가되면 제1 및 제2 센스 증폭 인에이블 신호들(SA_EN[1], SA_EN[2])은 모두 로우 레벨이 되어 제1 및 제2 동기식 재생 증폭기들(255-1, 255-2)의 제어단 각각에 인가되므로 2개의 동기식 재생 증폭기들(255-1, 255-2)은 모두 작동을 하지 않고, 2개의 프리 차지부들(257-1, 257-2)이 2개의 동기식 재생 증폭기들(255-1, 255-2)의 출력단을 전원 전압 레벨로 미리 충전하여 놓는다.
그 후에 데이터 리드 동작의 개시로 초기 센스 증폭 인에이블 신호(SA_EN)가 하이 레벨로 천이되면 센스 증폭 인에이블 신호 제어부(150) 내 가변 지연기(152)가 이 신호를 인가받아 0.5 ns 지연시켜 출력하여 인에이블 신호 제어기(154)는 사용자 정의 신호(User_def)가 아직 로우 레벨 상태이므로 제1 센스 증폭 인에이블 신호(SA_EN[1])를 로우 레벨로 유지시키고 제2 센스 증폭 인에이블 신호(SA_EN[2])를 하이 레벨로 천이시켜 출력한다.
제1 동기식 재생 증폭기(255-1)는 제어단에 로우 레벨의 제1 센스 증폭 인에이블 신호(SA_EN[1])를 인가받아 여전히 작동하지 않지만, 제2 동기식 재생 증폭기(255-2)는 3차 증폭되어 출력된 입출력 센스 증폭기(30)의 출력 신호(IN, INB)를 인가받아 제어단에 하이 레벨의 제2 센스 증폭 인에이블 신호(SA_EN[2])의 제어에 따라 인에이블 되어 프리 차지부(257-2)의 작동에 의해 접지 전압 레벨 및 전원 전압 레벨의 정 출력 신호 및 부 출력 신호(Q[2], QB[2])로 증폭하여 출력된다.
한편, 데이터 리드 동작의 개시로 초기 센스 증폭 인에이블 신호(SA_EN)가 하이 레벨로 천이되어 있는 상태에서 사용자가 반도체 메모리 장치의 동작 속도의 개선이 필요하다고 판단하여 퓨즈 등을 이용하여 사용자 정의 신호(User_def)를 하이 레벨로 인가하면 지연되지 않은 제1 센스 증폭 인에이블 신호(SA_EN[1])를 하이 레벨로 천이시키고 지연된 제2 센스 증폭 인에이블 신호(SA_EN[2])를 로우 레벨로 천이시켜 출력한다.
이에 따라 제2 동기식 재생 증폭기(255-2)는 제어단에 로우 레벨의 제2 센스 증폭 인에이블 신호(SA_EN[2])를 인가받아 디스에이블 되어 작동을 중단하고, 제1 동기식 재생 증폭기(255-1)는 3차 증폭되어 출력된 입출력 센스 증폭기(30)의 출력 신호(IN, INB)를 인가받아 제어단에 하이 레벨의 제1 센스 증폭 인에이블 신호(SA_EN[1])의 제어에 따라 인에이블 되어 프리 차지부(257-1)의 작동에 의해 0.5 ns 지연되지 않은 상태로 접지 전압 레벨 및 전원 전압 레벨의 정 출력 신호 및 부 출력 신호(Q[1], QB[1])로 증폭하여 출력한다.
전 단계 출력 구동회로(350)는 제1 및 제2 동기식 재생 증폭기들(255-1, 255-2)로부터 제1 및 제2 정 신호 및 부 신호들(Q[1] 내지 Q[2], QB[1] 내지 QB[2])을 동시에 인가받아 제1 및 제2 정 신호들(Q[1] 내지 Q[2])은 NOR 게이트(NOR3)를 통해 반논리합 연산을 하고 제1 및 제2 부 신호들(QB[1] 내지 QB[2])은 NOR 게이트(NOR4)와 인버터(IN9)를 통해 논리합 연산을 하여 출력한다.
출력 구동회로(60)는 반논리합 연산된 출력 신호를 PMOS 트랜지스터(P1)의 게이트 단자에 인가받고 논리합 연산된 출력 신호를 NMOS 트랜지스터(N1)의 게이트 단자에 인가받아 전압 레벨을 반전시켜 버퍼된 리드 데이터(RD)를 데이터 입출력 핀으로 출력한다.
다음으로, 도 7은 본 발명의 동기식 재생 증폭기를 사용한 반도체 메모리 장치의 제2 실시예인 데이터 출력 경로의 개략적인 블록도로서, 메모리 셀(10), 비트 라인 센스 증폭기(20), 입출력 센스 증폭기(30), 센스 증폭 인에이블 신호 제어부(100), 동기식 재생 증폭부(200), 드라이버 입력부(300), 전 단계 출력 구동회로(400), 출력 구동회로(60)를 구비한다. 입출력 센스 증폭기(30)는 전류 증폭기(32)와 차동 증폭기(34)로 구성되고, 센스 증폭 인에이블 신호 제어부(100)는 복수개의 지연기들(120-1 내지 120-3)과 인에이블 신호 제어기(140)로 구성되며, 동기식 재생 증폭부(200)는 복수개의 동기식 재생 증폭기들(200-1 내지 200-4)과 복수개의 프리 차지부들(250-1 내지 250-4)로 구성된다.
도 7을 참조하여 본 발명의 동기식 재생 증폭기를 사용한 반도체 메모리 장치의 제2 실시예인 데이터 출력 경로의 각 블록의 기능을 설명하면 다음과 같다.
메모리 셀(10), 비트 라인 센스 증폭기(20), 입출력 센스 증폭기(30), 센스 증폭 인에이블 신호 제어부(100), 출력 구동회로(60)의 기능은 도 5에 나타낸 본 발명의 동기식 재생 증폭기를 사용한 반도체 메모리 장치의 제2 실시예의 데이터 출력 경로와 동일하므로 여기에서는 상세한 설명을 생략한다.
센스 증폭 인에이블 신호 제어부(100)는 초기 센스 증폭 인에이블 신호(SA_EN)를 인가받아 복수개의 지연기들(120-1 내지 120-3)에서 소정 시간씩 순차 적으로 지연시킨 후에 인에이블 신호 제어기(140)에서 반도체 메모리 장치의 동작 속도 특성과 생산 공정에서의 수율을 고려하여 지연되지 않은 센스 증폭 인에이블 신호(SA_EN[1])와 일정한 시간 마진을 가진 복수개의 지연된 센스 증폭 인에이블 신호들(SA_EN[2] 내지 SA_EN[4])을 출력한다.
복수개의 동기식 재생 증폭기들(200-1 내지 200-N)은 입출력 센스 증폭기(30)로부터 전원 전압 또는 접지 전압 레벨이 아닌 출력 신호(IN, INB)를 공통적으로 인가받고 복수개의 센스 증폭 인에이블 신호들(SA_EN[1] 내지 SA_EN[4]) 각각을 개별적으로 인가받아 각 센스 증폭 인에이블 신호의 제어에 따라 전원 전압 레벨 및 접지 전압 레벨의 출력 신호들(Q[1] 내지 Q[4], QB[1] 내지 QB[4])을 선택적으로 출력한다.
복수개의 프리 차지부들(250-1 내지 250-4)은 복수개의 동기식 재생 증폭기들(200-1 내지 200-4)의 제어단에 센스 증폭 인에이블 신호들(SA_EN[1] 내지 SA_EN[4])이 인가되기 전에 복수개의 동기식 재생 증폭기들(200-1 내지 200-4)의 양 출력단을 전원 전압 레벨로 미리 충전하여 놓았다가 센스 증폭 인에이블 신호들(SA_EN[1] 내지 SA_EN[4])이 하이 레벨로 인가되면 복수개의 동기식 재생 증폭기들(200-1 내지 200-4) 각각의 양 출력단 중 하나의 출력을 접지 전압 레벨로 하강시킨다.
드라이버 입력부(300)는 복수개의 센스 증폭 인에이블 신호들(SA_EN[3] 내지 SA_EN[4]) 및 접지 전압 신호, 복수개의 동기식 재생 증폭기들(200-1 내지 200-4)의 정 출력 신호들 및 부 출력 신호들(Q[1] 내지 Q[4], QB[1] 내지 QB[4])을 인가 받아 당해 동기식 재생 증폭기들의 데이터를 출력한 후에 2단계 이전의 동기식 재생 증폭기들의 데이터 출력을 디스에이블 시킨다.
전 단계 출력 구동회로(400)는 복수개의 동기식 재생 증폭기들(200-1 내지 200-4)로부터 복수개의 정 출력 신호들 및 부 출력 신호들(Q[1] 내지 Q[4], QB[1] 내지 QB[4])을 동시에 인가받아 내부적인 논리 연산 후에 소정 시간 지연시켜 출력하는데, 도 5에 나타낸 본 발명의 동기식 재생 증폭기를 사용한 반도체 메모리 장치의 제1 실시예와는 달리 출력 구동회로의 단락 회로 전류를 최소화하기 위하여 NAND 게이트와 NOR 게이트를 달리하여 구성된다.
도 8은 본 발명의 동기식 재생 증폭기를 사용한 반도체 메모리 장치의 제2 실시예인 데이터 출력 경로에서 전 단계 출력 구동회로의 예시적인 회로도로서, 8 단의 구동기들(400-1 내지 400-8), NAND 게이트(NAND), NOR 게이트(NOR)를 구비한다. 각 단의 구동기는 일측이 전원 전압에 연결된 제1 PMOS 트랜지스터들(P1-1 내지 P8-1)과 직렬 연결된 제2 PMOS 트랜지스터들(P1-2 내지 P8-2), 일측이 접지 전압에 연결된 제2 NMOS 트랜지스터들(N1-2 내지 N8-2)과 직렬 연결된 제1 NMOS 트랜지스터들(N1-1 내지 N8-1) 각각이 서로의 타측에서 직렬 연결되어 있다.
드라이버 입력부(300)의 제2 내지 제4 정 출력 신호들(TR[2] 내지 TR[4]) 각각은 제1 내지 제3 구동기들(400-1 내지 400-3)의 제1 PMOS 트랜지스터들(P1-1 내지 P3-1), 제2 내지 제4 구동기들(400-2 내지 400-4)의 제1 NMOS 트랜지스터들(N2-1 내지 N4-1), 제5 내지 제8 구동기들(400-5 내지 400-8)의 제1 PMOS 트랜지스터 들(P5-1 내지 P8-1)의 게이트 각각에 인가되고, 제1 내지 제4 정 출력 신호들 (TR[1] 내지 TR[4]) 각각은 제5 내지 제8 구동기들(400-5 내지 400-8)의 제1 NMOS 트랜지스터들(N5-1 내지 N8-1)의 게이트 각각에 인가된다.
드라이버 입력부(300)의 제1 내지 제4 부출력 신호들(CF[1] 내지 CF[4]) 각각은 제1 내지 제4 구동기들(400-1 내지 400-4)의 제2 PMOS 트랜지스터들(P1-2 내지 P4-2) 각각의 게이트에 인가되고, 제2 내지 제4 부출력 신호들(CF[2] 내지 CF[4]) 각각은 제1 내지 제3 구동기들(400-1 내지 400-3)의 제2 NMOS 트랜지스터들(N1-2 내지 N3-2), 제5 내지 제7 구동기들(400-5 내지 400-7)의 제2 NMOS 트랜지스터들(N5-2 내지 N7-2), 제6 내지 제8 구동기들(400-6 내지 400-8)의 제2 PMOS 트랜지스터들(P6-2 내지 P8-2)의 게이트 각각에 인가된다.
한편, 제1 구동기(400-1)의 제1 NMOS 트랜지스터(N1-1)의 게이트에는 복수개의 센스 증폭 인에이블 신호들(SA_EN[1] 내지 SA_EN[4])의 펄스 폭 합산 신호의 반전 신호(SA_EN_SUMB)가 인가되고, 제5 구동기(400-5)의 제2 PMOS 트랜지스터들(P5-2)의 게이트에는 복수개의 센스 증폭 인에이블 신호들(SA_EN[1] 내지 SA_EN[4])의 펄스 폭 합산 신호(SA_EN_SUM)가 인가된다.
이 신호(SA_EN_SUM)는 제1 내지 제4 센스 증폭 인에이블 신호들(SA_EN[1] 내지 SA_EN[4])의 펄스 폭을 모두 합하여 인에이블 구간을 연장시킨 신호로서, 출력 구동 회로(60)의 PMOS 트랜지스터(P1) 게이트와 NMOS 트랜지스터(N1) 게이트에 각각 전원 전압과 접지 전압이 인가되도록 제어하여 출력 구동 회로(60)가 구동하는 것을 방지하는데 사용된다.
또한, 반전된 제4 센스 증폭 인에이블 신호(SA_ENB[4])는 제4 구동기(400-4)의 제1 PMOS 트랜지스터(P4-1)와 제8 구동기(400-8)의 제1 PMOS 트랜지스터(P8-1)의 게이트 각각에 인가되고, 제4 센스 증폭 인에이블 신호(SA_EN[4])는 제4 구동기(400-4)의 제2 NMOS 트랜지스터(N4-2)와 제8 구동기(400-8)의 제2 NMOS 트랜지스터(N8-2)의 게이트 각각에 인가된다.
NAND 게이트(NAND) 및 NOR 게이트(NOR)는 제1 내지 제4 구동기들(400-1 내지 400-4)의 출력 단자들(NO1 내지 NO4)이 서로 연결되어 출력되는 출력 신호와 제5 내지 제8 구동기들(400-5 내지 400-8)의 출력 단자들(NO5 내지 NO8)이 서로 연결되어 출력되는 출력 신호를 각각 인가받아 반논리곱 및 반논리합 연산하여 출력한다.
도 9는 본 발명의 제2 실시예인 데이터 출력 경로에서 도 8의 전단계 출력 구동회로의 동작을 나타내는 타이밍도로서, 펄스 폭 합산 신호(SA_EN_SUM), 복수개의 센스 증폭 인에이블 신호들(SA_EN[1] 내지 SA_EN[4]), 드라이버 입력부(300)의 제1 내지 제4 정 출력 및 부 출력 신호들(TR[1] 내지 TR[4], CF[1] 내지 CF[4]), 제1 내지 제4 구동기들(400-1 내지 400-4)의 출력 신호(UP), 제5 내지 제8 구동기들(400-5 내지 400-8)의 출력 신호(DNB), 전단계 출력 구동회로(400)의 출력 신호들(UPB, DN), 출력 구동회로(60)의 출력 신호(RD)를 구비한다.
도 8 및 9를 참조하여 본 발명의 제2 실시예인 데이터 출력 경로에서 도 8의 전단계 출력 구동회로의 동작을 설명하면 다음과 같다.
센스 증폭 인에이블 신호들(SA_EN[1], SA_EN[2])이 로우 레벨에서 순차적으 로 하이 레벨로 천이되면 각각 드라이버 입력부(300)의 제1 및 제2 부 출력 신호들(CF[1], CF[2])을 하이 레벨에서 로우 레벨로 천이시킨다.
제1 및 제2 부 출력 신호들(CF[1], CF[2])이 로우 레벨로 천이됨에 따라 제1 및 제2 구동기들(400-1 및 400-2)의 출력 신호(UP)가 각각 로우 레벨에서 하이 레벨로 천이되거나 하이 레벨로 유지되고, 제3 정 출력 신호(TR[3])가 아직 로우 레벨인 상태에서 제2 부 출력 신호(CF[2])가 로우 레벨로 천이됨에 따라 제6 구동기들(400-6)의 출력 신호(DNB)는 하이 레벨을 유지하므로 NAND 게이트(NAND)가 로우 레벨을 출력하여 출력 구동회로(60)의 PMOS 트랜지스터(P1)이 턴 온되어 출력 신호(RD)는 하이 레벨로 천이된다.
그 후에 센스 증폭 인에이블 신호들(SA_EN[3], SA_EN[4])이 로우 레벨에서 순차적으로 하이 레벨로 천이되면 각각 드라이버 입력부(300)의 제3 및 제4 정 출력 신호들(TR[3], TR[4])을 로우 레벨에서 하이 레벨로 천이시키는 동시에 제1 및 제2 부 출력 신호들(CF[1], CF[2])를 다시 하이 레벨로 천이시켜 데이터의 충돌을 방지한다.
한편, 제3 및 제4 정 출력 신호들(TR[3], TR[4])이 하이 레벨로 천이됨에 따라 제7 및 제8 구동기들(400-7 내지 400-8)의 출력 신호(DNB)가 각각 하이 레벨에서 로우 레벨로 천이되거나 로우 레벨로 유지되고, 제3 정 출력 신호(TR[3])가 하이 레벨로 천이됨에 따라 출력 신호(UP)가 로우 레벨로 다시 천이된다.
출력 신호(DNB)와 출력 신호(UP)가 모두 로우 레벨로 천이됨에 따라 NOR 게이트(NOR)가 하이 레벨을 출력하여 출력 구동회로(60)의 NMOS 트랜지스터(N1)이 턴 온되어 출력 신호(RD)는 로우 레벨로 다시 천이된다.
그 후에 센스 증폭 인에이블 신호들(SA_EN[1], SA_EN[2])이 모두 다시 로우 레벨로 천이되면 펄스 폭 합산 신호(SA_EN_SUM)는 다시 로우 레벨로 천이되고 제2 정 출력 신호(TR[2])가 로우 레벨인 상태에서 제5 구동기(400-5)의 출력 신호(DNB)는 하이 레벨로 다시 천이된다.
이와 같이 전단계 출력 구동회로(400)에서는 제N 동기식 재생 증폭기의 부 출력 신호가 한 단계 전인 제(N-1) 동기식 재생 증폭기의 정 출력 신호를 차단하고 제N 동기식 재생 증폭기의 정 출력 신호가 한 단계 전인 제(N-1) 동기식 재생 증폭기의 부 출력 신호를 차단하게 된다.
도 7 내지 도 9를 참조하여 본 발명의 동기식 재생 증폭기를 사용한 반도체 메모리 장치 제2 실시예의 데이터 출력 경로의 동작을 설명하면 다음과 같다.
이해의 편의를 위하여 3 ns에서 인에이블 되는 초기 센스 증폭 인에이블 신호(SA_EN)를 인가받아 3개의 지연기들(120-1 내지 120-3) 각각에서 0.2 ns 씩 순차적으로 지연시켜 최종 단에서는 3.6 ns 까지 지연시켜 출력하는 것으로 설정하고, 반도체 메모리 장치의 사용자가 반도체 메모리 장치 동작 속도가 0.5 ns 빠르도록 동작 속도 가변 요청을 하였다고 가정한다.
메모리 셀(10)의 워드라인(WL) 인에이블 동작, 비트 라인 센스 증폭기(20)가 메모리 셀(10)의 커패시터(C)에 저장되어 있던 전하를 인가받아 전압을 1차적으로 증폭하는 동작, 입출력 센스 증폭기(30)의 전류 증폭기(32)에서 2차 증폭, 차동 증폭기(34)에서 3차 증폭 동작은 도 5에 나타낸 본 발명의 동기식 재생 증폭기를 사 용한 반도체 메모리 장치의 제1 실시예의 데이터 출력 경로에서의 동작과 동일하므로 여기에서는 상세한 설명을 생략한다.
또한, 반도체 메모리 장치의 사용자가 반도체 메모리 장치 동작 속도가 0.5 ns 빠르도록 동작 속도 가변 요청을 하였다고 가정한다면 사용자 정의 신호(User_def)의 조작으로 센스 증폭 인에이블 신호가 0.5 ns 지연되고 인에이블 신호 제어기를 통해 복수개의 센스 증폭 인에이블 신호들(SA_EN[1] 내지 SA_EN[4])을 제어하여 복수개의 동기식 재생 증폭기들(200-1 내지 200-4)을 선별적으로 작동시키고 센스 증폭 인에이블 간격을 조절하는 동작도 가능한 것은 도 5에 나타낸 본 발명의 동기식 재생 증폭기를 사용한 반도체 메모리 장치의 제1 실시예와 동일하므로 여기에서는 상세한 설명을 생략한다.
센스 증폭 인에이블 신호 제어부(100)는 반도체 메모리 장치의 생산 공정에서의 수율을 고려하여 3 ns에서 인에이블 되는 초기 센스 증폭 인에이블 신호(SA_EN)를 인가받아 3개의 지연기들(120-1 내지 120-3) 각각에서 0.2 ns 씩 순차적으로 지연시켜 각각 3.2, 3.4, 3.6 ns에서 인에이블 되는 제2 내지 제4 센스 증폭 인에이블 신호들(SA_EN[2] 내지 SA_EN[4])을 지연되지 않은 센스 증폭 인에이블 신호(SA_EN[1])와 함께 출력한다.
따라서, 3 ns 이전에는 제1 센스 증폭 인에이블 신호(SA_EN[1])가 로우 레벨을 유지하므로 제2 내지 제4 센스 증폭 인에이블 신호들(SA_EN[2] 내지 SA_EN[4]) 및 복수개의 센스 증폭 인에이블 신호들의 펄스 폭 합산 신호(SA_EN_SUM)는 발생되지 않아 로우 레벨을 계속 유지한다.
복수개의 동기식 재생 증폭기들(200-1 내지 200-4) 각각은 입력 단에 입출력 센스 증폭기(30)로부터 3차 증폭된 출력 신호(IN, INB)를 공통적으로 인가받고 제어단에 인에이블 시점이 다른 복수개의 센스 증폭 인에이블 신호들(SA_EN[1] 내지 SA_EN[4]) 각각을 개별적으로 인가받아 센스 증폭 인에이블 신호가 하이 레벨로 천이되는 동기식 재생 증폭기들에서만 인에이블 되어 프리 차지부들(250-1 내지 250-4)의 작동에 의해 접지 전압 레벨 및 전원 전압 레벨의 정 출력 신호들 및 부 출력 신호들(Q[1] 내지 Q[4], QB[1] 내지 QB[4])로 증폭하여 출력된다.
예를 들어, 3번째 센스 증폭 인에이블 되는 시점인 3.4 ns에서 정 입력 신호 및 부 입력 신호(Q[3], QB[3])가 유효하다고 설정하면 센스 증폭 인에이블 되는 시점이 3.0 ns 및 3.2 ns인 제1 및 제2 동기식 재생 증폭기(200-1, 200-2)는 무효 데이터를 출력하게 되고 센스 증폭 인에이블 되는 시점이 각각 3.4 ns 및 3.6 ns인 제3 및 제4 동기식 재생 증폭기(200-3, 200-4)는 유효 데이터를 출력하게 된다.
제1 드라이버 입력부(300-1)는 NAND 게이트(NAND1)의 입력 단에 반전된 제3 센스 증폭 인에이블 신호(SA_ENB[3]), 제2 동기식 재생 증폭기(200-2)의 정 출력 신호 및 부 출력 신호(Q[2], QB[2])를 인가받아 반논리곱 연산하여 출력하고, 제1 NOR 게이트(NOR1-1)에서 이 출력 신호와 제1 동기식 재생 증폭기(200-1)의 부 출력 신호를(QB[1]), 제2 NOR 게이트(NOR1-2)에서 이 출력 신호와 제1 동기식 재생 증폭기(200-1)의 정 출력 신호(Q[1])를 각각 인가받아 반논리합 연산하여 각각 한 개(IN1-2) 및 2 개(IN1-3, IN1-4)의 인버터를 거쳐 출력한다.
제2 드라이버 입력부(300-2)는 NAND 게이트(NAND2)의 입력 단에 반전된 제4 센스 증폭 인에이블 신호(SA_ENB[4]), 제3 동기식 재생 증폭기(200-3)의 정 출력 신호 및 부 출력 신호(Q[3], QB[3])를 인가받아 반논리곱 연산하여 출력하고, 제1 NOR 게이트(NOR2-1)에서 이 출력 신호와 제2 동기식 재생 증폭기(200-2)의 부 출력 신호(QB[2])를, 제2 NOR 게이트(NOR2-2)에서 이 출력 신호와 제2 동기식 재생 증폭기(200-2)의 정 출력 신호(Q[2])를 각각 인가받아 반논리합 연산하여 각각 한 개(IN2-2) 및 2 개(IN2-3, IN2-4)의 인버터를 거쳐 출력한다.
제3 드라이버 입력부(300-3)는 NAND 게이트(NAND3)의 입력 단에 반전된 접지 전압 신호, 제4 동기식 재생 증폭기(200-4)의 정 출력 신호 및 부 출력 신호(Q[4], QB[4])를 인가받아 반논리곱 연산하여 출력하고, 제1 NOR 게이트(NOR3-1)에서 이 출력 신호와 제3 동기식 재생 증폭기(200-3)의 부 출력 신호(QB[3])를, 제2 NOR 게이트에서 이 출력 신호와 제3 동기식 재생 증폭기의 정 출력 신호(Q[3])를 각각 인가받아 반논리합 연산하여 각각 한 개(IN3-2) 및 2 개(IN3-3, IN3-4)의 인버터를 거쳐 출력한다.
제4 드라이버 입력부(300-4)는 NAND 게이트(NAND4)의 입력 단에 하이 레벨의 3입력이 인가되므로 로우 레벨을 출력하고, 제1 NOR 게이트(NOR4-1)에서 이 출력 신호와 제4 동기식 재생 증폭기(200-4)의 부 출력 신호(QB[4])를, 제2 NOR 게이트에서 이 출력 신호와 제4 동기식 재생 증폭기(200-4)의 정 출력 신호(Q[4])를 각각 인가받아 반논리합 연산하여 각각 한 개(IN4-2) 및 2 개(IN4-3, IN4-4)의 인버터를 거쳐 출력한다.
한편, 초기 센스 증폭 인에이블 신호(SA_EN)가 하이 레벨로 천이되기 전에는 제2 내지 제4 센스 증폭 인에이블 신호들(SA_EN[2] 내지 SA_EN[4])이 발생되지 않아 복수개의 동기식 재생 증폭기들(200-1 내지 200-4)의 정 출력 신호들 및 부 출력 신호들(Q[1] 내지 Q[4], QB[1] 내지 QB[4])은 각각 접지 전압 레벨 및 전원 전압 레벨을 유지하므로 전 단계 출력 구동회로(400)는 이 신호들을 동시에 인가받아 출력 구동 회로(60)가 구동하는 것을 방지한다.
그 후에 초기 센스 증폭 인에이블 신호(SA_EN)가 하이 레벨로 천이되면 복수개의 센스 증폭 인에이블 신호들(SA_EN[1] 내지 SA_EN[4])의 펄스 폭 합산 신호(SA_EN_SUM)가 하이 레벨로 천이되고 드라이버 입력부(300)의 출력들의 레벨이 변화되어 전 단계 출력 구동회로(400)에서는 출력 구동회로(60)를 구동시키는 신호들을 출력한다.
그런데, 복수개의 센스 증폭 인에이블 신호들(SA_EN[1] 내지 SA_EN[4])의 순차적인 인에이블 동작으로 복수개의 동기식 재생 증폭기들(200-1 내지 200-4)이 순차적으로 작동하여 접지 전압 레벨 및 전원 전압 레벨의 정 출력 신호들 및 부 출력 신호들(Q[1] 내지 Q[4], QB[1] 내지 QB[4])로 증폭하여 출력 구동회로(60)까지 전달하기 위해서는 전 단계 동기식 재생 증폭기들의 출력을 차단할 수 있어야 한다.
즉, 전 단계 출력 구동회로(400)에서 제N 동기식 재생 증폭기의 부 출력 신호는 제(N-1) 동기식 재생 증폭기의 정 출력 신호를 차단하고 제N 동기식 재생 증폭기의 정 출력 신호는 제(N-1) 동기식 재생 증폭기의 부 출력 신호를 차단할 수 있도록 복수개의 동기식 재생 증폭기들(200-1 내지 200-N)의 정 출력 신호들 및 부 출력 신호들이 서로 교차되면서 각 구동기의 PMOS 트랜지스터의 게이트 및 NMOS 트랜지스터의 게이트에 입력이 된다.
또한, 제(N-1) 동기식 재생 증폭기 출력 신호 이전의 모든 신호들을 디스에이블 시키기 위하여 제N 드라이버 입력부는 NAND 게이트(NAND)의 입력 단에 제(N+1) 동기식 재생 증폭기의 정 출력 신호 및 부 출력 신호와 함께 반전된 제(N+2) 센스 증폭 인에이블 신호를 인가받아 반논리곱 연산하여 출력하여 제N 드라이버 입력부의 출력 신호를 제어한다.
예를 들어, 제3 동기식 재생 증폭기(200-3)에서 유효한 데이터가 출력되었다고 가정한다면 제1 및 제2 동기식 재생 증폭기(200-1 내지 200-2)에서 무효한 데이터가 출력되는데, 전 단계 출력 구동회로(400)가 바로 전 단계인 제2 동기식 재생 증폭기(200-2)의 출력 신호를 디스에이블 시킬 수는 있어도 2단계 전인 제1 동기식 재생 증폭기(200-1)의 출력 신호를 차단시킬 수는 없으므로 제1 동기식 재생 증폭기(200-1)에서 출력된 무효한 데이터는 제3 동기식 재생 증폭기(200-3)에서 출력된 유효한 데이터와 서로 충돌할 가능성이 있다.
이때 하이 레벨인 제3 센스 증폭 인에이블 신호(SA_EN[3])가 반전되어 로우 레벨로 천이되어 제1 드라이버 입력부(300-1) 내 NAND 게이트(NAND1)의 입력 단에 인가되므로 반논리곱 연산 결과는 무조건 하이 레벨이 되어 제1 드라이버 입력부 내 제1 및 제2 NOR 게이트(NOR1-1, NOR1-2)에 인가되기 때문에 제1 동기식 재생 증폭기(200-1)의 출력 신호를 차단하게 된다.
이는 동기식 재생 증폭기들의 개수가 2개인 제1 실시예에서 전 단계의 센스 증폭 인에이블 신호 자체를 로우 레벨로 천이시켜 전 단계의 동기식 재생 증폭기를 디스에이블 시켜 전 단계의 동기식 재생 증폭기들의 출력을 차단하는 방법과는 다른 방법으로서, 이와 같은 제2 실시예가 필요한 이유는 동기식 재생 증폭기들의 개수가 3개 이상일 때 유효한 데이터인 제N 동기식 재생 증폭기의 출력 신호가 디스에이블 되는 시점이 제(N-1) 이하의 동기식 재생 증폭기의 출력 신호가 차단되는 시점보다 앞서는 것이 어렵기 때문이다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명에 의할 경우, 반도체 메모리 장치의 생산 공정에서의 수율과 동작 속도 특성 간의 반비례 관계를 최소화하여 적정 수준의 수율 확보와 동시에 동작 속도 특성이 향상된 반도체 메모리 장치를 양산할 수 있다.

Claims (17)

  1. 메모리 셀의 커패시터에 저장되어 있던 전하에 해당하는 전압을 증폭하여 출력하는 비트 라인 센스 증폭기 및 상기 비트 라인 센스 증폭기의 출력을 인가받아 전압 레벨을 증폭하여 출력하는 입출력 센스 증폭기를 구비한 반도체 메모리 장치에 있어서,
    초기 센스 증폭 인에이블 신호를 인가받아 소정 시간씩 순차적으로 지연시킨 후에 상기 반도체 메모리 장치의 동작 속도와 수율을 동시에 고려하여 상기 지연된 복수개의 센스 증폭 인에이블 신호들을 선택적으로 출력하는 센스 증폭 인에이블 신호 제어부;
    상기 입출력 센스 증폭기의 출력 신호를 공통적으로 인가받아 상기 지연된 복수개의 센스 증폭 인에이블 신호들 각각의 제어에 따라 증폭하여 전원 전압 또는 접지 전압 레벨의 출력 신호를 순차적으로 출력하는 복수개의 동기식 센스 증폭기들;
    상기 복수개의 동기식 센스 증폭기들의 출력 신호들을 순차적으로 인가받아 소정 시간 지연하여 출력한 후에, 이전 단계의 동기식 센스 증폭기의 출력을 차단하는 전 단계 출력 구동회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 반도체 메모리 장치는
    상기 복수개의 센스 증폭 인에이블 신호들 각각이 로우 레벨인 상태에서는 상기 복수개의 동기식 센스 증폭기들의 양 출력들을 상기 전원 전압 레벨로 미리 충전하여 놓았다가 상기 복수개의 센스 증폭 인에이블 신호들 각각이 하이 레벨로 천이되면 상기 양 출력들 중 하나의 출력을 상기 접지 전압 레벨로 하강시키는 복수개의 프리 차지부들;
    상기 복수개의 센스 증폭 인에이블 신호들, 접지 전압 신호, 상기 복수개의 동기식 센스 증폭기들의 출력 신호들을 인가받아 당해 동기식 센스 증폭기의 출력을 출력한 후에 2단계 이전의 동기식 센스 증폭기의 출력을 차단하는 복수개의 드라이버 입력부들;
    상기 전 단계 출력 구동회로의 출력 신호를 인가받아 소정 시간 지연하여 버퍼된 리드 데이터를 출력하는 출력 구동회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2항에 있어서,
    상기 복수개의 드라이버 입력부들 각각은
    입력 단에 반전된 2단계 후의 센스 증폭 인에이블 신호 또는 상기 접지 전압, 한 단계 후의 동기식 센스 증폭기의 출력 신호들을 인가받아 반논리곱 연산하여 출력하는 NAND 게이트;
    상기 NAND 게이트의 출력 신호와 당해 동기식 센스 증폭기의 부 출력 신호를 인가받아 반논리합 연산하여 출력하는 제1 NOR 게이트;
    상기 NAND 게이트의 출력 신호와 상기 당해 동기식 센스 증폭기의 정 출력 신호를 인가받아 반논리합 연산하여 출력하는 제2 NOR 게이트;
    상기 제1 NOR 게이트의 출력을 반전하여 출력하는 제1 인버터;
    상기 제2 NOR 게이트의 출력을 버퍼하여 출력하는 제2 인버터들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 3항에 있어서,
    상기 복수개의 드라이버 입력부들 각각은
    상기 NAND 게이트의 입력 단에 제(N+1) 동기식 센스 증폭기의 정 출력 신호 및 부 출력 신호와 함께 반전된 2 단계 후의 센스 증폭 인에이블 신호를 인가받아 반논리곱 연산하여 출력 신호를 제어하여,
    상기 제N 동기식 센스 증폭기의 출력 신호를 인에이블 시키고 상기 제(N-1) 동기식 센스 증폭기 이전의 모든 출력 신호들을 디스에이블 시키는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 1항에 있어서,
    상기 복수개의 동기식 센스 증폭기들 각각은
    상기 복수개의 센스 증폭 인에이블 신호들 각각이 로우 레벨인 경우에는 동작을 하지 않고 있다가 하이 레벨로 천이되어 상기 하이 레벨을 유지하고 있는 동안에는 반복적인 자체 증폭으로 상기 전원 전압 레벨 및 접지 전압 레벨의 출력 신호를 단 시간 내에 생성하여 출력하는 래치 형태인 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 1항에 있어서,
    상기 센스 증폭 인에이블 신호 제어부는
    상기 초기 센스 증폭 인에이블 신호를 인가받아 소정 시간씩 순차적으로 지연시켜 출력하는 복수개의 지연기들;
    상기 초기 센스 증폭 인에이블 신호와 상기 지연된 복수개의 센스 증폭 인에이블 신호들을 인가받아 고속의 반도체 메모리 장치 양산용인 경우에는 단시간 지연된 센스 증폭 인에이블 신호를 출력하고, 높은 수율의 반도체 메모리 장치 양산용인 경우에는 장시간 지연된 센스 증폭 인에이블 신호를 출력하는 인에이블 신호 제어기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 1항에 있어서,
    상기 전 단계 출력 구동회로는
    일측이 상기 전원 전압에 연결된 제1 PMOS 트랜지스터와 직렬 연결된 제2 PMOS 트랜지스터의 직렬 연결과 일측이 상기 접지 전압에 연결된 제1 NMOS 트랜지스터와 직렬 연결된 제2 NMOS 트랜지스터의 직렬 연결이 서로 직렬 연결되어 있는 제1 내지 제8 구동기들;
    상기 제1 내지 제4 구동기들의 출력 단자들이 서로 연결되어 출력되는 출력 신호와 상기 제5 내지 제8 구동기들의 출력 단자들이 서로 연결되어 출력되는 출력 신호를 각각 인가받아 반논리곱 연산하여 출력하는 NAND 게이트;
    상기 제1 내지 제4 구동기들의 출력 단자들이 서로 연결되어 출력되는 출력 신호와 상기 제5 내지 제8 구동기들의 출력 단자들이 서로 연결되어 출력되는 출력 신호를 각각 인가받아 반논리합 연산하여 출력하는 NOR 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7항에 있어서,
    상기 전 단계 출력 구동회로는
    상기 복수개의 동기식 센스 증폭기들의 정 출력 신호들 및 부 출력 신호들이 서로 교차되면서 상기 제1 내지 제8 구동기들의 상기 PMOS 트랜지스터들의 게이트 및 상기 NMOS 트랜지스터들의 게이트에 입력되어,
    제N 동기식 센스 증폭기의 부 출력 신호가 제(N-1) 동기식 센스 증폭기의 정 출력 신호를 차단하고 상기 제N 동기식 센스 증폭기의 정 출력 신호가 상기 제(N-1) 동기식 센스 증폭기의 부 출력 신호를 차단하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 메모리 셀의 커패시터에 저장되어 있던 전하에 해당하는 전압을 증폭하여 출력하는 비트 라인 센스 증폭기 및 상기 비트 라인 센스 증폭기의 출력을 인가받아 전압 레벨을 증폭하여 출력하는 입출력 센스 증폭기를 구비한 반도체 메모리 장치에 있어서,
    초기 센스 증폭 인에이블 신호를 인가받아 지연 제어 신호의 제어에 따라 임의의 시간 지연시킨 후에 상기 반도체 메모리 장치의 동작 속도와 수율을 동시에 고려하여 동작 속도 가변 요청 신호의 제어에 따라 상기 초기 센스 증폭 인에이블 신호 또는 상기 지연된 센스 증폭 인에이블 신호를 선택적으로 출력하는 센스 증폭 인에이블 신호 제어부;
    상기 입출력 센스 증폭기의 출력 신호를 공통적으로 인가받아 상기 초기 센스 증폭 인에이블 신호 또는 상기 지연된 센스 증폭 인에이블 신호의 제어에 따라 증폭하여 전원 전압 또는 접지 전압 레벨의 출력 신호를 순차적으로 출력하는 복수개의 동기식 센스 증폭기들;
    상기 복수개의 동기식 센스 증폭기들의 출력 신호들을 순차적으로 인가받아 소정 시간 지연하여 출력한 후에, 이전 단계의 동기식 센스 증폭기의 출력을 차단 하는 전 단계 출력 구동회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 9항에 있어서,
    상기 반도체 메모리 장치는
    상기 복수개의 센스 증폭 인에이블 신호들 각각이 로우 레벨인 상태에서는 상기 복수개의 동기식 센스 증폭기들의 양 출력들을 상기 전원 전압 레벨로 미리 충전하여 놓았다가 상기 복수개의 센스 증폭 인에이블 신호들 각각이 하이 레벨로 천이되면 상기 양 출력들 중 하나의 출력을 상기 접지 전압 레벨로 하강시키는 복수개의 프리 차지부들;
    상기 전 단계 출력 구동회로의 출력 신호를 인가받아 소정 시간 지연하여 버퍼된 리드 데이터를 출력하는 출력 구동회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 9항에 있어서,
    상기 센스 증폭 인에이블 신호 제어부는
    상기 초기 센스 증폭 인에이블 신호를 인가받아 상기 지연 제어 신호의 제어에 따라 임의의 시간씩 지연시켜 출력하는 가변 지연기;
    상기 초기 센스 증폭 인에이블 신호와 상기 지연된 센스 증폭 인에이블 신호 들을 인가받아 상기 동작 속도 가변 요청 신호가 하이 레벨인 고속의 반도체 메모리 장치 양산용인 경우에는 상기 초기 센스 증폭 인에이블 신호를 출력하고, 높은 수율의 반도체 메모리 장치 양산용인 경우에는 상기 지연된 센스 증폭 인에이블 신호를 출력하는 인에이블 신호 제어기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 11항에 있어서,
    상기 가변 지연기는
    상기 초기 센스 증폭 인에이블 신호와 상기 지연 제어 신호를 인가받아 반논리곱 연산하여 출력하는 제1 NAND 게이트;
    상기 제1 NAND 게이트의 출력 신호를 인가받아 소정 시간 지연시켜 출력하는 지연부;
    상기 초기 센스 증폭 인에이블 신호와 반전된 지연 제어 신호를 인가받아 반논리곱 연산하여 출력하는 제2 NAND 게이트;
    상기 제2 NAND 게이트의 출력 신호와 상기 지연부의 출력 신호를 인가받아 반논리곱 연산하여 출력하는 제3 NAND 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 12항에 있어서,
    상기 지연 제어 신호는
    모드 레지스터 셋 신호나 퓨즈 등의 조작으로 상기 초기 센스 증폭 인에이블 신호의 지연 여부를 제어하는 신호인 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 11항에 있어서,
    상기 센스 증폭 인에이블 신호 제어부는
    상기 초기 센스 증폭 인에이블 신호가 하이 레벨인 상태에서 상기 반도체 메모리 장치의 동작 속도 가변 요청 신호가 하이 레벨로 인가되면 당해 단계 센스 증폭 인에이블 신호를 하이 레벨로 천이시키고 다른 단계 센스 증폭 인에이블 신호를 로우 레벨로 천이시켜 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 14항에 있어서,
    상기 센스 증폭 인에이블 신호 제어부는
    상기 다른 단계의 센스 증폭 인에이블 신호 자체를 로우 레벨로 천이시켜 전 단계의 동기식 센스 증폭기 자체를 디스에이블 시켜 출력을 차단하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 9항에 있어서,
    상기 복수개의 동기식 센스 증폭기들은
    상기 복수개의 센스 증폭 인에이블 신호들 각각의 제어에 따라 지연된 저속의 반도체 메모리 장치용 상기 전원 전압 레벨 및 접지 전압 레벨의 출력 신호 또는 상기 반도체 메모리 장치의 동작 속도 가변 요청 신호에 의해 요청된 동작 속도로 변경된 고속의 반도체 메모리 장치용 상기 전원 전압 레벨 및 접지 전압 레벨의 출력 신호를 선택적으로 출력할 수 있는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 16항에 있어서,
    상기 복수개의 동기식 센스 증폭기들 각각은
    상기 복수개의 센스 증폭 인에이블 신호들 각각이 로우 레벨인 경우에는 동작을 하지 않고 있다가 하이 레벨로 천이되어 상기 하이 레벨을 유지하고 있는 동안에는 반복적인 자체 증폭으로 상기 전원 전압 레벨 및 접지 전압 레벨의 출력 신호를 단 시간 내에 생성하여 출력하는 래치 형태인 것을 특징으로 하는 반도체 메모리 장치.
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