JP4870122B2 - デバイスのタイミングを補償する装置及び方法 - Google Patents
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Description
特に関心のある1つのケースは、図2に示すように、スレーブがメモリデバイスでありそして1つのマスターが存在するときである。典型的なメモリ参照トラフィックでは読み取りオペレーションが頻繁に発生するので、重要なケースは、マスターからスレーブへ制御情報を送信しそしてスレーブからマスターへ読み取ったデータを返送する場合である。このラウンドトリップ遅延が、読み取り待ち時間を形成する。
メモリシステムにおけるタイミング変動の発生源について説明する前に、メモリコアの構造及びオペレーションに関する背景技術について説明する。
ここでは、メモリオペレーションについて定義する。図3は、メモリコア及びメモリインターフェイスを伴うメモリを示す。メモリインターフェイスは、相互接続構造体と相互作用する。図3の一般的なメモリ要素に対し、個々の構造要素を識別すると共に、メモリのオペレーション、及びメモリと相互接続部との相互作用を説明するように、以下に説明を展開する。
一般的なメモリコア
ここでは、行列に構成されたメモリコアの構造を説明し、そしてセンス、プリチャージ、読み取り及び書き込みの主たるオペレーションについて紹介する。
これら2つの主段階から、プリチャージ、センス、読み取り及び書き込みの4つの1次メモリオペレーションが生じる(読み取り及び書き込みは、列アクセスオペレーションである)。全てのメモリコアは、これら4つの1次オペレーション、又はこれらのオペレーションの幾つかのサブセットをサポートする。以下に述べるように、あるメモリ形式は、特定のメモリコア形式をサポートしなければならない付加的なオペレーションを必要とする。
図6は、一般的な記憶アレー構造を示す。図示されたように、ワードライン106は、記憶セルの行をアクセスし、これは、次いで、記憶されたデータをビットライン107に転送する。一対のビットラインが各記憶セルに接続されて図示されているが、あるコア構成では、メモリセルの形式及び感知回路に基づいて、セル当たり1つのビットラインしか必要とされない。
ダイナミックRAM(DRAM)
ここでは、従来のDRAMコアの構造及び基本的オペレーションについて説明する。従来のDRAMコアの構造が図7に示されている。図4の一般的メモリコアと同様に、従来のDRAM構造は、行列記憶アレー編成を有し、そしてセンス増幅器を使用して、行アクセスを実行する。その結果、センス、プリチャージ、読み取り及び書き込みの4つの1次メモリオペレーションがサポートされる。列アクセスを加速するために通常使用される付加的な「列増幅器」ブロックが図示されている。
図8は、多数のバンクを伴う従来のDRAMコアを示す。この図では、行デコーダ、列デコーダ及び列増幅器がバンク間に共用される。別の構成では、これらの要素を各バンクごとに設けることもできるが、これは、通常、大きなダイ領域を必要とし、従って、コストが高くなる。多数のバンクを伴う安価なコア構成では、通常、行デコーダ、列デコーダ及び列データ経路がバンク間に共用されて、ダイ領域が最小にされる。
センスオペレーションを実行するために、行デコーダは、単一のワードラインを駆動して、メモリセルの行へのアクセストランジスタをターンオンする。蓄積キャパシタの電荷がビットラインに転送され、その電圧を若干変更する。センス増幅器は、この小さな電圧変化を検出し、そしてビットラインを全レール(Vdd及びGnd)へ駆動する。ワードラインは、センス動作を完了するためにtRAS,minの時間周期の大部分にわたって高レベルに保持されねばならない。ビットラインが全レールに到達する若干前に、列の読み取り又は書き込みアクセスを開始することができる。センスオペレーションの開始と、最も早い許容列アクセスとの間の時間は、行−列アクセス遅延tRCDである。
テーブル1:典型的なDRAM行タイミングパラメータ
記号 説明 値 単位
tRP 行プリチャージ時間 20 ns
tRCD 行−列遅延 26 ns
tRC 行サイクルタイム 80 ns
tRAS,min 最小行アクティブ時間 60 ns
メモリデバイスのタイミングパラメータは、種々のデバイス設計、製造プロセス、供給電圧、動作温度、及びプロセスの世代にわたって広範囲に変化し得ることに注意するのが重要である。メモリアーキテクチャーを広範囲に使用できるようにするためには、プロトコルがこれらの可変の行列タイミングをサポートできることが非常に重要である。
コアインターフェイスにおいて個別のPRECH及びSENSE制御を使用することができる。従来のコアは、通常RASと称する単一の制御信号を使用すると共に、立上り縁及び立下り縁を使用してセンスとプリチャージとの間を区別する。分離されたPRECH及びSENSE信号は、センス及びプリチャージに対する個別のバンクアドレスとあいまって、多数のバンクで行なわれるパイプライン型プリチャージ及びセンスオペレーションでコアをサポートする。
図12は、多数のバンクを伴うDRAMに対する行アクセスタイミングを例示する図である。周期tssは、異なるバンクに対するセンスオペレーション間の最小遅延を特定する。同様に、周期tppは、異なるバンクに対するプリチャージオペレーション間の最小遅延を特定する。
列アクセス電力は、列アドレスをデコードし、列選択ラインを駆動し、列増幅器をターンオンし、そして列I/Oワイヤを駆動する電力より成る。列電力は、列サイクル周波数及び列I/Oデータ経路の巾にほぼ比例する。
列読み取りオペレーションのタイミング図が図14に示されている。列読み取りアクセスの重要なタイミングパラメータは、次の通りである。
− 列サイクルタイムtPC:列アクセスの最小サイクルタイム。このパラメータは、メモリコアへ及びメモリコアからデータをいかに速くサイクルできるかを決定する。CASブロック粒度をtPCで除算したものが、コアデータ帯域巾に等しい。
− 列読み取りアクセス遅延tDAC:COLCYCの立上り縁から、インターフェイスにおいてREADDATAが有効になるときまでの遅延。
− tCAS:COLCYCが高レベルに留まる最小時間。該パラメータは、センス増幅器から列増幅器へデータを転送するのに要する最大時間をセットし、そして列プリチャージをいつスタートできるか決定する。
− 行プリチャージにセットアップされるCOLCYC低レベル、tCPS:行プリチャージが開始する前にCOLCYCが低レベルに留まる最小セットアップ時間。このパラメータは、tCAS+tCPSが、列オペレーションのスタートに対して行プリチャージオペレーションをいつ開始できるかを決定するので、重要である。
− データ出力保持時間tDOH:これは、次のCOLCYC立上り縁の後のREADDATAの最小保持時間である。注:tPC−tDAC+tDOHは、コアインターフェイスにおけるREADDATAの最小有効ウインドウを決定する。
− 列アドレス保持tCAH:COLLAT立上り縁の前の最小列アドレス保持時間。注:tASC+tCAHは、コアに対して列オペレーションを実行するために観察されねばならない最小列アドレス有効ウインドウを決定する。
− COLLAT低レベル、tCLL:COLLATが低レベルに留まる最小時間。
− COLLAT高レベル、tCLH:COLLATが高レベルに留まる最小時間。
− WRITEDATAセットアップtDS:COLCYCの立上り縁の前の最小WRITEDATAセットアップ時間。
− WRITEDATA保持tDH:COLCYCの立下り縁の後の最小WRITEDATA保持時間。注:tDS+tCAS+tDHは、コアに対する書き込みオペレーションを実行するために観察されねばならない最小WRITEDATA有効ウインドウを決定する。
− WMASK保持tWEH:COLCYCの立下り縁の後の書き込みマスクに対する最小保持時間。注:tWES+tCAS+tWEHは、コアに対する書き込みマスクオペレーションを実行するために観察されねばならない最小WMASK有効ウインドウを決定する。
テーブル2は、典型的なDRAM列タイミング値を示す。
テーブル2:典型的なDRAM列タイミング値
記号 説明 値 単位
tPC 列サイクルタイム 10 ns
tCAS COLCYC高 4 ns
tCP COLCYC低 4 ns
tCLS COLLAT対COL 2 ns
CYCセットアップ
tDAC COLCYC立上りから 7 ns
のREADDATA有効
tCPS 行プリチャージへのCOL 1 ns
CYC低セットアップ時間
tASC COLLAT立上りへの 0 ns
COLADDRセットアップ
tCAH COLLAT立上りからの 5 ns
COLADDR保持
tDOH 次のCOLCYC立上り 3 ns
からのREADDATA保持
tDS COLCYC立下りからの 1 ns
WRITEDATA保持
tDH COLCYC立下りからの 1 ns
WRITEDATA保持
tWES COLCYC立上りへの 2 ns
WMASKセットアップ
tWEH COLCYC立下りからの 0 ns
WMASK保持
DRAMタイミングパラメータは、種々の製造プロセス、供給電圧、動作温度、及びプロセスの世代にわたって広範囲に変化し得ることに注意するのが重要である。メモリアーキテクチャーを広範囲に使用できるようにするためには、DRAMプロトコルがこれら可変の行列タイミングをサポートできることが非常に重要である。
SRAMは、DRAMと同様のコア構造及び機能的ブロックを共用する。DRAMと同様に、アクセスは、同様の2段階プロセスで行なわれる。第1に、センスオペレーションにおいて、記憶アレーとセンス増幅器との間に情報が転送される。第2に、列アクセスオペレーションにおいて、センス増幅器とインターフェイスとの間に情報が転送される。又、DRAMと同様に、感知を行う前にビットラインをプリチャージしなければならないが、典型的なプリチャージ値は、Vdd/2ではなく、Vddである。
リードオンリメモリコアは、行を列に接合する各セルサイトにおける電気的接続に基づいて情報を記憶する。通常、単一のトランジスタが各セルサイトの電気的接続を形成する。簡単なROMアレーが図17に示されている。
消去可能なプログラマブルROM(EPROM)、電気的に消去可能なプログラマブルROM(EEPROM)、フラッシュROM及びマスクプログラマブルROMを含む種々様々なROMセル形式がある。それらの相違は、セルサイトに使用されるトランジスタの形式にある。しかしながら、全てのROM形式は、各データアクセスに対してアドレスの行列デコードを必要とする通常の2D記憶アレー編成を共用する。
SRAM又はDRAMとは異なり、全てのROMがセンス増幅回路を有するのではない。センス増幅器は、高速アクセス時間を必要とする幾つかのROMのみに使用される。これらのROMについては、基本的なオペレーションがセンス、プリチャージ及び読み取りである。
メモリオペレーションの概要
テーブル3は、各メモリ形式に対する基本的なオペレーションを要約するものである。
テーブル3:メモリオペレーション
従来型DRAM SRAM ROM a
データ=読取(デバ データ=読取(デバ データ=読取(デバ
イス、バンク、列) イス、バンク、列) イス、バンク、列)
書込(デバイス、バンク、 書込(デバイス、バンク、 −
列、データ、マスク) 列、データ、マスク)
プリチャージ プリチャージ プリチャージ
(デバイス、バンク) (デバイス、バンク) (デバイス、バンク)
センス(デバイス、 センス(デバイス、 −
バンク、行) バンク、行)
リフレッシュプリ − −
チャージ(デバイス、
バンク)<マルチバンク>
リフレッシュセンス − −
(デバイス、バンク、
行)<マルチバンク>
a.センス増幅器をもたないあるROM編成は、プリチャージ及びセンスオペレーションを必要としない。これらの形式では、データ=読取(デバイス、バンク、行、列)である。
上記で定義したオペレーションに基づき、ここでは、種々のメモリ形式に対するオペレーションの許容し得るシーケンスについて説明する。
センス増幅器キャッシュを伴うメモリコアのオペレーションシーケンス
オペレーションは、任意に構成することができない。行アクセスをスピードアップするためにセンスを使用するメモリコア、例えば、従来型DRAM及びSRAMでは、読み取り又は書き込みオペレーションを行うために、バンクがセンス状態になければならない。更に、センスオペレーションを実行するために、バンクをプリチャージしなければならない。その結果、これらのコアは、センス(オープン)又はプリチャージ(クローズド)のいずれかである各バンク状態に対して図18に示すパターンをたどらねばならない。
一般に、アプリケーションは、あるアプリケーションアクセスから別のアプリケーションアクセスへの予想される基準ローカリティに基づいてセンス増幅メモリコアをキャッシュ式に又は非キャッシュ式に動作するよう試みる。これらの解決策を組み合わせることはできるが、任意の組合せをサポートすることは、費用のかかる提案となり、内部ではDRAMに対しそして外部では相互接続部に対して性能低下又は多量のリソース使用のいずれかを招くことになる。
プリチャージ及びセンスオペレーションは時間がかかる上に、電力を消費するので、DRAMを動作するための最適な戦略は、アプリケーションの基準特性に依存する。本発明においては、オペレーションの方法及びオペレーションの混合方法のいずれかがサポートされる。
図18は、センス増幅キャッシュを伴う一般的メモリコアのオペレーションシーケンスを示す。異なるメモリコアに対してこの図がどのように変化するか考えることもでき、これについては、以下で述べる。
図19は、図18に示したものと同じであるが、リフレッシュセンス及びリフレッシュプリチャージオペレーションが追加されたDRAMのオペレーションシーケンスを示す。
メモリシステムにはタイミング変動の発生源が多数ある。1つの発生源は、チャンネルとも称される相互接続部である。クロック周波数が充分に高く且つチャンネルが長い場合には、ワイヤの信号伝播遅延が、ビット時間より大きくなる。(ここで、ビットレートの周期とは、1ビットを転送するのに要する時間として定義され、ビットは各クロックの縁で転送されると仮定され、従って、ビットレートは、2xクロック周波数である。)その結果、相互接続遅延は、図22に示すように、チャンネル上の物理的な位置の関数として変化する。クロックの縁は観察位置に基づいて時間的に変化することに注意されたい。この特定のクロック戦略の場合に、相互接続部は、互いに逆方向に向かう各15の送信及び受信クロックを有し、そして図23は、所与の位置及び時間における送信クロックと受信クロックとの間の差が1クロックサイクル以上変化することを示している。又、所与の要素に対する相互接続遅延は、その位置が固定されると、変化しないことに注意するのも重要である。
メモリコアは、プリチャージ、センス、読み取り及び書き込みの4つの基本的オペレーションを有する。行オペレーション(センス及びプリチャージ)、列オペレーション(読み取り及び書き込み)そして行オペレーションと列オペレーションとの間の相互作用のタイミングを含むコアタイミングの全ての要素において変動が生じ得る。
これら全てのコアタイミングは、製造プロセス、プロセス世代、回路設計、供給電圧変動、及び動作温度にわたって広範囲に変化し得る。更に、これらのコアタイミング変動は、相互接続部の遅延変動と組合わされて、デバイスごとの累積システムタイミング変動を形成する。
パイプライン型メモリシステムでは、デバイス対デバイスのタイミング変動を調整又は制御してパイプラインの効率を最適化し、特に読み取りオペレーションに対してデータ帯域巾を最大化することが所望される。その目標は、図24に示すように、データが送信器から受信器へ転送されるときに完全にパックされたデータ相互接続を得ることである。上述したように、マスター又はスレーブのいずれかが送信器又は受信器として働くことができ、図24は、各々のケースに対するパックされたチャンネルを示す。
更に別の要望は、複雑さを最小にすることである。タイミング調整は、送信器又は受信器のいずれで行うこともできる。コストを低く保つことが著しく望まれるので、特にメモリデバイスにおいてタイミング調整を実行する全てのメカニズムは、ダイ面積及びコストをできるだけ低く保つように複雑さを低減しなければならない。
相互接続遅延変動に対するタイミング補償
上述したように、チャンネルは、それが充分な容量を有するに足る長さであるときに多数のサイクルの巾であるフライト時間を有する。このようなシステムでは、送信器がフライト時間の遅延を介在することなくデバイスからデバイスへ切り換えできるのが重要である。このようになっていない場合には、異なるデバイスがアドレスされるたびに、帯域巾に受け入れられないロスが生じる。
図29は、マルチサイクル相互接続部に接続された遅延素子をもつデバイスを示す。基本的な考え方は、チャンネル上の位置に基づいて各デバイスに適当な量の遅延を追加するようにこれら遅延レジスタを使用し、マスターが全てのデバイスに対して均一な最小待ち時間を見るようにすることである。これら遅延レジスタは、デバイス変動ではなく相互接続遅延を補償するのに使用されることに注意されたい。
フロントエンドレベリングの実施を説明するために、図33は、列論理ブロックにおける追加の遅延ブロックを示し、これは、COLCYCコマンドの発生を遅らせる。遅延ブロックは、可変遅延を許すようにプログラムすることができる。図34は、COLCYCを遅延することによりデータも遅延されることを示している。
有効なtRAS,minは、各デバイスの実際のtRAS,minより3サイクル長い。これは、任意の行に対するバンクの占有時間を増加して、同じバンク内の異なる行にアクセスするための待ち時間を増加すると共に性能を低下させる。又、遅延されたプリチャージは、別のバンクが最適な時間にプリチャージされるのを妨げる。
図31に示した列読み取りデータ経路は、ラッチ及び出力データ経路の両方における個別の負荷制御ポイント(LoadRd及びLoadPipe)を示す。インターフェイスは、読み取り遅延を導入するための2つの場所を与え、そして図37は、両制御信号に使用されるプログラム可能な遅延素子を示す。これらの両遅延素子は、相互接続部のタイミング変動を補償するのに使用できる。図38は、出力データ経路へのデータを遅延することにより読み取りを遅延するオペレーションを示す。図39は、LoadRd及びLoadPipe信号を使用した列読み取りタイミングを示す。
2つの制御ポイントをもつことが特に有用である。というのは、各負荷信号に対するプログラム可能な遅延量が、通常、ハードウェア及びタイミング制約により制限されるためである。2つの制御ポイントは、読み取り遅延の全範囲を増加し、そしてより多くのクロックドメインを伴うより長いマルチサイクルチャンネルを許す。更に、以下に述べるように、LoadRdの遅延を使用して、tDACをプログラム可能に変化させることもできる。この場合には、tDACに対して使用されない残りの遅延は、バックエンドレベリングを行うのに使用できる。
− 他の制御情報と共に遅延を送信する。この場合、コントローラは、読み取りデータの位置を動的に制御することができ、これは、どのデバイスが以前のデータブロックを送信したか及びどのデバイスが次のデータブロックを送信するかに基づいてコントローラが待ち時間及び帯域巾を最適化できるようにする。
1つの実施形態は、DRAM内の静的制御を使用する。この選択は、不充分なリソースである制御帯域巾を保存し、そしてDRAMインターフェイス内の臨界経路を最小にする。
各メモリデバイスは、プロセス変動、回路設計、供給電圧及び動作温度により遅延変動を受ける。これらの変動は、行及び列のオペレーション時間や、行オペレーションと列オペレーションとの間の相互接続のタイミングに影響を及ぼす。
本発明は、デバイスで誘起されるタイミング変動を補償するための次の機構を備えている。
− 分割制御相互接続リソースを経て送信される制御コマンド間のタイミングオフセットを使用して、内部デバイスオペレーションに対して微細なタイミング制御を行う。
− 内部デバイス遅延要素に適合するデバイス内の多数のプログラム可能な遅延機構を使用して、微細粒度のタイミング制御を行えるようにする。
本発明は、分割制御相互接続リソースを経て送信された制御コマンド間のタイミングオフセットを使用して、内部デバイスオペレーションに対する微細な制御を与えることを含む。メモリデバイスの主たるオペレーションは、プリチャージ、センス、列読み取り及び列書き込みである。1つの実施形態では、デバイスが図41に示す相互接続構造を有し、ここでは、制御ワイヤ及び内部制御データ経路が個別のプリチャージ、センス、及び列制御バスに分割される。図42のタイミング図は、この実施形態に対し列タイミング及び行−列タイミングを制御するためにタイミングオフセットをいかに使用できるかを示す。ここで、コントローラは、センス−列遅延tRCD、センス−プリチャージ遅延tRAS,min、及びプリチャージ−センス遅延tRPに対するタイミング遅延に一致するようにクロックサイクル粒度でセンス、プリチャージ及び列コマンド間のタイミングオフセットを調整することができる。この図は、30ns及び20nsのtRCD、50ns及び42.5nsのtRAS、そして20ns及び25nsのtRPに対するタイミングオフセットを示している。センス及び列に対する相互接続リソースは分割されそして独立しているので、これら内部デバイスオペレーションの微細なタイミング制御が達成される。
又、本発明は、微細粒度のタイミング制御を行えるように内部デバイス遅延成分に適合する多数のプログラム可能な遅延機構をデバイス内部に使用する。その一例は、列読み取り待ち時間の制御である。メモリコアにおける列読み取り待ち時間tCACは、図14に示すように、列データ経路の異なる部分から発生する2つの成分tCLS及びtDACを含む。tCLSは、列アドレスがコアにラッチされるときのCOLLATの立上り縁と、列アクセスが開始されそしてコアのセンス増幅器からデータがアクセスされるときのCOLCYCの立上り縁との間の遅延である。これら2つの遅延は、プロセス変動、回路設計、供給電圧及び動作温度に基づいてデバイスごとに変化し得る。
これら技術の各々は、そのコストと利益を有する。全ての関連する遅延は、内部メモリデバイスの実施詳細と共に変化しないアプリケーションに対してクリーンな制御モデルを与える。しかしながら、これは、単一のプログラムされた遅延を列データ経路の別々の遅延にいかに分割すべきかそして正しい数のクロックサイクルにいかに変換すべきかをメモリデバイスがそれ自身でデコードすることを必要とする。これは非常に困難な問題である。というのは、いずれのデバイスの遅延も設計時点では分からないからである。更なる複雑さは、たとえデバイス遅延を測定できるときでも最終テスト時にオペレーション中のクロックの周期が分からないことである。クロック周期により内部メモリデバイスの遅延を分割することを含む方法は、簡単であるとは考えられず、デバイスに組み込むのに論理的に経費のかかるオペレーションとなる。
図44は、tCLSに対してプログラム可能な遅延を実施する1つの方法を示し、これは、COLCYC制御信号を遅延しそしてtCLSを有効に増加するものである。tCLSの変化が図45に示されている。
− 動的なコード化遅延:この場合、メモリコアへの一定遅延を付与できるとき以外の時間に制御が実際にメモリデバイスに送られ、むしろ、基準と共に送信される制御情報により決定される付加的な遅延が、制御情報の受信から、メモリコアへのその付与まで、公称制御遅延に追加される。
− 静的なコード化遅延:この場合、初期化時にプログラムされるメモリデバイス内のレジスタは、制御情報の受信と、コアへのその付与との間に、どれほどの遅延が追加されるかを制御する。図46に示すように、初期化方法は、実際にインストールされた要素の遅延及び位置を特徴付ける情報を検索し、そしてデバイスにおける遅延レジスタを適宜プログラムする。
デバイスで誘起される全ての遅延成分は、いったん補償されると、チャンネルの帯域巾に影響を及ぼさないので、静的に補償することができる。それらは、平均チャンネルサービス時間に若干の影響を及ぼすだけである。チャンネル性能に対する影響が比較的僅かであるから、遅延を動的にコード化してもほとんど何も得られない。というのは、特に、臨界経路作用が著しいからである。
Claims (11)
- 信号を通信する相互接続構造と、
前記相互接続構造に接続されたメモリコントローラデバイスと、
各々が前記メモリコントローラデバイスから前記相互接続構造を介して制御信号を受信するように、前記相互接続構造に結合された複数のメモリコンポーネントと、
を備え、
前記メモリコントローラデバイスから前記複数のメモリコンポーネントの各々に伝搬する前記制御信号の信号伝搬遅延は異なっており、
メモリコンポーネントからの読み出しデータの出力は、前記メモリコントローラデバイスから当該メモリコンポーネントへ伝搬する前記制御信号の前記信号伝搬遅延に基づいて、当該メモリコンポーネントの遅延要素によって選択的に遅延される、システム。 - 各メモリコンポーネントの中にレジスタを備え、当該レジスタは、前記複数のメモリコンポーネントのうち対応するメモリコンポーネントによる前記読み出しデータの前記出力を選択的に遅延させる前記遅延要素を制御する、請求項1記載のシステム。
- 前記複数のメモリコンポーネントの各々の中にメモリコアをさらに備え、
前記遅延要素は、列制御信号の前記メモリコアへの適用を遅延させて、対応する前記読み出しデータの出力を遅延させ、
前記列制御信号は、読み出し動作を示す制御信号に応答して生成される、請求項2記載のシステム。 - 前記複数のメモリコンポーネントの各々の中にメモリコアをさらに備え、
前記遅延要素は、前記メモリコアからアクセスされた読み出しデータの前記出力を遅延する、請求項2記載のシステム。 - 前記メモリコンポーネントは、ダイナミックランダムアクセスメモリ(DRAM)である、請求項1〜4の何れか1項記載のシステム。
- 前記制御信号の伝搬遅延は、前記複数のメモリコンポーネントの他の何れのメモリコンポーネントよりも最も遠い距離において前記相互接続構造に結合された前記メモリコンポーネントに伝搬する前記制御信号のためのクロック信号の1周期よりも長い、請求項1〜5の何れか1項記載のシステム。
- 前記制御信号は、各メモリコンポーネントの読み出しデータの前記出力の前記選択的な遅延に対応する遅延情報を含む、請求項1、5又は6記載のシステム。
- メモリコントローラデバイスが相互接続構造を介して複数のメモリコンポーネントに制御信号を与えることと、
前記複数のメモリコンポーネントが前記メモリコントローラデバイスから前記制御信号を受信することと、
前記メモリコントローラデバイスからメモリコンポーネントへ伝搬する前記制御信号の前記信号伝搬遅延に基づいて、当該メモリコンポーネントからの読み出しデータの出力を当該メモリコンポーネントの遅延要素によって選択的に遅延させることと
を備え、
前記メモリコントローラデバイスから前記複数のメモリコンポーネントの各々に伝搬する前記制御信号の信号伝搬遅延は異なっている、システムにおける動作方法。 - 前記複数のメモリコンポーネントの各々にあるレジスタをプログラミングすることをさらに備え、当該レジスタは、前記複数のメモリコンポーネントのうち対応するメモリコンポーネントによる前記読み出しデータの前記出力を選択的に遅延させる前記遅延要素を制御する、請求項8記載の方法。
- 前記複数のメモリコンポーネントの各々に対応する読み出しデータの出力を選択的に遅延させることは、各メモリコンポーネントにおいて、列制御信号の前記メモリコアへの適用を遅延させて、対応する前記読み出しデータの出力を遅延させることを含み、
前記列制御信号は、読み出し動作を示す制御信号に応答して生成される、請求項8又は9記載の方法。 - 前記複数のメモリコンポーネントの各々に対応する読み出しデータの出力を選択的に遅延させることは、各メモリコンポーネントにおいて、読み出し動作を示す制御信号に応答して前記メモリコアからアクセスされた読み出しデータの前記出力を遅延させることを含む、請求項8、9又は10記載の方法。
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