CN112041925A - 用于在读取操作期间控制数据选通信号的系统及方法 - Google Patents

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Abstract

本发明提供一种设备，其可包含第一数据选通DQS输出缓冲器OB、第二DQS OB及控制逻辑。所述第一数据选通DQS输出缓冲器OB及所述第二DQS OB各自耦合到DQS端子。所述第一DQS OB及所述第二DQS OB经配置以响应于读取时钟信号而将DQS信号提供到所述DQS端子。所述控制逻辑经配置以接收所述读取时钟信号以控制所述第一DQS OB及所述第二DQS OB。所述设备经配置以在将所述DQS信号提供到所述DQS端子时选择性地防止所述控制逻辑接收所述读取时钟信号。

Description

用于在读取操作期间控制数据选通信号的系统及方法
背景技术
本发明大体上涉及存储器装置，且更特定来说，涉及用于在读取操作期间控制数据选通信号的同步存储器装置及技术。
本章节意图向读者介绍可能与下文描述及/或主张的本发明的各个方面相关的领域的各个方面。本论述被认为有助于向读者提供背景信息以促进对本发明的各个方面的更好理解。因此，应理解，这些陈述应从这个角度来解读，且并非作为对现有技术的承认。
通常，计算系统可包含在操作中经由电信号传达信息的电子装置。例如，计算系统可包含通信地耦合到例如动态随机存取存储器(DRAM)的存储器装置的处理器。以这种方式，举例来说，处理器可使用命令及/或地址信号(CA信号)与存储器装置进行通信，以检索可执行指令、检索将由处理器处理的数据及/或存储从处理器输出的数据。可将这些CA信号供应到共同接合垫、引脚、外部端子等。
在例如同步DRAM(SDRAM)的同步存储器装置中，将CA信号与可由处理器提供的外部时钟信号同步地提供到所述存储器装置。各种内部时钟信号是在存储器装置内从外部时钟信号生成且用于使命令及数据信号同步以确保存储器装置的正确操作。即，基于各种CA信号，在存储器装置内生成且使用各种内部时钟信号以完成存储器装置内的各种操作，例如读取命令及写入命令。对于读取命令，在某些操作模式中可能不需要一些内部电路及内部时钟信号。例如，在所有操作模式期间可能并非始终需要可以其它方式生成的内部数据选通信号。在这些例子中，如果生成但未使用内部时钟信号，那么可能不必要地增加功率消耗。本发明的实施例可涉及用于在读取操作期间控制数据选通信号以降低某些操作模式期间的功率消耗的技术。
附图说明
可在阅读以下详细描述且参考附图后更好地理解本发明的各个方面，在附图中：
图1是根据本发明的实施例的存储器装置的框图；
图2是根据本发明的实施例的包含读取数据选通(DQS)产生器的图1的存储器装置的一部分的框图；
图3是根据本发明的实施例的在非突发读取操作期间用于操作图2的读取DQS产生器的信号的时序图；
图4及5结合起来是根据本发明的实施例的在突发读取操作期间用于操作图2的读取DQS产生器的信号的时序图；
图6是根据本发明的另一实施例的包含读取DQS产生器的图1的存储器装置的一部分的框图；及
图7是根据本发明的实施例的在非突发读取操作期间用于操作图6的读取DQS产生器的信号的时序图。
具体实施方式
下文将描述一或多个特定实施例。为了提供对这些实施例的简要描述，说明书中并未描述实际实施方案的所有特征。应明白，在任何此实际实施方案的开发中，如在任何工程或设计项目中，必须做出众多实施方案特定决策以实现开发人员的特定目标，例如遵守系统相关及业务相关约束，其可能因实施方案而异。此外，应明白，此开发工作可能是复杂且耗时的，但是对于受益于本发明的一般技术人员来说仍将是设计、制造及制作的例行工作。
当介绍本发明的各个实施例的元件时，冠词“一”、“一个”及“所述”意在表示存在所述元件中的一或多者。术语“包括”、“包含”及“具有”意在为包含性的且表示可存在除所列元件之外的额外元件。另外，应理解，对本发明的“一个实施例”或“实施例”的引用并非意在被解释为排除存在也并入所列特征的额外实施例。
通常，计算系统可包含在操作中经由电信号传达信息的电子装置。例如，计算系统中的电子装置可包含通信地耦合到存储器的处理器。以这种方式，处理器可经由将命令及/或地址(CA)信号发出到存储器来与存储器进行通信以检索可执行指令、检索将由处理器处理的数据及/或存储从处理器输出的数据。CA信号促进关于包含在存储器中的存储器单元阵列的存取操作。出于本发明的目的，CA信号应被理解为表示(若干)命令信号、(若干)地址信号或(若干)命令信号及(若干)地址信号两者。
随机存取存储器(RAM)装置，例如可在电子装置中用于提供数据处理及/或存储的那些装置，可响应于CA信号而提供对存储在所述装置的存储器电路中的可寻址数据的直接可用性。某些RAM装置，例如同步动态RAM(SDRAM)装置可例如具有多个存储体，每一存储器存储体中具有许多可寻址存储器元件。基于选通的数据总线可与某些选通信号组合使用，以提供对可寻址存储器元件的读取及写入存取。数据选通信号(例如，DQS)可包含可编程前同步码部分、数据读出周期及后同步码部分。可编程前同步码部分可为接收装置提供可编程时序窗以在选通信号上存在已知/有效电平时启用数据捕获电路，从而避免数据捕获电路的误触发。在可编程前同步码部分之后且在数据读出周期期间，DQS将连同时钟信号一起在高转变与低转变之间切换以传送数据。最后一次转变之后的时间则称为后同步码部分。如下文进一步描述，如本文中所使用，“数据读出周期”是指传送(即，读取)与单个读取操作或命令(RD)相关联的数据所花费的时间量(即，时钟循环数目)，且将取决于例如存储器类型及突发长度(BL)等的数个因素。
对于读取操作，DQS信号可与从(若干)外部时钟信号(例如，CLK及/或CLKF)生成的内部时钟信号(例如，Read_CLK)同步。应明白，每一读取命令(RD)包含允许响应于每一读取命令(RD)而读取一定数目个位的特定突发长度(BL)。例如，如果突发长度(BL)等于16，那么响应于单个读取命令，将连续地读出16个数据位。对于双倍数据速率(DDR)SDRAM装置，将在8个时钟循环(8-tCK)中读出16个位。基于连续读取命令的时序，存储器装置可以“单次读取”(或“非突发读取”)模式或“连贯突发读取”(或“突发读取”)模式操作。如果以大于捕获等效于一个BL的数据所花费的时间(即，数据读出周期)的时间间隔接收连续读取命令，那么读取命令将是“非突发读取操作”。相反，如果以小于或等于捕获等效于一个BL的数据所花费的时间(即，数据读出周期)的时间间隔将连续读取命令接收为连贯读取命令，那么读取命令将是“突发读取操作”。例如，对于具有等于16的BL的DDR SDRAM装置，如果以大于8-tCK的时间间隔接收连续读取命令，那么第二命令将被视为非突发读取操作。如果以小于或等于8-tCK的时间间隔接收连续读取命令，那么第二命令将被视为突发读取操作。
通常，可在存储器装置的DQS电路内提供读取DQS产生器。读取DQS产生器包含控制逻辑，所述控制逻辑经配置以响应于内部Read_CLK信号而将控制信号提供到驱动器以驱动DQS引脚或端子的输出。然而，取决于连续读取命令的时序(即，读取操作是突发操作还是非突发操作)，某些内部时钟信号状态及生成那些信号的电路可能并非必要的。如本文中所提供，读取DQS产生器可包含门电路，所述门电路经配置以可切换地将内部Read_CLK信号提供到控制逻辑使得在突发读取操作模式期间停用经配置以驱动DQS端子的驱动器。如下文进一步描述，通过在突发读取操作期间停用读取DQS产生器的部分，可避免不必要的切换及信号生成，且因此可在存储器装置中有利地实现功率节省。
现在转向附图，图1是说明例如包含在设备、电子装置或半导体装置中的存储器装置10的某些特征的简化框图。在一些实施例中，存储器装置10可经安置在主机装置(未说明)中(物理上集成到主机装置中或连接到主机装置)，或以其它方式耦合到主机装置。主机装置可包含台式计算机、膝上型计算机、寻呼机、蜂窝电话、个人组织器、便携式音频播放器、控制电路、相机等中的任一者。主机装置还可为网络节点，例如路由器、服务器及/或客户端(例如，前述类型的计算机中的一者)。替代地，主机装置例如可为另一类型的电子装置，例如复印机、扫描仪、打印机、游戏机、电视机、机顶视频分配或录制系统、电缆盒、个人数字媒体播放器、工厂自动化系统、汽车计算机系统或医疗装置。应注意，用于描述系统的这些各种实例的术语，如同本文中所使用的许多其它术语，可共享一些参考对象且因而，不应根据其它所列项目来狭义地解释。
因此，主机装置可为基于处理器的装置，其可包含例如微处理器的处理器，所述处理器控制主机装置中的及存储器装置10的系统功能及请求的处理。此外，任何主机处理器可包括共享系统控制的多个处理器。主机处理器可直接地或间接地耦合到主机装置的额外系统元件，使得主机处理器通过执行可存储在主机装置内或主机装置外部的指令来控制主机装置的操作。
在一些实施例中，电子装置可包含集成在半导体芯片上的DDR5(双倍数据速率类型5)SDRAM(同步动态随机存取存储器)、集成在单个半导体芯片上的LPDDR4(低功率双倍数据速率类型4)DRAM(动态随机存取存储器)等。每一电子装置具备耦合到外部端子的存储器装置10。应理解，这些外部端子可为接合垫、输入、引脚等，但是为了便于在本文中论述起见而称为垫或端子。存储器装置10可至少部分地基于从电子装置的处理核心或外部主机装置供应的CA信号及/或外部时钟信号(CLK及CLKF)及外部时钟启用(CKE)信号促进读取及/或写入操作。
CA信号及外部时钟信号可例如从控制器或主机处理器经由CA总线及时钟总线或任何合适通信耦合件供应到电子装置的CA垫或端子12及时钟(例如，CLK、CLKF及CKE)垫或端子14。CA信号及外部时钟信号经供应到存储器装置10，由此促进关于包含在存储器装置10中的存储器单元阵列的存取操作。另外，存储器装置10可从主机处理器/控制器接收额外信号，例如芯片选择(CS)信号，且这些信号可个别地供应到电子装置的一或多个存储器装置10。如所描绘，存储器装置10在芯片选择(CS)垫或端子16处接收芯片选择(CS)信号。芯片选择(CS)信号可激活存储器装置10以进行存储器操作。CS信号从CS垫16传输到芯片选择(CS)输入电路17。CS输入电路17包含用以启用CA输入电路38以容许将CA信号传输到存储器装置10中的电路。
响应于CA信号的接收，可经由通信耦合件在数据垫或端子18处从存储器装置10读取存储器装置数据(DQ)或将存储器装置数据(DQ)写入到存储器装置10。在一些实施例中，例如在基于只读存储器(ROM)的电子装置的情况中，存储器装置10可能不容许读取动作及写入动作两者。
存储器装置10可包含一或多个存储器单元阵列20(或存储体BANK-0到BANK-7)，所述一或多个存储器单元阵列20各自可分别包含布置成网格图案的字线(WL)、位线(BL)及反位线(BLB)。在所说明的存储器单元阵列20中，每一存储器单元包含例如晶体管的存取装置22及例如电容器的存储装置24。将明白，可利用许多其它类型的存储器单元阵列。行解码器/驱动器26可选择字线，而列解码器/驱动器28可选择位线及反位线。位线(BL)及反位线(BLB)可成对且经耦合到存储器单元阵列20的感测放大器30(SA)。感测放大器30可放大在位线BL与BLB之间生成的电压差。感测放大器30还可至少部分地基于在位线BL与BLB之间生成的电压差将读取数据供应到互补的本地输入/输出线(LIOT/B)，其中本地输入/输出线可表示一对线(例如，正常线及倒线)。供应到本地输入/输出线的读取数据可经由开关电路(TG)32传送到互补的主输入/输出线(MIOT/B)。主输入/输出线上的读取数据可被转换为单端信号且经由读取/写入放大器36(RW AMP)传输到数据(DQ)输入/输出电路34，所述读取/写入放大器36用于在垫处可解译的值与内部存储器单元阵列20可解译的值之间转译电信号值(例如，电压电平)。
如先前所描述，存储器装置10可包含CA垫12、时钟(例如，CLK、CLKF及CKE)垫14、数据(DQ)垫18及一或多个芯片选择(CS)垫16，以接收外部命令、地址、时钟、选择及数据信号。将明白，存储器装置10例如还可包含一或多个电压垫以接收各种电压(例如，对应于逻辑高电压值的VDD及对应于逻辑低电压值的VSS)。将明白，数个其它电压信号也可经提供到不同输入垫以对存储器装置10的各种其它部分进行供电/控制。所述电压可经提供到存储器装置(未展示)的功率电路，所述功率电路可至少部分地基于电源电势(例如，VDD)生成各种内部电压电势。内部电势可经传输到行解码器26、感测放大器30等以促进存储器装置10的操作。此外，所述电压可经提供到加电检测器以确定电信号(例如，电流)是否正流动到存储器装置的电压垫。响应于这个确定，存储器装置10可改变操作，例如，可用于复位其自身电路以为下一存储器操作做准备。
CA信号在CA垫12处被接收且可经传输到CA输入电路38。存储器装置10可包含任何合适数目个CA垫12，且如所描绘，存储器装置10包含(m+1)个CA垫12(即CA0–CAm)。如先前所描述，CA信号可包含地址信号及命令信号。地址信号可经传输到地址解码器40且命令信号可经传输到命令解码器42。地址解码器40可将行地址供应到行解码器/驱动器26且将列地址供应到列解码器/驱动器28。命令解码器42可通过对命令信号进行解码来生成内部命令，且可将内部命令传输到存储器装置10中的各种电路。例如，命令解码器42可生成有效信号、读取信号、写入信号等以传输到存储器装置中的各种电路。
响应于来自命令解码器42的输出，时钟输入电路及内部时钟产生器，在本文中称为时钟产生器44，可启用及/或停用多种控制信号以操作存储器装置10电路，例如，模式寄存器、延迟电路、复位控制电路、列解码器/驱动器28及行解码器/驱动器26，以根据内部命令执行操作，例如复位操作、读取操作及/或写入操作。例如，响应于激活命令，命令解码器42及时钟产生器44可响应于传输到存储器装置10的行地址而操作以启用字线。CA输入电路38、地址解码器40、命令解码器42、列解码器/驱动器28及行解码器/驱动器26可构成CA控制电路且可存取存储器单元阵列20。
此外，命令解码器42可将各种内部命令提供到存储器装置10的各种其它部分。特定关于读取操作，命令解码器42可输出经解码读取命令(RDC)信号及各种读取时钟启用信号，例如RClk_EN1及RClk_EN2以促进读取操作，如下文将进一步描述。
外部时钟信号可在时钟垫14处传输到存储器装置10。外部时钟信号CLK及外部时钟信号CLKF可为相互互补的信号(例如，CLKF是CLK的反转)，且均可经供应到时钟产生器44。时钟产生器44可生成一或多个内部时钟信号，例如用作定义存储器装置10的一或多个锁存电路的操作的时序信号的锁存器时控信号(未展示)。时钟产生器44还可生成各种其它内部时控信号，例如相位控制器内部时钟信号。在一些实施例中，时钟产生器44可包含时钟分配电路及/或延迟锁定环(DLL)电路，其中与数据输入/输出(I/O)电路34相关联的数据用于确定读取数据(DQ)的输出时序。如所描绘，用于对DQ I/O电路34处的读取/写入数据(DQ)进行计时的时钟是数据选通(DQS)信号，其可在数据选通(DQS)垫或端子48处被存取。如关于图1更详细地描述，时钟产生器44还可生成内部时钟信号(INTCLK)，所述内部时钟信号可用于使存储器装置10内的各种操作同步，例如读取及写入操作。
存储器装置还包含其中具有DQS信号产生器的数据选通(DQS)电路50。特定关于读取命令，DQS电路50包含读取DQS产生器52。如下文将关于图2描述及说明，读取DQS产生器52从命令解码器42接收经解码内部读取命令(RDC)信号及RClk_EN2信号。此外，读取DQS产生器52还从时钟产生器44接收内部读取时钟信号(READ_CLK)。下文将详细地描述这些信号及相关联电路的功能。
现在参考图2，说明图1的存储器装置10的一部分的示意框图，其包含DQS电路50的读取DQS产生器52的实施例以及与DQS电路50的读取部分相关的命令解码器42及时钟产生器44的部分。在所说明实施例中，读取DQS产生器52包含DQS OB(输出缓冲器)上拉驱动器60及DQS OB(输出缓冲器)下拉驱动器62。DQS OB上拉驱动器60由State_PU信号来控制。State_PU信号的有效电平启用DQS OB上拉驱动器60使得DQS OB上拉驱动器60响应于内部读取时钟(Read_Clk)信号的高电平而将DQS端子48驱动为高电平且响应于Read_Clk信号的低电平而停止驱动DQS端子48。相反，State_PU信号的无效电平关闭DQS OB上拉驱动器60。以类似方式，State_PD信号的有效电平启用DQS OB下拉驱动器62使得DQS OB下拉驱动器62响应于内部Read_Clk信号的低电平而将DQS端子48驱动为低电平且响应于内部Read_Clk信号的高电平而停止驱动DQS端子48。State_PD信号的无效电平关闭DQS OB下拉驱动器62。
如所说明，当State_PU信号及State_PD信号两者均无效时(即，关闭DQS OB上拉驱动器60及DQS OB下拉驱动器62中的每一者)，DQS端子48进入高阻抗(Hi-Z)状态。Hi-Z状态是指其中未将信号驱动到所定义逻辑电平的浮动状态或三态。另一方面，当State_PU及State_PD两者处于有效电平时，DQS OB上拉驱动器60及DQS OB下拉驱动器62切换DQS端子48以在DQS端子48处提供Read_DQS信号。此外，State_PU信号及State_PD信号的电平的组合提供通常在其间定义数据读出周期的读取前同步码条件及读取后同步码条件。通过改变State_PU信号及State_PD信号的电平的组合，可控制读取前同步码条件及读取后同步码条件。例如，在数据读出周期期间，DQ I/O电路34(图1)中的DQ输出缓冲器响应于DQS端子48处的Read_DQS信号的边缘中的每一者而驱动DQ端子18以按两倍数据速率将数据提供(即，读出)到DDR存储器装置10的外部装置，例如存储控制器。
内部读取时钟信号Read_CLK由时钟产生器44(时钟产生器)中的读取时钟产生器64(读取时钟产生器)提供且从外部CLK信号生成。读取时钟产生器64响应于(第一)读取时钟启用(RClk_EN1)信号的有效电平而激活。RClk_EN1信号由处置命令解码器42中的读取命令的读取控制逻辑66提供到读取时钟产生器64。即，当读取命令经供应到(例如，在CA端子处)命令解码器42且由命令解码器42解码时，读取控制逻辑66将RClk_EN1信号从无效电平改变为有效电平使得读取时钟产生器64开始将内部Read_CLK信号提供到读取DQS产生器52。读取控制逻辑66将经解码读取命令信号(RDC)进一步改变为有效电平以激活读取DQS产生器52的DQS状态控制电路70中的控制逻辑68。例如，通过将RDC信号改变为有效电平，控制逻辑68经配置以响应于例如AND门72的门电路的输出(Clk_DQSCL)而控制State_PU及State_PD信号的相应电平。
AND门72从读取时钟产生器64接收内部Read_CLK信号且从读取控制逻辑66接收第二读取时钟启用信号(RClk_EN2)。因此，在此处是AND门72的门电路的“开启”或“关闭”状态由RClk_EN2来控制，所述RClk_EN2使来自读取时钟产生器64的内部Read_CLK信号通过门电路72或防止来自读取时钟产生器64的内部Read_CLK信号通过门电路72。即，AND门72经配置以基于RClk_EN2信号的状态或逻辑电平选择性地允许或防止由控制逻辑68接收Read_CLK信号(作为CLK_DQSCL)，以最终启用或停用驱动器(DQS OB上拉60及DQS OB下拉62)经由Read_DQS信号驱动DQS端子48。响应于特定数据读取模式，例如上文所描述且如下文参考图3到5的时序图详细地论述的“非突发”读取操作模式及“突发”读取操作模式，由读取控制逻辑66控制RClk_EN2信号的逻辑电平。
现在转向图3，说明指示非突发读取操作的时序图。如先前所描述，且如本文中所使用，当以大于捕获等效于一个突发长度(BL)的数据所花费的时间的时间间隔接收连续读取命令时，执行“非突发读取操作”。在DDR存储器的所说明实例中，所述突发长度等于16，且因此响应于单个读取命令(例如，RD1及RD2)，将连贯地读出16个数据位。对于双倍数据速率(DDR)SDRAM装置，将在8个时钟循环(8-tCK)中读出16个位。将明白，因为内部Read_CLK信号是从外部CLK信号生成，所以每一时钟循环将具有等于1-tCK的时钟周期。如从图3清楚可见，两个连续读取命令RD1及RD2以大于8-tCK的时间间隔发出或断言且因此是非突发读取操作。虽然关于图3所提供的实例涉及以16的读取突发长度操作的DDR存储器装置，但是所属领域的技术人员将明白，其它类型的存储器及突发长度将提供不同时序的非突发读取操作及突发读取操作。
如先前所描述，在非突发读取操作中，控制信号RClk_EN1、RDC及RClk_EN2的相应电平使得DQS状态控制电路70的控制逻辑68在每一数据读取操作(例如，RD1及RD2)的整个周期内继续接收内部Read_CLK。换句话说，DQS状态控制电路70的控制逻辑68响应于RD1在数据读出周期(例如数据读出周期80)期间继续接收Read_CLK(经由AND门72)。将理解，数据读出周期80的长度由存储器装置10的类型及与单个读取命令(例如，RD1或RD2)相关的突发长度(BL)来确定。在采用DDR存储器装置10且BL＝16的所说明实施例中，数据读出周期80等于8-tCK。
此外，通过改变与RD1相关联的State_PU信号及State_PD信号(例如读取前同步码82及读取后同步码84)的电平的组合，可控制读取前同步码条件及读取后同步码条件。因此，State_PU信号从高到低的转变，结合State_PD信号从低到高的转变，将触发前同步码82的结束及数据读出周期80的起始。类似地，State_PU信号从低到高的转变，结合在数据读出周期80结束时State_PD信号从高到低的转变，将触发后同步码84。如图3中所说明，前同步码82及后同步码84的周期以及在此类周期期间对State_PU及State_PD信号的电平的控制是响应于Read_CLK信号(或与Read_CLK信号同步)而执行。换句话说，DQS状态控制电路70的控制逻辑68使用Read CLK信号来控制前同步码82及后同步码84的DQS信号。另一方面，State_PU信号及State_PD信号中的每一者在数据读出周期80期间维持在有效电平。
现在转向结合起来查看的图4及5，说明指示突发读取操作的时序图。如先前所描述，且如本文中所使用，当以等于捕获等效于一个突发长度(BL)的数据所花费的时间(即，数据读出周期)的时间间隔接收连续读取命令时，执行突发读取操作。在以等于16的读取突发长度操作的DDR存储器装置10的所说明实例中，当以等于8-tCK的时间间隔连贯地发出或断言两个或更多个读取命令时，将发生突发读取操作。在图4及5中，在读取命令RD3之后，以此关系发出三个连贯读取命令RD4、RD5及RD6，且因此三个连贯读取命令RD4、RD5及RD6是突发读取操作。
首先参考图4且再次参考图2，随着读取控制逻辑66确定在指示突发读取模式的时间已发出读取命令RD3之后的读取命令RD4(即，在时间周期90接收RD4，时间周期90等于数据读出周期，在此处是8-tCK)，读取控制逻辑66基于读取命令RD3在数据读出周期92结束时将RClk_EN2信号从有效电平(H电平)转变为无效电平电平(L电平)，如在时间94处所指示。响应于RClk_EN2信号的转变，门电路(例如，AND门72)因此“关闭”以防止内部Read_CLK传送到DQS状态控电路70制的控制逻辑68。然而，如所说明，且与图3中所说明的非突发操作模式对比，读取控制逻辑66将RDC信号保持在有效电平，因为所述装置正以突发读取模式操作。因此，DQS状态控制电路70的控制逻辑68将State_PU信号及State_PD信号维持在相应有效电平(L及H)，使得read_DQS信号经继续以便提供基于读取命令RD4读出的数据。即，响应于读取命令RD4的数据读出周期96在数据读出周期92之后立即开始，因为RD4是突发读取操作。
参考图4及5，关于基于读取命令RD5及RD6读出的数据发生相同情况。即，因为读取命令RD4与RD5之间的时间周期98等于相关联数据读出周期(在此处是8-tCK)，所以突发读取操作模式将如上文关于与读取命令RD3之后的读取命令RD4相关联的信号描述那样继续进行。因此，在数据读出周期100期间响应于读取命令RD5而读出的数据在数据读出周期96之后立即开始，这是因为RD5是突发读取操作。类似地，读取命令RD5与RD6之间的时间周期102等于相关联数据读出周期(在此处是8-tCK)，且因此，突发读取操作模式将继续，且在数据读出周期104期间响应于读取命令RD6而读出的数据的数据在数据读出周期100之后立即开始，这是因为RD6是突发读操作。
如图5中所展示，在读取命令RD6之后，在数据读出周期(在此处是8-tCK)内未发出另一读取命令且因此，突发读取操作将以基于读取推荐RD6在数据读出周期104期间读出的数据来终止。突发读取操作的终止可通过发出例如写入命令或另一读取命令的任何其它命令来通知。因此，在数据读出周期104期间基于读取命令RD6在DQ端子48处已提供约一半数据(约8个位)之后，读取控制逻辑66将RClk_EN2信号转变为高(H)电平，如在时间106处所指示。作为响应，门电路72因此“开启”以恢复将Read_CLK信号传送到DQS状态控制电路70的控制逻辑68，使得控制逻辑68准备好执行读取后同步码操作108。随后，读取控制逻辑66将RDC信号转变为无效电平电平(L)以提示DQS状态控制电路70的控制逻辑68完成在数据读出周期104期间基于读取命令RD6读出的数据之后提供读取后同步码信号108。最后，读取控制逻辑66将RClk_EN1转变为无效电平电平(L)以撤销激活读取时钟产生器64使得停止由读取时钟产生器64提供内部Read_CLK信号(及Clk_DQSCL)。
因此，当在数据读出周期(例如在以上实例中是8-tCK)的长度内接收一或多个连续读取命令时，例如AND门72的门电路将关闭。例如，再次参考图4及5，AND门72将关闭，由此防止DQS状态控制电路70的控制逻辑68接收Read_CLK信号，如由在时间94处开始的Clk_DQSCL信号的无效状态所指示。当控制逻辑68未接收Read_CLK信号时，其将State_PU及State_PD信号中的每一者维持在有效电平。因此，驱动器(即，DQS OB上拉60及DQS OB上拉62)继续操作以切换读取DQS信号，从而导致将在连续数据读出周期(例如，96、100及104)期间连续读出数据DQ，而不针对相关联读取命令执行前同步码及后同步码操作，直到检测到除突发读取操作之外的其它操作为止。通过在读取突发期间消除由DQS状态控件70进行的内部切换及控制，可实现电流及功率节省。
现在参考图6及7，说明存储器装置10的相关部分的另一实施例及相关联时序图。具体来说，图6说明DQS电路50中的读取DQS产生器52以及与DQS电路50的读取部分相关的命令解码器42及时钟产生器44的相应部分的另一示意性框图。图6的实施例不同于图2的实施例之处在于，读取控制逻辑66从存储器装置10的模式寄存器110接收可变突发长度(BL)信息。在一个实施例中，突发长度(BL)可配置为两个状态中的一者。例如，来自模式寄存器110的突发长度(BL)信息在BL＝16的情况中可处于高(H)电平且在BL＝32的情况中可处于低(L)电平。将明白，在替代实施例中，可由模式寄存器110提供对应于两个以上可配置突发长度的两个以上状态。例如，可由模式寄存器110将多个位提供为BL信息以指示BL＝8、BL＝16及BL＝32(或更大)中的一者。可选突发长度及特定突发长度的数目可取决于存储器装置10的设计而变动。
在所说明实施例中，当发送到读取控制逻辑66的BL信息处于高(H)电平(其指示BL＝16)时，图6的这个实施例执行与先前关于图3所描述的操作相同的操作。换句话说，图6的实施例是可支持非突发读取操作及突发读取操作两者。此外，根据图6中所说明的实施例，当发送到读取控制逻辑66的BL信息处于指示BL＝32的低(L)电平时，执行如图7中所展示的非突发操作。如在图7(BL＝32)中将显而易见的是，由于与DQS端子48处的读取DQS信号同步地从每一DQ端子18(图1)连贯地输出32个数据位，因此在如图7中所展示的前同步码过程之后转变RClk_EN2的电平(例如，从高到低)以停止将Read_CLK信号从读取时钟产生器64供应到DQS状态控制电路70的控制逻辑68(即，通过关闭AND门72)以进一步降低功率消耗。即，响应于RClk_EN2信号的转变112，Clk_DQSCL信号将在时间周期114内保持无效，在所述时间周期期间控制逻辑68不需要Read_CLK信号。当RClk_EN2再次转变为高(时间116)且控制逻辑68再次接收Read_CLK信号以进行后同步码过程时，时间周期114结束。还如所指示，在接收第二读取命令RD2及前同步码处理之后说明第二数据读出周期118。应注意，可以与参考图4及5所论述的方式相同的方式执行BL＝32时的突发读取操作。还应注意，在数据读出周期期间部分停止Read_CLK到控制逻辑68的传送也可应用于BL＝16的情况，以便也降低功率消耗。
将明白，在突发读取操作期间，图6的实施例可以与先前在图4及5中关于图2的实施例所描述的方式相同的方式操作。然而，当突发长度(BL)是32时，数据读出周期将等于16-tCK(而非BL＝16时的8-tCK)。因此，当读取命令以16-tCK或更小的距离跟随紧接在前的读取命令时，连续读取命令将触发突发读取操作模式。因此，虽然读取DQS产生器52的操作将保持相同，但是将触发突发操作模式的读取命令之间的时间量及因此Read_CLK信号对控制逻辑68的抑制将取决于突发长度而变动。
虽然本发明可具有各种修改及替代形式，但是特定实施例已在附图中以实例方式展示且已在本文中进行详细描述。然而，应理解，本发明并非意在限于所揭示的特定形式。而是，本发明意图涵盖落入如由所附权利要求书界定的本发明的精神及范围内的所有修改、等效物及替代物。
本文中所提出及主张的技术被引用且应用于可论证地改进本技术领域的实际性质的实质对象及具体实例且因而并非抽象的、无形的或纯理论的。此外，如果附在本说明书末尾的任何权利要求含有指定为“用于执行[功能]…的部件”或“用于执行[功能]…的步骤”的一或多个元件，那么此类元件意图根据35U.S.C.112(f)进行解释。然而，对于含有以任何其它方式指定的元件的任何权利要求，此类元件并非意图根据35U.S.C.112(f)进行解释。

Claims (20)

1.一种设备，其包括：
第一数据选通DQS输出缓冲器OB及第二DQS OB，所述第一数据选通DQS输出缓冲器OB及所述第二DQS OB各自耦合到DQS端子，所述第一DQS OB及所述第二DQS OB经配置以响应于读取时钟信号而将DQS信号提供到所述DQS端子；及
控制逻辑，其经配置以接收所述读取时钟信号以控制所述第一DQS OB及所述第二DQSOB，
其中所述设备经配置以在将所述DQS信号提供到所述DQS端子时选择性地防止所述控制逻辑接收所述读取时钟信号。
2.根据权利要求1所述的设备，其中所述设备经配置以在以突发读取操作模式将所述DQS信号提供到所述DQS端子时选择性地防止所述控制逻辑接收所述读取时钟信号。
3.根据权利要求2所述的设备，
其中所述突发读取操作模式至少响应于连贯地发出的第一读取命令及第二读取命令而启动，其中所述第一读取命令之后是所述第二读取命令；
其中所述设备经配置以在基于所述第一读取命令将所述DQS信号提供到所述DQS端子时允许所述控制逻辑接收所述读取时钟信号；且
其中所述设备经配置以在基于所述第二读取命令将所述DQS信号提供到所述DQS端子时防止所述控制逻辑接收所述读取时钟信号。
4.根据权利要求1所述的设备，其中所述设备经配置以在以非突发读取操作模式将所述DQS信号提供到所述DQS端子时选择性地防止所述控制逻辑接收所述读取时钟信号。
5.根据权利要求1所述的设备，其进一步包括门电路，所述门电路经配置以选择性地：
允许所述控制逻辑接收所述读取时钟信号；且
防止所述控制逻辑接收所述读取时钟信号。
6.一种设备，其包括：
数据选通DQS状态控制电路，其经配置以至少部分地响应于将读取时钟信号供应到所述DQS状态控制电路而将至少一个控制信号设置为有效状态，所述DQS状态控制电路进一步经配置以在已暂停将所述读取时钟信号供应到所述DQS状态控制电路之后将所述至少一个控制信号维持在所述有效状态；及
驱动器电路，其经配置以接收所述至少一个控制信号及所述读取时钟信号，所述驱动器电路进一步经配置以至少部分地基于所述至少一个控制信号的所述有效状态而激活以至少部分地响应于所述读取时钟信号而驱动数据选通DQS端子，使得所述驱动器电路在已暂停将所述读取时钟信号供应到所述DQS状态控制电路之后继续驱动所述DQS端子。
7.根据权利要求6所述的设备，其中所述DQS状态控制电路包括门电路，所述门电路经配置以接收所述读取时钟信号及读取时钟启用信号且响应于所述读取时钟启用信号的状态而控制所述读取时钟信号到所述DQS状态控制电路的供应。
8.根据权利要求7所述的设备，其中所述DQS状态控制电路包括控制逻辑，所述控制逻辑经配置以接收所述门电路的输出且将所述至少一个控制信号输出到所述驱动器电路。
9.根据权利要求6所述的设备，其中所述驱动器电路包括DQS输出缓冲器上拉驱动器及DQS输出缓冲器下拉驱动器。
10.根据权利要求9所述的设备，其中所述至少一个控制信号包括第一控制信号及第二控制信号，其中所述DQS输出缓冲器上拉驱动器经配置以从所述DQS状态控制电路接收所述第一控制信号，其中所述DQS输出缓冲器下拉驱动器经配置以从所述DQS状态控制电路接收所述第二控制信号。
11.根据权利要求6所述的设备，其中暂停以非突发读取模式将所述读取时钟信号供应到所述DQS状态控制电路。
12.根据权利要求6所述的设备，其中暂停以突发读取模式将所述读取时钟信号供应到所述DQS状态控制电路。
13.根据权利要求6所述的设备，其中暂停以非突发读取模式及突发读取模式两者将所述读取时钟信号供应到所述DQS状态控制电路。
14.根据权利要求6所述的设备，其中所述DQS状态控制电路进一步经配置以在已恢复将所述读取时钟信号供应到所述DQS状态控制电路之后将所述至少一个控制信号维持在所述有效状态，使得所述驱动器电路在已恢复将所述读取时钟信号供应到所述DQS状态控制电路之后继续驱动所述DQS端子。
15.一种方法，其包括：
在读取数据选通DQS产生器处，从读取时钟产生器接收内部读取时钟信号；
在所述读取DQS产生器处，从命令解码器接收经解码读取命令及读取时钟启用信号；
将所述内部读取时钟信号及所述读取启用信号提供到所述读取DQS产生器的门电路；及
响应于所述读取时钟启用信号的状态而从所述门电路选择性地输出所述内部读取时钟信号。
16.根据权利要求15所述的方法，其中所述读取时钟启用信号的所述状态至少部分地取决于与所述经解码读取命令相关联的突发长度BL。
17.根据权利要求15所述的方法，其中所述读取时钟启用信号的所述状态至少部分地取决于所述经解码读取命令的接收与先前经解码读取命令的接收之间的时间量。
18.根据权利要求15所述的方法，其中当所述读取时钟启用信号处于第一状态时：
将所述内部读取时钟信号输出到所述读取DQS产生器的控制逻辑。
19.根据权利要求18所述的方法，其包括：
在所述控制逻辑处，接收经解码读取命令信号；及
响应于所述经解码读取命令信号及所述内部读取时钟信号，将一或多个控制信号从所述控制逻辑输出到一或多个驱动器。
20.根据权利要求19所述的方法，其包括：
响应于所述一或多个控制信号，用所述一或多个驱动器驱动数据选通DQS端子。
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