DE10345550B3 - Speicheranordnung mit mehreren RAM-Bausteinen - Google Patents

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Abstract

Gegenstand der Erfindung ist eine Speicheranordnung mit einer geraden Anzahl k >= 4 räumlich beabstandeter RAM-Bausteine (D), an deren jedem m Daten über einen m-Bit-Datenbus (DB) gleichzeitig eingeschrieben oder ausgelesen werden können, ferner mit einem Register (DR) zum Zwischenspeichern und Übertragen von jeweils n parallelen Datenbits als Paket zwischen einem n-Bit-Parallelport (DP) und den Datenbussen und mit einer Selektionseinrichtung (SR, DS, AB, A), die auf Selektionsbits anspricht, um für jede der disjunkten n-Bit-Gruppen (d) des n-Bit-Paketes jeweils eine gesonderte Zellengruppe innerhalb der Mehrzahl der Bausteine zu selektieren. Erfindungsgemäß sind die k Bausteine in q >= 2 disjunkte Bausteingruppen eingeteilt, deren jede k/q Bausteine umfasst, die sich in ihrer Entfernung vom Register (DR) möglichst wenig voneinander unterscheiden. Die Zahl m ist gleich q*n/k gewählt, und die Selektionseinrichtung ist ausgebildet, um für jede m-Bit-Gruppe desselben n-Bit-Paketes jeweils einen gesonderten Baustein derselben Bausteingruppe und eine Zellengruppe in diesem Baustein zu selektieren.

Description

  • Die Erfindung betrifft eine Speicheranordnung, die mehrere RAM-Bausteine mit jeweils einer Vielzahl z von Speicherzellen enthält, gemäß dem Oberbegriff des Patentanspruchs 1. Das Akronym RAM steht bekanntlich für Schreib-Lese-Speicher mit direktem und wahlfreiem Zugriff auf die Speicherzellen (Random Access Memory). Bevorzugtes, jedoch nicht ausschließliches Anwendungsgebiet der Erfindung sind Speicheranordnungen mit dynamischen RAMs (so genannte DRAMs), wie sie als Arbeitsspeicher in Computern gebräuchlich sind.
  • Die Speicherzellen eines RAM-Bausteins, der im Folgenden auch kurz als "RAM" bezeichnet wird, sind gewöhnlich matrixförmig in Zeilen (rows) und Spalten (columns) angeordnet. Der selektive Zugriff auf eine Speicherzelle zum Einschreiben oder Auslesen eines Datums erfolgt durch Aktivierung einer der betreffenden Zeile zugeordneten Wortleitung abhängig von einer Zeilenadresse und Verbinden einer der betreffenden Spalte zugeordneten Bitleitung mit einem bidirektionalen Datenport des RAM. Zum Herstellen dieser Verbindung dient ein Datenleitungsnetz mit Verstärkern und Schaltern, die abhängig von einer Spaltenadresse selektiv aktivierbar sind.
  • RAMs sind üblicherweise so ausgebildet, dass bei jedem Zugriffstakt nicht nur eine einzige Speicherzelle sondern eine Gruppe von m Speicherzellen gleichzeitig selektiert werden kann, um gleichzeitig m Datenbits in Parallelform zu schreiben oder zu lesen. Hierzu sind die Adressen und das Datenleitungsnetz so strukturiert, dass in Ansprache auf eine Spaltenadresse gleichzeitig m Bitleitungen über das Datenleitungsnetz mit m Datenanschlüssen am Datenport des RAM verbunden werden. Bei dieser Speicherorganisation erfolgt also mit jeder Spaltenadresse die Selektion einer ganzen Zellengruppe in der durch die Zeilenadresse bestimmten Zeile.
  • Die Zahl m, also die Mächtigkeit der disjunkten Zellengruppen und somit die Bitbreite der über den Datenport laufenden Daten, ist vorzugsweise eine Potenz von 2; derzeit gebräuchlich sind m-Werte von 4, 8 und 16. Viele RAMs, insbesondere DRAMs, werden bei der Herstellung so gestaltet, dass eine Auswahl bzw. Einstellung des m-Wertes möglich ist, um das RAM wahlweise im 4-Bit-, 8-Bit oder 16-Bit-Modus zu betreiben.
  • Zur Realisierung von RAM-Datenspeichern mit hoher Speicherkapazität und/oder mit hohem Datendurchsatz ist es üblich, eine Mehrzahl k von RAM-Bausteinen, die jeweils auf einem Chip integriert sind und für gleiche Bitbreite m konstruiert oder eingestellt sind, zu einem Modul auf einer Platine zusammenzufassen. Beim Stand der Technik wird auf alle k Bausteine gleichzeitig im Parallelbetrieb zugegriffen, um bei jedem Zugriff ein Paket von k Datengruppen, deren jede m Paralleldaten umfasst, einzuschreiben oder auszulesen. Hierzu hat das Modul einen zentralen Datenport für n = m·k Parallelbits und ein zentrales n-Bit-Parallelregister (das Symbol steht hier und im Folgenden als Multiplikationszeichen). Die Datenports der k Bausteine sind über jeweils einen zugeordneten m-Bit-Datenbus parallel an das zentrale Register angeschlossen, das als Datenpuffer zwischen dem zentralen n-Bit-Modulport und den RAM-Bausteinen dient.
  • Ein Beispiel für den Aufbau eines bekannten Speichermoduls mit n = 64 Datenanschlüssen ist im oberen Teil der 1 der beigefügten Zeichnungen dargestellt. Im unteren Teil dieser Figur sind die Schemata des Datentransfers in diesem Modul für eine Burstlänge r = 1 und eine Burstlänge r = 4 gezeigt. In der 1 sind, ebenso wie in den anderen Zeichnungsfiguren, gleichartige Elemente mit den gleichen Abkürzungen (Buchstaben oder Buchstaben-Kombinationen) bezeichnet, wobei zur Unterscheidung meist eine laufende Nummer nachgestellt ist. Wird im Beschreibungstext eine Menge mehrerer gleichartiger Elemente gesammelt aufgeführt, dann sind die nachgestellten Nummern in eckige Klammer [] gesetzt, wobei ein Doppelpunkt ":" zwischen zwei Nummern für das Wort "bis" steht und ein Komma "," für das Wort "und" steht. So ist z.B. "Datengruppen d[1,5]-1" zu lesen als "Datengruppen d1-1 und d5-1".
  • Das bekannte Speichermodul nach 1 enthält einen so genannten "Rank" aus k = 8 RAM-Bausteinen D[1:8], die jeweils auf eine Bitbreite von m = 8 eingestellt sind, um über den zentralen Modul-Datenport DP Datenpakete einer Bitbreite n = k·m = 64 einzuschreiben oder auszulesen. Die Übertragung der Daten zwischen dem Datenport DP und den RAMs D[1:8] erfolgt über ein zentrales pufferndes Datenregister DR. Die RAMs D[1:8] sind jeweils über ein zugeordnetes Exemplar von acht 8-Bit-Datenbussen DB parallel an das Datenregister DR angeschlossen. In der Datenschnittstelle jedes RAM, also am Übergang zu dem jeweils zugeordneten Datenbus, befindet sich üblicherweise ein lokaler Datenpuffer in Form eines m-Bit-Parallel-Registers (nicht gezeigt).
  • Üblicherweise werden die am Datenport DP ein- oder ausgegebenen Datenpakete von einem Controller (nicht gezeigt) gesendet bzw. empfangen, der auch Steuersignale an den Eingangs-Port SP eines Steuersignalregisters SR liefert. Diese Steuersignale umfassen alle notwendigen Signale zum Befehlen und zur Zeitsteuerung der Betriebsabläufe innerhalb der RAMs sowie Steuerbits ("Selektionsbits"), um für jedes 64-Bit-Datenpaket acht Zellengruppen im Rank zu adressieren, und zwar jeweils eine in jedem der acht RAMs D[1:8] des Rank. Für das Beispiel nach 1 sei angenommen, dass die RAMs D[1:8] jeweils z = 227 Speicherzellen enthalten, aufgeteilt auf 4 = 22 Speicherbänke B. Zur Selektion einer Zellengruppe von m = 8 = 23 Zellen innerhalb eines RAM sind also 24 Adressbits notwendig. Die vom Controller gelieferten Selektionsbits umfassen insgesamt 25 Bits, nämlich ein zusätzliches Bit, um den Rank bereit zu schalten.
  • Diese insgesamt 25 Selektionsbits werden vom Steuersignalregister SR folgendermaßen zugeteilt:
    1 Rank-Selektionsbit,: das über eine Leitung DS den so genannten "Chip-Select"-Anschlüssen C aller RAMs D[1:8] angelegt wird, um durch den Logikwert "1" dieses Bit die RAMs pauschal zu selektieren (also den ganzen Rank bereit zu schalten), während der Logikwert "0" dieses Bit bedeutet, dass der Rank "nicht selektiert" ist
    2 Bank-Adressbits: zur Auswahl zwischen 4 = 22 Bänken innerhalb des RAM;
    12 Zeilen-Adressbits: zur Auswahl zwischen 212 Zeilenadressen innerhalb der Bank;
    10 Spalten-Adressbits: zur Auswahl zwischen 210 disjunkten Spaltengruppen von jeweils m = 8 Spalten und somit m = 8 Zellengruppen bei jeder Zeilenadresse.
  • Die 24 Adressbits zur Bank-, Zeilen- und Spaltenadressierung innerhalb der RAMs werden den RAMs D[1:8] über einen Adressenbus AB angelegt. Der Adressenbus AB enthält üblicherweise nur 14 Adressleitungen, nämlich 2 Leitungen für die Bank-Adressbits und 12 weitere Leitungen, über welche zuerst die 12 Zeilen-Adressbits übertragen werden. Die Übertragung der 10 Spalten-Adressbits erfolgt anschließend über 10 zugewiesene Exemplare dieser 12 Leitungen.
  • Die besagten 25 Selektionsbits gelangen zu der üblichen Zugriffsteuereinrichtung A in jedem RAM, welche in bekannter Weise die Lese- oder Schreibverbindung zwischen der selektierten Zellengruppe und dem Datenbus DB des betreffenden RAM herstellt. Die Leitungen für die Übertragung der anderen Steuersignale vom Steuersignalregister SR zu den RAMs sind in der Figur nicht dargestellt, um die Zeichnung nicht zu unübersichtlich machen. Das zentrale Steuersignalregister SR und die Zugriffsteuereinrichtungen A in den RAMs bilden also insgesamt die "Selektionseinrichtung" für den Speicherzellenzugriff.
  • Da die einzelnen RAM-Bausteine D[1:8] in räumlichem Abstand voneinander angeordnet sind, sind die Datenbusse DB zwischen dem Datenregister DR und den verschiedenen Bausteinen nicht alle gleich lang, so dass sich Laufzeitunterschiede infolge der Entfernungsunterschiede ergeben. Gleiches gilt für die Steuerleitungen zwischen den Bausteinen und dem Steuersignalregister SR. Dies führt dazu, dass nach dem Start eines Lesezugriffes die 8-Bit-Datengruppen von den verschiedenen Bausteinen nicht alle Daten gleichzeitig sondern zeitlich gestaffelt am Datenregister DR ankommen, was nachteilige Folgen hat. Das Muster dieser Zeitstaffelung hängt von der speziellen räumlichen Anordnung der Teile des Moduls ab.
  • Das Modul nach 1 ist ein so genanntes "Dual Inline Memory Module" (DIMM) mit einem Rank, bei welchem die beiden Hälften zu jeweils vier RAM-Bausteinen symmetrisch zum Sende/Empfangsblock SE angeordnet sind, der die Register DR und SR für die Daten- und Steuersignale enthält. Somit sind immer zwei RAM-Bausteine gleich weit vom Sende/Empfangsblock SE entfernt. Nach dem Startbefehl für einen Zugriff dauert es eine gewisse Steuersignal-Laufzeit, bis die vom Steuersignalregister SR gesendeten Steuersignale und Selektionsbits zur Einleitung des eigentlichen Lesevorganges an den beiden räumlich nächstliegenden Bausteinen D[1,5] angekommen sind. Anschließend verstreicht eine gewisse RAM-Ansprechzeit, bis die Daten aus den selektierten Speicherzellen an den Datenanschlüssen des Bausteins zur Verfügung stehen und abgerufen werden können. Nach dem Abruf dauert es noch eine Daten-Laufzeit, bis die Daten über den zugeordneten Datenbus DB an das Datenregister DR gelangt sind. Die Summe dieser drei Zeitspannen, also die gesamte Schleifenverzögerung beim "Rundtrip" durch die Schleife, die vom Sende/Empfangsblock SE über die nächstliegenden RAM-Bausteine D[1:5] zurück zum Sende/Empfangsblock SE führt, wird nachstehend mit τ1 bezeichnet: τ1 = Schleifenverzögerung über D[1,5].
  • Je weiter die RAM-Bausteine vom Sende/Empfangsblock SE entfernt sind, desto länger dauert es, bis die Lesedaten nach dem Startbefehl am Datenregister DR im Sende/Empfangsblock SE eintreffen, weil die Steuersignal- und Datenlaufzeiten mit wachsender Entfernung länger werden (nur die RAM-Ansprechzeit ändert sich nicht). Für die Baustein-Paare D[2:6], D[3,7] und D[4,8] ergeben sich also zunehmend längere Schleifenverzögerungen gemäß folgender Definition: τ1 + τ2 = Schleifenverzögerungen über D[2,6], τ1 + τ2 + τ3 = Schleifenverzögerungen über D[3,7], τ1 + τ2 + τ3 + τ4 = Schleifenverzögerungen über D[4,8].
  • Im unteren Teil der 1 sind Zeitdiagramme der zeitgestaffelten Ankunft der Daten am Register DR gezeigt. Jede Lesedatengruppe, die von einem RAM-Baustein über den zugeordneten Datenbus DB an das Register DR übertragen wird und aus m Parallelbits besteht, ist durch ein Kästchen dargestellt, dessen Länge die so genannte "Bitlänge" τd der Daten anzeigt. Die Bitlänge τd ist die Dauer vom Beginn der Vorderflanke bis zum Ende der Rückflanke eines Datenimpulses.
  • Das linke Zeitdiagramm in 1 veranschaulicht den Fall, dass ein einziges n-Bit-Paket (Burstlänge r = 1) ausgelesen wird. Zum Zeitpunkt t0 wird am Steuersignalregister SR der Startbefehl für den Lesezugriff gegeben. Am Datenregister DR treffen zuerst, nach der Schleifenverzögerung τ1 zum Zeitpunkt t1, die 8-Bit-Datengruppen d1 und d5 von den beiden nächstliegenden Bausteinen D1 und D5 ein; nach einer weiteren Verzögerung τ2 kommen zum Zeitpunkt t2 die Datengruppen d2 und d6 von den Bausteinen D2 und D6 an, dann nach einer weiteren Verzögerung τ3 zum Zeitpunkt t3 die Datengruppen d3 und d7 von den Bausteinen D3 und D7, und zuletzt nach einer weiteren Verzögerung τ4 zum Zeitpunkt tp die letzten Datengrup pen d4 und d8 des Paketes von den beiden entferntesten Bausteinen D4 und D8. Erst anschließend, spätestens aber zum Zeitpunkt tp + τd, sind auch die zuletzt eingetroffenen Daten gültig in das Register DR geladen, und alle Datengruppen d[1:8] können parallel als 64-Bit-Paket zum Datenport DP weitergeschickt werden. Es ergibt sich also für einen Lesezugriff nach dem Eintreffen der ersten Datengruppe eine zusätzliche Wartezeit Tx = τ2 + τ3 + τ4bis zum Eintreffen der letzten Datengruppe.
  • An der erwähnten zusätzlichen Wartezeit Tx ändert sich nichts, wenn am Speichermodul innerhalb eines Lesezyklus nach dem Startbefehl ein Burst aus mehreren aufeinander folgenden 64-Bit-Paketen gelesen wird, wie es im rechten Zeitdiagramm in 1 für den Fall einer Burstlänge r = 4 veranschaulicht ist. Das erste n-Bit-Paket, bestehend aus den ersten m-Bit-Datengruppen d[1:8]-1 (also den Datengruppen d1-1, d2-1, ..., d8-1) ist am Datenregister DR erst nach Schleifenverzögerung τ1 plus der zusätzlichen Wartezeit Tx = τ1 + τ2 + τ3 zum Zeitpunkt tp1 vollständig angekommen.
  • Wenn die Burst-Taktrate auf den schnellstmöglichen Wert 1/τd eingestellt ist, wie in 1 gezeigt, kommen die nächsten drei Pakete d[1:8]-2, d[1:8]-3, d[1:8]-4 des Burst am jeweiligen Ziel in Zeitabständen τd an. Die Gesamtzeit Tb vom Eintreffen der ersten Daten bis zum Ende des Burst am Empfangsort ist also mindestens gleich Tb = Tx + 4·τd,oder, allgemein für beliebige Anzahl k der RAM-Bausteine im Speichermodul und für beliebige Burstlänge r: Tb = Tx + r·τd,wobei Tx der Laufzeitunterschied zwischen den Datenbussen des nächstliegenden aller k Bausteine und den Datenbussen des fernsten aller k Bausteine ist.
  • Nach dem Start eines Lesezyklus muss also insgesamt immer die Zeitspanne Tb abgewartet werden, bevor der nächste Lesezyklus oder ein nachfolgender Schreibzyklus gestartet werden kann. Die zusätzliche Wartezeit Tx begrenzt also die Geschwindigkeit, mit welcher einzelne Lesezyklen am Speichermodul aufeinander folgen können oder mit welcher ein Schreibzyklus auf einen Lesezyklus folgen kann.
  • Aus der US 6,353,539 B1 ist eine Speicheranordnung bekannt, bei der alle Steuerleitungen geometrisch gleich lang gemacht werden, um zu verhindern, dass die Zuverlässigkeit der Speichermodule aufgrund verschiedener Leitungslänge zu den einzelnen Speicherchips beeinträchtigt wird.
    •
  • Die Aufgabe der Erfindung besteht darin, eine Speicheranordnung mit mehreren räumlich beabstandeten RAM-Bausteinen so auszubilden, dass Lesezyklen mit höherer Geschwindigkeit aufeinander folgen oder mit Schreibzyklen abwechseln können, als es bisher möglich war. Diese Aufgabe wird erfindungsgemäß mit den im Patentanspruch 1 angegebenen Merkmalen gelöst.
  • Gegenstand der Erfindung ist demnach eine Speicheranordnung, die folgendes enthält: eine gerade Anzahl k ≥ 4 räumlich beabstandeter RAM-Bausteine, deren jeder eine Vielzahl z von Speicherzellen aufweist, die in disjunkten Zellengruppen aus jeweils m Speicherzellen organisiert sind, welche durch eine Zellengruppen-Adresse jeweils gleichzeitig selektierbar sind, um m Daten über einen m-Bit-Datenbus des Bausteins jeweils gleichzeitig einzuschreiben oder auszulesen; ein Register zum Zwischenspeichern und Übertragen von jeweils n parallelen Datenbits als Paket zwischen einem n-Bit-Parallelport und den Datenbussen, wobei n ein ganzzahliges Vielfaches von m ist; eine Selektionseinrichtung, die auf Selektionsbits anspricht, um für jede der disjunkten m-Bit-Gruppen des n-Bit-Paketes jeweils eine gesonderte Zellengruppe innerhalb der Mehrzahl der Bausteine zu selektieren. Die Erfindung besteht darin, dass die k Bausteine in q ≥ 2 disjunkte Bausteingruppen eingeteilt sind, deren jede k/q Bausteine umfasst, die sich in ihrer Entfernung vom Register möglichst wenig voneinander unterscheiden, und dass m = q·n/k ist und dass die Selektionseinrichtung ausgebildet ist, um für jede m-Bit-Gruppe des selben n-Bit-Paketes jeweils einen gesonderten Baustein der selben Bausteingruppe und eine Zellengruppe in diesem Baustein zu selektieren.
  • Dank der erfindungsgemäßen Einteilung der RAM-Bausteine in Gruppen, der erfindungsgemäßen Bemessung der Bitbreite m an jedem Baustein und der erfindungsgemäßen Struktur für die Selektion der zu jeweils einem Paket zusammengefassten m-Bit-Datengruppen verkürzt sich bei jedem Zugriff die oben definierte zusätzliche Wartezeit Tx nach jedem Lesezyklus auf das Maß der Laufzeitdifferenz zwischen dem kürzesten und dem längsten Datenbus innerhalb der jeweiligen Bausteingruppe. Entsprechend schneller können Lesezyklen aufeinander folgen bzw. mit Schreibzyklen abwechseln.
    •
  • Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung, insbesondere was die Maßnahmen für einen Burst-Betrieb (Burstlängen r > 1) betrifft, sind in Unteransprüchen gekennzeichnet. Zur näheren Erläuterung der Erfindung werden nachstehend verschiedene Ausführungsbeispiele anhand weiterer Zeichnungsfiguren beschrieben.
  • 2 zeigt in ähnlicher Darstellungsweise wie die bereits behandelte 1 eine erfindungsgemäße Ausbildung eines Speichermoduls mit k = 8 RAM-Bausteinen sowie Schemata der zeitgestaffelten Ankunft von Lesedaten am Datenregister mit Burstlängen r = 1 und r = 4;
  • 3 zeigt für das Speichermodul nach 2 die zeitgestaffelte Ankunft von Lesedaten am Datenregister mit einer Burstlänge r = 8;
  • 4 zeigt eine erfindungsgemäße Ausbildung eines Speichermoduls mit k = 16 RAM-Bausteinen;
  • 5 zeigt für das Speichermodul nach 4 die zeitgestaffelte Ankunft von Lesedaten am Datenregister mit einer Burstlänge r = 4.
  • Viele Elemente, die in den 2 und 4 gezeichnet sind, gleichen oder entsprechen baulich und funktionell einzelnen Elementen der bereits behandelten 1; sie sind mit den gleichen Abkürzungen bezeichnet wie dort, hinsichtlich ihrer detaillierten Beschreibung kann auf die Beschreibung zu 1 verwiesen werden.
  • Das Speichermodul nach 2 enthält acht RAM-Bausteine D[1:8], welche jeweils die gleiche Speicherkapazität (Zellenzahl z = 227) haben und ähnlich aufgebaut sind wie die in 1 gezeigten Bausteine. Die Bausteine D[1:8] sind in gleicher Weise wie im Falle der 1 beidseitig des zentralen Sende/Empfangsblockes SE angeordnet, der das zentrale Datenregister DR und das zentrale Steuersignalregister SR enthält. Jeder der Bausteine D[1:8] ist mit dem Datenregister DR über jeweils einen Datenbus DB verbunden, und die Adressbiteingänge aller Bausteine sind an einen Adressenbus AB angeschlossen, der mit dem Steuersignalregister SR verbunden ist, welches auch die Signale für die Chip-Select-Eingänge C an den Bausteinen D[1:8] liefert.
  • Das Speichermodul nach 2 ist so ausgebildet, dass für jedes n-Bit-Datenpaket nicht auf die Gesamtmenge aller k RAM-Bausteine zugegriffen wird, sondern jeweils nur auf eine Bausteingruppe, die eine Teilmenge bildet, innerhalb derer sich die Entfernungen zum Sende/Empfangsblock SE möglichst wenig unterscheiden. Infolgedessen ist beim Lesen der Verzögerungsunterschied zwischen den am Datenregister DR ankommenden Daten des jeweils selben Paketes geringer als im bekannten Fall.
  • Beim Beispiel nach 2 sind die RAM-Bausteine D[1:8] in q = 2 gleich große Gruppen eingeteilt: die erste Gruppe umfasst die vier "nahen" Bausteine D[1,2,5,6], und die zweite Gruppe umfasst die vier "fernen" Bausteine D[3,4,7,8]. Damit innerhalb jeder Bausteingruppe gleichzeitig auf n = 64 Daten zugegriffen werden kann, ist jeder Baustein für eine Bitbreite m = q·n/k = 2·64/8 = 16 organisiert, und entsprechend breit sind die Datenbusse DB dimensioniert. Die 16-Bit-Datenbusse DB von jeweils zwei RAM-Bausteinen, die zu verschiedenen Bausteingruppen gehören, sind zusammengeschaltet und mit den gleichen Anschlüssen des zentralen Registers verbunden. Im Einzelnen sind die beiden Datenbusse des Baustein-Paares D[1,3] zusammengeschaltet, ebenso wie die Datenbusse des Paares D[2,4], des Paares D[5,7] und des Paares D[6,8].
  • Um für ein Datenpaket die jeweilige Bausteingruppe innerhalb des Rank zu selektieren, muss eines der vom Controller gelieferten Selektionsbits speziell hierzu reserviert werden. Da andererseits m = 16 = 24 ist, also doppelt so groß wie im Falle der 1, braucht in jedem Baustein nur zwischen z/m = 227/24 = 223 Zellengruppen ausgewählt zu werden; man benötigt also 1 Adressbit weniger als im Falle der 1. Somit braucht die Gesamtzahl der vom Controller zu liefernden Selektionsbits nicht erhöht zu werden. Es ist lediglich erforderlich, eines der im Falle der 1 verwendeten 24 Adressbits umzuwidmen für die Bausteingruppen-Selektion innerhalb des Rank. Vorzugsweise wird hierzu eines der im Falle der 1 verwendeten 10 Spalten-Adressbits benutzt, so dass sich die 25 Selektionsbits vom Controller wie folgt aufteilen: 1 Rank-Selektionsbit,
    1 Bausteingruppen-Selektionsbit: zur Auswahl zwischen den beiden Bausteingruppen innerhalb des Rank.
    2 Bank-Adressbits: zur Auswahl zwischen 4 = 22 Bänken innerhalb eines RAM-Bausteins,
    12 Zeilen-Adressbits: zur Auswahl zwischen 212 Zeilenadressen innerhalb der Bank,
    9 Spalten-Adressbits: zur Auswahl zwischen 29 disjunkten Spaltengruppen von jeweils m = 16 Spalten bei jeder Zeilenadresse.
  • Das Rank-Selektionsbit und das Bausteingruppen-Selektionsbit werden im Steuersignalregister SR gemäß der 2 derart decodiert, dass für jede Bausteingruppe ein eigenes Bausteingruppen-Aktivierungssignal erzeugt wird. Das Aktivierungs signal für die erste Bausteingruppe wird über eine Leitung DS1 den Chip-Select-Eingängen C der betreffenden Bausteine D[1,2,5,6] angelegt, und das Selektionssignal für die zweite Bausteingruppe wird über eine Leitung DS2 den Chip-Select-Eingängen C der betreffenden Bausteine D[3,4,7,8] angelegt. Ferner liefert das Steuersignalregister SR über den Adressenbus AB die 23 Adressbits zur Selektion der Zellengruppe von jeweils m = 16 Speicherzellen innerhalb der RAM-Bausteine.
  • Das linke Diagramm im unteren Teil der 2 zeigt den Fall der Auslesung eines einzigen 64-Bit-Paketes (Burstlänge r = 1) aus einer ausgewählten Gruppe von vier RAM-Bausteinen. Ausgewählt für das Paket sei die "nahe" Bausteingruppe, welche die vier Bausteine D[1,2,5,6] umfasst. Zum Zeitpunkt t0 wird vom Steuersignalregister SR der Startbefehl für den Lesezugriff auf vier 16-Bit-Datengruppen d1, d2, d5, d6 des Paketes abgesandt. Nach der Schleifenverzögerung τ1 erreichen die Datengruppen d1 und d5 das Datenregister DR, und nach einer weiteren Verzögerung τ2 erreichen die Datengruppen d2 und d6 das Datenregister DR. Die zusätzliche Wartezeit Tx zwischen der Ankunft der ersten Daten und der Ankunft der letzten Daten des 64-Bit-Paketes beträgt also nur Tx = τ2und ist somit wesentlich kürzer ist als im bekannten Fall gemäß 1. Spätestens nach Ablauf einer weiteren Zeitspanne τd sind zum Zeitpunkt tp auch die letzten Daten am Empfangsort gültig, und das ganze 64-Bit-Paket kann in Parallelform weitergeschickt werden.
  • Wie leicht einzusehen ist, gilt bei Auswahl der "fernen" Bausteingruppe D[3,4,7,8] für ein 64-Bit-Einzelpaket die Wartezeit Tx = τ4,was ebenfalls wesentlich kürzer ist als im bekannten Fall.
  • Im Falle eines Burst von r aufeinander folgenden 64-Bit-Datenpaketen wird für alle Pakete desselben Burst die selbe Bausteingruppe ausgewählt. Das rechte Diagramm im unteren Teil der 2 zeigt den Fall der Auslesung eines Burst der Länge r = 4 aus der "nahen" Bausteingruppe, welche die vier Bausteine D[1,2,5,6] umfasst. Im Burst-Betrieb werden die Bank-, Zeilen- und Spalten-Adressbits nur für die Adressen der Datengruppen des ersten Paketes des Burst gesendet; die Adressen-Weiterschaltung für die Datengruppen der folgenden Pakete des Burst erfolgt dann selbsttätig innerhalb der Bausteine mittels eines Adressenzählers, wie an sich bekannt. Zum Zeitpunkt t0 wird vom Steuersignalregister SR der Startbefehl für die Auslesung des Burst abgesandt. Nach der Schleifenverzögerung τ1 treffen am Datenregister DR zum Zeitpunkt t1 die ersten beiden Datengruppen d[1,5]-1 des ersten Paketes ein, und nach einer weiteren Laufzeit τ2 treffen zum Zeitpunkt tp die letzten beiden Datengruppen d[2,6]-1 des ersten Paketes ein. Die gesamte Zeit Tb vom Eintreffen der ersten Daten des Burst bis zum Ende des Burst ist dann Tb = τ2 + r·τd.
  • Wenn für den Lesedaten-Burst die "ferne" Bausteingruppe D[3,4,7,8] ausgewählt wird, dann beträgt gesamte Zeit Tb vom Eintreffen der ersten Daten des Burst bis zum Ende des Burst Tb = τ4 + r·τd.
  • Generell gesagt ist beim Speichermodul nach 2 die Wartezeit Tx zwischen der Ankunft der ersten und der letzten Datengruppe eines Datenpaketes nur so groß wie die Differenz der Schleifenverzögerungen zwischen den Bausteinen innerhalb einer Bausteingruppe. Im Speichermodul nach 2 ist Tx entweder gleich τ2 oder gleich τ4, je nachdem, ob die nahe oder die ferne Bausteingruppe adressiert wird. In der Praxis kann man davon ausgehen, dass die Differenz der Schleifenverzögerung zwischen jeweils zwei unmittelbar benachbarten Bausteinen immer zumindest annähernd gleich ist. Somit sind auch τ2 und τ4 zumindest annähernd gleich.
  • Man kann Tx aber sogar auf Null bringen, indem man die Gruppeneinteilung der RAM-Bausteine derart vornimmt, dass jede angesprochene Gruppe aus RAM-Bausteinen besteht, die gleiche Buslänge haben. Für das Speichermodul nach 2 wären das die Bausteingruppen D[1,5] bzw. D[2,6] bzw. D[3,7] bzw. D[4,8], also Gruppen aus nur jeweils zwei Bausteinen. Hierzu müsste jeder der beteiligten Bausteine allerdings für eine Bitbreite m = n/2 = 32 ausgelegt sein. Dies setzt aber die Schaffung einer neuen Generation von RAM-Bausteinen voraus, denn die derzeit industriell produzierten RAM-Bausteine sind für eine Bitbreite von höchstens m = 16 konzipiert.
  • Mit Speichermodulen, welche die derzeit handelsüblichen RAM-Bausteine einer Bitbreite m = 16 enthalten, ist ein 64-Bit-Betrieb mit Tx = 0 nur möglich, wenn die räumliche Anordnung der Bausteine so getroffen ist, dass jeweils vier Bausteine gleiche Buslänge haben. Eine solche Anordnung ist in der 4 gezeigt.
  • Das Speichermodul nach 4 enthält k = 16 RAM-Bausteine D[1:16] und einen zentralen Sende/Empfangsblock SE, an dem sich der 64-Bit-Datenport DP zur Ein- und Ausgabe der 64-Bit-Datenpakete und der Steuersignal-Port SP zur Eingabe von Selektionsbits zur Selektion der Bausteine und Adressierung der Zellengruppen innerhalb der Bausteine befindet. Die 16 RAM-Bausteine bilden zwei Reihen zu jeweils acht Bausteinen D[1:8] und D[9:16], die symmetrisch zum Sende/Empfangsblock SE angeordnet sind. Die beiden Reihen können entweder auf derselben Oberfläche einer Platine angeordnet sein, oder die eine Reihe kann auf der Vorderseite und die andere auf der Rückseite der Platine angeordnet sein. Ferner liegen die beiden Hälften jeder Reihe symmetrisch zum Sende/Empfangsblock SE. Derartige räumliche Anordnungen von RAM-Bausteinen für ein Speichermodul sind an sich bekannt. Beim Stand der Technik werden die beiden Baustein-Reihen als zwei Ranks betrieben, die mittels des weiter oben erwähnten Rank-Selektionsbit selektiv adressiert werden.
  • Die Bausteine D[1:16] des in 4 gezeigten Speichermoduls entsprechen in ihrem Aufbau den in 2 gezeigten RAM-Bausteinen. Sie sind alle für eine Datenbitbreite m = 16 konzipiert und jeweils über einen 16-Bit-Datenbus DB mit dem zentralen Sende/Empfangsblock SE verbunden. Jeder RAM-Baustein hat wie im Falle der 2 einen Adressenport zum Anlegen von 23 Adressbits und einen Anschluss C zur Aktivierung des betreffenden Bausteins.
  • Infolge der beschriebenen doppelt-symmetrischen Anordnung im Speichermodul haben jeweils vier Bausteine gleiche Entfernung bzw. Buslänge zum Sende/Empfangsblock SE. Es existieren also k/4 = 16/4 = 4 Bausteingruppen mit jeweils gleichem Wert der Schleifenverzögerung des Lesebetriebs: die Gruppe D[1,5,9,13] mit der Schleifenverzögerung τ1, die Gruppe D[2,6,10,14] mit der Schleifenverzögerung τ1 + τ2, die Gruppe D[3,7,11,15] mit der Schleifenverzögerung τ1 + τ2 + τ3, und schließlich die Gruppe D[4,8,12,16] mit der Schleifenverzögerung τ1 + τ2 + τ3 + τ4. Demnach werden, gemäß dem Prinzip der Erfindung, für die vier 16-Bit-Datengruppen eines 64-Bit-Paketes immer vier RAM-Bausteine selektiert, die zur selben Gruppe gehören. Somit können, wie in 4 gezeigt, die Datenbusse DB jeweils aller derjenigen Bausteine, die nicht zur selben Gruppe gehören, zusammengeschaltet werden. Das heißt, die Datenbusse der Bausteine D[1:4] sind zusammengeschaltet, ferner die Datenbusse der Bausteine D[5:8], die Datenbusse der Bausteine D[9:12] und die Datenbusse der Bausteine D[13:16].
  • Innerhalb des Sende/Empfangsblockes SE befindet sich das Datenregister DR, welches die Daten zwischen den Datenbussen DB und dem Datenport DP überträgt, und das Steuersignalregister SR, welches 25 Selektionsbits vom Steuersignal-Port SP verarbeitet. Das Steuersignalregister SR ordnet die 25 Selektionsbits wie folgt:
    2 Bausteingruppen-Selektionsbits zur Auswahl zwischen den vier Bausteingruppen des Moduls;
    2 Bank-Adressbits: zur Auswahl zwischen 4 = 22 Bänken innerhalb eines RAM-Bausteins;
    12 Zeilen-Adressbits: zur Auswahl zwischen 212 Zeilenadressen innerhalb der Bank;
    9 Spalten-Adressbits: zur Auswahl zwischen 29 disjunkten Spaltengruppen von jeweils m = 16 Spalten bei jeder Zeilenadresse.
  • Die beiden Bausteingruppen-Selektionsbits werden im Steuersignalregister des Sende/Empfangsblockes SE gemäß der 4 derart decodiert, dass für jede der vier Bausteingruppen ein eigenes Bausteingruppen-Aktivierungssignal erzeugt wird. Das Aktivierungssignal für die erste Bausteingruppe D[1,5,9,13] wird über eine Leitung DS1 den Chip-Select-Eingängen C der betreffenden Bausteine angelegt; das Aktivierungssignal für die zweite Bausteingruppe D[2,6,10,14] wird über eine Leitung DS2 den Chip-Select-Eingängen C der betreffenden Bausteine angelegt; das Aktivierungssignal für die dritte Bausteingruppe D[3,7,11,15] wird über eine Leitung DS3 den Chip-Select-Eingängen C der betreffenden Bausteine angelegt; das Aktivierungssignal für die vierte Bausteingruppe D[4,8,12,16] wird über eine Leitung DS4 den Chip-Select-Eingängen C der betreffenden Bausteine angelegt.
  • Am Speichermodul nach 4 wird für alle r 64-Bit-Datenpakete des jeweils selben Burst der Länge r dieselbe Bausteingruppe ausgewählt. Die 5 zeigt ein Beispiel für das Auslesen eines Burst der Länge r = 4, wobei die "nahe" Bausteingruppe D[1,5,9,13] für alle vier Datenpakete dieses Burst ausgewählt wird. Zum Zeitpunkt t0 wird vom Steuersignalregister SR der Startbefehl für die Auslesung des Burst abgesandt. Da die Schleifenverzögerungen über die vier Bausteine D[1,5,9,13] alle gleich sind lang sind, im gezeigten Fall alle gleich τ1, treffen zum Zeitpunkt t1 = t0 + τ1 alle vier Datengruppen d[1,5,9,13]-1 gleichzeitig am Datenregister DR ein. Somit entfällt eine zusätzliche Wartezeit Tx völlig. Die gesamte Zeit Tb vom Eintreffen der ersten Daten bis zum Ende des Burst am Empfangsort ist Tb = r·τd,sie ist auch unabhängig davon, welche der vier Bausteingruppen für den Burst ausgewählt wird.
  • Da bei einem erfindungsgemäß organisierten Speichermodul allen m-Bit-Datengruppen des selben Datenpaketes und, im Falle eines Burst von r aufeinander folgenden Paketen, auch allen r Paketen des selben Burst jeweils die selbe Bausteingruppe des Moduls zugeordnet wird, und zwar sowohl beim Schreiben als auch beim Lesen, beschränkt sich jeder Schreib- oder Lesezyklus auf eine Bausteingruppe. Von Zyklus zu Zyklus kann natürlich auch auf verschiedene Bausteingruppen zugegriffen werden, um die gesamte Speicherkapazität des Moduls zu nutzen.
  • Es sei noch erwähnt, dass die zeitgerechte Taktung aller Vorgänge beim Betrieb der beschriebenen Speichermodule durch entsprechende Ausbildung einer Zeitsteuereinrichtung bewirkt wird, die mit dem Steuersignalregister SR, dem Datenregister DR und auch den RAM-Bausteinen über Taktleitungen verbunden ist. Diese Zeitsteuereinrichtung und auch die Taktleitungen sind in den 2 und 4 nicht dargestellt, um die Zeichnungen nicht unübersichtlich zu machen.
  • Die vorstehend anhand der 2 bis 5 beschriebenen Ausbildungen und Betriebsarten von Speichermodulen sind lediglich Ausführungsbeispiele der Erfindung; natürlich sind zahlreiche andere Varianten im Rahmen des Prinzips der Erfindung möglich. So kann der Sende/Empfangsblock auch außerhalb der RAM-Platine direkt am (nicht gezeigten) Speicher-Controller angeordnet und mit dem Block der RAM-Bausteine über einen 64-Bit-Bus verbunden sein, der sich erst nahe den RAM-Bausteinen verzweigt. In diesem Fall sind die Schleifenlaufzeiten natürlich länger, was aber nichts an den Differenzen der Schleifenlaufzeiten ändert.
  • Die Decodierung der Selektionsbits kann, statt im Steuersignalregister SR, auch an den einzelnen RAM-Bausteinen erfolgen, die in diesem Fall jeweils mit einer zusätzlichen oder entsprechend modifizierten Adressen-Decodiereinrichtung zu versehen wären.
  • Die Anzahl k der RAM-Bausteine und/oder die Anzahl z der Speicherzellen pro Baustein und/oder die Anzahl m der Bits pro Datengruppe und/oder die Anzahl n der Bits pro Datenpaket und/oder die Anzahl q der Bausteingruppen kann natürlich auch anders sein als bei den beschriebenen Beispielen. Natürlich muss die Zahl k der RAM-Bausteine eine gerade Zahl mindestens gleich 4 sein. Vorzugsweise (aber nicht zwingend) sind alle vorstehend aufgeführten Zahlen ganzzahlige Potenzen von 2. Dies vereinfacht die Adressierung. So kann z.B. eine Anordnung mit k = 16 Bausteinen, wie sie in 4 gezeigt ist, auch in q = 2 Bausteingruppen zu jeweils k/q = 8 Bausteinen eingeteilt werden: eine erste Gruppe D[1,2,5,6,9,10,13,14] und eine zweite Gruppe D[3,4,7,8,11,12,15,16]. In diesem Fall wäre die Bitbreite für jeden Baustein m = 8, wie beim Stand der Technik, wobei jedoch, im Unterschied zum Stand der Technik, das gesamte Modul als 1 Rank mit der erfindungsgemäßen Gruppeneinteilung zu betreiben wäre und die Datenbusse der Bausteinpaare D[1,3], D[2,4], D[5,7], D[6,8], D[9,11], D[10,12], D[13,15] jeweils zusammengeschaltet sind.
    • A
    Zugriffsteuereinrichtung im RAM-Baustein
    AB
    Adressenbus
    B
    Speicherbank
    C
    Chip-Select-Eingang am RAM-Baustein
    D
    RAM-Baustein
    d
    m-Bit-Datengruppe
    DB
    Datenbus
    DP
    Modul-Datenport
    DR
    zentrales Datenregister
    DS
    Chip- bzw. Bausteingruppen-Selektionsleitungen
    SE
    Sende/Empfangsblock
    SP
    Modul-Steuersignalport
    SR
    zentrales Steuersignalregister

Claims (4)

  1. Speicheranordnung, enthaltend: eine gerade Anzahl k ≥ 4 räumlich beabstandeter RAM-Bausteine (D), deren jeder eine Vielzahl z von Speicherzellen aufweist, die in disjunkten Zellengruppen aus jeweils m Speicherzellen organisiert sind, welche durch eine Zellengruppen-Adresse jeweils gleichzeitig selektierbar sind, um m Daten über einen m-Bit-Datenbus (DB) des Bausteins jeweils gleichzeitig einzuschreiben oder auszulesen; ein Register (DR) zum Zwischenspeichern und Übertragen von jeweils n parallelen Datenbits gleich einem ganzzahligen Vielfachen von m als Paket zwischen einem n-Bit-Parallelport (DP) und den Datenbussen (DB), eine Selektionseinrichtung (SR, DS, AB, A), die auf Selektionsbits anspricht, um für jede der disjunkten m-Bit-Gruppen (d) des n-Bit-Paketes jeweils eine gesonderte Zellengruppe innerhalb der Mehrzahl der Bausteine (D) zu selektieren, dadurch gekennzeichnet, dass die k Bausteine (D) in q ≥ 2 disjunkte Bausteingruppen eingeteilt sind, deren jede k/q Bausteine umfasst, die sich in ihrer Entfernung vom Register (DR) möglichst wenig voneinander unterscheiden, und dass m = q·n/k ist und dass die Selektionseinrichtung (SR, DS, AB, A) ausgebildet ist, um für jede m-Bit-Gruppe des selben n-Bit-Paketes jeweils einen gesonderten Baustein der selben Bausteingruppe und eine Zellengruppe in diesem Baustein zu selektieren.
  2. Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Selektionseinrichtung (SR, DS, AB, A) ausgebildet ist, um zur Übertragung eines Burst von r aufeinander folgenden n-Bit-Paketen die selbe Bausteingruppe für alle r Pakete des Burst zu selektieren.
  3. Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Selektionseinrichtung (SR, DS, AB, A) ausgebildet ist, um zur Übertragung eines Burst von r aufeinander folgenden n-Bit-Paketen verschiedene Bausteingruppen für verschiedene Pakete des Burst zu selektieren.
  4. Speicheranordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Datenbusse (DB) disjunkte Baustein-Teilmengen, die jeweils einen Baustein (D) aus jeder Bausteingruppe umfassen, mit jeweils denselben Anschlüssen des Registers (DR) verbunden sind.
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