DE69818127T2

DE69818127T2 - Flexible Schmelzsicherungsanordnung in Halbleiterspeicherschaltung mit Redundanz

Info

Publication number: DE69818127T2
Application number: DE69818127T
Authority: DE
Inventors: Peter Poechmueller
Original assignee: Infineon Technologies AG
Current assignee: Qimonda AG
Priority date: 1997-03-28
Filing date: 1998-03-03
Publication date: 2004-05-27
Anticipated expiration: 2018-03-04
Also published as: DE69818127D1; TW393640B; EP0867810A2; CN1195173A; JPH10275494A; US5859801A; KR19980080540A; CN1129141C; KR100541509B1; EP0867810A3; JP4156067B2; EP0867810B1

Description

Erfindungsgebiet
Die vorliegende Erfindung betrifft allgemein Halbleiterspeicher und insbesondere Halbleiterspeicher wie etwa einen dynamischen Direktzugriffsspeicher mit redundanten Speicherzellen und Sicherungen zum Speichern von Adreßdaten fehlerhafter Speicherzellen.
Allgemeiner Stand der Technik
Aus den Patent Abstracts of Japan Band 012, Nr. 497 (P-806), 26. Dezember 1988 & JP 63 206998 A (OKI ELEKCTIC IND CO LTD) , 26. August 1988 ist eine Technik bekannt, um das Ausmaß der Verdrahtungen für die Übertragung von redundanzentscheidenden Signalen innerhalb eines Redundanzspeichers zu reduzieren.
Aufgrund der zunehmenden Dichte und Komplexität gegenwärtiger Direktzugriffsspeicher (RAMs) ist es schwierig, RAMs herzustellen, die innerhalb des Speicherzellenarrays vollständig frei von Fehlern sind. Um die Ausbeute dieser Bauelemente zu erhöhen, wird dementsprechend ein Teil des Speicherzellenarrays als ein redundanter Speicherabschnitt bezeichnet. Auf Speicherzellen des redundanten Speichers wird immer dann zugegriffen, wenn bestimmt wird, daß eine ankommende Adresse einem defekten Teil des Hauptspeichers entspricht. Es wird eine chipintegrierte Logikschaltung verwendet, um fehlerhafte Hauptspeicheradressen zu speichern und das Schreiben und Lesen von Daten in dem redundanten Speicher zu erleichtern. Diese Logikschaltung enthält mehrere Sicherungsgruppen, wobei einzelne Sicherungen innerhalb einer Sicherungsgruppe entweder offen oder geschlossen sind, um einen Logikzustand darzustellen. Somit bildet jede Sicherungsgruppe ein Logikwort entsprechend einer Adresse einer fehlerhaften Zelle oder Gruppe von Zellen im Hauptspeicher.
Unter Bezugnahme auf 1 wird ein vereinfachtes Blockschaltbild einer herkömmlichen, als dynamischer Direktzugriffsspeicher (DRAM) ausgeführten integrierten Schaltung 10 gezeigt. Das DRAM 10 enthält einen DRAM-Speicherblock 12 mit einem M × N-Array von Speicherzellen 15, der M Zeilen R1–RM mal N Spalten C1–CN bildet. Obwohl in 1 nur ein Speicherblock 12 und zugeordnete Schaltung gezeigt sind, werden in der Regel auf einem einzigen DRAM-Chip mehrere Speicherblöcke produziert. In jedem M × N-Array sind K redundante Spalten C_N-J bis C_N (wobei J = K – 1) und Z redundante Zeilen R_M-Y bis R_M (wobei Y = Z – 1) für den redundanten Speicher bestimmt. Eine Zeilendecodiererlogik 13 decodiert ein Parallelreihenadreßeingangssignal RA, um eine oder mehrere der Reihen R₁ bis R_M-Z entsprechend der Reihenadresse freizugeben. Analog werden von einer Spaltendecodiererlogik 11 als Reaktion auf ein Spaltenadreßeingangssignal CA eine oder mehrere Spalten C₁ bis C_N-K freigegeben. Daten werden entweder in die bestimmte Speicherzelle oder in die bestimmten Speicherzellen 15 geschrieben oder aus diesen gelesen, die sowohl durch den Reihendecodierer 13 als auch den Spaltendecodierer 11 freigegeben wurden. Daten fließen auf mit jeder Zelle verbundenen Bitleitungen BL, wobei die Richtung durch ein Lese-/Schreibsignal R/W gesteuert wird.
Die Spalten- bzw. Zeilensicherungsbänke 18 bzw. 18' enthalten Mehrfachgruppen von Sicherungen, wobei jede Sicherungsgruppe eine einer fehlerhaften Spalte oder Zeile entsprechende Spalten- oder Zeilenadresse speichert. Jede Sicherung ist eine durch einen Laser schmelzbare Verbindung, die in der Regel aus Polysilizium oder Metall besteht und von einer gleichförmigen Schicht aus einem Dielektrikum wie etwa Siliziumdioxid bedeckt ist. Nach der DRAM-Herstellung werden am Speicherarray Tests vorgenommen, um zu bestimmen, welche Zeilen und/oder Spalten fehlerhafte Zellen enthalten. Die entsprechenden Adressen werden dann in die Sicherungsgruppen geschrieben, indem selektive Schmelzverbindungen durch einen Laser zerstört werden, um elektrische Leitungsunterbrechungen zu erzeugen. Jede Sicherungsgruppe kann etwa zehn Sicherungen enthalten, um eine Speicher- oder Zeilenadresse zu speichern.
Wenn dem DRAM-Chip Strom zugeführt wird, werden die Sicherungsinformationen in den Spalten- und Zeilensicherungsbänken als parallele Daten in jeweilige Spalten- und Zeilensicherungszwischenspeicher 16 und 16' geschrieben. Im Verlauf des Chipbetriebs werden die Sicherungszwischenspeicher durch zugeordnete Spalten- und Zeilensicherungsdecodierer 14, 14' gelesen. An einer Spaltendecodiererlogik 11 ankommende Spaltenadressen CA werden dynamisch einem Spaltensicherungsdecodierer 14 zugeführt, der die Adresse mit den in den Sicherungszwischenspeichern 16 gespeicherten vergleicht. Falls eine Übereinstimmung vorliegt, gibt die Spaltendecodiererlogik 11 die dieser Adresse entsprechende Spaltenansteuerleitung CSL_i nicht frei. Der Spaltensicherungsdecodierer 14 gibt statt dessen eine spezifische der Spaltenansteuerleitungen CSL_N-J bis CSL_N frei, um zur Datenspeicherung eine redundante Spalte zu aktivieren. Ein Zeilensicherungsdecodierer 14' arbeitet auf analoge Weise in Verbindung mit der Zeilendecodiererlogik 13, um eine beliebige der redundanten Zeilenansteuerleitungen RSL_M-Y bis RSL_M freizugeben.
2 veranschaulicht eine beispielhafte Architektur eines DRAM-Chip nach dem Stand der Technik, wie etwa eines 64M-Chip. Vier 16M-Speicherblöcke 12a–12d sind in einem Gebiet 20 angeordnet, wobei jeweilige Decodierer/Sicherungsdecodierer 24a–24d neben jeweiligen Speicherblöcken in einem zentralen Bereich dazwischen angeordnet sind. Jeder der Decodierer/Sicherungsdecodierer 24a–24d (im weiteren Decodierer 24a–24d) enthält eine Spaltendecodiererlogik 11 mit einem zugeordneten Spaltensicherungsdecodierer 14 und/oder eine Zeilendecodiererlogik 13 und einen zugeordneten Zeilensicherungsdecodierer 14' (oben erörtert). Die Sicherungszwischenspeicher 26a–26d und Sicherungsbänke 28a-28d befinden sich neben den jeweiligen Decodierern 24a-24d. Ein typischer DRAM enthält Tausende von Sicherungen, wobei jede Sicherung mit einem zugeordneten Sicherungszwischenspeicher verbunden ist. Die Sicherungsbänke sind als solche in der Nähe der Sicherungszwischenspeicher und der Sicherungsdecodierlogik angeordnet, um die erforderliche Verdrahtung zu minimieren. Weitere Schaltungen wie etwa eine Ablauf- und Steuerlogik 31a, 31b und Adreßpuffer 41 befinden sich zum Beispiel in von den Speicherblöcken entfernten Gebieten 30a und 30b.
Eine oftmals für DRAM-Chips verwendete Art der Kapselungstechnologie ist als LOC-Technologie (leadframe on chip = Systemträger auf Chip) bekannt, wobei ein Systemträger mit Hilfe eines LOC-„Bands" an die Chipoberfläche gebondet wird. Der Systemträger unterstützt die Verbindung leitender Leitungen oder Anschlüsse mit der internen Elektronik des Chips. Das LOC-Band dient als eine physische Verbindung zwischen Chip und Systemträger sowie als ein „weicher Puffer", wenn ein Bonddraht mit der Spitze einer Zuleitung verbunden wird. Das Bonding ist nur an vom Band getragenen Zuleitungsbereichen gestattet.
Wie in 2 gezeigt, verläuft das LOC-Band 32 über den DRAM 10, wobei es über zwei der Speicherblöcke 12a, 12b liegt. Eine Reihe elektrischer Kontaktpads 34 ist zwischen der oberen und unteren Hälfte des Layouts angeordnet. Bonddrähte 23 verbinden Kontaktpads 34 elektrisch mit den Zuleitungen 33. Die Schaltungsverbindungen zu Kontaktpads 34 enthalten die Adreßeingabeleitungen, die R/W-Leitung usw. Die Anordnung des LOC-Bands 32 ist. aus Gründen der Zuverlässigkeit durch die Sicherungsbänke 28a–28d eingeschränkt. Das LOC-Band zieht Feuchtigkeit an und würde deshalb für das ungeschützte Sicherungsgebiet ein Problem darstellen, falls das Band zu nahe an den Sicherungen vorbeigeführt würde. Folglich muß das LOC-Band 32 geschnitten werden, um zu verhindern, daß es über die Sicherungsbänke verläuft. Typische Banddesignregeln erfordern eine Bandunterbrechung von mindestens einem Millimeter. Diese Reduzierung der Bandlänge insgesamt führt dazu, daß das Zuleitungsraster kleiner wird. Ein reduziertes Zuleitungsraster ist bei Speichern problematisch, bei denen eine große Anzahl von Zuleitungen auf einem kleinen Einzelchip untergebracht werden muß, wie etwa einem auf der 0,25 μm-Technologie basierenden 64M-DRAM-Design. Bei Chiplängen in der Größenordnung von 10 mm beispielsweise verkürzt eine Bandunterbrechung von 1 mm das Zuleitungsraster um etwa 10%.
Als Alternative zum Schneiden des LOC-Bands könnten die Sicherungen hypothetisch aber auch zu einem anderen Bereich des Chips bewegt werden, wie etwa dem Gebiet 30a oder 30b. Das Bewegen der Sicherungen zu einem der Gebiete 30a, 30b oder zu einer anderen Stelle auf dem Chip würde eine große Anzahl von Verbindungsdrähten erfordern, um die Sicherungen mit den Sicherungszwischenspeichern zu verbinden, damit die parallele Datenübertragung über das Sicherungsdurchbrennen umgesetzt wird. Prinzipiell könnten die Sicherungen alternativ zusammen mit den Sicherungszwischenspeichern und der Decodierlogik bewegt werden; dies würde jedoch ebenfalls zu einer unannehmbar großen Anzahl von Verbindungsdrähten oder Einbußen hinsichtlich der Geschwindigkeit führen. Bei Architekturen des Stands der Technik werden deshalb die Sicherungen bei den zugeordneten Zwischenspeichern und der zugeordneten Decodierlogik angeordnet, weshalb es für das Bewegen der Sicherungen nur eine begrenzte Flexibilität gibt.
Es besteht somit ein Bedarf an einer Speicherarchitektur, bei der sich die Notwendigkeit, das LOC-Band zu schneiden, zusammen mit der zugeordneten Reduzierung des Zuleitungsrasters erübrigt und die keine zu komplizierte Verdrahtungsanordnung verwendet.
KURZE DARSTELLUNG DER ERFINDUNG
Die vorliegende Erfindung betrifft einen Halbleiterspeicher mit einem Hauptspeicherzellenarray und redundanten Speicherzellen, der mehrere Sicherungen enthält, die physisch von ihren zugeordneten Sicherungszwischenspeichern getrennt werden können. Die physische Trennung ist möglich durch die Integrierung einer seriellen Übertragungsschaltung, um Sicherungsdaten seriell von den Sicherungen zu den Zwischenspeichern zu übertragen. Dadurch wird nur eine kleine Anzahl von Drähten benötigt, um die Sicherungen mit den Sicherungsspeichern zu verbinden, was eine flexible Sicherungsanordnung im Speicher gestattet.
Bei einem Ausführungsbeispiel sind die Sicherungen in Sicherungsgruppen zum Speichern von Adreßinformationen angeordnet, wobei sich jede Sicherung entsprechend einem Bit einer Adresse mindestens einer fehlerhaften Zelle im Hauptspeicherzellenarray entweder in einem offenen oder geschlossenen Zustand befindet. Die Sicherungszwischenspeicher speichern die von den Sicherungen während des Betriebs des Halbleiterspeichers erhaltenen Adreßinformationen, um das Speichern von Daten in den redundanten Speicherzellen als Ersatz für fehlerhafte Zellen im Hauptspeicher zu erleichtern. Die serielle Übertragungsschaltung überträgt seriell mindestens einige der Adreßinformationen von den Sicherungen zu den Zwischenspeichern. Somit kann eine kleine Anzahl von Busleitungen dafür verwendet werden, Sicherungsdaten gleichzeitig auf sequentielle Weise von einer entsprechenden kleinen Anzahl von Sicherungen aus zu übertragen. Vorteilhafterweise führt das sequentielle Lesen von Sicherungsdaten nicht zu einem großen Stromanstieg, wie das bei Speichern nach dem Stand der Technik der Fall ist, wo alle Sicherungsdaten parallel und gleichzeitig übertragen werden.
Die serielle Übertragungsschaltung kann ein erstes Schieberegister neben den Sicherungsbänken, ein zweites Schieberegister neben den Sicherungszwischenspeichern und eine an jedes Schieberegister gekoppelte Ablauf- und Steuerlogik zum Synchronisieren der Übertragung von Sicherungsdaten in entsprechende Zwischenspeicher enthalten. Mit dieser Konfiguration kann das Auffrischen der Sicherungszwischenspeicher mit einem geringeren Stromverbrauch implementiert werden. Die Schieberegister können zu diesem Zweck als Ringschieberegister modifiziert werden.
Der Halbleiterspeicher kann ein DRAM unter Verwendung einer LOC-Kapselung (leadframe on chip = Systemträger auf Chip) sein. Da die Sicherungsbänke von dem Hauptspeicherzellenarray wegbewegt werden können, kann sich das LOC-Band vorteilhafterweise durchgehend über den Speicher erstrecken, ohne geschnitten werden zu müssen. Dadurch kann das Zuleitungsraster im Vergleich zu Designs nach dem Stand der Technik vergrößert werden.
Diese Aufgaben werden auf vorteilhafte Weise gelöst, indem im Grunde die in den unabhängigen Ansprüchen dargelegten Merkmale angewendet werden. Weitere Verbesserungen werden in den Unteransprüchen bereitgestellt.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Es werden hier bevorzugt Ausführungsformen der vorliegenden Erfindung unter Bezugnahme auf die Zeichnungen beschrieben, in denen in den mehreren Figuren gleiche Bezugszahlen ähnliche oder identische Komponenten identifizieren. Es zeigen:
1 ein schematisches Blockschaltbild einer integrierten DRAM-Schaltung des Stands der Technik;
2 ein DRAM-Layout nach dem Stand der Technik;
3 eine Speicherarchitektur gemäß der vorliegenden Erfindung;
4 ein Schemadiagramm einer beispielhaften seriellen Datenübertragungsschaltung zum Übertragen von Sicherungsdaten zu Sicherungszwischenspeichern;
5 ein Ablaufdiagramm, das verschiedene, in der Schaltung von 4 fließende Ablaufsignale veranschaulicht;
6 schematisch eine modifizierte serielle Datenübertragungsschaltung, um das Auffrischen von Sicherungszwischenspeichern zu gestatten und
7 Ablaufsignale zum Implementieren eines Auffrischens von Sicherungszwischenspeichern mit geringem Stromverbrauch.
AUSFÜHRLICHE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM
Die vorliegende Erfindung betrifft Halbleiterbauelemente mit redundanten Speicherzellen. Die Erfindung sorgt für eine größere Flexibilität beim Plazieren von Sicherungen, mit denen Adressen von fehlerhaften Speicherzellen im Speicherarray gespeichert werden. Eine derartige größere Flexibilität, wie sie oben beschrieben wird, erleichtert das Design und die Herstellung von Speicherbauelementen hoher Dichte. Zu Erörterungszwecken wird die Erfindung im Kontext eines DRAM-Chips beschrieben. Die Erfindung weist jedoch einen breiteren Anwendungsbereich auf. Die Erfindung weist lediglich beispielhaft einen Anwendungsbereich in anderen Speicherbauelementen auf, die Sicherungen oder ein anderes Bitspeicherungselement verwenden, um fehlerhafte Speicherzellenadressen zu speichern, wie etwa EDO-DRAM, SDRAM, RAMBUS-DRAM, SLDRAM, MDRAM oder SRAM.
Unter Bezugnahme auf 3 wird schematisch eine beispielhafte Architektur eines Halbleiterspeichers 50 gemäß der vorliegenden Erfindung veranschaulicht. Der Speicher 50 ist, wie gezeigt, beispielsweise ein DRAM. Der Speicher 50 stellt gegenüber dem oben beschriebenen Speicher 10 eine Verbesserung dar, und zwar dadurch, daß zumindest ein Teil der Sicherungsbänke aus dem zentralen Gebiet des Chips zwischen den Speicherblöcken 12a–12d herausbewegt worden ist. Die Speicherbänke 28a, 28b sind zu einem Bereich im Gebiet 30a bewegt worden, bei dem es sich um einen unbenutzten Siliziumbereich handeln kann. Dadurch kann sich das LOC-Band 32 durchgehend über den Chip erstrecken, was eine Vergrößerung des Zuleitungsrasters gestattet. Eine Vergrößerung des Zuleitungsrasters ist möglich, da die Zuleitungen 33 nun mit dem zentralen Teil des LOC-Bands für eine Drahtbondverbindung mit den zentralisierten Kontaktpads wie etwa 34' und 34'' verbunden werden können. Außerdem verwendet der Speicher 50 eine serielle Datenübertragung zwischen den Sicherungsbänken und ihren jeweiligen Sicherungszwischenspeichern, wodurch die Verdrahtung zwischen den Sicherungen und den Sicherungszwischenspeichern minimiert wird.
Bei der gezeigten Ausführungsform bleiben die unteren Sicherungsbänke 28c, 28d an ihren bisherigen Stellen neben den jeweiligen Sicherungszwischenspeichern 26c, 26d. Diese Sicherungsbänke könnten wahlweise ebenfalls von den Sicherungszwischenspeichern weg bewegt werden. Die vorliegende Erfindung gestattet allgemein einen höheren Grad an Flexibilität bei der Sicherungsplazierung, was Flexibilität beim Layout der anderen Schaltungen auf dem Chip gestattet.
Die physische Trennung der Sicherungsbänke 28a, 28b von ihren zugeordneten Sicherungszwischenspeichern 26a, 26b erhält man durch den Einsatz einer seriellen Datenübertragungsschaltung (SDTC) 59. Bei einer Ausführungsform umfaßt die SDTC Parallel-Seriell-(P/S)-Konverter 52a, 52b, Seriell-Parallel-(S/P)-Konverter 54a, 54b und eine zugeordnete Ablauf- und Steuerlogik 58 auf dem Chip. (Der Ausdruck „Parallel-Seriell", wie er hier verwendet wird, impliziert eine Datenübertragung, die von parallelen Leitungen als serielle Daten auf einer reduzierten Anzahl von Leitungen kommt. Der Ausdruck „Seriell-Parallel" impliziert analog eine Übertragung serieller Daten auf einer oder mehr Leitungen als parallele Daten auf einer größeren Anzahl von Leitungen). Seriell-Parallel-Konverter 54a, 54b sind neben jeweiligen Sicherungszwischenspeichern 26a, 26b in dem Raum angeordnet, der früher durch die Sicherungsbänke belegt wurde. Adressen, die Orten fehlerhafter Speicherzellen entsprechen, werden in den Sicherungsbänken gespeichert, wobei jede Sicherung ein Bit einer Adresse speichert. Die Sicherungen können beispielsweise in Sicherungsgruppen von etwa zehn Sicherungen angeordnet werden, um Zehn-Bit-Spalten- oder Zeilenadressen zu speichern. Beim Einschalten des Chips werden die Sicherungsdaten auf parallelen Leitungen zu dem Parallel-Seriell-Konvertern 52a und 52b übertragen. Diese Übertragung erfolgt bevorzugt sequentiell, wie unten erörtert wird.
Ein Bus 59 mit n Busleitungen verbindet jeden P/S-Konverter mit seinem jeweiligen S/P-Konverter. Der Bus 59 überträgt Daten seriell vom P/S-Konverter zum S/P-Konverter. Der S/P-Konverter überträgt dann die Daten auf parallelen Leitungen zu den benachbarten Sicherungszwischenspeichern zur Speicherung. Jede sequentielle Übertragung umfaßt Informationen von n Sicherungen. Als solche ist die Anzahl der Übertragungen, die zum Übertragen von Informationen von allen Sicherungen zu den Zwischenspeichern erforderlich ist, um so größer, je niedriger die Zahl n ist. Im Extremfall beispielsweise, wenn n gleich Eins ist, umfaßt jede serielle Übertragung Informationen von einer einzigen Sicherung. Obwohl eine höhere Zahl die Leistung verbessert, indem die zum Speichern von Informationen von allen Sicherungen in den Zwischenspeichern erforderliche Zeit reduziert wird, wird dies auf Kosten weiterer Verdrahtung erzielt. Deshalb existiert bei der Wahl der Anzahl der seriellen Bitleitungen 59 ein Kompromiß zwischen Geschwindigkeit und Verdrahtungskomplexität.
Theoretisch kann n als 1 ≤ n ≤ G gewählt werden, wobei G gleich der Zahl der Sicherungen in der Sicherungsbank ist. Um jedoch die Übertragungseffizienz zu verbessern, sollte n so gewählt werden, daß G ein Mehrfaches davon ist. Außerdem sollte die Obergrenze von n G/2 sein. Bei einer Ausführungsform wird n gewählt als 1 ≤ n ≤ G/2.
Sicherungsdaten werden herkömmlich während des Einschaltprozesses des Speicherchips übertragen. Da der Einschaltprozeß in der Regel langsam ist, kann n auf einem annehmbar kleinen Wert gehalten werden, um die Verdrahtung und die Chipfläche, die er benötigt, zu reduzieren. n wird bevorzugt im Bereich zwischen vier und zehn Busleitungen ausgewählt. Diese Anzahl von Busleitungen reicht im allgemeinen aus, um die in Tausenden von Sicherungen eines typischen 64M-DRAM oder dergleichen gespeicherte Adreßdaten während der für das herkömmliche Einschalten benötigten Zeit seriell zu übertragen.
Ein weiterer Vorteil bei der Verwendung einer seriellen Datenübertragung zwischen den Sicherungen und Sicherungszwischenspeichern des Speichers 50 besteht in einer Reduzierung von Stromstößen beim Sicherungslesevorgang. Im Stand der Technik werden die Sicherungszwischenspeicher in der Regel gleichzeitig geschaltet, um die Sicherungsdaten darauf zu übertragen, wodurch ein Stromstoß erzeugt wird. Die Technik der seriellen Übertragung vermeidet derartige Stromstöße, da jeweils nur eine kleine Anzahl von Zwischenspeichern aktiviert wird.
Weitere Aspekte des Speichers 50 können denen, die oben unter Bezugnahme auf den Speicher 10 der 1 und 2 beschrieben werden, gleichen oder ähneln. Beispielsweise vergleichen die Decodierer 24a–24d ankommende Adressen mit den in entsprechenden Sicherungszwischenspeichern 26a–26d gespeicherten Adressen. Wenn die Adresse der einer fehlerhaften Spalte oder Zeile entspricht, aktiviert der jeweilige Decodierer 24a–24d über entsprechende Spannungen auf Spaltenansteuerleitungen oder Zeilenansteuerleitungen redundante Zeilen oder Spalten im zugeordneten Speicherblock 12a-12d (oder Teile von Zeilen oder Spalten darin).
4 ist ein Schemadiagramm einer beispielhaften SDTC 10. Die SDTC 10 wird implementiert, um Sicherungsdaten von einer Sicherungsbank 28 seriell zu einer Sicherungszwischenspeicherbank 26 zu übertragen. Als Beispiel umfaßt die Sicherungsbank G Sicherungen F₁ bis F_G. Die Sicherungszwischenspeicherbank umfaßt ebenfalls G Zwischenspeicher L₁ bis L_G entsprechend den Sicherungen F₁ bis F_G. Die SDTC überträgt Informationen von einer Sicherung F₁ zu einem entsprechender. Zwischenspeicher L_i, wobei i zwischen 1 und G liegt. Ein Datenbus 59 mit n Busleitungen ermöglicht eine serielle Übertragung von Informationen von n Sicherungen zu n entsprechenden Zwischenspeichern. Als solche würde eine vollständige Übertragung aller Sicherungsinformationen zu den Sicherungszwischenspeichern G/n Übertragungen erfordern.
Ein Schieberegister SR₁ und ein Satz Schalter S₁ bis S_G führen zusammen eine Parallel-Seriell-Umwandlungsfunktion aus. Jeder Schalter S₁ ist an eine entsprechende Sicherung F_i gekoppelt, wobei i zwischen 1 und G liegt. Die Schalter sind beispielsweise FETs. Eine Ablauf- und Steuerlogik (TCLs) 58a und 58b steuert die Schieberegister SR1 bzw. SR2. Die TCLs empfangen, wie gezeigt, als ein Eingang ein Einschaltsignal und erzeugen Ausgänge set 1, reset und clock (CLK). Das Signal CLK kann beispielsweise mit dem Systemtakt oder einem getrennten Takt gekoppelt sein, der CLK-Impulse erzeugt. Das Signal TCL 58b wird beispielsweise durch den Empfang des CLK-Signals von der TCL 58a mit dieser synchronisiert. Das Schieberegister SR₁ reagiert auf die Ausgänge der TCL 58a mit der Einleitung einer seriellen Übertragung von Sicherungsinformationen zu den Zwischenspeichern.
Das Schieberegister umfaßt beispielsweise G/n Bit entsprechend der Anzahl der zum Speichern aller Sicherungsinformationen in den Sicherungszwischenspeichern benötigten Übertragungen. Jedes Bit des Schieberegisters SR₁ wird an eine Gruppe von n Schaltern angekoppelt. Die Schalter innerhalb einer beliebigen Gruppe sind nicht mit anderen Bits des Schieberegisters SR₁ verbunden. Außerdem verbinden die Schalter innerhalb der Gruppe ihre jeweiligen Sicherungen mit einer eindeutigen der n Busleitungen. Wenn die TCL eine serielle Übertragung von Sicherungsinformationen von der Sicherungsbank zur Sicherungszwischenspeicherbank einleitet, aktiviert das Schieberegister SR₁ eine eindeutige Gruppe von Schaltern mit jedem Taktzyklus, was bewirkt, daß Informationen von den zugeordneten Sicherungen auf den Bus übertragen werden.
Ein Schieberegister SR₂ implementiert in Verbindung mit der Zwischenspeicherbank 76 eine Seriell-Parallel-Umwandlungsfunktion. Das Schieberegister SR₂ ist bei einer Ausführungsform mit SR₁ identisch. Das Schieberegister SR₂ reagiert auf Ausgangssignale der TCL 58b. Wie gezeigt, werden zum Steuern der Schieberegister SR₁ und SR₂ getrennte TCLs verwendet. Alternativ kann eine gemeinsame TCL verwendet werden, um beide Schieberegister zu steuern. Jedes Bit des Schieberegisters SR₂ aktiviert eine Gruppe n Zwischenspeicher, um Informationen vom Datenbus zu speichern. Die Zwischenspeicher innerhalb einer beliebigen Gruppe sind nicht mit anderen Bits des Schieberegisters SR₂ verbunden. Außerdem speichern die Zwischenspeicher innerhalb der Gruppe Informationen von einer eindeutigen der n Busleitungen. Wenn die TCL eine serielle Übertragung von Sicherungsinfos von der Sicherungsbank zur Sicherungszwischenspeicherbank einleitet, aktiviert das Schieberegister SR₂ mit jedem Taktzyklus eine eindeutige Gruppe von Zwischenspeichern, was das Speichern von Informationen von den zugeordneten Sicherungen, die sich an dem Bus befinden, in den Zwischenspeichern bewirkt.
Ein Bit des Schieberegisters entspricht einer Registerzelle. Wie gezeigt umfassen die Schieberegister SR₁ und SR₂ G/n Schieberegisterzellen C₁–C_G/n bzw. C₁'-C_G/n'. Bei einer Ausführungsform umfaßt jede Schieberegisterzelle C₁ oder C₁' (mit Ausnahme der letzten Zellen C_G/n und C_G/n') zwei Flipflops FF_iA und FF_iB bzw. FF_iA' und FF_iB'. Die Ausgänge X der Flipflops-„A" der Zellen entsprechen den Bits des Schieberegisters. Als solches sind die Ausgänge X jeweils mit einer Gruppe von n eindeutigen Sicherungen verbunden. Jeder der Ausgänge X' der Flipflops-„A" ist mit den Eingängen „Zwischenspeicher setzen" einer entsprechenden Gruppe von n Zwischenspeichern verbunden. Die Ausgänge X, X' der Flipflops A, A' und B, B' sind mit den Eingängen I, I' der nächsthöheren Flipflops B, B' bzw. A, A' verbunden. Wie beschrieben handelt es sich bei den Schieberegistern um Rechtsschieberegister. Das heißt, die darin gespeicherten Daten werden bei jedem Taktzyklus um ein Bit nach rechts verschoben. Andere Schieberegister sind jedoch ebenfalls geeignet. Lediglich beispielhaft eignen sich außerdem Linksschieberegister oder eine Kombination von Rechtsschiebe- und Linksschieberegistern, solange die SDTC so konfiguriert ist, daß Informationen von jeder Sicherung zu ihrem entsprechenden Zwischenspeicher übertragen werden. Bei dem Beispiel von 4 ist n = 4. Als solches werden gleichzeitig jeweils Daten von vier Sicherungen auf den Busleitungen 59₁ bis 59₉ zu vier entsprechenden Zwischenspeichern in der Zwischenspeicherbank 26 übertragen.
Es wird nun die Funktionsweise der Schaltung von 4 unter Bezugnahme auf das Ablaufdiagramm von 5 erörtert. Beim Betrieb wird, wenn der Speicher zum Zeitpunkt t = t₀ das erste Mal eingeschaltet wird, an die TCL 58 ein „Einschaltimpuls" angelegt. Die TCL erzeugt als Reaktion ein Rücksetzsignal, um alle Flipflops innerhalb der Schieberegister SR₁ und SR₂ auf Ausgänge von logisch Null zurückzusetzen. Als nächstes beginnt zum Zeitpunkt t₁ ein Taktgeber 63 in der TCL 58 mit dem Erzeugen von Taktimpulsen, die an jeden der Flipflops in den Schieberegistern SR₁ und SR₂ angelegt werden, um die Datenverschiebefunktion zu implementieren. Synchron beispielsweise zur Vorderflanke des ersten Taktimpulses wird ein Impuls Set_1 erzeugt. Beispielhaft ist der Impuls Set_1 ein H-aktiver Impuls (logisch Eins). Die Verwendung von L-aktiven Impulsen (logisch Null) eignet sich ebenfalls. Bei einer Ausführungsform ist die Breite des Impulses Set_1 geringfügig größer als die Taktimpulsbreite. Die Länge des Impulses Set_1 ist ausreichend größer als der Taktimpuls, um sicherzustellen, daß das Setzen in den Schieberegistern gesperrt ist. Falls beispielsweise der Impuls Set_1 vor dem Taktimpuls auf L geht (inaktiv), würde der Setzimpuls in den Schieberegistern verloren gehen. Der Impuls Set_1 wird vor dem nächsten Taktimpuls deaktiviert. Set_1 wird an beide Dateneingangsports I_1A und I_1A der jeweils äußersten Flipflops FF_1A und FF_1A' angelegt. Gleichzeitig wird zum Zeitpunkt t₁ die logische Eins des Impulses Set_1 auf X_iA, X_iA' übertragen. Bei der Hinterflanke des ersten Taktimpulses (Zeitpunkt t₂) wird die logische Eins an die Ausgangsports X_1B, X_1B' der jeweiligen Flipflops FF_1B, FF_1B' übertragen. Set_1 fällt dann zum Zeitpunkt t₃ vor dem Einsetzen des nächsten Taktimpulses auf eine logische Null ab und bleibt für den Rest des Datenverschiebevorgangs auf logisch Null.
Die Ausgangsleitung X_1A des FF_1A ist mit den Gateelektroden der FETs S₁ bis S_n verbunden (wobei im vorliegenden Beispiel S_n = S₄). Wenn die logische Eins des Impulses Set 1 zum Zeitpunkt t₁ auf X_1A, X_1A' übertragen wird, werden die FETs S₁–S₄ eingeschaltet. Da die anderen Flipflops FF_2A–FF_(G/4)A zuvor zurückgesetzt wurden, sind mittlerweile alle ihre Ausgänge auf Null, so daß die anderen Schalter S₅–S_G alle aus sind. Zwischen dem Zeitpunkt t₁ und der Vorderflanke des nächsten Taktimpulses (Zeitpunkt t₄) werden somit nur die Sicherungsdaten der Sicherungen F₁–F₄ auf die jeweiligen Busleitungen 59₁ –59₄ übertragen. Wenn eine beliebige gegebene Sicherung Fi intakt ist, wird eine logische Null auf die zugeordnete Leitung 59_i übertragen, da alle Sicherungen auf einer Seite mit Massepotential verbunden sind. Wenn eine beliebige Sicherung F_i durchschmilzt, wird eine hohe Impedanz zur Busleitung hergestellt, die durch die zugeordnete Zwischenspeicherschaltung Li als Hinweis auf die logische H erfaßt wird. Dieser Zustand kann beispielsweise erfaßt werden, wenn die Busleitungen im voraus auf fünf Volt geladen werden (da diese Spannung nicht abgeleitet wird) oder falls auf dem Chip eine schwach ableitende Schaltung zur Verfügung steht. Alternativ können die Sicherungen mit einer Spannungsquelle und die Busleitungen mit Masse verbunden sein. In diesem Fall würde eine durchgeschmolzene Sicherung zur Übertragung einer logischen Null und eine intakte Sicherung zur Übertragung einer logischen Eins führen.
Während des Zeitintervalls, in dem die Schalter S₁–S₄ geschlossen sind, d. h. zwischen t₁ und t₄, wird die logische H am Ausgangsport X_1A' den Zwischenspeichersetzeingängen der Zwischenspeicher L₁–L₄ zugeführt. Die logische H an den Zwischenspeichersetzeingängen aktiviert die Zwischenspeicher, was die gleichzeitige Übertragung der Sicherungsdaten auf den Leitungen 59₁ -59₄ zu den jeweiligen Zwischenspeichern L₁–L₄ ermöglicht.
An der Rückflanke des ersten Taktimpulses übertragen die Flipflops FF_1B, FF_1B' die logische H des Impulses Set_1 zu den jeweiligen Eingängen I_2A, I_2A' der nächsten Flipflops FF_2A, FF_2A' in den Serien. An der Vorderflanke des zweiten Taktimpulses (Zeitpunkt t₄) wird die logische H an I_2A, I_2A' zu den Ausgängen X_2A, X_2A' übertragen, während die an I_1A, I_1A' vorliegende logische Null zu X_1A, X_1A' übertragen wird. Dies öffnet die Schalter S₁–S₄ und sperrt die Zwischenspeicher L₁–L₄, während es die Schalter S₅–S₈ schließt und die Zwischenspeicher L₅–L₈ (deren Zwischenspeichersetzeingänge mit den Ausgängen X_2A bzw. X_2A' verbunden sind) freigibt. Als solche werden nur die Sicherungsdaten der Sicherungen F₅–F₈ zwischen dem Zeitpunkt t₄ und dem Zeitpunkt t₆ (wobei letzterer der Vorderflanke des dritten Taktimpulses entspricht) zu den jeweiligen Sicherungszwischenspeichern L₅–L₈ übertragen. Der sequentielle Vorgang des Sicherungslesens und -übertragens wird fortgesetzt, bis die Daten des letzten Satzes von Sicherungen F_G-3 bis F_G zu dem entsprechenden Zwischenspeichern L_G-3 bis L_G übertragen sind. (Man beachte, daß bei der Ausführungsform von 4 die letzte Schieberegisterzelle C_G/n nur einen Flipflop enthält, nämlich FF_(G/n)A. Es kommt zu dem letzten Sicherungslesen, wenn der auf logisch H stehende Impuls Set 1 zum Ausgang X_(G/n)A des letzten Flipflops übertragen wird.).
Wie in 4 gezeigt, kann jeder Flipflop FF_i in den Schieberegistern SR₁ und SR₂ einen Dreizustands-Pufferinverter 61 enthalten, dessen Eingang der Flipflop-Dateneingangsport wie etwa I_1A ist. Das Taktsignal wird an einen Inverter 67 angelegt, dessen Ausgang an den Freigabeport des Puffers 61 angeschlossen ist. Jeder Puffer 61a des Flipflops A wird an den Anstiegsflanken der Taktimpulse freigegeben, während jeder Puffer 61b der Flipflops B an den negativen Taktimpulsflanken freigegeben wird. Ein weiterer Inverter 65 ist in Reihe mit dem Inverter 61 geschaltet. Der Ausgang des Inverters 65 ist der Ausgang X_i des Flipflops. Ein Rückkopplungsinverter 63 ist parallel an den Inverter 65 angekoppelt. Das Rücksetzsignal wird an die Gateelektrode eines FET-Schalters 69 angelegt. Wenn das Rücksetzsignal H ist, ist der FET 69 EIN, was den Ausgang X_i auf L steuert, wodurch der Flipflop zurückgesetzt wird. In jedem Fall können auch andere, dem Fachmann bekannte Konfigurationen für die Schieberegister-Flipflops eingesetzt werden.
Die Schaltungskonfiguration von 4 erfordert vorteilhafterweise nur, daß ein Minimum von n + 1 Drähten zu dem zugeordneten Sicherungszwischenspeichergebiet verlegt werden – die n Datendrähte der Busleitungen 59 und der Taktdraht 61 zur Synchronisation. Diese Umsetzung ist höchst effizient und erfordert nur eine minimale Einbuße hinsichtlich der Fläche. Als solches erhält man einen hohen Grad an Flexibilität bei der Sicherungsplazierung. Zudem kann das Schieberegisterlayout mit zwei Metallschichten derart implementiert werden, daß der Datenbus und das Rücksetzsignal über dem Registerbereich in einer dritten Metallschicht verlaufen können. Wenn die Zahl n der Busleitungen annehmbar klein ist (zum Beispiel im Bereich von vier bis sechs), wird das Layout im wesentlichen durch das Metallraster des Datenlesebusses 59 dominiert.
Wie oben erwähnt ist an einem herkömmlichen DRAM-Design eine große Zahl von Sicherungen beteiligt. Dadurch bewirkt ein derartiger Speicher, der alle Sicherungen parallel liest, einen großen Stromstoß. Durch das Lesen von Sicherungsdaten gemäß der Erfindung wird jedoch der Stromverbrauch über einen relativ langen Zeitraum verteilt, wodurch ein großer Stromstoß vermieden wird.
Ein weiteres ernsthaftes Problem bei herkömmlichen DRAMs ist die Zuverlässigkeit der Sicherungsdaten. Das Erfassen des Einschaltens ist sehr schwierig, und eine Erfassung kann versehentlich erfolgen, obwohl die innere Stromversorgung zu gering ist. Dies könnte dazu führen, daß den Sicherungsdecodierern ungültige Sicherungsdaten zugeführt werden. Zudem können Versorgungsspannungshöcker (Schwankungen) beim Chipbetrieb Sicherungszwischenspeicherdaten verfälschen.
Nunmehr unter Bezugnahme auf 6 ist die serielle Datenübertragungsschaltung 200 so ausgelegt, daß sie die oben erwähnten Probleme der Zuverlässigkeit von Sicherungsdaten reduziert. Die Schaltung 200 ist eine modifizierte Version der Schaltung 100 von 4. Die Schieberegister SR₁, SR₂ sind zu Ringschieberegistern SR₁'' bzw. SR₂'' modifiziert worden, indem zu den letzten Schieberegisterzellen C_G/n und C_G/n' die Flipflops FF_(G/n)B bzw. FF_(G/n)B' hinzugefügt wurden und die Ausgänge X_(G/n)B und X_(G/n)B' an die jeweiligen Eingangsports I_1A bzw. I_1A' der ersten Flipflops zurückgekoppelt wurden. Diese Modifikation ermöglicht eine ständige Aktualisierung der Sicherungszwischenspeicher. Nachdem die logische Eins des Impulses Set_1 die letzten Ausgänge X_(G/n)B und X_(G/n)B' erreicht, arbeitet die logische Eins, die zu den Ports I_1A und I_1A' zurückgeführt wird, im wesentlichen als ein neuer Impuls Set_1, und die Daten der Sicherungen F₁–F_G werden wieder sequentiell in entsprechende Zwischenspeicher L₁-L_G übertragen. Dementsprechend können die Sicherungszwischenspeicher durch die Verwendung von Ringschiebe register ständig aktualisiert werden, solange die Taktsignale weiter erzeugt werden. Als Alternative können die Taktsignale selektiv suspendiert werden, um eine diskontinuierliche Aktualisierung der Sicherungszwischenspeicher zu realisieren.
Durch eine einfache Modifikation der Logik innerhalb der Logikblöcke 58a' und 58b' kann das Taktsignal (CLK) aktiviert werden, zum Beispiel während des L-Zyklus des Aktivierungsimpulses für die Adreßzeile (RAS = Row Address Strobe). Dies ist in dem Ablaufdiagramm von 7 dargestellt. Bei der hinteren Flanke jedes RAS-Impulses kann das Taktsignal für eine bestimmte Anzahl von Impulsen aktiviert werden. Die Taktfrequenz kann so justiert werden, daß die Anzahl der Taktimpulse während jedes L-Zyklus des RAS variiert wird. Ohne weiteres kann ein Kompromiß erzielt werden zwischen dem Stromverbrauch und der Anzahl der RAS-Zyklen, die zum Auffrischen aller Sicherungszwischenspeicher benötigt werden. Beispielsweise kann eine komplette Auffrischung aller Sicherungen nach 32 RAS-Zyklen realisiert werden. Es wird angemerkt, daß die Sicherungsauffrischung nicht an RAS gebunden ist, sie kann alternativ an jeden CAS-Zyklus gebunden oder ein zeitlich durchgehender Prozeß sein, wie oben in Verbindung mit den Ringschieberegistern beschrieben.
Mit einer weiteren Modifikation der TCL ist es auch möglich, die Sicherungszwischenspeicher nach einem Chipeinschalten mit einer größeren Geschwindigkeit während einer vorbestimmten Anzahl (zum Beispiel acht) anfänglicher ROR-Zyklen (ROR = RAS Only Refresh) aufzufrischen. Alternativ können die Sicherungszwischenspeicher aufgefrischt werden, wenn eine nicht gezeigte geeignete Versorgungsspannungs-(VCC)-Höckererfassungsschaltung ein VCC-Höckerereignis identifiziert hat.
Wenngleich die obige Beschreibung viele spezifische Einzelheiten enthält, sollten diese spezifischen Ein zelheiten nicht als Einschränkungen des Schutzumfangs der Erfindung ausgelegt werden, sondern lediglich als Veranschaulichungen bevorzugter Ausführungsformen davon. Während beispielsweise die Ausführungsformen unter besonderer Bezugnahme auf Halbleiterspeicher beschrieben worden sind, die Sicherungen verwenden, können auch Speicher, die Sicherungsäquivalente verwenden, von der vorliegenden Erfindung profitieren.

Claims

Halbleiterspeicher (50) mit einem Hauptspeicherzellenarray und redundanten Speicherzellen, wobei der Speicher folgendes umfaßt: mehrere Sicherungen (28a, 28b, F₁–F_G) zum Speichern von Adreßinformationen, wobei sich jede Sicherung (28a, 28b, F₁–F_G) entsprechend einem Bit einer Adresse mindestens einer fehlerhaften Zelle in dem Hauptspeicherzellenarray entweder in einem offenen oder einem geschlossenen Zustand befindet; mehrere Zwischenspeicher (26a, 26b, L₁–L_G) zum Speichern der in den Sicherungen (28a, 28b, F₁-F_G) während des Betriebs des Halbleiterspeichers (50) gespeicherten Adreßinformationen, um die Speicherung von Daten in den redundanten Speicherzellen als Ersatz für fehlerhafte Zellen im Hauptspeicher zu erleichtern; und eine serielle Übertragungsschaltung (59), die seriell mindestens einige der Adreßinformationen von den Sicherungen (28a, 28b, F₁–F_G) zu den Zwischenspeichern (26a, 26b, L₁–L_G) überträgt.
Halbleiterspeicher nach Anspruch 1, wobei der Halbleiterspeicher (50) ein dynamischer Direktzugriffsspeicher (DRAM) ist.
Halbleiterspeicher nach Anspruch 1, wobei der Halbleiterspeicher (50) unter Verwendung einer LOC-Kapselung (leadframe on chip = Systemträger auf Chip) gekapselt wird und wobei weiterhin sich ein durchgehendes LOC-Band (32) über den Speicher (50) erstreckt.
Halbleiterspeicher nach Anspruch 3, mit mindestens einem ersten und zweiten Hauptspeicherzellenarray, wobei die Sicherungszwischenspeicher (26a, 26b) zwischen dem ersten und zweiten Speicherzellenarray angeordnet sind, wobei die Sicherungen (28a, 28b, F₁–F_G) in einem von den Sicherungszwischenspeichern (26a, 26b, L₁–L_G) beabstandeten Gebiet des Halbleiterspeichers (50) angeordnet sind und sich das LOC-Band (32) durchgehend vom ersten Speicherzellenarray über die Sicherungszwischenspeicher (26a, 26b, L₁–L_G) zum zweiten Speicherzellenarray erstreckt.
Halbleiterspeicher nach Anspruch 1, wobei mehrere n Busleitungen (59₁ –59₄ ) verwendet werden, um Daten parallel zwischen den Sicherungen (28a, 28b, F₁–F_G) und den Zwischenspeichern (26a, 26b, L₁-L_G) zu übertragen, wobei n viel kleiner ist als die Anzahl der Sicherungen.
Halbleiterspeicher nach Anspruch 5, wobei n im Bereich zwischen vier und zehn liegt.
Halbleiterspeicher nach Anspruch 1, wobei die serielle Übertragungsschaltung (59) ein erstes Schieberegister (SR₁) neben den Sicherungsbänken (28a, 28b), ein zweites Schieberegister (SR₂) neben den Sicherungszwischenspeichern (26a, 26b) und eine an jedes Schieberegister (SR₁, SR₂) gekoppelte Ablauf- und Steuerlogik (58a, 58b) zum Synchronisieren der Übertragung der Adreßinformationen von den Sicherungen (28a, 28b, F₁–F_G) in entsprechende Zwischenspeicher (26a, 26b, L₁–L_G) enthält.
Halbleiterspeicher nach Anspruch 7, der weiterhin folgendes enthält: mehrere Schalter (S₁–S_G), die zwischen die Sicherungen (28a, 28b, F₁–F_G) und mindestens eine Busleitung (59₁ –59₄ ) gekoppelt sind, wobei die Schalter (S₁–S_G) vom ersten Register (SR₁) sequentiell geschlossen werden, um Sicherungsdaten sequentiell auf die Busleitung (59₁ –59₉ ) zu über tragen; und wobei die mehreren Zwischenspeicher (26a, 26b, L₁-L_G) an die mindestens eine Busleitung (59₁ –59₄ ) gekoppelt sind, wobei das zweite Schieberegister (SR₂) sequentiell Zwischenspeichersetzeingänge der Zwischenspeicher (26a, 26b, L₁–L_G) aktiviert, um die Sicherungsdaten sequentiell von der mindestens einen Busleitung (59₁ –59₄ ) zu den Zwischenspeichern (26a, 26b, L₁–L_G) zu übertragen.
Halbleiterspeicher nach Anspruch 7, wobei das erste und zweite Schieberegister (SR₁, SR₂) Ringschieberegister sind, wodurch das sequentielle Auffrischen der Sicherungszwischenspeicher (26a, 26b) erleichtert wird.
Halbleiterspeicher nach Anspruch 1, wobei die Sicherungen (28a, 28b, F₁–F_G) Adressen von Spalten des Hauptspeicherzellenarrays speichern, die fehlerhafte Zellen enthalten.
Halbleiterspeicher nach Anspruch 1, wobei die Sicherungen (28a, 28b, F₁–F_G) Adressen von Zeilen des Hauptspeicherzellenarrays speichern, die fehlerhafte Zellen enthalten.
Halbleiterspeicher nach Anspruch 1, wobei das Hauptspeicherzellenarray und die redundanten Speicherzellen jeweils Teil eines gemeinsamen Speicherblocks sind, wobei die redundanten Speicherzellen bestimmte Spalten und Zeilen des Speicherblocks umfassen.
Halbleiterspeicher nach Anspruch 12, weiterhin mit einer neben dem Speicherblock und den Sicherungszwischenspeichern (26a, 26b) angeordneten Sicherungsdecodiererschaltung (24a, 24b) zur Freigabe von Spalten und Zeilen des redundanten Speichers, wenn eine ankommende Adresse einer von den Sicherungen (28a, 28b, F₁–F_G) gespeicherten Adresse entspricht.
Bei einem Halbleiterspeicher mit einem Hauptspeicherzellenarray, redundanten Speicherzellen zur Datenspeicherung anstelle von fehlerhaften Zellen des Hauptspeichers, mehreren Sicherungen (28a, 28b, F₁–F_G) zum Speichern von Adreßinformationen, die eine fehlerhafte Zelle oder eine eine fehlerhafte Zelle enthaltende Gruppe von Zellen angeben, und mehreren Sicherungszwischenspeichern (26a, 26b) zum Speichern der Adreßinformationen der Sicherungen (28a, 28b, F₁–F_G) während des Betriebs des Halbleiterspeichers (50), ein Verfahren zum Übertragen der Adreßinformationen von den Sicherungen (28a, 28b, F₁–F_G) zu den Zwischenspeichern (26a, 26b, L₁–L_G), umfassend: Bereitstellen mindestens einer Busleitung (59₁ -59₄ ) zwischen den mehreren Sicherungen (28a, 28b, F₁–F_G) und den mehreren Zwischenspeichern (26a, 26b, L₁–L_G) ; und serielles Übertragen mindestens einiger der Adreßinformationen von den Sicherungen (28a, 28b, F₁–F_G) zu den Zwischenspeichern (26a, 26b, L₁-L_G) auf der mindestens einen Busleitung (59₁ -59₄ ).
Verfahren nach Anspruch 14, wobei die mindestens eine Busleitung mehrere n Busleitungen umfaßt, wobei n viel kleiner ist als die Anzahl der mehreren Sicherungen, wobei Sicherungsdaten von n Sicherungen gleichzeitig zu den Zwischenspeichern (26a, 26b) übertragen werden.
Verfahren nach Anspruch 14, weiterhin mit dem Schritt des sequentiellen Auffrischens der Sicherungszwischenspeicher (26a, 26b).
Verfahren nach Anspruch 16, wobei der Halbleiterspeicher (50) ein dynamischer Direktzugriffsspeicher ist und das Auffrischen mit einem RAS-Signal oder einem CAS-Signal synchronisiert ist.
Verfahren nach Anspruch 16, wobei das Auffrischen bei Identifizierung eines spezifischen Versorgungsspannungsstoßereignisses erfolgt.
Verfahren nach Anspruch 16, wobei der Halbleiterspeicher (50) ein dynamischer Direktzugriffsspeicher ist und das Auffrischen während einer Zeit erfolgt, die einer vorbestimmten Anzahl von ROR-Zyklen (ROR = RAS-Nur-Auffrischen) zugeordnet ist.