JP2001351396A - 半導体メモリ及び半導体メモリ搭載ボード - Google Patents

Abstract

(57)【要約】 【課題】 動作不良を有する半導体メモリが、より有効
に再利用される構成を有する半導体メモリを提供する。 【解決手段】 本発明による半導体メモリは、第１メモ
リ（３）と、第１メモリ（３）に接続する遮断回路
（１、２）と、遮断回路（１，２）に接続し、且つ、当
該半導体メモリの外部と信号を授受するための外部端子
（ＤＱ０〜ＤＱ７）と、第１メモリ（３）と一体に形成
された第２メモリ（３３）とを具備する。遮断回路
（１、２）は、第１メモリ（３）が動作不良を有すると
き、外部端子（ＤＱ０〜ＤＱ７）と第１メモリ（３）と
を電気的に遮断する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体メモリ及び
半導体メモリ搭載ボードに関する。本発明は、特に、動
作不良を有する半導体メモリを再利用するための構成を
有する半導体メモリ及び半導体メモリ搭載ボードに関す
る。

【０００２】

【従来の技術】半導体メモリが製造される場合、製造上
の問題により、動作不良がある半導体メモリが製造され
得る。動作不良を含んだ半導体メモリのほとんどは、そ
の半導体メモリに含まれる回路のごく一部分のみにしか
異常がない。その半導体メモリに含まれる回路のうちの
異常がない部分は、使用されても何ら問題がない。動作
不良のある半導体メモリを有効に利用することが望まれ
ている。

【０００３】動作不良のある半導体メモリを有効に利用
するための方法が、公開特許公報（特開平７−６５５９
８）に知られている。公知のその欠陥ＤＲＡＭの再利用
方法は、図１２に示されている半導体回路５００に欠陥
のあるＤＲＡＭを組み込んで、その欠陥のあるＤＲＡＭ
を再利用する方法である。

【０００４】その半導体回路５００は、図１２に示され
ているように、トライステートスイッチ５０１、トライ
ステートスイッチ５０５、中央コラムに対して左側に欠
陥があるＤＲＡＭ５０９及び中央コラムに対して右側に
欠陥があるＤＲＡＭ５１０とからなる。

【０００５】トライステートスイッチ５０１の入力端５
０３には、ＤＲＡＭ５０９、５１０を使用可能にする信
号である信号／ＣＡＳが入力される。トライステートス
イッチ５０１の出力端５０２には、ＤＲＡＭの中央コラ
ムに対して左側に欠陥があるＤＲＡＭ５０９が接続され
ている。トライステートスイッチ５０１の制御端５０４
には、最上位ビットアドレス信号Ａ９が入力される。ト
ライステートスイッチ５０１の出力端５０２と入力端５
０３とは、最上位ビットアドレス信号Ａ９がＨｉｇｈレ
ベル（電源電位）のとき導通する。

【０００６】一方、トライステートスイッチ５０５の入
力端５０７には、前述の信号／ＣＡＳが入力される。ト
ライステートスイッチ５０５の出力端５０６には、ＤＲ
ＡＭの中央コラムに対して右側に欠陥があるＤＲＡＭ５
１０が接続されている。トライステートスイッチ５０５
の制御端５０８には、最上位ビットアドレス信号Ａ９が
入力される。トライステートスイッチ５０５の出力端５
０６と入力端５０７とは、最上位ビットアドレス信号Ａ
９がＬｏｗレベル（接地電位）のとき導通する。

【０００７】公知のその欠陥ＤＲＡＭの再利用方法にお
いては、最上位ビットアドレス信号Ａ９が、トライステ
ートスイッチ５０１とトライステートスイッチ５０５を
順に開閉するのに応じて、ＤＲＡＭ５０９とＤＲＡＭ５
１０とが順に使用可能にされる。公知のその欠陥ＤＲＡ
Ｍの再利用方法により、ＤＲＡＭ５０９とＤＲＡＭ５１
０とが、一組のＤＲＡＭとして再利用される。

【０００８】公知のその欠陥ＤＲＡＭの再利用方法は、
中央コラムに対して左側に欠陥があるＤＲＡＭ５０９
と、中央コラムに対して右側に欠陥があるＤＲＡＭ５１
０とが一組として再利用される。従って、公知のその欠
陥ＤＲＡＭの再利用方法は、ＤＲＡＭのどこに欠陥があ
るかを予め探しておく必要がある。

【０００９】更に、公知のその欠陥ＤＲＡＭの再利用方
法は、中央コラムに対して左側に欠陥がある２つのＤＲ
ＡＭを再利用することはできず、また、中央コラムに対
して右側に欠陥がある２つのＤＲＡＭを再利用すること
もできない。このように、公知のその欠陥ＤＲＡＭの再
利用方法は、ＤＲＡＭを再利用する際の自由度が低い。

【００１０】

【発明が解決しようとする課題】本発明の課題は、動作
不良を有する半導体メモリが、より有効に再利用される
構成を有する半導体メモリ及び半導体メモリ搭載ボード
を提供することにある。

【００１１】本発明の他の課題は、動作不良を有する半
導体メモリがボードに搭載される場合に、ボードの配線
を動作不良が存在する部位に応じて変更する必要がない
半導体メモリ及び半導体メモリ搭載ボードを提供するこ
とにある。

【００１２】本発明の更に他の課題は、パッケージング
された後又はボードに搭載された後に動作不良を有する
ことが見出された半導体メモリが、有効に再利用され得
る構成を有する半導体メモリ及び半導体メモリ搭載ボー
ドを提供することにある。

【００１３】本発明の更に他の課題は、動作不良を有す
る半導体メモリが再利用された場合に、その半導体メモ
リの消費電力を低減することにある。

【００１４】

【課題を解決するための手段】その課題を解決するため
の手段は、下記のように表現される。その表現中に現れ
る技術的事項には、括弧（）つきで、番号、記号等が添
記されている。その番号、記号等は、本発明の複数の実
施の形態のうちの、少なくとも１つの実施の形態を構成
する技術的事項、特に、その実施の形態に対応する図面
に表現されている技術的事項に付せられている参照番
号、参照記号等に一致している。このような参照番号、
参照記号は、請求項記載の技術的事項と実施の形態の技
術的事項との対応・橋渡しを明確にしている。このよう
な対応・橋渡しは、請求項記載の技術的事項が実施の形
態の技術的事項に限定されて解釈されることを意味しな
い。

【００１５】本発明による半導体メモリは、図１に示さ
れているように、第１メモリ（３）と、第１メモリ
（３）に接続する遮断回路（１、２）と、遮断回路
（１、２）に接続し、且つ、当該半導体メモリの外部と
信号を授受するための外部端子（ＤＱ０〜ＤＱ７）と、
第１メモリ（３）と一体に形成された第２メモリ（３
３）とを具備する。遮断回路（１、２）は、第１メモリ
（３）が動作不良を有するとき、外部端子（ＤＱ０〜Ｄ
Ｑ７）と第１メモリ（３）とを電気的に遮断する。

【００１６】本発明による半導体メモリは、第１メモリ
（３）が動作不良を有するとき、第２メモリ（３３）が
第１メモリ（３）と一体に、且つ、分離不可能に形成さ
れていても、第２メモリ（３３）のみを有する半導体メ
モリとして再利用することができる。

【００１７】当該半導体メモリにおいて、遮断回路
（１、２）は、第１メモリ（３）が動作不良を有しない
とき、当該半導体メモリの外部から入力されるマスク信
号（ａ）に応答して第１メモリ（３）と外部端子（ＤＱ
０〜ＤＱ７）とを電気的に接続することがある。

【００１８】当該半導体メモリにおいて、外部端子（Ｄ
Ｑ０〜ＤＱ７）は、第１メモリ（３）が動作不良を有す
るとき、当該半導体メモリの外部からみて高インピーダ
ンス状態をとることが望ましい。

【００１９】当該半導体メモリにおいて、第１メモリ
（３）が動作不良を有するとき、第１メモリ（３）は、
動作を停止することが望ましい。このとき、使用不可能
な第１メモリ（３）により電力が消費されることがな
い。これにより、当該半導体メモリの消費電力が低減さ
れる。

【００２０】当該半導体メモリにおいて、遮断回路
（１、２）は、状態保持素子（１２、１２’、５６）を
含むことがある。状態保持素子（１２、１２’、５６）
は、第１メモリ（３）が動作不良を有するとき、第１状
態を保持し、且つ、前記第１メモリが動作不良を有しな
いとき、第２状態を保持する。遮断回路（１、２）は、
状態保持素子（１２、１２’、５６）が第１状態を保持
することに応答して、第１メモリ（３）と外部端子（Ｄ
Ｑ０〜ＤＱ７）とを電気的に遮断する。

【００２１】当該半導体メモリを検査した後、当該半導
体メモリの第１メモリ（３）が動作不良を有するか否か
についての情報を、状態保持素子（１２、１２’、５
６）に保持することができる。

【００２２】当該半導体メモリにおいて、遮断回路
（１、２）は、状態保持素子（１２、１２’、５６）が
第２状態を保持するとき、外部から入力されるマスク信
号（ａ）に応答して第１メモリ（３）と外部端子（ＤＱ
０〜ＤＱ７）とを接続することがある。

【００２３】当該半導体メモリにおいて、状態保持素子
（１２、１２’、５６）は、ヒューズ（１２、１２’）
を含むことがある。このとき、第１状態は、ヒューズ
（１２、１２’）が溶断した状態であり、第２状態は、
ヒューズ（１２、１２’）が溶断していない状態であ
る。また、第１状態は、ヒューズ（１２、１２’）が溶
断していない状態であり、第２状態は、ヒューズ（１
２、１２’）が溶断した状態であることも可能である。

【００２４】当該半導体メモリにおいて、遮断回路
（１、２）は、ヒューズ溶断回路（５、６、７、９、１
０、１３）を更に含むことがある。このとき、ヒューズ
溶断回路（５、６、７、９、１０、１３）は、ヒューズ
（１２）に通電することによりヒューズ（１２）を溶断
する。ヒューズ（１２）は、電気的に溶断される。

【００２５】当該半導体メモリにおいて、ヒューズ溶断
回路（５、６、７、９、１０、１３）は、第１メモリ
（３）が動作不良を有するか有しないかに基づいて外部
から入力されるヒューズ溶断信号（ｇ）に応答してヒュ
ーズ（１２）を溶断することがある。この場合には、当
該半導体メモリをパッケージングした後、又は、ボード
に搭載した後でも、外部からヒューズ溶断信号（ｇ）を
入力することにより、ヒューズ（１２）を溶断すること
ができる。

【００２６】当該半導体メモリにおいて、図８に示され
ているように、ヒューズ（１２、１２’）は、レーザ光
の照射により溶断することが可能なヒューズ（１２’）
であることがある。この場合には、特にヒューズ（１
２’）を溶断するための電子回路を必要とせず、半導体
メモリの構成が簡略化され得る。

【００２７】状態保持素子（１２、１２’、５６）は、
図９に示されているように、不揮発性メモリ（５６）を
含むことがある。このとき、第１状態は、不揮発性メモ
リ（５６）が第１論理を記憶した状態であり、第２状態
は、不揮発性メモリ（５６）が第２論理を記憶した状態
であることがある。

【００２８】状態保持素子（１２、１２’、５６）とし
て、図１に示されているように、ヒューズ（１２、１
２’）を使用した場合、ヒューズを一度溶断した後に再
びヒューズ（１２、１２’）を接続することはできな
い。一方、図９に示されているように、状態保持素子
（１２、１２’、５６）として不揮発性メモリ（５６）
を使用した場合、状態保持素子（１２、１２’、５６）
は、第１状態から第２状態への変更、又は、第２状態か
ら第１状態への変更を何度でも行うことができる。これ
により当該半導体メモリを再利用する際の自由度を高く
することができる。

【００２９】当該半導体メモリは、図１に示されている
ように、更に、外部と信号を授受するための第２外部端
子（ＤＱ８〜ＤＱ１５）と、第２遮断回路（３１、３
２）とを更に具備することがある。このとき、第２遮断
回路（３１、３２）は、第２メモリ（３３）が動作不良
を有するとき、第２外部端子（ＤＱ８〜ＤＱ１５）と第
２メモリ（３３）とを電気的に遮断する。

【００３０】当該半導体メモリは、第２メモリ（３３）
が動作不良を有するとき、第１メモリ（３）が第２メモ
リ（３３）と一体に、且つ、分離不可能に形成されてい
ても、第１メモリ（３）のみを有する半導体メモリとし
て再利用することができる。

【００３１】当該半導体メモリにおいて、第２遮断回路
（３１、３２）は、第２状態保持素子（４２）を含むこ
とがある。このとき、第２状態保持素子（４２）は、第
２メモリ（３３）が動作不良を有するとき、第３状態を
保持し、且つ、前記第２メモリが動作不良を有しないと
き、第４状態を保持する。第２遮断回路（３１、３２）
は、第２状態保持素子（４２）が第３状態を保持すると
き、第２メモリ（３３）と、第２外部端子（ＤＱ８〜Ｄ
Ｑ１５）とを電気的に遮断する。

【００３２】当該半導体メモリは、図１０に示されてい
るように、更に端子接続回路（５７）を具備することが
ある。このとき、端子接続回路（５７）は、状態保持素
子（１２、１２’、５６）が第１状態を保持する場合、
外部端子（ＤＱ０〜ＤＱ７）と第２外部端子（ＤＱ８〜
ＤＱ１５）とを電気的に接続する。また、端子接続回路
（５７）は、第２状態保持素子（４２）が第３状態を保
持する場合、外部端子（ＤＱ０〜ＤＱ７）と第２外部端
子（ＤＱ８〜ＤＱ１５）とを電気的に接続する。

【００３３】このとき、第１メモリ（３）と、第２メモ
リ（３３）のいずれが動作不良であっても、外部端子
（ＤＱ０〜ＤＱ７）を介して第１メモリ（３）又は第２
メモリ（３３）と信号を授受することができる。また、
第１メモリ（３）と、第２メモリ（３３）のいずれが動
作不良であっても、第２外部端子（ＤＱ８〜ＤＱ１５）
を介して第１メモリ（３）又は第２メモリ（３３）と信
号を授受することもできる。従って、第１メモリ（３）
と、第２メモリ（３３）のいずれが動作不良であって
も、同一のボードに当該半導体メモリを搭載して使用す
ることが可能である。

【００３４】本発明による半導体メモリは、図１に示さ
れているように、第１メモリ（３）と、第１メモリ
（３）に接続するスイッチ回路（２）と、スイッチ回路
（２）に接続する外部端子（ＤＱ０〜ＤＱ７）と、ヒュ
ーズ（１２、１２’）を含む遮断信号生成回路（１）
と、第１メモリ（３）と一体に形成された第２メモリ
（３３）とを具備する。遮断信号生成回路（１）は、ヒ
ューズ（１２、１２’）が溶断しているか否かに応じ
て、スイッチ回路（２）に、遮断信号（ｂ）を出力す
る。スイッチ回路（２）は、遮断信号（ｂ）に応答し
て、ヒューズ（１２、１２’）が溶断している場合に第
１メモリ（３）と外部端子（ＤＱ０〜ＤＱ７）とを電気
的に遮断する。

【００３５】当該半導体メモリのヒューズ（１２、１
２’）は、第１メモリ（３）が動作不良を有するとき溶
断され、且つ、第１メモリ（３）が動作不良を有しない
とき溶断されないで使用されることが好適である。

【００３６】当該半導体メモリにおいて、遮断信号生成
回路（１）は、ヒューズ（１２、１２’）が溶断されて
ないとき、当該半導体メモリの外部から入力されるマス
ク信号（ａ）に応答して、遮断信号（ｂ）を出力するこ
とがある。このとき、スイッチ回路（２）は、ヒューズ
（１２、１２’）が溶断されてないとき、マスク信号
（ａ）に応答して、第１メモリ（３）と外部端子（ＤＱ
０〜ＤＱ７）とを電気的に接続する。

【００３７】当該半導体メモリにおいて、第２メモリ
（３３）に接続する第２スイッチ回路（３２）と、第２
スイッチ回路（３２）に接続する第２外部端子（ＤＱ８
〜ＤＱ１５）と、第２ヒューズ（４２）を含む第２遮断
信号生成回路（３１）とを更に具備することがある。こ
のとき、第２遮断信号生成回路（３１）は、第２ヒュー
ズ（４２）が溶断しているか否かに応じて、第２スイッ
チ回路（３２）に、第２遮断信号（ｅ）を出力する。第
２スイッチ回路（３２）は、第２遮断信号（ｅ）に応答
して、第２ヒューズ（４２）が溶断している場合に第２
メモリ（３３）と第２外部端子（ＤＱ８〜ＤＱ１５）と
を電気的に遮断する。

【００３８】当該半導体メモリの第２ヒューズ（４２）
は、第２メモリ（３３）が動作不良を有するとき溶断さ
れ、且つ、第２メモリ（３３）が動作不良を有しないと
き溶断されないことが好適である。

【００３９】当該半導体メモリにおいて、第２遮断信号
生成回路（３１）は、第２ヒューズ（４２）が溶断され
てないとき、当該半導体メモリの外部から入力される第
２マスク信号（ｄ）に応答して、第２遮断信号（ｅ）を
出力することがある。このとき、第２スイッチ回路（３
２）は、第２ヒューズ（４２）が溶断されてないとき、
第２マスク信号（ｄ）に応答して、第２メモリ（３３）
と第２外部端子（ＤＱ８〜ＤＱ１５）とを電気的に接続
する。

【００４０】本発明による半導体メモリ搭載ボードは、
図７及び図１３に示されているように、基板（７１、８
１）と、基板（７１、８１）に設けられた、本発明によ
る半導体メモリ（１００ｂ）と、基板（７１、８１）に
設けられ、且つ、動作不良を有しない第２半導体メモリ
（４００、４００’）とを具備する。

【００４１】本発明による半導体メモリ（１００ｂ）を
第２半導体メモリ（４００、４００’）と共に、同一の
半導体装置搭載ボード（３００ｂ、３００ｂ’）に搭載
して使用することにより、本発明による半導体メモリ
（１００）をより有効に再利用することができる。

【００４２】本発明による他の半導体メモリ搭載ボード
は、図４及び図５に示されているように、前述の本発明
による半導体メモリ（１００）と、基板（６１、７１）
に設けられた第１配線（６５−０〜６５−７、７５−０
〜７５−７）と、基板（６１、７１）に設けられた第２
配線（６５−８〜６５−１５、７５−８〜７５−１５）
とを具備する。ここで前述の本発明による半導体メモリ
（１００）は、基板（６１、７１）に搭載される。この
とき、第１配線（６５−０〜６５−７、７５−０〜７５
−７）は、外部端子（ＤＱ０〜ＤＱ７）に接続する。第
２配線（６５−８〜６５−１５、７５−８〜７５−１
５）は、第２外部端子（ＤＱ８〜ＤＱ１５）に接続す
る。

【００４３】本発明による半導体メモリ（１００）に含
まれる第１メモリ（３）と第２メモリ（３３）とのいず
れもが動作不良を有しない場合、図４に示されているよ
うに、第１配線（６５−０〜６５−７）と、第２配線
（６５−８〜６５−１５）とは、短絡されない。第１メ
モリ（３）と第２メモリ（３３）とのいずれもが動作不
良を有しない場合には、第１メモリ（３）と第２メモリ
（３３）との動作不良を有しない２つのメモリを有する
半導体メモリを搭載した半導体メモリ搭載ボードが提供
される。

【００４４】一方、第１メモリ（３）と第２メモリ（３
３）とのいずれかが動作不良を有する場合には、図５に
示されているように、第１配線（７５−０〜７５−７）
と第２配線（７５−８〜７５−１５）とは、電気的に短
絡される。第１配線（７５−０〜７５−７）と第２配線
（７５−８〜７５−１５）とは、電気的に短絡されるこ
とにより、第１メモリ（３）と第２メモリ（３３）との
いずれが動作不良を有している場合にも、あたかも、動
作不良を有しない一つのメモリを有する半導体メモリを
搭載したのと同等な半導体メモリ搭載ボードが提供され
る。第１メモリ（３）と第２メモリ（３３）のいずれが
動作不良を有するかに応じて、異なる半導体メモリ搭載
ボードを使用する必要がない。

【００４５】本発明による半導体メモリの検査方法は、
本発明による半導体メモリ（１００）を検査する方法で
ある。当該半導体メモリの検査方法は、図３に示されて
いるように、第１メモリ（３）に動作不良が含まれてい
るか否かを検査するステップ（Ｓ０１）と、第１メモリ
（３）に動作不良が含まれる場合に、状態保持素子（１
２、１２’、５６）を第１状態に設定するステップ（Ｓ
０２）とを具備する。

【００４６】また、本発明による他の半導体メモリの検
査方法は、本発明による他の半導体メモリ（１００）を
検査する方法である。当該半導体メモリの検査方法は、
図３に示されているように、第１メモリ（３）に動作不
良が含まれているか否かを検査するステップ（Ｓ０１）
と、第１メモリ（３）に動作不良が含まれているか否か
に応答して、ヒューズ（１２、１２’）を溶断するステ
ップとを具備する。

【００４７】また、本発明による更に他の半導体メモリ
の検査方法は、本発明による更に他の半導体メモリを検
査する方法である。当該半導体メモリの検査方法は、図
３に示されているように、第１メモリ（３）に動作不良
が含まれているか否かを検査するステップ（Ｓ０１）
と、第１メモリ（３）に動作不良が含まれているか否か
に応答してヒューズ（１２）に通電することにより、ヒ
ューズ（１２）を溶断するステップ（Ｓ０２）とを具備
する。

【００４８】また、本発明による更に他の半導体メモリ
の検査方法は、本発明による更に他の半導体メモリを検
査する方法である。当該半導体メモリの検査方法は、図
３に示されているように、第１メモリ（３）に動作不良
が含まれているか否かを検査するステップ（Ｓ０１）
と、第１メモリ（３）に動作不良が含まれているか否か
に応答して当該半導体メモリの外部からヒューズ溶断信
号（ｇ）を入力するステップと、ヒューズ溶断信号
（ｇ）に応答してヒューズ（１２）に通電し、ヒューズ
（１２）を溶断するステップとを具備する

【００４９】また、本発明による更に他の半導体メモリ
の検査方法は、本発明による更に他の半導体メモリを検
査する方法である。当該半導体メモリの検査方法は、図
３に示されているように、第１メモリ（３）に動作不良
が含まれているか否かを検査するステップ（Ｓ０１）
と、第１メモリ（３）に動作不良が含まれる場合に、状
態保持素子（１２、１２’、５６）を第１状態に設定す
るステップ（Ｓ０２）と、第２メモリ（３３）に動作不
良が含まれているか否かを検査するステップ（Ｓ０３）
と、第２メモリ（３３）に動作不良が含まれる場合に、
第２状態保持素子（４２）を第３状態に設定するステッ
プ（Ｓ０４）とを具備する。

【００５０】

【発明の実施の形態】以下、添付図面を参照して、本発
明による半導体メモリについて詳細に説明する。

【００５１】図１は、本発明による一実施の形態の半導
体メモリの構成を示す。図１を参照して、本実施の形態
の半導体メモリ１００は、遮断信号生成回路１、スイッ
チ回路２、第１メモリブロック３、端子ＤＱ０〜ＤＱ７
及び端子ＬＤＱＭを含む。第１メモリブロック３は、メ
モリサブブロック３−０〜３−７を含む。第１メモリブ
ロック３は、８個のメモリサブブロック３−０〜３−７
を含むパラレルメモリである。

【００５２】但し、図１において、端子ＤＱ３〜ＤＱ６
と、メモリサブブロック３−３〜３−６は図示されてい
ない。また、スイッチ回路２のうち、端子ＤＱ３〜ＤＱ
６と第１メモリブロック３とを接続する部分も図示され
ていない。

【００５３】遮断信号生成回路１はヒューズ１２を含
む。ヒューズ１２は、通電されることにより溶断され得
るヒューズである。第１メモリブロック３に含まれるメ
モリサブブロック３−０〜３−７のうち、少なくとも一
つ以上のメモリサブブロックが動作不良を有する場合、
ヒューズ１２は溶断される。また、メモリサブブロック
３−０〜３−７のいずれも動作不良を有しない場合、ヒ
ューズ１２は溶断されない。

【００５４】その遮断信号生成回路１は、端子ＬＤＱＭ
に接続されている。端子ＬＤＱＭからは、マスク信号ａ
が入力される。遮断信号生成回路１は、マスク信号ａ
と、ヒューズ１２の状態とに応答して遮断信号ｂを生成
し、スイッチ回路２に出力する。

【００５５】スイッチ回路２は、端子ＤＱ０〜ＤＱ７と
第１メモリブロック３との間に設けられる。スイッチ回
路２は、遮断信号ｂに応答して、第１メモリブロック３
と、端子ＤＱ０〜ＤＱ７とを接続し、又は、遮断する。

【００５６】即ち、スイッチ回路２は、遮断信号ｂに応
答して、第１メモリブロック３のメモリサブブロック３
−０〜３−７と、端子ＤＱ０〜ＤＱ７とをそれぞれ接続
し、又は、遮断する。第１メモリブロック３は、スイッ
チ回路２が第１メモリブロック３と端子ＤＱ０〜ＤＱ７
とを接続しているとき、端子ＤＱ０〜ＤＱ７を介して外
部と信号を授受し、８個の入出力端子を有するパラレル
メモリとして動作する。

【００５７】上述された遮断信号生成回路１は、更に、
ヒューズ１２の状態に応じてメモリ停止信号ｃを生成
し、第１メモリブロック３に出力する。第１メモリブロ
ック３は、メモリ停止信号ｃに応答して、メモリとして
動作し、又は、その動作を停止する。

【００５８】本実施の形態の半導体メモリ１００は、更
に、遮断信号生成回路３１、スイッチ回路３２、第２メ
モリブロック３３、端子ＵＤＱＭを含む。第２メモリブ
ロック３３は、メモリサブブロック３３−８〜３３−１
５を含む。第２メモリブロック２３は、８個のメモリサ
ブブロック３３−８〜３３−１５を含むパラレルメモリ
である。

【００５９】但し、図１において、端子ＤＱ１１〜ＤＱ
１４と、メモリサブブロック３３−１１〜３３−１４は
図示されていない。また、スイッチ回路３２のうち、端
子ＤＱ１１〜ＤＱ１４と第２メモリブロック３３とを接
続する部分も図示されていない。

【００６０】遮断信号生成回路３１は、ヒューズ４２を
含む。ヒューズ４２は、通電されることにより溶断され
得るヒューズである。第２メモリブロック３３に含まれ
るメモリサブブロック３３−８〜３３−１５のうち、少
なくとも１つのメモリサブブロックが動作不良を有する
場合、ヒューズ４２は溶断される。メモリサブブロック
３３−８〜３３−１５のいずれも動作不良を有しない場
合ヒューズ４２は溶断されない。

【００６１】遮断信号生成回路３１は、端子ＵＤＱＭに
接続されている。端子ＵＤＱＭには、マスク信号ｄが入
力される。遮断信号生成回路３１は、マスク信号ｄと、
ヒューズ４２の状態とに応じて遮断信号ｅを生成し、ス
イッチ回路３２に出力する。

【００６２】スイッチ回路３２は、端子ＤＱ８〜ＤＱ１
５と第２メモリブロック３３との間に設けられる。スイ
ッチ回路３２は、遮断信号ｅに応答して、端子ＤＱ８〜
ＤＱ１５と第２メモリブロック３３とを接続し、又は、
遮断する。

【００６３】即ち、スイッチ回路３２は、遮断信号ｅに
応答して、第２メモリブロック３３のメモリサブブロッ
ク３３−８〜３３−１５と端子ＤＱ８〜ＤＱ１５とをそ
れぞれ接続し、又は、遮断する。スイッチ回路３２が第
２メモリブロック３３と端子ＤＱ８〜ＤＱ１５とを接続
しているとき、第２メモリブロック３３は、端子ＤＱ８
〜ＤＱ１５を介して外部と信号を授受し、８個の入出力
端子を有するパラレルメモリとして動作する。

【００６４】前述された遮断信号生成回路３１は、更
に、ヒューズ４２の状態に応じてメモリ停止信号ｆを生
成し、第２メモリブロック３３に出力する。第２メモリ
ブロック３３は、メモリ停止信号ｆに応答して、メモリ
として動作し、又は、その動作を停止する。

【００６５】続いて、本実施の形態の半導体メモリ１０
０の各部を詳細に説明する。

【００６６】まず、遮断信号生成回路１の構成を説明す
る。遮断信号生成回路１は、図１に示されているよう
に、抵抗器５、接地端子６、ＡＮＤゲート７、トランジ
スタ９、接地端子１０、ヒューズ１２、電源端子１３、
インバータ１４、トランジスタ１６、及びＮＯＲゲート
１７からなる。

【００６７】遮断信号生成回路１は、端子ＮＣ１に接続
されている。その端子ＮＣ１は、遮断信号生成回路１の
ノード４を介して抵抗器５の一の端子に接続されてい
る。抵抗器５の他の端子は接地端子６に接続されてい
る。接地端子６は、接地電位に固定されている。

【００６８】遮断信号生成回路１は、更に端子ＬＤＱＭ
に接続されている。端子ＬＤＱＭは、ノード８を介して
ＡＮＤゲート７の一の入力端子に接続されている。ま
た、前述のノード４は、ＡＮＤゲート７の他の入力端子
に接続されている。ＡＮＤゲート７の出力端子は、トラ
ンジスタ９のゲートに接続されている。トランジスタ９
のソースは、接地端子１０に接続されている。その接地
端子１０は、接地電位に固定されている。

【００６９】トランジスタ９のドレインは、ノード１１
を介して、ヒューズ１２の一の端子に接続されている。
ヒューズ１２の他の端子は、電源端子１３に接続されて
いる。電源端子１３は、電源電位Ｖ_ＣＣに固定されてい
る。

【００７０】前述のノード１１は、更に、インバータ１
４の入力端子に接続されている。インバータ１４は、ノ
ード１５を介して、第１メモリブロック３にメモリ停止
信号ｃを出力する。

【００７１】前述のノード１１は、更に、トランジスタ
１６のドレインに接続されている。トランジスタ１６の
ソースは、接地端子１０に接続されている。トランジス
タ１６のゲートは、ノード１５に接続されている。

【００７２】遮断信号生成回路１は、更にＮＯＲゲート
１７を含む。ＮＯＲゲート１７の入力端子には、前述の
ノード８と、ノード１５とが接続されている。ＮＯＲゲ
ート１７は、その出力端子から遮断信号ｂを出力する。
遮断信号ｂは、スイッチ回路２に入力される。

【００７３】続いて、スイッチ回路２の構成を説明す
る。スイッチ回路２は、図１に示されているように、ト
ライステートバッファ１８−０〜１８−７と、トライス
テートバッファ１９−０〜１９−７を含む。トライステ
ートバッファ１８−０〜１８−７の入力端子は、それぞ
れ、第１メモリブロック３のメモリサブブロック３−０
〜３−７に接続されている。トライステートバッファ１
８−０〜１８−７の出力端子は、それぞれ端子ＤＱ０〜
ＤＱ−７に接続されている。

【００７４】一方、トライステートバッファ１９−０〜
１９−７の入力端子は、それぞれＤＱ０〜ＤＱ７に接続
されている。トライステートバッファ１９−０〜１９−
７の出力端子は、それぞれ、第１メモリブロック３のメ
モリサブブロック３−０〜３−７に接続されている。

【００７５】トライステートバッファ１８−０〜１８−
７と、トライステートバッファ１９−０〜１９−７に
は、それぞれ遮断信号ｂが入力される。遮断信号ｂがＨ
ｉｇｈレベルであるとき、トライステートバッファ１８
−０〜１８−７とトライステートバッファ１９−０〜１
９−７とは、それぞれメモリサブブロック３−０〜３−
７と、端子ＤＱ０〜ＤＱ７とを接続する。遮断信号ｂが
Ｌｏｗレベルであるとき、トライステートバッファ１８
−０〜１８−７とトライステートバッファ１９−０〜１
９−７とは、それぞれメモリサブブロック３−０〜３−
７と、端子ＤＱ０〜ＤＱ７とを電気的に遮断し、端子Ｄ
Ｑ０〜ＤＱ７を開放状態（ハイインピーダンス状態）に
する。

【００７６】続いて、遮断信号生成回路３１の構成を以
下に説明する。遮断信号生成回路３１の構成は、遮断信
号生成回路１の構成と同様である。遮断信号生成回路３
１は、図１に示されているように、抵抗器３５、接地端
子３６、ＡＮＤゲート３７、トランジスタ３９、接地端
子４０、ヒューズ４２、電源端子４３、インバータ４
４、トランジスタ４６、及びＮＯＲゲート４７からな
る。

【００７７】遮断信号生成回路３１は、端子ＮＣ２に接
続されている。端子ＮＣ２は、遮断信号生成回路３１の
ノード３４を介して、抵抗器３５の一の端子に接続され
ている。抵抗器３５の他の端子は、接地端子３６に接続
されている。接地端子３６は、接地電位に固定されてい
る。

【００７８】遮断信号生成回路３１は、更に端子ＵＤＱ
Ｍに接続されている。端子ＵＤＱＭは、遮断信号生成回
路３１のノード３８を介して、ＡＮＤゲート３７の一の
入力端子に接続されている。前述のノード３４は、ＡＮ
Ｄゲート３７の他の入力端子に接続されている。ＡＮＤ
ゲート３７の出力端子は、トランジスタ３９のゲートに
接続されている。トランジスタ３９のソースは、接地端
子４０に接続されている。接地端子４０は、接地電位に
固定されている。

【００７９】トランジスタ３９のドレインは、ノード４
１を介してヒューズ４２の一の端子に接続されている。
ヒューズ４２の他の端子は、電源端子４３に接続されて
いる。電源端子４３は電源電位（Ｖ_ＣＣ）に固定されて
いる。ノード４１は、更にインバータ４４の入力端子に
接続されている。インバータ４４の出力端子はノード４
５に接続されている。インバータ４４は、ノード４５を
介し、第２メモリブロック３３にメモリ停止信号ｆを出
力する。

【００８０】ノード４１は、更にトランジスタ４６のド
レインに接続する。トランジスタ４６のソースは、接地
端子４０に接続する。トランジスタ４６のゲートは、ノ
ード４５に接続する。

【００８１】遮断信号生成回路３１は、更にＮＯＲゲー
ト４７を含む。ＮＯＲゲート４７の入力端子には、前述
のノード３８と、前述のノード４５とが接続する。ＮＯ
Ｒゲート４７は、その出力端子から遮断信号ｅを出力す
る。遮断信号ｅは、スイッチ回路３２に入力される。

【００８２】続いて、スイッチ回路３２の構成を説明す
る。スイッチ回路２は、トライステートバッファ４８−
８〜４８−１５と、トライステートバッファ４９−８〜
４９−１５を含む。トライステートバッファ４８−８〜
４８−１５の入力端子は、それぞれ、第２メモリブロッ
ク３３のメモリサブブロック３３−８〜３３−１５に接
続されている。トライステートバッファ４８−８〜４８
−１５の出力端子は、それぞれ端子ＤＱ８〜ＤＱ１５に
接続されている。

【００８３】一方、トライステートバッファ４９−８〜
４９−１５の入力端子は、それぞれＤＱ８〜ＤＱ１５に
接続されている。トライステートバッファ４９−８〜４
９−１５の出力端子は、それぞれ、第２メモリブロック
３３のメモリサブブロック３３−８〜３３−１５に接続
されている。

【００８４】トライステートバッファ４８−８〜４８−
１５とトライステートバッファ４９−８〜４９−１５と
には、それぞれ遮断信号ｅが入力される。遮断信号ｅが
Ｈｉｇｈレベルであるとき、トライステートバッファ４
８−８〜４８−１５とトライステートバッファ４９−８
〜４９−１５とは、第２メモリブロック３３に含まれる
メモリサブブロック３３−８〜１５と端子ＤＱ８〜ＤＱ
１５とをそれぞれ接続する。また、遮断信号ｅがＬｏｗ
レベルであるとき、トライステートバッファ４８−８〜
４８−１５とトライステートバッファ４９−８〜４９−
１５とは、メモリサブブロック３３−８〜１５と端子Ｄ
Ｑ８〜ＤＱ１５とを電気的に遮断し、端子ＤＱ８〜ＤＱ
１５を開放状態（ハイインピーダンス状態）にする。

【００８５】続いて、本実施の形態の半導体メモリ１０
０の動作を説明する。

【００８６】本実施の形態の半導体メモリ１００は、第
１メモリブロック３、第２メモリブロック３３がいずれ
も動作不良を有しない場合、ＤＱ０〜ＤＱ１５の１６個
の入出力端子を有するパラレルメモリとして使用され
る。一方、本実施の形態の半導体メモリ１００は、第１
メモリブロック３、第２メモリブロック３３のいずれか
が動作不良を有する場合、ＤＱ０〜ＤＱ７、又は、ＤＱ
８〜ＤＱ１５の８個の入出力端子を有するパラレルメモ
リとして使用される。

【００８７】即ち、第１メモリブロック３、第２メモリ
ブロック３３の一方が動作不良を有する場合、第１メモ
リブロック３、第２メモリブロック３３がいずれも動作
不良を有しない場合の半分の容量を有するパラレルメモ
リとして使用される。

【００８８】本実施の形態の半導体メモリ１００は、第
１メモリブロック３、第２メモリブロック３３がそれぞ
れ動作不良を有するか否かに応じて、それぞれヒューズ
１２、４２を溶断するか否かが定められる。本実施の形
態の半導体メモリ１００は、ヒューズ１２、４２が溶断
されているか否かに応じて、ＤＱ０〜ＤＱ１５の１６個
の入出力端子を有するパラレルメモリとして動作し、又
は、ＤＱ０〜ＤＱ７若しくはＤＱ８〜ＤＱ１５の８個の
入出力端子を有するパラレルメモリとして動作する。

【００８９】本実施の形態の半導体メモリ１００は、第
１メモリブロック３が動作不良を有する場合、ヒューズ
１２を溶断して使用される。ヒューズ１２が溶断してい
る場合、遮断信号生成回路１は、マスク信号ａに関わら
ず、遮断信号ｂをＬｏｗレベル（接地電位）にしてスイ
ッチ回路２に出力する。このときスイッチ回路２は、遮
断信号ｂがＬｏｗレベルであることに応じて、端子ＤＱ
０〜ＤＱ７と第１メモリブロック３とを遮断し、端子Ｄ
Ｑ０〜ＤＱ７を開放状態にする。

【００９０】ヒューズ１２が溶断している場合、本実施
の形態の半導体メモリ１００は、端子ＤＱ８〜ＤＱ１５
の８個の入出力端子を有するパラレルメモリとして動作
する。即ち、本実施の形態の半導体メモリは、第１メモ
リブロック３が動作不良を有する場合、端子ＤＱ８〜Ｄ
Ｑ１５の８個の入出力端子を有するパラレルメモリとし
て再利用することができる。

【００９１】このとき、前述の遮断信号生成回路１は、
ヒューズ１２が溶断している場合、メモリ停止信号ｃを
Ｈｉｇｈレベル（電源電位）にして第１メモリブロック
３に出力する。第１メモリブロック３は、メモリ停止信
号ｃがＨｉｇｈレベルであることを検知してその動作を
停止する。従って、本実施の形態の半導体メモリ１００
は、端子ＤＱ８〜ＤＱ１５の８個の入出力端子を有する
パラレルメモリとして再利用される際、その消費電力を
低減することができる。

【００９２】同様に、本実施の形態の半導体メモリ１０
０は、第２メモリブロック３３が動作不良を有する場
合、ヒューズ４２を溶断して使用される。第２メモリブ
ロック３３が動作不良を有する場合、第２メモリブロッ
ク３３は、第１メモリブロックが動作不良を有する場合
と同様に、ヒューズ４２が溶断されることにより端子Ｄ
Ｑ８〜ＤＱ１５から切り離される。本実施の形態の半導
体メモリ１００は、第２メモリブロック３３が動作不良
を有する場合、端子ＤＱ０〜ＤＱ７の８個の入出力端子
を有するパラレルメモリとして再利用することができ
る。

【００９３】更に、ヒューズ４２が溶断されると、第２
メモリブロック３３はその動作を停止する。従って、本
実施の形態の半導体メモリ１００は、端子ＤＱ０〜ＤＱ
７の８個の入出力端子を有するパラレルメモリとして再
利用される際、その消費電力を低減することができる。

【００９４】一方、本実施の形態の半導体メモリ１００
は、第１メモリブロック３、第２メモリブロック３３が
いずれも動作不良を有しない場合、ヒューズ１２、４２
のいずれも溶断せずに使用される。

【００９５】ヒューズ１２が接続しているとき、マスク
信号生成回路１は、マスク信号ａに応答して、遮断信号
ｂをＨｉｇｈレベル又はＬｏｗレベルにして出力する。
スイッチ回路２は、遮断信号ｂに応じて第１メモリブロ
ック３と、端子ＤＱ０〜ＤＱ７とを接続し、又は、遮断
する。

【００９６】ヒューズ１２が接続しており、且つ、マス
ク信号ａとしてＬｏｗレベルの信号が入力された時、マ
スク信号生成回路１は、遮断信号ｂとしてＨｉｇｈレベ
ルの電圧を出力する。このとき、遮断信号ｂがＨｉｇｈ
レベルであることに応答して、スイッチ回路２は、第１
メモリブロック３と、端子ＤＱ０〜ＤＱ７とを接続す
る。

【００９７】一方、ヒューズ１２が接続しており、且
つ、マスク信号ａとしてＨｉｇｈレベルの信号が入力さ
れた時に、マスク信号生成回路１は、遮断信号ｂとして
Ｌｏｗレベルの電圧を出力する。このとき、遮断信号ｂ
がＬｏｗレベルであることに応答して、スイッチ回路２
は、第１メモリブロック３と、端子ＤＱ０〜ＤＱ７とを
遮断し、端子ＤＱ０〜ＤＱ７をハイインピーダンス状態
にする。

【００９８】このように、ヒューズ１２が接続している
場合、第１メモリブロック３は、マスク信号ａに応答し
て、端子ＤＱ０〜ＤＱ７を介して信号を入出力すること
ができるパラレルメモリとして動作する。

【００９９】同様に、ヒューズ４２が接続している場
合、第２メモリブロック３３は、マスク信号ｄに応答し
て、端子ＤＱ８〜ＤＱ１５を介して信号を入出力するこ
とができるパラレルメモリとして動作する。

【０１００】このように、本実施の形態の半導体メモリ
は、ヒューズ１２、４２のいずれも溶断されない場合、
１６個の端子ＤＱ０〜ＤＱ１５を有するパラレルメモリ
として動作する。このとき、第１メモリブロック３と第
２メモリブロック３３には、それぞれマスク信号ａとマ
スク信号ｄとに応答して信号が入出力される。

【０１０１】なお、本実施の形態において、遮断信号生
成回路１は、メモリ停止信号ｃを生成しないことも可能
である。このとき第１メモリブロック３は、ヒューズ１
２が溶断されたときも、その動作を停止しない。同様
に、遮断信号生成回路３１は、メモリ停止信号ｆを生成
しないことも可能である。このとき第２メモリブロック
３３は、ヒューズ４２が溶断されたときも、その動作を
停止しない。かかる場合、本実施の形態の半導体メモリ
は、消費電力が多くなるが、回路構成は簡略化される。

【０１０２】また、本実施の形態において、第１メモリ
ブロック３が動作不良を有しない場合にヒューズ１２が
溶断され、且つ、第１メモリブロック３が動作不良を有
する場合には、ヒューズ１２が接続したままに保たれる
ことも可能である。この場合、遮断信号生成回路１の構
成が、適宜変更される。

【０１０３】同様に、第２メモリブロック３３が動作不
良を有しない場合にヒューズ４２が溶断され、且つ、第
２メモリブロック３３が動作不良を有する場合には、ヒ
ューズ４２が接続したままに保たれることも可能であ
る。この場合、遮断信号生成回路３１の構成が、適宜変
更される。

【０１０４】但し、ヒューズ１２、４２を溶断すること
は、時間とコストを要する。また、第１メモリブロック
３及び第２メモリブロック３３には、動作不良が含まれ
ない場合が多い。従って、本実施の形態のように、第１
メモリブロック３、第２メモリブロック３３が動作不良
を有する場合にヒューズ１２、４２が溶断されること
は、ヒューズ１２、４２を溶断する頻度を減らし、もっ
て時間とコストとを節約できる観点から好適である。

【０１０５】本実施の形態の半導体メモリ１００は、本
実施の形態の半導体メモリの検査方法により検査された
上で使用される。本実施の形態の半導体メモリ１００
は、その検査結果に応じて、ヒューズ１２又はヒューズ
４２が溶断される。以下では、本実施の形態の半導体メ
モリの検査方法を説明する。

【０１０６】図２は、本実施の形態で使用される半導体
メモリの検査装置を示す。本実施の形態の半導体メモリ
の検査装置２００は、検査部９１と、ヒューズ溶断部９
２と、記憶装置９３とを具備する。本実施の形態の半導
体メモリの検査装置２００は、本実施の形態の半導体メ
モリ１００を検査する。

【０１０７】図３は、本実施の形態の半導体メモリの検
査方法を示すフローチャートである。本実施の形態の半
導体メモリの検査方法を、ステップＳ０１からステップ
Ｓ０４に区分して説明する。

【０１０８】ステップＳ０１：検査部９１により、第１
メモリブロック３が検査される。第１メモリブロック３
が動作不良を有する場合、ステップＳ０２が行われる。
第１メモリブロック３が動作不良を有しない場合、ステ
ップＳ０２は実行されずに、ステップＳ０３が行われ
る。

【０１０９】ステップＳ０２：ヒューズ溶断部９２によ
り、ヒューズ１２が溶断される。ヒューズ溶断部９２
は、端子ＬＤＱＭからマスク信号ａを、更に、端子ＮＣ
１からヒューズ溶断信号ｇを、いずれもＨｉｇｈレベル
にして半導体メモリ１００に入力する。これにより、ト
ランジスタ９のゲートがＨｉｇｈレベルになり、トラン
ジスタ９が導通状態になる。トランジスタ９が導通状態
になるので、ヒューズ１２は、電源端子１３と接地端子
１０とに接続され、ヒューズ１２に通電される。ヒュー
ズ１２に通電された結果、ヒューズ１２が溶断する。

【０１１０】ヒューズ１２が溶断されると、スイッチ回
路２は、端子ＤＱ０〜ＤＱ７と第１メモリブロック３と
を電気的に遮断し、端子ＤＱ０〜ＤＱ７は、外部からみ
て開放状態になる。ステップＳ０２に続いて、ステップ
Ｓ０３が行われる。

【０１１１】ステップＳ０３：検査部９１により、第２
メモリブロック３３が検査される。第２メモリブロック
３３が動作不良を有する場合、ステップＳ０４が行われ
る。第２メモリブロック３３が動作不良を有さない場
合、本実施の形態の半導体メモリ１００の検査は終了す
る。

【０１１２】ステップＳ０４：ヒューズ溶断部９２によ
り、ヒューズ４２が溶断される。ヒューズ溶断部９２は
端子ＵＤＱＭからマスク信号ｄを、更に、端子ＮＣ２か
らヒューズ溶断信号ｈを、いずれもＨｉｇｈレベルにし
て半導体メモリ１００に入力する。これにより、トラン
ジスタ３９のゲートがＨｉｇｈレベルになり、トランジ
スタ３９が導通状態になる。ヒューズ４２は、電源端子
４３と接地端子４０とに接続され、ヒューズ４２に通電
される。ヒューズ４２に通電された結果、ヒューズ４２
が溶断する。

【０１１３】ヒューズ４２が溶断されると、スイッチ回
路３２は、端子ＤＱ８〜ＤＱ１５と第２メモリブロック
３３とを電気的に遮断し、端子ＤＱ８〜ＤＱ１５は外部
からみて開放状態になる。本実施の形態の半導体メモリ
１００の検査が終了する。

【０１１４】ステップＳ０１からステップＳ０４は、記
憶装置９３に記憶されたプログラムに従って実行され
る。記憶装置９３には、そのプログラムが記録された記
録媒体から、そのプログラムがインストールされる。

【０１１５】本実施の形態の半導体メモリの検査方法
は、本実施の形態の半導体メモリ１００にパッケージン
グがなされた後に実行され得る。また、本実施の形態の
半導体メモリ１００がボードに搭載された後に実行され
得る。なぜなら、端子ＬＤＱＭと端子ＮＣ１にそれぞれ
マスク信号ａ及びヒューズ溶断信号ｇを入力し、又は、
端子ＵＤＱＭと端子ＮＣ２にそれぞれマスク信号ｄ及び
ヒューズ溶断信号ｈを入力することにより、電気的にヒ
ューズ１２又はヒューズ４２を溶断することができるか
らである。

【０１１６】続いて、本発明による一実施の形態の半導
体メモリ搭載ボードを説明する。本実施の形態の半導体
メモリ搭載ボードは、本実施の形態の半導体メモリ１０
０を搭載する。

【０１１７】本実施の形態の半導体メモリ１００は、そ
れに含まれるヒューズ１２、４２が溶断されているか否
かに応じて、異なる２種類のボードに搭載される。ここ
で、本実施の形態の半導体メモリ１００のうち、ヒュー
ズ１２、４２のうちのいずれも溶断されていないもの
は、以後、半導体メモリ１００ａと記載する。また、本
実施の形態の半導体メモリ１００のうち、ヒューズ１
２、４２のうちのいずれか一方が溶断されたものは、以
後、半導体メモリ１００ｂと記載する。

【０１１８】図４は、それに含まれるヒューズ１２、４
２がいずれも溶断されていない半導体メモリ１００ａが
搭載された、本実施の形態の半導体メモリ搭載ボード３
００ａを示す。その半導体メモリ搭載ボード３００ａ
は、基板６１を備えている。基板６１には、搭載部６２
が設けられている。搭載部６２には、半導体メモリ１０
０ａが搭載される。半導体メモリ１００ａに含まれるヒ
ューズ１２、４２は、いずれも溶断されていない。

【０１１９】基板６１には、配線６３、配線６４及び配
線６５−０〜６５−１５が設けられる。配線６３は、半
導体メモリ１００ａの端子ＬＤＱＭに接続される。配線
６４は、半導体メモリ１００ａの端子ＵＤＱＭに接続さ
れる。配線６５−０〜６５−１５は、それぞれ、半導体
メモリ１００ａの端子ＤＱ０〜ＤＱ１５に接続される。

【０１２０】半導体メモリ搭載ボード３００ａには、更
に、ボード端子６６−０〜６６−１５、６７、６８が設
けられている。ボード端子６６−０〜６６−１５、６
７、６８は、それぞれ、配線６５−０〜６５−１５、６
３、６４に接続されている。

【０１２１】ボード端子６６−０〜６６−１５は、それ
ぞれ、半導体メモリ１００ａの端子ＤＱ０〜ＤＱ１５に
接続される。従って、半導体メモリ搭載ボード３００ａ
に搭載された半導体メモリ１００ａは、ボード端子６６
−０〜６６−１５を介して、端子ＤＱ０〜ＤＱ１５に信
号を入力し、又は、端子ＤＱ０〜ＤＱ１５からの信号を
出力することができる。半導体メモリ搭載ボード３００
ａに搭載された半導体メモリ１００ａは、ボード端子６
６−０〜６６−１５を介して信号を入出力することが可
能な、１６個の入出力端子を有するパラレルメモリとし
て動作する。

【０１２２】一方、図５は、それに含まれるヒューズ１
２、４２のうちの一方が溶断されている半導体メモリ１
００ｂが搭載された、本実施の形態の半導体メモリ搭載
ボード３００ｂを示す。その半導体メモリ搭載ボード３
００ｂは、基板７１を備えている。基板７１には、搭載
部７２が設けられている。搭載部７２には、半導体メモ
リ１００ｂが搭載されている。その半導体メモリ１００
ｂに含まれるヒューズ１２、４２のうちの一方は、溶断
されている。

【０１２３】基板７１には、配線７３、配線７４及び配
線７５−０〜７５−１５が設けられる。配線７３は、半
導体メモリ１００ｂの端子ＬＤＱＭに接続される。配線
７４は、端子ＵＤＱＭに接続する。配線７５−０〜７５
−１５は、それぞれ端子ＤＱ０〜ＤＱ１５に接続する。

【０１２４】配線７５−０は、配線７５−１５と短絡す
る。配線７５−１は、配線７５−１４と短絡する。以
下、同様に、配線７５−ｉは、配線７５−（１５−ｉ）
と短絡する。但し、ｉは、０以上７以下の整数である。

【０１２５】半導体メモリ搭載ボード３００ｂは、更
に、ボード端子７６−０〜７６−７を含む。ボード端子
７６−０〜７６−７は、それぞれ配線７５−０〜７５−
７に接続する。

【０１２６】半導体メモリ１００ｂのヒューズ１２が溶
断された場合、半導体メモリ１００ｂは、第２メモリブ
ロック３３のみを有する半導体メモリとして動作する。
このとき、端子ＤＱ８〜ＤＱ１５を介して、第２メモリ
ブロック３３は外部に信号を出力し、又は、外部から信
号を入力される。

【０１２７】端子ＤＱ８〜ＤＱ１５は、それぞれ配線７
５−８〜７５−１５と配線７５−７〜７５−０を介し
て、ボード端子７６−０〜７６−７に接続する。従っ
て、半導体メモリ搭載ボード３００ｂに搭載された半導
体メモリ１００ｂは、半導体メモリ１００ｂのヒューズ
１２が溶断された場合、ボード端子７６−０〜７６−７
を介して、第２メモリブロック３３に信号を入力し、又
は、第２メモリブロック３３からの信号を出力すること
ができる。

【０１２８】即ち、半導体メモリ１００ｂのヒューズ１
２が溶断された場合、半導体メモリ搭載ボード３００ｂ
に搭載された半導体メモリ１００ｂは、ボード端子７６
−０〜７６−７を介して信号をパラレルに入出力するこ
とができる８個の入出力端子を有するパラレルメモリと
して動作する。

【０１２９】一方、半導体メモリ１００ｂのヒューズ４
２が溶断された場合、半導体メモリ１００ｂは、第１メ
モリブロック３のみを有する半導体メモリとして動作す
る。このとき、端子ＤＱ０〜ＤＱ７を介して、第１メモ
リブロック３は外部に信号を出力し、又は、外部から信
号を入力される。

【０１３０】端子ＤＱ０〜ＤＱ７は、それぞれ配線７５
−０〜７５−７を介してボード端子７６−０〜７６−７
に接続する。従って、半導体メモリ搭載ボード３００ｂ
に搭載された半導体メモリ１００ｂは、半導体メモリ１
００ｂのヒューズ４２が溶断された場合、ボード端子７
６−０〜７６−７を介して第１メモリブロック３に信号
を入力し、又は、第１メモリブロック３からの信号を出
力することができる。

【０１３１】即ち、半導体メモリ１００ｂのヒューズ４
２が溶断された場合、半導体メモリ搭載ボード３００ｂ
に搭載された半導体メモリ１００ｂは、ボード端子７６
−０〜７６−７を介して信号をパラレルに入出力するこ
とができる、８個の入出力端子を有するパラレルメモリ
として動作する。

【０１３２】このように、半導体メモリ搭載ボード３０
０ｂに搭載された半導体メモリ１００ｂは、第１メモリ
ブロック３と、第２メモリブロック３３のうちのいずれ
に動作不良が含まれる場合でも、ボード端子７６−０〜
７６−７から信号が入出力される、８個の入出力端子を
有するパラレルメモリとして動作する。

【０１３３】即ち、半導体メモリ搭載ボード３００ｂに
搭載された半導体メモリ１００ｂは、半導体メモリ搭載
ボード３００ａに搭載された半導体メモリ１００ａの半
分の容量を有するパラレルメモリとして動作することが
可能である。

【０１３４】変形例１：ヒューズ１２、４２のいずれか
一方が溶断されている半導体メモリ１００ｂが搭載され
る半導体メモリ搭載ボード３００ｂにおいて、図６で示
されている半導体メモリ４００が、半導体メモリ１００
ｂの代わりに搭載部７２に搭載されることが可能であ
る。

【０１３５】半導体メモリ４００は、図６に示されてい
るように、半導体メモリ１００（１００ｂ）から遮断信
号生成回路３１と、スイッチ回路３２と、第２メモリブ
ロック３３とが、取り除かれたのと同一の構成を有す
る。この半導体メモリ４００の第１メモリブロック３
は、動作不良を有しないことが必要である。半導体メモ
リ４００は、動作不良を有さず、且つ、ＤＱ０〜ＤＱ７
の８個の入出力端子を有するパラレルメモリである。

【０１３６】図７は、半導体メモリ１００ｂの代わりに
半導体メモリ４００が搭載された、本実施の形態の半導
体メモリ搭載ボードを示す３００ｂを示す。

【０１３７】以下、半導体メモリ４００が搭載された搭
載部７２は、搭載部７２’と記載する。また、配線７
３、配線７４、配線７５−０〜７５−１５、ボード端子
７６−０〜７６−７のうち、搭載部７２’に対応して設
けられている配線７３、配線７４、配線７５−０〜７５
−１５、ボード端子７６−０〜７６−７は、以下それぞ
れ、配線７３’、配線７４’、配線７５−０’〜７５−
１５’ 、ボード端子７６−０’〜７６−７’と記載す
る。

【０１３８】半導体メモリ４００が搭載部７２’に搭載
されたとき、配線７３’は、半導体メモリ４００の端子
ＬＤＱＭに接続する。このとき、半導体メモリ４００の
端子ＤＱ０〜ＤＱ７は、配線７５−０’〜７５−７’に
それぞれ接続する。

【０１３９】半導体メモリ４００が搭載部７２’に搭載
されたとき、半導体メモリ４００の端子ＤＱ０〜ＤＱ７
は、それぞれ、配線７５−０’〜７５−７’を介して、
ボード端子７６−０’〜７６−７’に接続する。半導体
メモリ４００が搭載部７２’に搭載されたとき、半導体
メモリ４００は、ＤＱ０〜ＤＱ７の８個の入出力端子を
有するパラレルメモリとして動作する。

【０１４０】このように、半導体メモリ４００は、ヒュ
ーズ１２、４２の一方が溶断されている半導体メモリ１
００ｂと同一の半導体メモリ搭載ボード３００ｂに搭載
することが可能である。

【０１４１】半導体メモリ４００は、半導体メモリ１０
０ａに比較して半分の容量しか有さない。従って、通
常、半導体メモリ４００の歩留は、半導体メモリ１００
ａの歩留よりも高い。かかる半導体メモリ４００と半導
体メモリ１００ｂとを併用することにより、第１メモリ
ブロック３と第２メモリブロック３３のいずれか一方に
動作不良を有するメモリ半導体メモリ１００ｂを、より
効率良く再利用することができる。

【０１４２】変形例２：本実施の形態の変形例１におい
て、図１３に示されているように、半導体メモリ４００
の端子の配置は変更され得る。このとき、半導体メモリ
搭載ボード３００ｂの配線７５−０〜７５−１５の配置
は、半導体メモリ４００の端子の配置に応答して変更さ
れる。以後、配線の配置が変更された半導体装置搭載ボ
ード３００ｂは、半導体メモリ搭載ボード３００ｂ’と
記載する。また、端子の配置が変更された半導体メモリ
４００は、以後、半導体メモリ４００’と記載する。半
導体メモリ４００’は、動作不良を有さず、且つ、ＤＱ
０〜ＤＱ７の８個の入出力端子を有するパラレルメモリ
である。

【０１４３】図１３は、半導体メモリ１００ｂと、端子
の配置が変更された半導体メモリ４００’が搭載された
半導体メモリ搭載ボード３００ｂ’を示す。

【０１４４】半導体メモリ搭載ボード３００ｂ’は、基
板８１を備えている。その基板８１には、搭載部８２ａ
と搭載部８２ｂとが設けられている。基板８１には、更
に、配線８３−０〜８３−１５が設けられている。配線
８３−０〜８３−７には、ボード端子８４−０〜８４−
７が接続する。

【０１４５】搭載部８２ａと搭載部８２ｂには、半導体
メモリ１００ｂと、半導体メモリ４００’のいずれかが
搭載される。本実施の形態では、搭載部８２ａに半導体
メモリ１００ｂが搭載され、搭載部８２ｂには、半導体
メモリ４００’が搭載されている。

【０１４６】半導体メモリ１００ｂの端子ＤＱ０〜ＤＱ
１５は、それぞれ配線８３−０〜８３−１５に接続す
る。このとき、端子ＤＱ８〜端子ＤＱ１５は、それぞれ
配線８３−８〜８３−１５を介して、それぞれ配線８３
−６、８３−７、８３−４、８３−５、８３−２、８３
−３、８３−０、８３−１に接続する。半導体メモリ１
００ｂの端子ＤＱ８〜端子ＤＱ１５は、それぞれ、ボー
ド端子８４−６、８４−７、８４−４、８４−５、８４
−２、８４−３、８４−０、８４−１に接続することに
なる。

【０１４７】半導体メモリ１００ｂのヒューズ１２が溶
断され、半導体メモリ１００ｂが、端子ＤＱ８〜端子Ｄ
Ｑ１５から信号を入出力するパラレルメモリとして使用
される場合、端子ＤＱ８〜端子ＤＱ１５には、それぞれ
ボード端子８４−６、８４−７、８４−４、８４−５、
８４−２、８４−３、８４−０、８４−１を介して信号
が入出力される。

【０１４８】一方、半導体メモリ１００ｂのヒューズ４
２が溶断され、半導体メモリ１００ｂが、端子ＤＱ０〜
端子ＤＱ７から信号を入出力するパラレルメモリとして
使用される場合、端子ＤＱ０〜端子ＤＱ７には、それぞ
れ、ボード端子８６−０から８６−７を介して、信号を
入出力される。

【０１４９】このように、本変形例の半導体装置搭載ボ
ード３００ｂ’に半導体メモリ１００ｂが搭載された場
合、その半導体メモリ１００ｂは、ヒューズ１２、４２
のいずれが溶断されていても、端子ＤＱ０〜ＤＱ７又は
端子ＤＱ８〜ＤＱ１５を介して信号を入出力する８個の
入出力端子を有するパラレルメモリとして動作する。

【０１５０】一方、半導体メモリ４００’の端子ＤＱ０
〜ＤＱ３には、それぞれ、配線８３−０、８３−２、８
３−４、８３−６が接続する。半導体メモリ４００’の
端子ＤＱ０〜ＤＱ３は、それぞれ配線８３−０、８３−
２、８３−４、８３−６を介してボード端子８４−０、
８４−２、８４−４、８４−６に接続する。

【０１５１】半導体メモリ４００’の端子ＤＱ４は、配
線８３−９、配線８３−７を介してボード端子８４−７
に接続する。半導体メモリ４００’の端子ＤＱ５は、配
線８３−１１と配線８３−５とを介してボード端子８４
−５に接続する。半導体メモリ４００’の端子ＤＱ６
は、配線８３−１３と配線８３−３を介してボード端子
８４−３に接続する。半導体メモリ４００’の端子ＤＱ
７は、配線８３−１５と配線８３−１とを介してボード
端子８４−１に接続する。

【０１５２】このように、本変形例の半導体装置搭載ボ
ード３００ｂ’に半導体メモリ１４００’が搭載された
場合、半導体メモリ４００’の端子ＤＱ０〜ＤＱ７のそ
れぞれは、それぞれ、ボード端子８４−０、８４−２、
８４−４、８４−６、８４−７、８４−５、８４−３、
８４−１に接続する。即ち、半導体メモリ４００’は、
ボード端子８４−０〜８４−７を介して信号を入出力さ
れる、８個の入出力端子を有するパラレルメモリとして
動作し得る。

【０１５３】以上に説明されたように、本変形例の半導
体メモリ４００’は、ヒューズ１２、４２の一方が溶断
されている本変形例の半導体メモリ１００ｂと同一の半
導体メモリ搭載ボード３００ｂ’に搭載することが可能
である。

【０１５４】本変形例の半導体メモリ４００’と半導体
メモリ１００ｂとを併用することにより、変形例１と同
様に、第１メモリブロック３と第２メモリブロック３３
のいずれか一方に動作不良を有するメモリ半導体メモリ
１００ｂを、より効率良く再利用することができる。

【０１５５】変形例３：本実施の形態において、遮断信
号生成回路１は、図８に示されている遮断信号生成回路
１’に置換されることが可能である。

【０１５６】遮断信号生成回路１’は、図８に示されて
いるように、電源端子１３’を含む。電源端子１３’は
電源電位に固定される。電源端子１３’は、ヒューズ１
２’の一の端子に接続する。ヒューズ１２’は、レーザ
ートリマーにより溶断することが可能なヒューズであ
る。ヒューズ１２’の他の端子は、ノード１１’に接続
する。ノード１１’は、インバータ１４’の入力端子に
接続する。

【０１５７】インバータ１４’の出力端子は、ノード１
５’に接続する。インバータ１４’は、ノード１５’を
介してメモリ停止信号ｃを出力する。ノード１５’は、
トランジスタ１６’のゲートに接続する。トランジスタ
１６’のドレインは、ノード１１’に接続する。トラン
ジスタ１６’のソースは、接地端子１０’に接続する。
接地端子１０’は、接地電位に固定される。

【０１５８】ノード１５’は、ＮＯＲゲート１７’の一
の入力端子に接続する。ＮＯＲゲート１７’の他の入力
端子には、端子ＬＤＱＭが接続する。ＮＯＲゲート１
６’は、遮断信号ｂを出力する。

【０１５９】本実施の形態において、遮断信号生成回路
１が遮断信号生成回路１’に置換された場合、ヒューズ
１２’の切断は、レーザートリマーによりレーザ光をヒ
ューズ１２’に照射することにより行われる。ヒューズ
１２’の切断に関する動作以外の遮断信号生成回路１’
の動作は、遮断信号生成回路１の動作と同様である。

【０１６０】本変形例による半導体メモリの遮断信号生
成回路１’の構成は、遮断信号生成回路１の構成よりも
簡略である。

【０１６１】また、本実施の形態において、遮断信号生
成回路３１も、遮断信号生成回路１’に置換されること
が可能である。この場合、インバータ１４’は、メモリ
停止信号ｃの代わりに、メモリ停止信号ｆを出力する。
更に、ＮＯＲゲート１７’の入力端子には、端子ＬＤＱ
Ｍの代わりに端子ＵＤＱＭが接続する。更に、ＮＯＲゲ
ート１７’は、遮断信号ｂの代わりに遮断信号ｅを出力
する。

【０１６２】変形例４：本実施の形態において、遮断信
号生成回路１は、図９に示されている遮断信号生成回路
１’’に置換されることが可能である。遮断信号生成回
路１’’は、図９に示されているように、制御回路５４
を備えている。制御回路５４は、端子ＮＣ１に接続す
る。制御回路５４は、ノード５５に接続する。ノード５
５は、１Ｔｒ型強誘電体不揮発性メモリ５６のドレイン
に接続する。

【０１６３】制御回路５４は、更にノード５７に接続す
る。ノード５７は、１Ｔｒ型強誘電体不揮発性メモリ５
６のコントロールゲートに接続する。１Ｔｒ強誘電体不
揮発性メモリ５６のソースは、ノード１１’’に接続す
る。ノード１１’’は、インバータ１４’’の入力端子
に接続する。インバータ１４’’の出力端子は、ノード
１５’’に接続する。インバータ１４’’は、ノード１
５’’を介してメモリ停止信号ｃを出力する。ノード１
５’’は、トランジスタ１６’’のゲートに接続する。
トランジスタ１６’’のドレインは、ノード１１’に接
続する。トランジスタ１６’’のソースは、接地端子１
０’’に接続する。接地端子１０’’は、接地電位に固
定される。

【０１６４】ノード１５’’は、ＮＯＲゲート１７’’
の入力端子に接続する。ＮＯＲゲート１７’’の他の入
力端子は、端子ＬＤＱＭに接続する。ＮＯＲゲート１
７’’は、遮断信号ｂを出力する。

【０１６５】本実施の形態の半導体メモリにおいて、遮
断信号生成回路１が遮断信号生成回路１’’に置換され
た場合の動作を説明する。このとき、ヒューズ１２の切
断の代わりに、１Ｔｒ型強誘電体不揮発性メモリ５６へ
のデータ書込みが行われる。

【０１６６】本実施の形態の半導体メモリの検査方法の
ステップＳ０１において、第１メモリブロック３が検査
された結果、第１メモリブロック３が動作不良を有する
ことが判明したとする。この場合、ステップＳ０２にお
いて、ヒューズ１２を切断する代わりに１Ｔｒ型強誘電
体不揮発性メモリ５６が遮断状態になるように、１Ｔｒ
型強誘電体不揮発性メモリ５６に書込みが行われる。１
Ｔｒ型強誘電体不揮発性メモリ５６が遮断状態になるこ
とは、１Ｔｒ型強誘電体不揮発性メモリ５６に”０”を
書き込むことに相当する。

【０１６７】本実施の形態の半導体メモリが使用される
際、制御回路５４は、ノード５５をＨｉｇｈレベルに設
定する。従って、遮断信号生成回路１’’は、１Ｔｒ型
強誘電体不揮発性メモリ５６が遮断状態になった場合、
遮断信号生成回路１のヒューズ１２が切断された場合と
同様の動作を行う。

【０１６８】一方、本実施の形態の半導体メモリの検査
方法のステップＳ０１において、第１メモリブロック３
が検査された結果、第１メモリブロック３が動作不良を
有しないことが判明したとする。この場合、１Ｔｒ型強
誘電体不揮発性メモリ５６が導通状態になるように、１
Ｔｒ型強誘電体不揮発性メモリ５６に書込みが行われ
る。１Ｔｒ型強誘電体不揮発性メモリ５６が導通状態に
なることは、１Ｔｒ型強誘電体不揮発性メモリ５６に”
１”を書き込むことに相当する。

【０１６９】本実施の形態の半導体メモリが使用される
際、制御回路５４は、ノード５５をＨｉｇｈレベルに設
定する。従って、遮断信号生成回路１’’は、１Ｔｒ型
強誘電体不揮発性メモリ５６が導通状態になった場合、
遮断信号生成回路１のヒューズ１２が接続している場合
と同様の動作を行う。

【０１７０】１Ｔｒ型強誘電体不揮発性メモリ５６は、
導通状態から遮断状態への変更、又は、遮断状態から導
通状態への変更を何度でも行うことができる。１Ｔｒ型
強誘電体不揮発性メモリ５６を使用した遮断信号生成回
路１’’は、当該半導体メモリを再利用する際の自由度
を高くすることができる。

【０１７１】なお、１Ｔｒ型強誘電体不揮発性メモリ５
６は、１ビットのＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌ
ｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍａｂｌｅ Ｒ
ｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）に置換されることも
可能である。また、遮断信号生成回路１’’は、１Ｔ１
Ｃ型強誘電体メモリや、２Ｔ２Ｃ型強誘電体メモリを含
む構成に変更されることが可能である。

【０１７２】変形例５：本実施の形態の半導体メモリに
おいて、図１０に示されているように、更に接続回路５
７、ＯＲゲート５８が設けられることが可能である。な
お、図１０において、スイッチ回路２、３２の構成は、
図１に示されているものと同様であるため、その構成の
詳細は図示されていない。

【０１７３】ＯＲゲート５８は、メモリ停止信号ｃと、
メモリ停止信号ｆの論理和をとって、接続回路５７に出
力する。接続回路５７は、メモリ停止信号ｃと、メモリ
停止信号ｆとのうちの少なくともいずれか一方がＨｉｇ
ｈレベルにあるとき、接続回路５７は、端子ＤＱ０と端
子ＤＱ１５、端子ＤＱ１と端子ＤＱ１４、端子ＤＱ１と
端子ＤＱ１４、端子ＤＱ２と端子ＤＱ１３、端子ＤＱ３
と端子ＤＱ１２、端子ＤＱ４と端子ＤＱ１１、端子ＤＱ
５と端子ＤＱ１０、端子ＤＱ６と端子ＤＱ１９、及び端
子ＤＱ７と端子ＤＱ８とを電気的に接続する。

【０１７４】一方、メモリ停止信号ｃと、メモリ停止信
号ｆの両方がＬｏｗレベルにあるとき、接続回路５７
は、端子ＤＱ０〜ＤＱ７と、端子ＤＱ８〜ＤＱ１５とを
電気的に遮断する。

【０１７５】メモリ停止信号ｃは、ヒューズ１２が溶断
されたときＨｉｇｈレベルになる。メモリ停止信号ｆ
は、ヒューズ４２が溶断されたときＨｉｇｈレベルにな
る。従って、ヒューズ１２、ヒューズ４２のうちの少な
くとも一方が溶断されたとき、端子ＤＱ０〜ＤＱ７は、
それぞれ、端子ＤＱ１５〜ＤＱ８と電気的に接続するこ
とになる。

【０１７６】本実施の形態の変形例５の半導体メモリ１
００’は、図１１に示されている半導体搭載ボード３０
０ａ’に搭載されて使用される。その半導体搭載ボード
３００ａ’は、図１１に示されているように、基板６
１’を備えている。基板６１’には、搭載部６２’が設
けられている。

【０１７７】基板６１’には、配線６３’、６４’、６
５−０’〜６５−１５’が設けられる。配線６３’、６
４’、６５−０’〜６５−１５’には、それぞれボード
端子６７’、６８’、６６−０’〜６６−１５’が接続
する。

【０１７８】搭載部６２’には、半導体メモリ１００’
が搭載される。半導体メモリ１００’に含まれるヒュー
ズ１２、４２は、溶断されていても、溶断されていなく
てもよい。配線６３’は、半導体メモリ１００’に含ま
れる端子ＬＤＱＭに接続する。配線６４’は、半導体メ
モリ１００’に含まれる端子ＵＤＱＭに接続する。配線
６５−０’〜６５−１５’は、それぞれ半導体メモリ１
００’に含まれる端子ＤＱ０〜ＤＱ１５に接続する。

【０１７９】半導体メモリ１００’の第１メモリブロッ
ク３と第２メモリブロック３３のいずれもが動作不良を
有さず、ヒューズ１２、４２のいずれもが溶断されてい
ないときは、半導体メモリ１００’の端子ＤＱ０〜ＤＱ
７と、端子ＤＱ８〜ＤＱ１５は、遮断される。半導体メ
モリ１００’は、端子ＤＱ０〜ＤＱ１５の１６個の入出
力端子を有するパラレルメモリとして動作する。その端
子ＤＱ０〜ＤＱ１５には、ボード端子６６−０’〜６６
−１５’を介して信号を入出力することができる。

【０１８０】一方、半導体メモリ１００’の第１メモリ
ブロック３と第２メモリブロック３３の一方が動作不良
を有し、ヒューズ１２、４２の一方が溶断されていると
きは、半導体メモリ１００’の端子ＤＱ０〜ＤＱ７は、
それぞれ、端子ＤＱ８〜ＤＱ１５と接続される。

【０１８１】このとき、半導体メモリ１００’は、端子
ＤＱ０〜ＤＱ７の８個の入出力端子を有するパラレルメ
モリとして動作する。その端子ＤＱ０〜ＤＱ７には、ボ
ード端子６６−０’〜６６−７’を介して信号を入出力
することができる。ここで、ヒューズ１２、４２の一方
が溶断されているとき、端子ＤＱ８〜ＤＱ１５に現れる
信号は、端子ＤＱ０〜ＤＱ７に現れる信号と同じであ
る。半導体メモリ１００’は、端子ＤＱ８〜ＤＱ１５を
入出力端子として使用することもできる。

【０１８２】このように、本変形例の半導体装置１０
０’は、ヒューズ１２又は４２が溶断されていても、溶
断されていなくても、共通の半導体搭載ボード３００
ａ’に搭載可能である。

【０１８３】

【発明の効果】本発明により、動作不良を有する半導体
メモリが、より有効に再利用される。

【０１８４】また、本発明により、動作不良を有する半
導体メモリがボードに搭載される場合に、ボードの配線
を動作不良が存在する部位に応じて変更する必要がない
半導体メモリ及び半導体メモリを搭載するボードが提供
される。

【０１８５】また、本発明により、パッケージングされ
た後、又は、ボードに搭載された後に動作不良を有する
ことが見出された半導体メモリが、有効に再利用され得
る構成を有する半導体メモリ及び半導体メモリを搭載す
るボードが提供される。

【０１８６】また、本発明により、動作不良を有する半
導体メモリが再利用された場合に、その半導体メモリの
消費電力が低減される。

【図面の簡単な説明】

【図１】本発明による一実施の形態の半導体メモリの構
成を示す図である。

【図２】一実施の形態の半導体メモリの検査装置の構成
を示す図である。

【図３】一実施の形態の半導体メモリの検査方法を示す
フローチャートである。

【図４】一実施の形態の半導体メモリ搭載ボード３００
ａの構成を示す図である。

【図５】一実施の形態の他の半導体メモリ搭載ボード３
００ｂの構成を示す図である。

【図６】一実施の形態の変形例１の半導体メモリ搭載ボ
ード３００ｂであって、半導体メモリ４００が搭載され
た場合の半導体メモリ搭載ボード３００ｂの構成を示す
図である。

【図７】半導体メモリ４００の構成を示す図である。

【図８】一実施の形態の変形例３の半導体メモリに含ま
れる遮断信号生成回路１’の構成を示す図である。

【図９】一実施の形態の変形例４の半導体メモリに含ま
れる遮断信号生成回路１’’の構成を示す図である。

【図１０】一実施の形態の変形例５の半導体メモリの構
成を示す図である。

【図１１】一実施の形態の変形例５の半導体メモリ搭載
ボード３００ａ’の構成を示す図である。

【図１２】従来の欠陥ＤＲＡＭの再生方法において使用
される半導体回路の構成を示す図である。

【図１３】一実施の形態の変形例２の半導体メモリ搭載
ボード３００ｂ’の構成を示す図である。

【符号の説明】

１、３１：遮断信号生成回路 ２、３２：スイッチ回路 ３、３３：メモリブロック １２、４２：ヒューズ ＤＱ０〜ＤＱ１５：端子

Claims (33)

【特許請求の範囲】
1. 【請求項１】 第１メモリと、 前記第１メモリに接続する遮断回路と、 前記遮断回路に接続し、且つ、当該半導体メモリの外部
   と信号を授受するための外部端子と、 前記第１メモリと一体に形成された第２メモリとを具備
   し、 前記遮断回路は、前記第１メモリが動作不良を有すると
   き、前記外部端子と前記第１メモリとを電気的に遮断す
   る半導体メモリ。
2. 【請求項２】 請求項１において、 前記遮断回路は、前記第１メモリが動作不良を有しない
   とき、当該半導体メモリの外部から入力されるマスク信
   号に応答して前記第１メモリと前記外部端子とを電気的
   に接続する半導体メモリ。
3. 【請求項３】 請求項１において、 前記外部端子は、前記第１メモリが動作不良を有すると
   き、当該半導体メモリの外部からみてハイインピーダン
   ス状態をとる半導体メモリ。
4. 【請求項４】 請求項１において、 前記第１メモリは、前記第１メモリが動作不良を有する
   とき、動作を停止する半導体メモリ。
5. 【請求項５】 請求項１において、 前記遮断回路は、状態保持素子を含み、 前記状態保持素子は、前記第１メモリが動作不良を有す
   るとき、第１状態を保持し、且つ、前記第１メモリが動
   作不良を有しないとき、第２状態を保持し、 前記遮断回路は、前記状態保持素子が前記第１状態を保
   持することに応答して、前記第１メモリと前記外部端子
   とを電気的に遮断する半導体メモリ。
6. 【請求項６】 請求項５において、 前記遮断回路は、前記状態保持素子が前記第２状態を保
   持するとき、当該半導体メモリの外部から入力されるマ
   スク信号に応答して前記第１メモリと前記外部端子とを
   接続する半導体メモリ。
7. 【請求項７】 請求項５において、 前記状態保持素子は、ヒューズを含み、 前記第１状態は、前記ヒューズが溶断した状態であり、 前記第２状態は、前記ヒューズが溶断していない状態で
   ある半導体メモリ。
8. 【請求項８】 請求項５において、 前記状態保持素子は、ヒューズを含み、 前記第１状態は、前記ヒューズが溶断していない状態で
   あり、 前記第２状態は、前記ヒューズが溶断した状態である半
   導体メモリ。
9. 【請求項９】 請求項７又は請求項８において、 前記遮断回路は、ヒューズ溶断回路を更に含み、 前記ヒューズ溶断回路は、前記ヒューズに通電すること
   により前記ヒューズを溶断する半導体メモリ。
10. 【請求項１０】 請求項９において、 前記ヒューズ溶断回路は、前記第１メモリが動作不良を
    有するか有しないかに基づいて当該半導体メモリの外部
    から前記ヒューズ溶断回路に入力されるヒューズ溶断信
    号に応答して、前記ヒューズを溶断する半導体メモリ。
11. 【請求項１１】 請求項７又は請求項８において、 前記ヒューズは、レーザ光の照射により溶断され得る半
    導体メモリ。
12. 【請求項１２】 請求項５において、 前記状態保持素子は、不揮発性メモリを含み、 前記第１状態は、前記不揮発性メモリが第１論理を記憶
    した状態であり、 前記第２状態は、前記不揮発性メモリが第２論理を記憶
    した状態である半導体メモリ。
13. 【請求項１３】 請求項５において、 前記第２メモリに接続する第２遮断回路と、 前記第２遮断回路に接続し、且つ、当該半導体メモリの
    外部と信号を授受するための第２外部端子とを更に具備
    し、 前記第２遮断回路は、前記第２メモリが動作不良を有す
    るとき、前記第２外部端子と前記第２メモリとを電気的
    に遮断する半導体メモリ。
14. 【請求項１４】 請求項１３において、 前記第２遮断回路は、第２状態保持素子を含み、 前記第２状態保持素子は、前記第２メモリが動作不良を
    有するとき、第３状態を保持し、且つ、前記第２メモリ
    が動作不良を有しないとき、第４状態を保持し、 前記第２遮断回路は、前記第２状態保持素子が前記第３
    状態を保持することに応答して、前記第２メモリと、前
    記第２外部端子とを電気的に遮断する半導体メモリ。
15. 【請求項１５】 請求項１４において、 前記第２遮断回路は、前記第２状態保持素子が前記第４
    状態を保持するとき、 当該半導体メモリの外部から入力される第２マスク信号
    に応答して前記第２メモリと、前記第２外部端子とを電
    気的に接続する半導体メモリ。
16. 【請求項１６】 請求項１３において、 端子接続回路を更に具備し、 前記端子接続回路は、前記状態保持素子が前記第１状態
    を保持する場合又は前記第２状態保持素子が前記第３状
    態を保持する場合に、前記外部端子と前記第２外部端子
    とを電気的に接続する半導体メモリ。
17. 【請求項１７】 第１メモリと、 前記第１メモリに接続するスイッチ回路と、 前記スイッチ回路に接続する外部端子と、 ヒューズを含む遮断信号生成回路と、 前記第１メモリと一体に形成された第２メモリとを具備
    し、 前記遮断信号生成回路は、前記ヒューズが溶断している
    か否かに応じて、前記スイッチ回路に、遮断信号を出力
    し、 前記スイッチ回路は、前記遮断信号に応答して、前記ヒ
    ューズが溶断している場合に前記第１メモリと前記外部
    端子とを電気的に遮断する半導体メモリ。
18. 【請求項１８】 請求項１７において、 前記ヒューズは、前記第１メモリが動作不良を有すると
    き溶断され、且つ、前記第１メモリが動作不良を有しな
    いとき溶断されない半導体メモリ。
19. 【請求項１９】 請求項１７において、 前記遮断信号生成回路は、前記ヒューズが溶断されてな
    いとき、当該半導体メモリの外部から入力されるマスク
    信号に応答して、前記遮断信号を出力し、 前記スイッチ回路は、前記ヒューズが溶断されてないと
    き、前記マスク信号に応答して、前記第１メモリと前記
    外部端子とを電気的に接続する半導体メモリ。
20. 【請求項２０】 請求項１７において、 前記第２メモリに接続する第２スイッチ回路と、 前記第２スイッチ回路に接続する第２外部端子と、 第２ヒューズを含む第２遮断信号生成回路とを更に具備
    し、 前記第２遮断信号生成回路は、前記第２ヒューズが溶断
    しているか否かに応じて、前記第２スイッチ回路に、第
    ２遮断信号を出力し、 前記第２スイッチ回路は、前記第２遮断信号に応答し
    て、前記第２ヒューズが溶断している場合に前記第２メ
    モリと前記第２外部端子とを電気的に遮断する半導体メ
    モリ。
21. 【請求項２１】 請求項２０において、 前記第２ヒューズは、前記第２メモリが動作不良を有す
    るとき、溶断され、且つ、前記第２メモリが動作不良を
    有しないとき、溶断されない半導体メモリ。
22. 【請求項２２】 請求項２０において、 前記第２遮断信号生成回路は、前記第２ヒューズが溶断
    されてないとき、当該半導体メモリの外部から入力され
    る第２マスク信号に応答して、前記第２遮断信号を出力
    し、 前記第２スイッチ回路は、前記第２ヒューズが溶断され
    てないとき、前記第２マスク信号に応答して、前記第２
    メモリと前記第２外部端子とを電気的に接続する半導体
    メモリ。
23. 【請求項２３】 基板と、 請求項１から請求項２２のいずれかに記載された半導体
    メモリと、ここで前記半導体メモリは、前記基板に設け
    られ、 前記基板に設けられ、且つ、動作不良を有しない第２半
    導体メモリとを具備する半導体メモリ搭載ボード。
24. 【請求項２４】 基板と、 請求項１３から請求項１６又は請求項２０から請求項２
    ２のいずれかに記載された半導体メモリと、ここで前記
    半導体メモリは、前記基板に設けられ、 前記基板に設けられた第１配線と、 前記基板に設けられた第２配線とを具備し、 前記第１配線は、前記外部端子に接続し、 前記第２配線は、前記第２外部端子に接続する半導体メ
    モリ搭載ボード。
25. 【請求項２５】 請求項２４において、 前記第１配線と前記第２配線とは、電気的に短絡する半
    導体メモリ搭載ボード。
26. 【請求項２６】 請求項２５において、 前記基板に設けられ、且つ、動作不良を有しない第２半
    導体メモリを更に具備する半導体メモリ搭載ボード。
27. 【請求項２７】 請求項１から請求項２２までのうちの
    いずれか一の請求項に記載された半導体メモリを検査す
    る方法であって、 前記第１メモリに動作不良が含まれているか否かを検査
    するステップと、 前記第１メモリに動作不良が含まれる場合に、前記状態
    保持素子を前記第１状態に設定するステップとを具備す
    る半導体メモリの検査方法。
28. 【請求項２８】 請求項７から請求項１１のうちのいず
    れか一の請求項に記載された半導体メモリを検査する方
    法であって、 前記第１メモリに動作不良が含まれているか否かを検査
    するステップと、 前記第１メモリに動作不良が含まれているか否かに応答
    して、前記ヒューズを溶断するステップとを具備する半
    導体メモリの検査方法。
29. 【請求項２９】 請求項９に記載された半導体メモリを
    検査する方法であって、 前記第１メモリに動作不良が含まれているか否かを検査
    するステップと、 前記第１メモリに動作不良が含まれているか否かに応答
    して前記ヒューズに通電することにより、前記ヒューズ
    を溶断するステップとを具備する半導体メモリの検査方
    法。
30. 【請求項３０】 請求項１０に記載された半導体メモリ
    を検査する方法であって、 前記第１メモリに動作不良が含まれているか否かを検査
    するステップと、 前記第１メモリに動作不良が含まれているか否かに応答
    して前記ヒューズ溶断信号を生成し、前記半導体メモリ
    に入力するステップと、 前記ヒューズ溶断信号に応答して前記ヒューズに通電
    し、前記ヒューズを溶断するステップとを具備する半導
    体メモリの検査方法。
31. 【請求項３１】 請求項１３から請求項１６又は請求項
    ２０から請求項２２のうちのいずれか一の請求項に記載
    された半導体メモリを検査する方法であって、 前記第１メモリに動作不良が含まれているか否かを検査
    するステップと、 前記第１メモリに動作不良が含まれる場合に、前記状態
    保持回路を前記第１状態に設定するステップと、 前記第２メモリに動作不良が含まれているか否かを検査
    するステップと、 前記第２メモリに動作不良が含まれる場合に、前記第２
    状態保持素子を前記第３状態に設定するステップとを具
    備する半導体メモリの検査方法。
32. 【請求項３２】 請求項１から請求項２２までのうちの
    いずれか一の請求項に記載された半導体メモリを検査す
    る検査装置であって、 前記第１回路に動作不良が含まれているか否かを検査す
    る手段と、 前記第１回路に動作不良が含まれる場合に、前記状態保
    持素子を前記第１状態に設定する手段とを具備する検査
    装置。
33. 【請求項３３】 請求項１から請求項２２までのうちの
    いずれか一の請求項に記載された半導体メモリを検査す
    るためのプログラムが記憶された記憶媒体であって、 前記第１回路に動作不良が含まれているか否かを検査す
    るステップと、 前記第１回路に動作不良が含まれる場合に、前記状態保
    持素子を前記第１状態に設定するステップとを実行する
    プログラムが記録された記憶媒体。