JP2004030795A - 半導体記憶装置およびその検査方法 - Google Patents

Abstract

【課題】マスクＲＯＭにおいて、メモリセル不良要因となるビット線の不良に対して救済を可能にし、歩留りを向上する。
【解決手段】ソース配線ＳＬｐ、ＳＬｑをビット線ＢＬｐ、ＢＬｑと並行に配置し、冗長制御信号ＣＮＧ、その論理否定信号をゲート入力とするトランジスタＱＳＢｐ、ＱＳＳｐ、ＱＳＢｑ、ＱＳＳｑ、ＱＴＢｐ、ＱＴＳｐ、ＱＴＢｑ、ＱＴＳｑを設け、ビット線ＢＬｐ、ＢＬｑが短絡状態の場合、例えばカラム選択信号ＣＯＬｍがＨレベルとなり、ビット線ＢＬｐが選択されるときに冗長制御信号ＣＮＧがＨレベルとなるように制御されることにより、短絡状態のビット線ＢＬｐ、ＢＬｑが接地電位にされ、メモリセルのデータはソース配線ＳＬｐを介してセンスアンプ１１から読み出される。このようにデータ出力経路を切り替えてビット線の短絡による読み出し不良を救済でき、歩留りの向上が図れる。
【選択図】　　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、読み出し専用メモリであるマスクＲＯＭ等の半導体記憶装置に関するものである。
【０００２】
【従来の技術】
メモリセルトランジスタとビット線との接続状態の２値状態の違い、すなわちコンタクトの有無でプログラムを施すことにより、記憶素子を実現するマスクＲＯＭは、マイクロプロセッサの命令セット格納、あるいはプログラムデータの格納など、半導体集積回路においてデータを記憶する手段としてメモリの集積度が高く、また大量生産を行うにあたり特別な工程を必要としないため、システムＬＳＩなどの半導体集積回路を実現する時に、記憶素子を実装する手段として広く用いられている。
【０００３】
ところで、マスクＲＯＭの容量が大きくなってくると、製造工程などでのパーティクル混入などによるメモリセルあるいは配線部の不良が起こる確率が高くなり、不良と判定されるチップが増加する可能性が高くなる。そのため、ＤＲＡＭやＳＲＡＭなどのランダムアクセスメモリにおいては、冗長なメモリセル領域部分を予め用意しておき、通常アドレスが不良と判定された場合に通常アドレスでアクセスされるメモリセルに替えて使用することで、メモリの歩留りをあげることが行われている。
【０００４】
しかし、製造工程においてデータが固定されるマスクＲＯＭにおいては、ＲＡＭで用いられている上記手法を用いることができない。すなわち、不良になるメモリセルのデータが「０」であるか、「１」であるかが判定できないということによって冗長メモリセルのプログラムが不可能であることが冗長メモリセルの導入の妨げとなる。
【０００５】
マスクＲＯＭでは、広く用いられている冗長の手法として、（１）予めパリティデータを記憶させたメモリ領域を用意して、データ出力時に誤り訂正を行う方法、（２）ＰＲＯＭなど書き換え可能なメモリを備えて、このＰＲＯＭなど書き換え可能なメモリへのデータ書き込みを行うことで冗長救済を行う方法、（３）ヒューズ等で冗長救済アドレス・データの対を記憶させることで冗長救済を行う方法が挙げられる。
【０００６】
ここで（１）の誤り訂正による方法では、パリティデータの分だけ余分にメモリセルを用意しなければならないこと、さらに誤り訂正回路が複雑であり、アクセスタイム等の高速化に制限を受けることの欠点がある。（２）のＰＲＯＭを搭載する方法では、冗長メモリセルであるＰＲＯＭを作製するために特殊なプロセスを用いる必要があり、システムＬＳＩとして製造コストの向上、さらに通常ＣＭＯＳプロセスとのトランジスタ特性の違いからチップ全体の性能に制限を受けるという欠点がある。（３）のヒューズによる記憶手段では、ヒューズの面積が必要となってくることから、メモリの集積化を妨げることが欠点である。
【０００７】
【発明が解決しようとする課題】
前述の（１）〜（３）のいずれの方法においても、救済できるデータはメモリあたり数ビット〜数十ビット程度の少数メモリセル不良であり、ビット線の不良（切断や短絡）を要因とする、広範囲のデータ不良に対しては効果がなく、救済が行えない。
【０００８】
本発明の目的は、メモリセル不良要因の一つとしてあげられるビット線の不良に対して救済を可能にし、歩留りを向上することのできる半導体記憶装置およびその検査方法を提供することである。
【０００９】
【課題を解決するための手段】
本発明の請求項１記載の半導体記憶装置は、各ビット線に対応しかつ各ビット線と並行に配設され、各ビット線と対応する全てのメモリセルトランジスタのソースに接続された複数のソース配線と、全てのビット線がグループ分けされたものとし、カラムアドレスが不良のビット線を含まないビット線グループ内のビット線に対応するアドレスのときに第１のレベルとなり、不良のビット線を含むビット線グループ内のビット線に対応するアドレスのときに第２のレベルとなる冗長制御信号を、カラムアドレスに対応するビット線を含むビット線グループに対し生成する冗長制御信号生成回路と、冗長制御信号が第１のレベルのときに冗長制御信号に対応するビット線グループ内のビット線をセンスアンプに接続するとともにセンスアンプに接続されるビット線に対応するソース配線を接地電位に接続し、冗長制御信号が第２のレベルのときに冗長制御信号に対応するビット線グループ内のビット線を接地電位に接続するとともに接地電位に接続されるビット線に対応するソース配線をセンスアンプに接続するように、冗長制御信号に応じて接続を切り替える接続切替え手段とを設けたことを特徴とする。
【００１０】
この請求項１の構成によれば、メモリセルのデータを読み出す際、不良のビット線を含まない正常なビット線のみからなるビット線グループ内のビット線に対応するメモリセルのデータを読み出すときは、冗長制御信号が第１のレベルとなり、ビット線を介してセンスアンプから出力される。また、ビット線同士が短絡している不良のビット線を含むビット線グループ内のビット線に対応するメモリセルのデータを読み出すときは、冗長制御信号が第２のレベルとなり、ソース配線を介してセンスアンプから出力される。このように、冗長制御信号によりメモリセルトランジスタからのデータ出力経路を切り替えることにより、ビット線の短絡不良によるデータ読み出し不良を救済でき、歩留りの向上を図ることができる。
【００１１】
本発明の請求項２記載の半導体記憶装置は、請求項１記載の半導体記憶装置において、それぞれ各ビット線のセンスアンプ側の端部と接地電位との間に接続され、冗長制御信号が第１のレベルのときにオフし第２のレベルのときにオンする複数のスイッチトランジスタを設けたことを特徴とする。
【００１２】
この請求項２の構成によれば、請求項１の効果に加え、ビット線の不良が切断不良の場合にも、データ読み出し不良を救済でき、より歩留りの向上を図ることができる。
【００１３】
本発明の請求項３記載の半導体記憶装置は、請求項１または２記載の半導体記憶装置において、冗長制御信号生成回路は、不良のビット線を含むビット線グループを記憶する冗長アドレス記憶手段と、カラムアドレスに応じたカラム選択信号により選択されるビット線が冗長アドレス記憶手段に記憶された不良のビット線を含むビット線グループに含まれないときに第１のレベル、含まれるときに第２のレベルの冗長制御信号を出力する判定回路とを設けたことを特徴とする。
【００１４】
この請求項３のように、冗長制御信号生成回路を構成することができる。
【００１５】
本発明の請求項４記載の半導体記憶装置は、請求項３記載の半導体記憶装置において、冗長制御信号生成回路は、外部からテスト信号を入力するテスト信号入力端子を設け、テスト信号入力端子にテスト信号が入力されたときに生成する冗長制御信号を第２のレベルに固定することを特徴とする。
【００１６】
本発明の請求項５記載の半導体記憶装置の検査方法は、冗長アドレス記憶手段に不良のビット線を含むビット線グループを記憶していない状態の請求項４記載の半導体記憶装置に対しビット線の不良が存在するか否かの判定を行い、ビット線の不良が存在すると判定された半導体記憶装置に対し、テスト信号入力端子にテスト信号を入力して、判定された不良のビット線に対応するメモリセルトランジスタの記憶データの読み出し動作を行わせ、この読み出し動作が正常に行われたときにのみ、冗長アドレス記憶手段に判定された不良のビット線を含むビット線グループを記憶させる。
【００１７】
上記の請求項４の構成により、請求項５の検査方法の実施が可能となり、請求項５の検査方法を実施することで、ビット線の不良が存在する半導体記憶装置に対し、テスト信号によりメモリセルトランジスタからのデータ出力経路を切り替えて読み出し動作が正常に行われるか否かの検査を予め行うことにより、救済可能な（良品となる）半導体記憶装置の絞り込みを行うことができ、救済可能な半導体記憶装置に対してのみ冗長アドレス記憶手段に不良のビット線を含むビット線グループを記憶させることで、検査時間の短縮が可能となり、検査コストの削減を実現することができる。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態に関し、図面を参照しながら説明を行う。
【００１９】
（第１の実施の形態）
図１は、本発明の第１の実施の形態の半導体記憶装置であるマスクＲＯＭのメモリセル部分の回路における概略を示したものである。ここでは、簡単のため、２本のビット線ＢＬｐ、ＢＬｑと、４本のワード線ＷＬｊ、ＷＬｋ、ＷＬｍ、ＷＬｎと、８個のメモリセルトランジスタＱｊｐ、Ｑｊｑ、Ｑｋｐ、Ｑｋｑ、Ｑｍｐ、Ｑｍｑ、Ｑｎｐ、Ｑｎｑのみ示している。ａは、メモリセルトランジスタのドレインとビット線との間のコンタクトを介してドレインとビット線が接続されている状態、ｂは、メモリセルトランジスタのドレインとビット線とを接続するコンタクトが無くドレインとビット線とが接続されていない状態を示す。
【００２０】
それぞれのメモリセルトランジスタは、コンタクトの有無によってドレインを対応するビット線ＢＬｐ、ＢＬｑに接続するか非接続とすることでデータが記憶され、ゲートを対応するワード線ＷＬｊ、ＷＬｋ、ＷＬｍ、ＷＬｎに接続してある。
【００２１】
そして、ビット線ＢＬｐ、ＢＬｑに並行してそれぞれソース電源ラインＳＬｐ、ＳＬｑが配置されている。そして、ビット線ＢＬｐ、ＢＬｑとソース電源ラインＳＬｐ、ＳＬｑには、メモリセル領域の両端にスイッチトランジスタＱＳＢｐ、ＱＳＳｐ、ＱＳＢｑ、ＱＳＳｑ、ＱＴＢｐ、ＱＴＳｐ、ＱＴＢｑ、ＱＴＳｑを挿入している。
【００２２】
ここで、冗長制御信号ＣＮＧ、その論理否定信号／ＣＮＧ（論理否定回路１２，１３の出力信号）のレベルによりスイッチトランジスタＱＳＢｐ、ＱＳＳｐ、ＱＳＢｑ、ＱＳＳｑ、ＱＴＢｐ、ＱＴＳｐ、ＱＴＢｑ、ＱＴＳｑはそれぞれオン、オフ状態が切り替わる（それぞれゲート入力信号がＨレベルのときオンで、Ｌレベルのときオフとなる）。冗長制御信号ＣＮＧは、それが入力される対象となるメモリセルアレイ中の複数のビット線、すなわちここではセンスアンプ１１を共用するビット線群（ビット線グループ）のうちの、いずれかが不良のビット線である場合にはＨレベルに制御され、不良のビット線がない場合にはＬレベルに制御されるように設計されている。この冗長制御信号ＣＮＧの生成回路の具体例については後述する。
【００２３】
不良のビット線がない場合は、冗長制御信号ＣＮＧがＬレベルの状態であり、ソース電源ラインＳＬｐ、ＳＬｑは接地電位に固定され、メモリセルからのデータはビット線ＢＬｐ、ＢＬｑから読み出され、カラム選択スイッチＱＣｐ、ＱＣｑを介しセンスアンプ１１に出力される。
【００２４】
一方、不良のビット線が存在し冗長制御信号ＣＮＧがＨレベルの状態の場合は、ビット線ＢＬｐ、ＢＬｑは接地電位に固定され、メモリセルからのデータはソース電源ラインＳＬｐ、ＳＬｑからカラム選択スイッチＱＣｐ、ＱＣｑを通じてセンスアンプ１１に読み出される。
【００２５】
図２はビット線不良の状態を示したものであり、ビット線ＢＬｐ、ＢＬｑが短絡状態である。この場合、冗長制御信号ＣＮＧがＨレベルに制御されることにより、ビット線ＢＬｐ、ＢＬｑはそれぞれ接地電位に固定され、不良が発生した箇所に影響を及ぼすことなくメモリセルのデータはセンスアンプ１１から読み出されることが可能となる。
【００２６】
なお、マスクＲＯＭでは、通常、読み出し動作の直前に、いずれかのビット線ＢＬを選択し、選択したビット線の電位を接地電位から電源電位まであらかじめ昇圧させておく（プリチャージ動作）。この状態で、選択されるワード線ＷＬに電源電位を与えることによって、メモリセルのデータが読み出されてセンスアンプ１１から出力されることになる。
【００２７】
図３にセンスアンプ１１の内部構成の一例を示す。プリチャージ回路はセンスアンプ１１に組み込まれており、トランジスタＱｐｒ３がビット線を電源電位に昇圧させる働きをする。この回路のタイミングチャートを図４に示す。クロック信号ＣＬＫの反転信号／ＣＬＫおよびプリチャージ制御信号／ＰＥＮＤ（／ＣＬＫをバッファ数段分遅延して生成した信号）およびカラム選択信号ＣＯＬｐの論理合成により、クロック信号ＣＬＫがＨレベル期間中に、ノードＸはＬレベルとなり、トランジスタＱｐｒ３がオンとなるため、ビット線ＢＬ（このビット線は図１のカラム選択信号ＣＯＬｍ，ＣＯＬｎのいずれかがＨレベルとなり選択される１本のビット線）の電位が上昇を始め、クロック信号ＣＬＫがＨレベル期間の間に電源電位に近づく。クロック信号ＣＬＫがＬレベル期間で、ワード線ＷＬ（このワード線は選択されたロウアドレスに一致する１本のワード線）がＨレベルとなり、ビット線は選択されたメモリセルの状態に従い、ＬデータもしくはＨデータのいずれかにより電圧が上下する。この電圧の変化をＮＡＮＤ４（ここではカラム選択信号ＣＯＬｐが選択されている場合を仮定しているので、ＮＡＮＤ４はインバータとして機能する）で増幅することで、ノードＹの電位が決まると同時に、トランジスタＱｐｒ５のオン／オフを制御し、ノードＹの電位を速く確定させるようフィードバックをかけている。一方、カラムアドレスが非選択状態では、インバータＩＮＶ６およびトランジスタＱｐｒ７の働きでビット線の電位をＬレベルに固定するよう動作し、同時にノードＹのレベルをＨレベルに固定する。その際、インバータＩＮＶ９によってセンスアンプ１１からの出力としてはＬレベルに固定されるよう設計されている。
【００２８】
ビット線ＢＬｐ、ＢＬｑが短絡状態の場合、冗長制御信号ＣＮＧがＨレベルに制御され、データ出力経路がソース電源ラインＳＬｐ、ＳＬｑになり、通常ではビット線となるＢＬｐ、ＢＬｑが接地電位に固定されるため、プリチャージ動作ではセンスアンプ１１内のトランジスタＱｐｒ３の働きにより、カラム選択信号ＣＯＬｍ，ＣＯＬｎのいずれかで選択された経路のＳＬｐもしくはＳＬｑが電源電位に昇圧されることになる。
【００２９】
以上のように第１の実施の形態によれば、冗長制御信号ＣＮＧによりメモリセルトランジスタからのデータ出力経路を切り替えることにより、ビット線の短絡不良によるデータ読み出し不良を救済でき、半導体記憶装置の歩留りの向上を図ることができる。
【００３０】
なお、本実施の形態の半導体記憶装置の全体の構成については後でも詳しくのべるが、図８に示されるように、１ビットの出力に対しセンスアンプ１１を複数個配置し、制御信号によってこれらのセンスアンプのうちのひとつを活性化させ、残りのセンスアンプを停止させる構成としている。これは、ＲＯＭの容量構成、特にワード長の大きな構成と小さな構成とでセンスアンプのサイズを変えないで設計を行うことができ、設計コストを抑えられる構成である。図８の複数のセンスアンプ１１のうちの１つを選択するための信号が、図３のカラム選択信号ＣＯＬｐであり、ＣＯＬｍ，ＣＯＬｎは１つのセンスアンプ１１につながるビット線の一本を選択するための信号である。したがって、ＣＯＬｍ，ＣＯＬｎのいずれか１つ及びＣＯＬｐが選択されたときに、目的のメモリセルにアクセスが行われることになる。なお、１ビットの出力に対し１つのセンスアンプを用いる構成の場合には、選択信号ＣＯＬｐは常に活性状態となるように論理的に固定しておく。
【００３１】
（第２の実施の形態）
図５は、本発明の第２の実施の形態の半導体記憶装置であるマスクＲＯＭのメモリセル部分の回路における概略を示したものである。ここでは図１と同様に、簡単のため、ビット線は２本、ワード線は４本、メモリセルトランジスタは８個のみ示している。また、図１と同一部分には同一符号を付し、その説明を省略する。
【００３２】
図５では、図１に対し、スイッチトランジスタＱＲＢｐ、ＱＲＢｑが追加されており、これらスイッチトランジスタＱＲＢｐ、ＱＲＢｑのドレインはそれぞれビット線ＢＬｐ、ＢＬｑに、ソースは接地電位ＧＮＤに接続されており、それぞれのゲートは冗長制御信号ＣＮＧに接続されている。他の構成は図１と同じである。
【００３３】
図６はビット線ＢＬｐとＢＬｑが短絡状態になった場合を示し、この図６の状態では、第１の実施の形態と同様にビット線ＢＬｐ、ＢＬｑが接地電位に固定されるため、メモリセルからのデータはソース線ＳＬｐ、ＳＬｑを介して出力できる。
【００３４】
図７はビット線ＢＬｐが切断された場合を示し、この図７の状態では、ビット線の切断箇所で電荷の移動は行えなくなるものの、追加したスイッチトランジスタＱＲＢｐ、ＱＲＢｑからビット線ＢＬｐ、ＢＬｑへの電荷供給を行うことができ、切断された場合でもメモリセルのデータは正しく出力できる。
【００３５】
以上のように第２の実施の形態によれば、第１の実施の形態のようにビット線が短絡不良を起こした場合だけでなく、切断不良の場合にも、データ読み出し不良を救済でき、半導体記憶装置の歩留りの向上をより図ることができる。
【００３６】
前述した、第１の実施の形態ならびに第２の実施の形態のいずれにおいても、冗長制御信号ＣＮＧの生成回路が必要である。図８に第１，第２の実施の形態における全体の構成を示す。図８において、７１はカラムデコーダであり、カラム選択スイッチ（ＱＣｐ、ＱＣｑ等）へカラム選択信号（ＣＯＬｍ，ＣＯＬｎ等）を供給する。７２はロウデコーダであり、ワード線（ＷＬｊ〜ＷＬｎ）へロウ選択信号を供給する。７３はそれぞれ１つのセンスアンプ１１に対応するメモリセルアレイである。また、ＤＯａ〜ＤＯｎはそれぞれセンスアンプ１１の出力である。図１や図５では、１つのメモリセルアレイ７３とそれに対応する部分の構成を示したものであり、冗長制御信号ＣＮＧは、図８における冗長制御信号ＣＮＧａ〜ＣＮＧｎのうちの１つである。図８では、冗長制御信号ＣＮＧａ〜ＣＮＧｎについてはセンスアンプ１１やメモリセルアレイ７３との対応関係を示しているだけであり、それぞれの接続関係については図１や図５に示すとおりである。
【００３７】
図９に冗長制御信号生成回路の概略を示す。図９において、６１は、冗長アドレスを記憶する手段であり、ここでは不良のビット線が存在するメモリセルアレイ７３中の全てのビット線に対応するアドレスを記憶する冗長アドレス記憶手段である。６２はカラムアドレスデコーダ、６３はテスト信号入力端子である。
【００３８】
冗長アドレス記憶手段６１及びアドレスデコーダ６２の出力を、排他的論理和の否定回路ＮＸａ〜ＮＸｎそれぞれで比較し、その出力が冗長制御信号となるが、ここではさらにその出力と、外部テスト入力信号ＴＥＳＴ（通常時はＬレベルとする）とを入力する論理和回路ＯＲａ〜ＯＲｎを設けた構成を採用する。ここで、検査時に、外部テスト入力信号ＴＥＳＴとしてＨレベルの信号を入力すれば、冗長制御信号ＣＮＧａ〜ＣＮＧｎそれぞれはすべてＨレベルの出力を得るため、図１ならびに図５の回路ではビット線とソース線が入れ替えられた状態でメモリセルの読み出し動作が行われることになる。
【００３９】
冗長アドレス記憶手段６１は、例えば複数のヒューズを内蔵し、製造後にヒューズを切断することで冗長アドレスを記憶させることのできる手段である。ここで、冗長アドレスの指定を行うにあたりヒューズの切断という工程が必要とされるため、ヒューズを切断する必要があるかどうかを予め検査することで、該工程を必要とするチップの数を絞り込むことができ、検査コストの削減を実現できる。
【００４０】
冗長アドレス記憶手段６１に冗長アドレスが記憶されていない状態の半導体記憶装置に対する検査フローを示したものが図１１である。まず、通常のメモリセル検査を行い、不良のもののうちビット線の不良でないものは不良品（ＮＧ）とし、ビット線の不良と判定された半導体記憶装置に対しては、テストモード（外部テスト入力信号ＴＥＳＴとしてＨレベルの信号を入力）によって、ビット線／ソース電源ラインの切り替えを行い、該当アドレスでのメモリ読み出し動作の検査を行う（冗長経路の検査）。このときのテストモードで良品（Ｐａｓｓ）と判定されたもののみに対し、実際に冗長アドレスを記憶させる、すなわちヒューズ切断工程の実施を行うことで検査時間の短縮が可能となる。
【００４１】
図９に示す冗長制御信号発生回路の構成について説明する。本例の場合、それぞれの冗長制御信号ＣＮＧａ〜ＣＮＧｎは、同じセンスアンプ１１を共用する複数（例えば８本）のビット線を有したメモリセルアレイ７３単位で供給される。
【００４２】
冗長アドレス記憶手段６１は、メモリセルアレイ７３に対応してメモリセルアレイ７３と同じ個数のヒューズを有し、各ヒューズの切断・非切断に対応する出力がＦａ，Ｆｂ，・・・，Ｆｎである。すなわち、出力Ｆａ，Ｆｂ，・・・，Ｆｎは各メモリセルアレイ７３に対応して設けられる。不良のビット線が存在するメモリセルアレイ７３に対応するヒューズを切断しておくことで、その切断されたヒューズに対応する出力（Ｆａ，Ｆｂ，・・・，Ｆｎ）がＨレベルとなり、切断していないヒューズに対応する出力（Ｆａ，Ｆｂ，・・・，Ｆｎ）はＬレベルとなる。
【００４３】
この冗長アドレス記憶手段６１の内部構成を図１０に示す。この図１０では、１つの出力Ｆｉ（Ｆａ，Ｆｂ，・・・，Ｆｎ）についての構成を示している。ＩＮＶ８１は、奇数段直列に接続された論理否定素子であり、これと電源ＶＣＣとの論理積を論理積回路ＡＮＤ８２でとることで、電源立ち上げ時に、一定の幅を持ったパルスを生成する。このパルスはノードＳＥＴＵＰに導かれ、ヒューズＦＵＳＥ８３の導通状態によって出力Ｆｉの論理出力が決まる。ヒューズＦＵＳＥ８３が切断されている場合、ノードＳＥＴＵＰがＨレベルの期間、トランジスタＱｎ８４がオンとなりノードＮＦｉをＬレベルに落とす。そのため出力ノードＦｉの電位はＨレベルとなるが、このＨレベルを確定させるためにトランジスタＱｎ８６の働きによってノードＮＦｉをＬレベルに引っ張る。一方、ヒューズＦＵＳＥ８３が未切断の場合、ノードＳＥＴＵＰがＨレベルの期間、トランジスタＱｎ８４によってノードＮＦｉをＬレベルにしようとするが、ノードＳＥＴＵＰがＬレベルに戻り、トランジスタＱｎ８４がオフとなった後トランジスタＱｐ８５がオンとなり、ノードＮＦｉをＨレベルに上げる。したがって、出力ノードＦｉの電位はＬレベルへと確定する。
【００４４】
アドレスデコーダ６２は、カラムアドレスを入力し、そのアドレスで選択されるビット線を有するメモリセルアレイ７３に対応する選択信号ＣＯＬｐ−ａ，ＣＯＬｐ−ｂ，・・・，ＣＯＬｐ−ｎを出力する。図３中のカラム選択信号ＣＯＬｐは、ＣＯＬｐ−ａ，ＣＯＬｐ−ｂ，・・・，ＣＯＬｐ−ｎのいずれか１つに相当する。また、図８のカラムデコーダ７１の一部分の回路がアドレスデコーダ６２となる。
【００４５】
排他的論理和の否定回路ＮＸａ〜ＮＸｎのそれぞれには、冗長アドレス記憶手段６１とアドレスデコーダ６２から同じメモリセルアレイ７３に対する信号が入力され、それら２つの入力が一致したときに、その出力ＣＮＧａ’〜ＣＮＧｎ’がＨレベルとなり、不一致のときはＬレベルとなる。
【００４６】
以上のように構成された冗長制御信号生成回路では、通常動作時（外部テスト入力信号ＴＥＳＴがＬレベル）の場合で、冗長アドレス記憶手段６１において不良のビット線を有するメモリセルアレイ７３に対応するヒューズが切断されており、それに対応する出力Ｆｉ（ｉ＝ａ，ｂ，・・・，ｎ、以下同様）はＨレベルである。この場合に、不良のビット線を有するメモリセルアレイ７３中のビット線に対応するカラムアドレスがアドレスデコーダ６２に入力されると、そのメモリセルアレイ７３に対応する選択信号ＳｉがＨレベルとなり、排他的論理和の否定回路ＮＸｉの出力ＣＮＧｉ’および論理和回路ＯＲｉの出力すなわち冗長制御信号ＣＮＧｉがＨレベルとなり、不良のビット線を有するメモリセルアレイ７３では、ビット線とソース線が入れ替えられた状態でメモリセルの読み出し動作が行われることになる。
【００４７】
また、不良のビット線が存在しないメモリセルアレイ７３に対応するカラムアドレスがアドレスデコーダ６２に入力されると、そのメモリセルアレイ７３に対応する選択信号ＳｉがＨレベルとなり、それに対応する冗長アドレス記憶手段６１の出力ＦｉはＬレベルで、排他的論理和の否定回路ＮＸｉの出力ＣＮＧｉ’および論理和回路ＯＲａの出力すなわち冗長制御信号ＣＮＧｉがＬレベルとなり、不良のビット線が存在しないメモリセルアレイ７３では、ビット線とソース線が入れ替えられることなく通常の状態でメモリセルの読み出し動作が行われることになる。
【００４８】
なお、上記の実施の形態では、各冗長制御信号ＣＮＧｉに対応するビット線グループを、同じセンスアンプ１１を共用する複数のビット線（すなわち図８のメモリセルアレイ７３ごと）単位でグループ分けした構成について説明したが、これに限られるものではない。例えば２つ以上のセンスアンプ１１に対応するビット線（すなわち２つ以上のメモリセルアレイ７３）単位でビット線をグループ分けしてもよい。あるいはセンスアンプ１１との対応に係わらず、複数のビット線ごとにグループ分けしてもよい。あるいは、半導体記憶装置内の全てのビット線を１つのグループとしてもよい（この場合、冗長制御信号も１つとなる）。あるいは、１本のビット線単位でグループ分けしてもよい（この場合、冗長制御信号はビット線の本数と同数になる。）
【００４９】
【発明の効果】
以上のように本発明によれば、ビット線の不良カテゴリーに分類されるマスクＲＯＭの不良を救済することができ、従来の冗長救済技術では救済できない多ビット不良が発生したチップを良品として出荷することが可能となり、マスクＲＯＭの歩留り向上に寄与することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の半導体記憶装置のメモリセル部分の回路概略図
【図２】本発明の第１の実施の形態においてビット線の短絡不良のある回路概略図
【図３】本発明の実施の形態におけるセンスアンプの内部構成の一例を示す図
【図４】図３の回路のタイミングチャート
【図５】本発明の第２の実施の形態の半導体記憶装置のメモリセル部分の回路概略図
【図６】本発明の第２の実施の形態においてビット線の短絡不良のある回路概略図
【図７】本発明の第２の実施の形態においてビット線の断線不良のある回路概略図
【図８】本発明の実施の形態の半導体記憶装置の全体構成を示すブロック図
【図９】本発明の実施の形態における冗長制御信号生成回路の概略図
【図１０】図９中の冗長アドレス記憶手段の内部構成の一部を示す図
【図１１】本発明の実施の形態における検査フローを示す図
【符号の説明】
１１　センスアンプ
１２，１３　論理否定回路
ＢＬｐ，ＢＬｑ　ビット線
ＳＬｐ，ＳＬｑ　ソース電源ライン
ＷＬｊ，ＷＬｋ，ＷＬｍ，ＷＬｎ　ワード線
Ｑｊｐ，Ｑｊｑ，Ｑｋｐ，Ｑｋｑ，Ｑｍｐ，Ｑｍｑ，Ｑｎｐ，Ｑｎｑ　メモリセルトランジスタ
ＱＳＢｐ，ＱＳＳｐ，ＱＳＢｑ，ＱＳＳｑ，ＱＴＢｐ，ＱＴＳｐ，ＱＴＢｑ，ＱＴＳｑ　スイッチトランジスタ
ＱＣｐ，ＱＣｑ　カラム選択スイッチ
ＱＲＢｐ，ＱＲＢｑ　スイッチトランジスタ
ＣＯＬｍ，ＣＯＬｎ　カラム選択信号
ＣＮＧ　冗長制御信号

Claims (5)

1. それぞれカラムアドレスに応じたカラム選択信号により選択される複数のビット線と、それぞれ前記ビット線と交差して配置されロウ選択信号を入力する複数のワード線と、前記複数のビット線と前記複数のワード線との各交差点に配置されそれぞれゲートを前記ワード線に接続しドレインを前記ビット線と接続または非接続することで異なるデータを記憶した複数のメモリセルトランジスタと、前記カラム選択信号およびロウ選択信号により選択される前記メモリセルトランジスタの記憶データを読み出すセンスアンプとを備えた半導体記憶装置であって、
   各ビット線に対応しかつ各ビット線と並行に配設され、各ビット線と対応する全てのメモリセルトランジスタのソースに接続された複数のソース配線と、
   全ての前記ビット線がグループ分けされたものとし、カラムアドレスが不良のビット線を含まないビット線グループ内のビット線に対応するアドレスのときに第１のレベルとなり、不良のビット線を含むビット線グループ内のビット線に対応するアドレスのときに第２のレベルとなる冗長制御信号を、前記カラムアドレスに対応するビット線を含むビット線グループに対し生成する冗長制御信号生成回路と、
   前記冗長制御信号が第１のレベルのときに前記冗長制御信号に対応するビット線グループ内の前記ビット線を前記センスアンプに接続するとともに前記センスアンプに接続されるビット線に対応する前記ソース配線を接地電位に接続し、前記冗長制御信号が第２のレベルのときに前記冗長制御信号に対応するビット線グループ内の前記ビット線を接地電位に接続するとともに前記接地電位に接続されるビット線に対応する前記ソース配線を前記センスアンプに接続するように、前記冗長制御信号に応じて接続を切り替える接続切替え手段とを設けたことを特徴とする半導体記憶装置。
2. それぞれ各ビット線のセンスアンプ側の端部と接地電位との間に接続され、冗長制御信号が第１のレベルのときにオフし第２のレベルのときにオンする複数のスイッチトランジスタを設けたことを特徴とする請求項１記載の半導体記憶装置。
3. 冗長制御信号生成回路は、不良のビット線を含むビット線グループを記憶する冗長アドレス記憶手段と、カラムアドレスに応じたカラム選択信号により選択されるビット線が前記冗長アドレス記憶手段に記憶された不良のビット線を含むビット線グループに含まれないときに第１のレベル、含まれるときに第２のレベルの冗長制御信号を出力する判定回路とを設けたことを特徴とする請求項１または２記載の半導体記憶装置。
4. 冗長制御信号生成回路は、外部からテスト信号を入力するテスト信号入力端子を設け、前記テスト信号入力端子に前記テスト信号が入力されたときに生成する冗長制御信号を第２のレベルに固定することを特徴とする請求項３記載の半導体記憶装置。
5. 冗長アドレス記憶手段に不良のビット線を含むビット線グループを記憶していない状態の請求項４記載の半導体記憶装置に対しビット線の不良が存在するか否かの判定を行い、前記ビット線の不良が存在すると判定された前記半導体記憶装置に対し、テスト信号入力端子にテスト信号を入力して、前記判定された不良のビット線に対応するメモリセルトランジスタの記憶データの読み出し動作を行わせ、この読み出し動作が正常に行われたときにのみ、前記冗長アドレス記憶手段に前記判定された不良のビット線を含むビット線グループを記憶させる半導体記憶装置の検査方法。

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