JP2007299438A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】メモリセルアレイ1には、複数のワード線WL0〜WL31と、複数のビット線BL0e〜BL8koと、複数のワード線及び複数のビット線に接続された複数のメモリセルMCが配置されている。複数のソース線SRC0e〜SRC8koは、複数のビット線のそれぞれに沿って配置され、データの読み出し時に複数のビット線のそれぞれに接続される。
【選択図】 図1
Description
図2は、第1の実施形態に係る半導体記憶装置、具体的には例えば4値(2ビット)のデータを記憶するNANDフラッシュメモリの構成を示している。
(2)メモリセル3,4の第1ページ
(3)メモリセル1,2の第2ページ
(4)メモリセル4,5の第1ページ
(5)メモリセル3,4の第2ページ
(6)メモリセル7,8の第1ページ
(7)メモリセル5,6の第2ページ
(8)図示せぬ他のメモリセル
(9)メモリセル7,8の第2ページ
(読み出し動作)
図7(a)に示すように、第1ページ書き込み後、メモリセルのデータは、“0”又は“2”となっている。このため、ワード線とソース線の電位差をこれらのデータの閾値電圧の中間の電位“a”に設定して読み出し動作を行なうことにより、これらのデータを読み出すことができる。また、図7(b)に示すように、第2ページ書き込み後、メモリセルのデータは、“0”、“2”、“3”、“4”のいずれかにある。このため、ワード線とソース線の電位差を“b”、“c”、“d”に設定することにより、これらのデータを読み出すことができる。
(プログラム)
プログラム動作のフローチャートを図11に示す。
図6に示す信号BLC1をVdd+Vthに設定し、PDCにデータ“1”(書き込みを行なわない)が記憶されている時は、ビット線がVddになり、データ“0”(書き込みを行なう)ときは、ビット線がVssになる。ここで、選択されているブロックのセレクト線SG1をVdd、選択ワード線にVpgm(20V)、非選択ワード線にVpass(10V)を印加すると、ビット線がVssになっている場合、セルのチャネルがVss、ワード線がVpgmとなるため書き込みが行なわれる。一方、ビット線がVddになっている場合、セルのチャネルがVssではなく、Vpgm又はVpassを上げることにより、カップリングで高い電位に上がるためプログラムが行われない。第1ページの書き込みにより、メモリセルのデータは、図7に示すように、データ“0”とデータ“1”になる。
メモリセルは、第1ページではレベル“a”により、プログラムベリファイされる。プログラムベリファイ動作は、リード動作と殆ど同じである。
先ず、セルへの書き込みの前に、第1ページのメモリセルのデータが“0”か“2”であるかを判断するため、内部リード動作を行なう。この内部リード動作は、前述した負レベルリードと同様であり、ワード線にレベル“a”を供給して読み出し動作を行なう。
この後、各データキャッシュに記憶されたデータが操作される。すなわち、SDCのデータがPDCに転送され、PDCのデータがDDCに転送される。次に、DDCのデータが反転されてSDCに転送される。この後、PDCのデータがDDCに転送される。次に、DDCのデータが反転されてPDCに転送される。この後、PDCのデータがDDCに転送される。このような操作をすることにより、メモリセルのデータを“0”にする場合(第1ページにおいてデータ“1”、第2ページにおいてデータ“1”)、PDC、DDC、SDCは全てハイレベルに設定される。
消去動作は、図1に破線で示すブロック単位に実行される。消去後、セルの閾値電圧分布は、図7(c)に示すように、データ“0”となる。
第1の実施形態において、各ビット線BL0e〜BL8koに沿って、サブソース線SRC0e〜SRC8koがそれぞれ配置されている。各ビット線に隣接してサブソース線を配置する場合、ビット線とサブソース線の間隔が狭まり製造が困難となる。そこで、第2の実施形態は、隣接するビット線及び隣接するサブソース線を異なる層に配置している。
上記第2の実施形態において、隣接する活性領域AAは接続部CPにより接続されていた。これに対して、第3の実施形態は、接続部CPを形成せずに活性領域AAを接続している。
図17(a)(b)は、第4の実施形態を示すものであり、図15(a)(b)、図16と同一部分には同一符号を付す。
Claims (6)
- 複数のワード線と、複数のビット線と、複数の前記ワード線及び複数の前記ビット線に接続された複数のメモリセルが配置されたメモリセルアレイと、
前記複数のビット線のそれぞれに沿って配置され、前記複数のメモリセルのそれぞれのソースに接続される複数のソース線と
を具備することを特徴とする半導体記憶装置。 - 複数の前記ビット線は、第1、第2のビット線を含み、複数の前記ソース線は第1、第2のソース線を含み、前記第1のソース線は前記第1のビット線に沿って配置され、前記第2のソース線は前記第2のビット線に沿って配置され、前記第1のソース線及び前記第1のビット線と前記第2のソース線及び前記第2のビット線は、異なる層に形成されていることを特徴とする請求項1記載の半導体記憶装置。
- 前記第1のソース線と前記第2のソース線は、接続されていることを特徴とする請求第2記載の半導体記憶装置。
- データの読み出し時に前記第1、第2のソース線に一定の電圧を供給する電圧発生回路をさらに具備することを特徴とする請求項2記載の半導体記憶装置。
- 前記複数のメモリセルのソースと前記第1、第2のソース線とを接続する複数の第1の選択ゲートと、前記複数のメモリセルのドレインと前記第1、第2のビット線とを接続する複数の第2の選択ゲートとをさらに有し、前記第1、第2の選択ゲートは、前記第1、第2のビット線が充電された後オン状態とされ、前記第1、第2のビット線の電荷を前記第1、第2のソース線に放電させることを特徴とする請求項2記載の半導体記憶装置。
- 前記第1のビット線と前記第1のソース線が配置される第1の層と、前記第2のビット線と前記第2のソース線が配置される第2の層との間に形成され、前記第1のソース線と前記第2のソース線とを接続する配線層をさらに具備することを特徴とする請求項2記載の半導体記憶装置。
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