KR100922648B1 - 고속 판독 실행 가능한 반도체 메모리 디바이스 - Google Patents

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Abstract

복수의 메모리 셀(MC)은 메모리 셀 어레이(1)에 배열된다. 복수의 메모리 셀(MC)은 복수의 워드선(WL) 및 복수의 비트선(BL0e, BL0o, ..., BL8ke 및 BL8ko)에 접속된다. 복수의 소스선(SRC0e, SRC0o, ..., SRC8ke, 및 SRC8ko)은 복수의 비트선(BL0e, BL0o, ..., BL8ke 및 BL8ko)을 따라 배치된다. 복수의 소스선(SRC0e, SRC0o, ..., SRC8ke, 및 SRC8ko)은 데이터 판독 시에 복수의 메모리 셀(MC)의 소스에 각각 접속된다.
Figure R1020070040945
반도체 메모리 디바이스, 셀 어레이, NAND형 플래시 메모리, 고속 판독, 기입 동작, 소거 동작

Description

고속 판독 실행 가능한 반도체 메모리 디바이스{SEMICONDUCTOR MEMORY DEVICE CAPABLE OF EXECUTING HIGH-SPEED READ}
도 1은 본 발명의 제1 실시예를 도시하고, 메모리 셀 어레이를 도시하는 회로도.
도 2는 제1 실시예에 따른 반도체 메모리 디바이스의 구조를 개략적으로 나타내는 도면.
도 3a 및 도 3b는 메모리 셀 및 선택 트랜지스터를 도시하는 단면도.
도 4는 NAND형 플래시 메모리를 도시하는 단면도.
도 5는 도 4의 각 영역에 공급된 전압의 예를 나타내는 표.
도 6은 도 1에 도시된 데이터 저장 회로의 일 예를 도시하는 회로도.
도 7의 (a), (b) 및 (c)는, 기입 동작 및 소거 동작이 실행되는 시간에서의 메모리 셀의 임계 전압 분포를 나타내는 도면.
도 8은 NAND 셀에서의 기입 동작의 순서를 나타내는 도면.
도 9는 도 1에 도시된 회로의 판독 동작에 관련된 파형을 도시하는 도면.
도 10은 제1 실시예에 따른 판독 동작을 개략적으로 나타내는 도면.
도 11은 제1 페이지(page)의 기입 동작을 나타내는 순서도.
도 12는 제2 페이지의 기입 동작을 나타내는 순서도.
도 13은 소거된 영역 셀프-부스트(EASB;erased area self-boost) 기입 방법을 나타내는 도면.
도 14a 및 14b는 본 발명의 제2 실시예를 도시하고, 도 14a는 비트선 및 소스선의 배열을 나타내는 분해 사시도이고, 도 14b는 도 14a의 선 14b-14b에 따른 단면도.
도 15a 및 15b는 본 발명의 제3 실시예를 도시하고, 도 15a는 비트선 및 소스선의 배열을 나타내는 분해 사시도이고, 도 15b는 도 15a의 선 15b-15b에 따른 단면도.
도 16은 도 15a의 선 16-16에 따른 단면도.
도 17a 및 17b는 본 발명의 제4 실시예를 도시하고, 도 17a는 비트선 및 소스선의 배열을 나타내는 분해 사시도이고, 도 17b는 도 17a의 선 17b-17b에 따른 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 메모리 셀 어레이
2 : 비트선 제어 회로
3 : 컬럼 디코더
4 : 데이터 입/출력 버퍼
5 : 데이터 입/출력 단자
6 : 워드선 제어 회로
7 : 제어 신호 및 제어 전압 발생 회로
8 : 제어 신호 입력 단자
본 발명은, 일 메모리 셀에 예를 들어, 2개 값 이상의 데이터를 저장할 수 있는 반도체 메모리 디바이스에 관한 것이다.
예를 들어, NAND형 플래시 메모리에서, 복수의 메모리 셀은 로(row) 방향으로 배열되고, 비트선을 통해 각각 래치(latch) 회로에 접속된다. 각 래치 회로는 데이터 기입 및 데이터 판독 시에 데이터를 홀딩한다. 일괄 데이터 기입 또는 판독은 로 방향으로 배열된 복수의 메모리 셀에서 실행된다(예를 들어, 일본 특허 출원 공개 제2004-192789호 참조).
소거 동작 시에, 메모리 셀의 임계 전압은 네거티브(negative)가 된다. 기입 동작에 의해, 전자는 메모리 셀의 부동 게이트에 주입되고, 이에 따라 임계 전압은 포지티브(positive)가 된다. 그러나, 메모리 셀이 NAND형 플래시 메모리에서 직렬로 접속되기 때문에, 선택된 셀의 데이터가 판독 동작 시에 비트선에 판독될 때, 선택된 셀 이외의 비-선택된 셀이 턴 온(turn on)될 필요가 있다. 따라서, 메모리 셀에 설정된 최대 임계 전압 보다 높은 전압(Vread)이 비-선택된 셀의 제어 게이트에 인가된다.
한편, 기입 동작 시에, 메모리 셀에 설정된 임계 전압은 판독 동작을 고려해서 Vread를 초과할 수 없다. 따라서, 기입 시퀀스에서, 각 비트에 대해 프로그램 및 프로그램 검사를 반복적으로 실행시킴으로써, 메모리 셀의 임계 전압이 Vread를 초과하는 것을 방지하는 제어를 행할 필요가 있다.
그 동안, 메모리 용량을 증가시키기 위해서, 일 메모리 셀에 2 비트 이상의 데이터를 저장하는 다중값(multi-value) 메모리가 개발되어 왔다. 예를 들어, 일 메모리 셀에 2 비트를 저장하기 위해서는, 4개의 임계 구간을 설정할 필요가 있다. 다중값 메모리의 경우에, 각 임계 구간은 일 셀에 일 비트를 저장하는 메모리의 경우보다 작게 할 필요가 있다. 결과적으로, 기입 속도가 저하하는 문제점이 존재한다.
고속 기입은, 임계 전압을 또한 네거티브 쪽으로 설정하고, 각 임계 구간의 폭을 증가시킴으로써 인에이블(enable)되는 것으로 고려된다. 임계 전압을 네거티브쪽으로 설정하는 방법으로서, 판독 및 판독 검사 시에 바이어스 전압을 셀의 소스 및 웰에 인가하는 것이 제안되었고, 이에 따라 소스 및 웰의 전위가 워드선의 전위보다 높게 된다. 따라서, 네거티브 전압이 워드선에 인가되는 것과 동일한 경우를 확실히 실현할 수 있게 되고, 네거티브 임계 전압을 판독할 수 있게 된다. 이와 같이 제안된 방법의 경우에, 한편으로 소스 및 웰, 다른 한편으로 비-선택된 비트선이, 16K 내지 32K의 다수의 비트선으로부터, 바이어스 전압을 발생시키는 전원 공급 회로로 큰 전류가 흐르는 것을 방지하기 위해서 단락된다. 판독 동작 시에, 전위는 먼저 2 비트선의 선택된 비트선에 인가된다. 이 때, 전하(+Q)는 선택된 비트선에 축적되고, 전하(-Q)는 비-선택된 비트선에 축적된다. 셀이 턴 온되면, 선택된 비트선에 축적된 전하가 소스로 흘러 간다. 그러나, 소스 및 웰, 및 비-선택된 비트선이 단락되기 때문에, 선택된 비트선의 전하는 비-선택된 비트선으로 흘러 가고, 선택된 비트선의 전하는 비-선택된 비트선에 축적된 전하(-Q)로 중화(neutralize)되어 소거된다. 이에 따라, 소스 노이즈가 억제될 수 있고, 고속 판독이 인에이블된다. 또한, 바이어스 전압을 소스 및 웰, 및 비-선택된 비트선에 공급하는 전원 공급 회로로 전류가 거의 흐르지 않기 때문에, 전원 공급 회로는 안정적으로 동작하고, 네거티브 전압 쪽의 임계 전압은 확실하게 판독될 수 있다.
그러나, 이 경우에, 비-선택된 비트선에 축적된 전하(-Q)가 소스선으로 흘러가야 하기 때문에, 동시 판독은 로 방향으로 배열된 복수의 셀 중 1/2 셀로부터만 실행될 수 있다. 로 방향으로 배열된 복수의 셀 중 1/2 셀만이 선택되는 경우에, 기입 동작은 1/2 셀 유닛에서 실행된다. 결과적으로, 비-선택된 셀은 프로그램 장애를 격게 된다. 기입 속도를 높이기 위해서, 로 방향으로 배열된 모든 복수의 셀에 데이터를 동시에 기입하는 것이 바람직하다. 데이터 저장 회로를 모든 비트선에 접속시킴으로써, 로 방향으로 배열된 모든 셀에 데이터를 동시에 기입할 수 있게 된다.
그러나, 데이터 판독 동작 시에, 상술한 바와 같이, 이웃하는 2개의 비트선 중 하나를 사용하여, 다른 비트선의 전하를 소거할 필요가 있다. 결과적으로, 데이터 판독은, 로 방향으로 배열된 복수의 셀 중 1/2 셀 유닛에서만 실행될 수 있고, 판독이 모든 셀로부터 동시에 실행될 수 없다. 이러한 데이터 판독은 통상적인 판독으로만 제한되지 않고, 기입 데이터를 검사하기 위한 판독 검사에도 유사하게 적용될 수 있다. 구체적으로, 4-값, 8-값, 및 16-값을 저장하는 다중값 메모리 의 경우에, 판독 검사 횟수는 기입 데이터를 검사하기 위해 증가한다. 기입 시간때문에, 기입 검사를 위해 필요한 시간이 증가한다. 상술한 바와 같이, 바이어스 전압이 데이터 판독 시에 소스선에 인가되는 경우에, 로 방향으로 배열된 모든 셀로부터의 동시 데이터 판독은, 노이즈가 억제되며 안정적이고 고속으로 실행될 수 없다는 문제점이 존재한다. 따라서, 로 방향의 모든 셀로부터 안정적이며 고속으로 데이터를 동시에 판독할 수 있는 반도체 메모리 디바이스가 요구된다.
본 발명의 제1 양상에 따라서, 복수의 워드선 및 복수의 비트선에 접속된 복수의 메모리 셀이 배열된 메모리 셀 어레이; 및 데이터 판독 시에 상기 복수의 메모리 셀의 소스에 각각 접속되고, 상기 복수의 비트선을 따라 각각 배치된 복수의 소스선을 포함하는 반도체 메모리 디바이스가 제공된다.
본 발명의 제1 양상에 따라서, 복수의 NAND 셀이 배열된 메모리 셀 어레이 - 상기 복수의 NAND 셀은 각각 직렬로 접속된 복수의 메모리 셀을 포함하고, 상기 복수의 NAND 셀은 각각 비트선에 접속된 드레인을 포함하고, 상기 복수의 메모리 셀은 각각 워드선에 접속된 게이트 전극을 포함함 -; 및 상기 비트선을 따라 각각 배치된 복수의 소스선 - 상기 복수의 소스선은 데이터 판독 시에, 상기 복수의 NAND 셀의 소스에 각각 접속됨 - 을 포함하는 반도체 메모리 디바이스가 제공된다.
이제 본 발명의 실시예들이 첨부 도면을 참조하여 설명될 것이다.
(제1 실시예)
도 2는 본 발명의 제1 실시예에 따른 반도체 메모리 디바이스의 구조를 도시하고, 보다 구체적으로, 예를 들어, 4-값(2-비트) 데이터를 저장하는 NAND 플래시 메모리를 도시한다.
메모리 셀 어레이(1)는 복수의 비트선, 복수의 워드선 및 공통 소스선을 포함한다. 메모리 셀 어레이(1)에서, 데이터를 전기적으로 재기입할 수 있는, 예를 들어, EEPROM 셀로 구성된 메모리 셀이 행렬로 배열된다. 비트선을 제어하기 위한 비트선 제어 회로(2) 및 워드선 제어 회로(6)가 메모리 셀 어레이(1)에 접속된다.
비트선 제어 회로(2)는 비트선을 통해 메모리 셀 어레이(1)의 메모리 셀로부터 데이터를 판독하고, 비트선을 통해 메모리 셀 어레이(1)의 메모리 셀의 스테이트(state)를 검출하고, 비트선을 통해 메모리 셀 어레이(1)의 메모리 셀에 기입 제어 전압을 인가함으로써 메모리 셀에 데이터를 기입한다. 컬럼 디코더(3) 및 데이터 입/출력 버퍼(4)는 비트선 제어 회로(2)에 접속된다. 비트선 제어 회로(2)의 데이터 저장 회로는 컬럼 디코더(3)에 의해 선택된다. 데이터 저장 회로로 판독된 메모리 셀의 데이터는, 데이터 입/출력 버퍼(4)를 통해 데이터 입/출력 단자(5)로부터 외부로 출력된다.
데이터 입/출력 단자(5)는 다양한 명령 CMD, 어드레스 ADD, 및 기입 데이터 DT를 수신하고, 이들은 예를 들어, 외부 호스트로부터 전달된다. 데이터 입/출력 단자(5)로 입력된 기입 데이터 DT는 데이터 입/출력 버퍼(4)를 통해, 컬럼 디코더(3)에 의해 선택된 데이터 저장 회로로 입력된다.
워드선 제어 회로(6)는 메모리 셀 어레이(1)에 접속된다. 워드선 제어 회 로(6)는 메모리 셀 어레이(1)의 워드선을 선택하고, 판독, 기입 또는 소거를 위한 전압을 선택된 워드선에 인가한다.
메모리 셀 어레이(1), 비트선 제어 회로(2), 컬럼 디코더(3), 데이터 입/출력 버퍼(4), 및 워드선 제어 회로(6)는 제어 신호 및 제어 전압 발생 회로(7)에 접속되고, 제어 신호 및 제어 전압 발생 회로(7)에 의해 제어된다. 제어 신호 및 제어 전압 발생 회로(7)는 제어 신호 입력 단자(8)에 접속되고, 어드레스 래치 인에이블(ALE), 명령 래치 인에이블(CLE), 기입 인에이블(WE), 및 판독 인에이블(RE) 제어 신호에 의해 제어되고, 이들 신호는 제어 신호 입력 단자(8)를 통해 외부로부터 입력된다. 이들 제어 신호에 따라서, 제어 신호 및 제어 전압 발생 회로(7)는 데이터 기입, 데이터 판독, 및 데이터 소거 시의 필요한 제어 신호 및 제어 전압을 발생시킨다. 또한, 제어 신호 및 제어 전압 발생 회로(7)는 고정 전압 Vfix(예를 들어, 1.6V)을 발생시키는 정전압 발생 회로(7-1)을 포함한다. 네거티브 임계 전압이 판독될 때, 정전압 발생 회로(7-1)는 고정 전압 Vfix을 웰, 주 소스선, 서브(sub)-소스선, 및 후술될 비-선택된 블록의 선택 게이트에 공급한다. 구체적으로, 고정된 바이어스 전압은 웰, 소스선, 등에 인가되고, 웰, 소스, 등의 전위는 워드선의 전위보다 높게 설정된다. 이에 따라, 네거티브 전압은 워드선에 확실하게 인가되고, 따라서 메모리 셀에 설정된 네거티브 임계 전압이 판독될 수 있다.
비트선 제어 회로(2), 컬럼 디코더(3), 워드선 제어 회로(6), 및 제어 신호 및 제어 전압 발생 회로(7)는 기입 회로 및 판독 회로를 구성한다.
도 1은, 도 2에 도시된 메모리 셀 어레이(1) 및 비트선 제어 회로(2)의 구조 를 도시한다. 복수의 NAND 셀은 메모리 셀 어레이(1)에 배열된다. 일 NAND 셀은, 직렬로 접속된 32개의 EEPROM으로 형성된 메모리 셀 MC, 및 선택 게이트 S1 및 S2를 포함한다. 선택 게이트 S2는 비트선 BL0e에 접속되고, 선택 게이트 S1는 서브-소스선 SRC0e에 접속된다.
제1 실시예에서, 서브-소스선 SRC0e, SRC0o, SRC1e, SRC1o, ..., SRCie, SRCio, ..., SRC8ke, 및 SRC8ko는 비트선 BL0e, BL0o, BL1e, BL1o, ..., BLie, BLio, ..., BL8ke, 및 BL8ko에 따라 배치된다. 각 서브-소스선의 일 말단은 주 소스선 SRC에 접속되고, 각 서브-소스선의 다른 말단은 선택 게이트 S1를 통해서 각 NAND 셀의 소스에 접속된다. 이들 소스선 SRC0e, SRC0o, SRC1e, SRC1o, ..., SRCie, SRCio, ..., SRC8ke, 및 SRC8ko의 각각은, 데이터 판독 시에 결합된 비트선의 전하를 중화 및 소거하는 기능을 갖는다. 짝수의 비트선 BL0e 내지 BL8ke 및 짝수의 서브-소스선 SRC0e 내지 SRC8ke 및 홀수의 비트선 BL0o 내지 BL8ko 및 홀수의 서브-소스선 SRC0o 내지 SRC8ko는 교대로 배열된다.
각 로에 배열된 메모리 셀 MC의 제어 게이트는 워드선 WL0 내지 WL29, WL30 및 WL31이 결합된 선에 공통으로 접속된다. 선택 게이트 S2는 선택선 SGD에 공통으로 접속되고, 선택 게이트 S1는 선택선 SGS에 공통으로 접속된다.
비트선 제어 회로(2)는 비트선의 수와 동일한 수의 데이터 저장 회로(10)를 포함한다. 각 데이터 저장 회로(10)는 비트선 BL0e, BL0o, BL1e, BL1o, ..., BLie, BLio, ..., BL8ke, 및 BL8ko에 접속된다. 도 1에서, 모든 데이터 저장 회로는 비트선의 일 측에 배치된다. 그러나, 레이아웃에 엄격한 제한이 있는 경우에 는, 예를 들어, 짝수의 비트선 BLe에 접속된 데이터 저장 회로를 비트선의 일 측에 배치하고, 홀수의 비트선 BLo에 접속된 데이터 저장 회로를 비트선의 다른 측에 배치시키는 것도 가능하다.
메모리 셀 어레이(1)는 점선으로 표시된 바와 같이, 복수의 블록을 포함한다. 각 블록은 복수의 NAND 셀로 구성된다. 예를 들어, 데이터는 일 블록 유닛에서 소거된다. 또한, 소거 동작은 데이터 저장 회로(10)에 접속된 비트선들에 대해 동시에 실행된다.
일 워드선에 접속된 복수의 메모리 셀(점선에 의해 둘러 싸여진 범위내의 메모리 셀)은 일 섹터(sector)를 구성한다. 데이터는 일 섹터 유닛에서 기입 및 판독된다. 본 실시예의 경우에, 데이터는 일 워드선에 접속된 모든 메모리 셀에 기입되고 이 메모리 셀로부터 판독된다.
판독 동작, 프로그램 검사 동작 및 프로그램 동작 시에, 데이터 저장 회로(10)에 접속된 비트선 BL0e, BL0o, BL1e, BL1o, ..., BLie, BLio, ..., BL8ke, 및 BL8ko은 어드레스 신호 YA0, YA1, YA2, YA3, ..., YAi, YAi+1, ..., YA8k, 및 YA8k+1에 따라서 선택된다. 또한, 일 워드선은 외부 어드레스에 따라 선택된다.
도 3a, 3b, 및 4는 메모리 셀 및 선택 트랜지스터의 단면도이다.
도 3a 및 3b는 메모리 셀 및 선택 트랜지스터의 단면도를 도시한다. 도 3a는 메모리 셀을 도시한다. 기판(51)(후술될 P-형 웰 영역(55))에서, 메모리 셀의 소스 및 드레인으로서 기능하는 n-형 확산층(42)이 형성된다. 부동 게이트(FG)(44)는 게이트 절연막(43)을 통해 P-형 웰 영역(55)상에 형성된다. 제어 게 이트(CG)(46)는 절연막(45)을 통해 부동 게이트(44)상에 형성된다. 도 3b는 선택 게이트를 도시한다. P-형 웰 영역(55)에서, 소스 및 드레인으로서 기능하는 n-형 확산층(47)이 형성된다. 제어 게이트(49)는 게이트 절연막(48)을 통해 P-형 웰 영역(55)상에 형성된다.
도 4는 제1 실시예에 따른 반도체 메모리 디바이스의 단면도이다. 예를 들어, N-형 웰 영역(52, 53 및 54) 및 P-형 웰 영역(55 및 56)은 P-형 반도체 기판(51)에서 형성된다. P-형 웰 영역(55)은 N-형 웰 영역(52)에서 형성되고, 메모리 셀 어레이(1)를 구성하는 저-전압 N-채널 트랜지스터 LVNTr는 P-형 웰 영역(55)에서 형성된다. 또한, 데이터 저장 회로(10)를 구성하는 저-전압 P-채널 트랜지스터 LVPTr 및 저-전압 N-채널 트랜지스터 LVNTr는 N-형 웰 영역(53) 및 P-형 웰 영역(56)에서 형성된다. 비트선과 데이터 저장 회로(10)를 접속시키는 고-전압 N-채널 트랜지스터 HVNTr는 기판(51)에서 형성된다. 또한, 예를 들어, 워드선 구동 회로를 구성하는 고-전압 P-채널 트랜지스터 HVPTr는 N-형 웰 영역(54)에서 형성된다. 도 4에 도시된 바와 같이, 고-전압 트랜지스터 HVNTr, HVPTr는 예를 들어, 저-전압 트랜지스터 LVNTr, LVPTr 보다 두꺼운 게이트 절연막을 갖는다. 유사하게, 도 2의 주변 회로(2 내지 8)는 트랜지스터 LVNTr, LVPTr, HVNTr, HVPTr로 형성된다.
도 5는 소거, 프로그램, 및 판독 시에, 도 4에 도시된 각 부분에 인가되는 전압을 도시한다. 데이터 판독 시에, 고정 전압 Vfix가, 메모리 셀이 형성된 N-웰(52) 및 P-웰(55)에 인가된다. 고정 전압 Vfix은, 소거 레벨 이외의 네거티브측 임계 레벨이 제공되지 않는 경우에, Vfix=0V이다.
도 6은 도 1에 도시된 데이터 저장 회로(10)의 일 예를 도시하는 회로도이다.
데이터 저장 회로(10)는 주 데이터 캐시(PDC;primary data cache), 부 데이터 캐시(SDC;secondary data cache), 동적 데이터 캐시(dynamic data cache), 및 임시 데이터 캐시(TDC;temporary data cache)를 포함한다. SDC, PDC, 및 DDC는 기입 시에 입력 데이터를 홀딩하며, 판독 시에 판독 데이터를 홀딩하고, 검사 시에 데이터를 임시로 홀딩하고, 다중값 데이터의 저장 시에 내부 데이터를 처리하는데 사용된다. TDC는 데이터 판독 시에 비트선의 데이터를 증폭하여 임시로 저장하고, 다중값 데이터의 저장 시에 내부 데이터를 처리하는데 사용된다.
SDC는, 래치 회로를 구성하는 클럭드 인버터(clocked inverter) 회로(61a 및 61b), 및 트랜지스터(61c 및 61d)로 구성된다. 트랜지스터(61c)는, 클럭드 인버터 회로(61a)의 입력 단자와 클럭드 인버터 회로(61b)의 입력 단자 간에 접속된다. 클럭드 인버터 회로(61c)의 게이트에는 신호 EQ2가 공급된다. 트랜지스터(61d)는 클럭드 인버터 회로(61b)의 출력 단자와 접지 간에 접속된다. 트랜지스터(61d)의 게이트에는 신호 PRST가 공급된다. SDC의 노드 N2a는 컬럼 선택 트랜지스터(61e)를 통해 입/출력 데이터선 IO에 접속되고, SDC의 노드 N2b는 컬럼 선택 트랜지스터(61f)를 통해 입/출력 데이터선 IOn에 접속된다. 트랜지스터(61e 및 61f)의 게이트에는 컬럼 선택 신호 CSLi가 공급된다. SDC의 노드 N2a는 트랜지스터(61g 및 61h)를 통해 PDC의 노드 N1a에 접속된다. 트랜지스터(61g)의 게이트에는 신호 BLC2가 공급되고, 트랜지스터(61h)의 게이트에는 신호 BLC1가 공급된다.
PDC는 클럭드 인버터 회로(61i 및 61j) 및 트랜지스터(61k)로 구성된다. 트랜지스터(61k)는 클럭드 인버터 회로(61i)의 입력 단자와 클럭드 인버터 회로(61j)의 입력 단자 간에 접속된다. 트랜지스터(61k)의 게이트에는 신호 EQ1가 공급된다. PDC의 노드 N1b는 트랜지스터(61l)의 게이트에 접속된다. 트랜지스터(61l)의 전류 경로의 일 말단은 트랜지스터(61m)를 통해 접지된다. 트랜지스터(61m)의 게이트에는 신호 CHK1가 공급된다. 트랜지스터(61l)의 전류 경로의 다른 말단은, 전송 게이트를 구성하는 트랜지스터(61n 및 61o)의 전류 경로의 일 말단에 접속된다. 트랜지스터(61n)의 게이트에는 신호 CHK2n가 공급된다. 트랜지스터(61o)의 게이트는 노드 N2a에 접속된다. 트랜지스터(61n 및 61o)의 전류 경로의 다른 말단은 신호선 COMi에 접속된다. 신호선 COMi은 모든 데이터 저장 회로(10)에 공통으로 접속된다. 신호선 COMi의 레벨에 기초해서, 모든 데이터 저장 회로(10)의 검사 동작이 완료되었는지 여부가 결정될 수 있다. 구체적으로, 후술되는 바와 같이, 검사 동작이 완료되면, PDC의 노드 N1b는 로우(low)가 된다. 이 상태에서, 신호 CHK1 및 CHK2n가 하이(high)가 되면, 그 검사 동작이 완료된 경우에 신호선 COMi은 하이가 된다.
TDC는 예를 들어, MOS 커패시터(61p)로 구성된다. 커패시터(61p)의 일 말단은 트랜지스터(61g)와 트랜지스터(61h) 간의 접속 노드 N3에 접속되고, 커패시터(61p)의 다른 말단에는 신호 BOOST(후술됨)가 공급된다. 또한, DDC는 트랜지스터(61q)를 통해 접속 노드 N3에 접속된다. 트랜지스터(61q)의 게이트에는 신호 REG가 공급된다.
DDC는 트랜지스터(61r 및 61s)로 구성된다. 트랜지스터(61r)의 전류 경로의 일 말단에는 신호 VREG가 공급되고, 트랜지스터(61r)의 전류 경로의 다른 말단은 트랜지스터(61q)의 전류 경로에 접속된다. 트랜지스터(61r)의 게이트는 트랜지스터(61s)를 통해 PDC의 노드 N1a에 접속된다. 트랜지스터(61s)의 게이트에는 신호 DTG가 공급된다.
또한, 각 트랜지스터(61t 및 61u)의 전류 경로의 일 말단은 접속 노드 N3에 접속된다. 트랜지스터(61u)의 전류 경로의 다른 말단에는 신호 VPRE가 공급되고, 트랜지스터(61u)의 게이트에는 신호 BLPRE가 공급된다. 트랜지스터(61t)의 게이트에는 신호 BLCLAMP가 공급된다. 트랜지스터(61t)의 전류 경로의 다른 말단은 트랜지스터(61v)를 통해 비트선 BLe 또는 BLo의 일 말단에 접속된다.
상술한 신호 및 전압은, 도 2에 도시된 제어 신호 및 제어 전압 발생 회로(7)에 의해 발생된다. 제어 신호 및 제어 전압 발생 회로(7)의 제어하에서, 후술될 동작이 제어된다.
본 실시예의 메모리는 다중값 메모리이고, 1 셀에 예를 들어, 2-비트 데이터를 저장할 수 있다. 2 비트의 스위칭(switching)은 어드레스(제1 페이지, 제2 페이지)에 의해 실행된다.
도 7의 (a), (b) 및 (c)는, 메모리 셀의 데이터와 메모리 셀의 임계 전압 간의 관계를 도시한다. 소거 동작이 실행되면, 메모리 셀의 데이터는 도 7의 (a) 및 (c)에 도시된 바와 같이 "0"이 된다. 제1 페이지의 데이터 기입이 완료된 후에, 메모리 셀의 데이터는 데이터 "0" 또는 데이터 "1"이 된다. 데이터 "0"은 네거티브 임계 전압을 갖고, 데이터 "1"은 포지티브 임계 전압을 갖는다.
도 7의 (b)에 도시된 바와 같이, 제2 페이지의 데이터 기입이 완료된 후에, 메모리 셀의 데이터는 "0", "2", "3", 및 "4"가 된다. 제1 실시예에서, 메모리 셀의 데이터는 로우 임계 전압으로부터 하이 임계 전압으로 정의된다.
도 8은 제1 실시예의 기입 동작 순서의 일 예를 도시한다. 블록에서, 기입 동작은, 소스선과 가장 근접한 메모리 셀로부터 매 페이지에 기초해서 수행된다. 데이터 기입은 메모리 셀(1) 및 메모리 셀(2)에서 동시에 실행되고, 데이터 기입은 메모리 셀(3) 및 메모리 셀(4)에서 동시에 실행되고, 데이터 기입은 메모리 셀(5) 및 메모리 셀(6)에서 동시에 실행되고, 데이터 기입은 메모리 셀(7) 및 메모리 셀(8)에서 동시에 실행된다. 데이터 기입의 순서는 다음과 같다:
(1) 메모리 셀(1, 2)의 제1 페이지.
(2) 메모리 셀(3, 4)의 제1 페이지.
(3) 메모리 셀(1, 2)의 제2 페이지.
(4) 메모리 셀(4, 5)의 제1 페이지.
(5) 메모리 셀(3, 4)의 제2 페이지.
(6) 메모리 셀(7, 8)의 제1 페이지.
(7) 메모리 셀(5, 6)의 제2 페이지.
(8) 다른 메모리 셀은 미도시됨.
(9) 메모리 셀(7, 8)의 제2 페이지.
(판독 동작)
도 7의 (a)에 도시된 바와 같이, 제1 페이지에서 데이터 기입이 완료된 후에, 메모리 셀의 데이터는 "0" 또는 "1"이다. 따라서, 워드선과 소스선 간의 전위 차를 이들 데이터의 임계 전압의 중간 전위 "a"로 설정함으로써, 판독 동작이 실행된다. 이에 따라, 이들 데이터는 판독될 수 있다. 또한, 도 7의 (b)에 도시된 바와 같이, 제2 페이지의 데이터 기입이 완료된 후에, 메모리 셀의 데이터는 "0", "2", "3" 및 "4" 중의 하나이다. 따라서, 워드선과 소스선 간의 전위 차를 "b", "c" 또는 "d"로 설정함으로써, 이들 데이터는 판독될 수 있다.
도 9를 참조해서, 판독 동작이 설명된다. 판독 동작 시에, 전압 Vfix(예를 들어, 1.6V)은 정전압 발생 회로(7-1)로부터, 선택된 셀의 웰, 주 소스선 SRC, 서브-소스선 SRC0e, ..., SRC8ko, 및 비-선택된 블록의 선택 게이트에 공급된다. 임계 분포가 네거티브 전압측에서 설정되지 않은 구조의 경우, Vfix는 0V로 설정된다.
판독 시의 전압, Vfix + "a", "b", "c" 또는 "d"는 선택된 워드선에 공급된다. 예를 들어, "a" = -0.5V이면, Vfix + "a"는 1.1V이다. 동시에, Vread + Vfix는 선택된 블록의 비-선택된 워드선에 공급되고, Vsg + Vfix(Vsg = Vdd + Vth; Vdd는 예를 들어, 2.5V, Vth는 N-채널 MOS 트랜지스터의 임계 전압)는 선택된 블록의 선택선 SGD에 공급되고, Vfix는 선택선 SGS에 공급된다.
또한, 도 6에 도시된 데이터 저장 회로(10)의 신호 VPRE는 Vdd로 설정되고, 신호 BLPRE는 Vsg로 설정되고, 신호 BLCLAMP는 예를 들어, 0.6V + Vth + Vfix로 설 정되고, 비트선은 예를 들어, 0.6V + Vfix = 2.2V로 프리차지(precharge)된다.
다음으로, 셀의 소스측 상의 선택선 SGS는 Vsg + Vfix로 설정된다. 웰, 주 소스선 SRC, 및 서브-소스선 SRC0e, ..., SRC8ko이 전압 Vfix로 설정되기 때문에, 셀은, 셀의 임계 전압이 "a" = -0.5V, "b", "c" 또는 "d" 보다 높으면 오프(off)된다. 따라서, 비트선 전위는 하이, 예를 들어, 2.2V로 유지된다. 셀의 임계 전압이 "a", "b", "c" 또는 "d" 보다 낮으면, 셀은 온(on)된다. 따라서, 비트선의 전하가 방출되고, 비트선의 전위가 주 소스선 및 서브-소스선의 전위, 즉, Vfix(예를 들어, 1.6V)와 동일하게 된다. 도 1에 도시된 바와 같이, 비트선의 수는 예를 들어, 16K이다. 각 비트선으로부터 방출된 전하 Q가 정전압 발생 회로(7-1)로 흘러 들어가면, 정전압 발생 회로(7-1)는 불안정한 상태가 될 것이다.
그러나, 도 10에 도시된 바와 같이, 예를 들어, 비트선 BL0e에 프리차지된 전하(+Q)가 서브-소스선 SRC0e으로 흘러 들어가서, 서브-소스선 SRC0e의 전하(-Q)와 중화되어 없어진다. 따라서, 큰 전류가 정전압 발생 회로(7-1)로 흘러 들어가는 것을 방지할 수 있다.
이에 따라, 도 6에 도시된 데이터 저장 회로(10)의 신호 BLPRE는 임시로 Vsg로 설정되고, TDC의 노드 N3는 Vdd로 프리차지된다. 그 다음, 신호 BOOST가 하이로 되고, TDC의 노드 N3의 전위는 αVdd(예를 들어, α=1.7, αVdd = 4.25V)로 설정된다.
후속하여, 신호 BLCLAMP는 예를 들어, 전압 (0.45V+Vth)+Vfix으로 설정된다. 비트선 전위가 0.45V+Vfix(Vfix = 예를 들어, 1.6V) 보다 낮으면, TDC의 노드 N3는 로우가 된다. 비트선 전위가 0.45V보다 높으면, TDC의 노드 N3는 하이로 유지된다(αVdd = 4.25V).
다음으로, 신호 BLCLAMP가 전압 Vtr(예를 들어, 0.1V+Vth)로 설정된 후에, 신호 BOOST는 로우가 된다. TDC의 노드 N3가 하이인 경우에, 레벨은 Vfix로부터 떨어진다. 신호 BLCLAMP가 전압 Vtr(예를 들어, 0.1V+Vth)로 설정되기 때문에, 레벨은 0.1V로부터 떨어지지 않는다. TDC의 노드 N3가 하이(예를 들어, αVdd = 4.25V)인 경우에, 레벨은 Vdd로 떨어진다.
신호 BLC1는 Vsg로 설정되고, TDC의 전위는 PDC로 판독된다. 따라서, 셀의 임계 전압이 "a", "b", "c" 또는 "d" 보다 낮으면, PDC는 로우가 되고, 셀의 임계 전압이 "a", "b", "c" 또는 "d" 보다 높으면, PDC는 하이가 되고, 판독 동작이 실행된다. 이러한 방식으로, 워드선 전압을 네거티브로 하지 않으면서 네거티브 임계 전압이 판독될 수 있다.
(프로그램 및 프로그램 검사)
(프로그램)
도 11은 프로그램 동작의 순서도를 도시한다.
프로그램 동작에서, 어드레스가 먼저 지정되고, 도 1에 도시된 2개의 페이지가 선택된다. 본 발명의 메모리에서, 프로그램 동작은 이들 2개의 페이지에서 제1 페이지, 제2 페이지의 순서로만 실행된다. 따라서, 제1 페이지가 어드레스에 의해 먼저 선택된다.
후속하여, 기입 데이터가 외부로부터 입력되어, 모든 데이터 저장 회로(10) 의 SDC(도 6에 도시됨)에 저장된다(S11). 기입 명령이 입력되면, 모든 데이터 저장 회로(10) 각각의 SDC내의 데이터는 PDC로 전송된다(S12). 데이터 "1"(데이터 기입이 실행되지 않음)이 외부로부터 입력되면, 데이터 저장 회로(10)의 PDC의 노드 N1a는 하이가 된다. 데이터 "0"(데이터 기입이 실행됨)이 입력되면, 노드 Na1는 로우가 된다. 후속하여, PDC의 데이터는 노드 N1a의 전위로 설정되고, SDC의 데이터는 노드 N2a의 전위로 설정된다.
(프로그램 동작)(S13)
도 6에 도시된 신호 BLC1은 Vdd+Vth로 설정된다. 데이터 "1"(데이터 기입이 실행되지 않음)이 PDC에 저장되면, 비트선은 Vdd로 설정된다. 데이터 "0"(데이터 기입이 실행됨)이 PDC에 저장되면, 비트선은 Vss로 설정된다. Vdd가 선택된 블록의 선택선 SGS에 인가되고, Vpgm(20V)가 선택된 워드선에 인가되고, Vpass(10V)가 비-선택된 워드선에 인가되면, 비트선이 Vss로 설정된 경우에, 셀의 채널은 Vss로 설정되고, 워드선은 Vpgm로 설정된다. 이에 따라, 데이터 기입이 실행된다. 한편, 비트선이 Vdd로 설정된 경우에, 셀의 채널의 전위는 Vss가 아니고, Vpgm 또는 Vpass가 증가함에 따른 커플링(coupling)으로 인해 하이가 된다. 이에 따라, 데이터 프로그램은 실행되지 않는다. 제1 페이지의 데이터 기입에 의해, 메모리 셀의 데이터는 도 7의 (a)에 도시된 바와 같이, 데이터 "0" 및 데이터 "1"이 된다.
(프로그램 검사 판독)(S14)
메모리 셀에서, 제1 페이지에 대한 프로그램 검사가 레벨 "a"에서 실행된다. 프로그램 검사 동작은 판독 동작과 실질적으로 동일하다.
먼저, 전압 Vfix(예를 들어, 1.6V)이 정전압 발생 회로(7-1)로부터 선택된 셀의 웰, 주 소스선 SRC, 서브-소스선 SRC0e 내지 SRC8ko, 및 비-선택된 블록의 선택선에 공급된다. 데이터 판독 시의 전위 Vfix+a 보다 약간 더 높은 전위 Vfix+a'가 선택된 워드선에 공급된다. 예를 들어, "a'" = -0.4V이면, Vfix는 1.2V이다. 아래 설명에서, 심볼 "'"는 검사 전위를 나타내고, 이는 판독 전위보다 약간 더 높다.
전위 Vfix+a'를 판독 검사 시에 선택된 워드선에 적용함으로써, 네거티브 전위가 셀의 게이트에 확실하게 인가된다. 동시에, Vread+Vfix는 선택된 블록의 비-선택된 워드선 공급되고, Vsg+Vfix는 선택된 블록의 선택선 SGD에 공급되고, Vfix는 선택선 SGS에 공급된다. Vfix는 주 소스선 SRC 및 서브-소스선 SRC0e 내지 SRC8ko에 공급되고, Vfix는 셀의 웰에도 공급된다. 후속하여, 도 6에 도시된 데이터 저장 회로(10)의 신호 VPRE는 Vdd(예를 들어, 2.5V)로 설정되고, 신호 BLPRE는 Vsg로 설정되고, 신호 BLCLAMP는 예를 들어, (0.6V+Vth)+Vfix로 설정된다. 따라서, 비트선은 예를 들어, 0.6V+Vfix = 2.2V로 프리차지된다. 다음으로, 셀의 소스측의 선택선 SGS은 Vsg+Vfix로 설정된다. 웰, 주 소스선 SRC, 및 서브-소스선 SRC0e 내지 SRC8ko가 Vfix로 설정되기 때문에, 임계 전압이 a'(예를 들어, a' = -0.4V)보다 높으면 셀은 오프된다. 따라서, 비트선은 하이(예를 들어, 2.2V)로 유지된다. 또한, 셀의 임계 전압이 a'보다 낮은 경우에, 셀은 턴 온된다. 따라서, 비트선은 방전되고, 주 소스선 SRC 및 서브-소스선 SRC0e 내지 SRC8ko과 동일한 전위, 즉, Vfix(예를 들어, 1.6V)로 설정된다. 비트선의 방전 동안, 신호 VPRE는 VPRE = Vss로 설정되고, 신호 BLPRE는 BLPRE = Vsg로 설정되고, TDC는 Vss로 설정된다. 그 후, 신호 VREG는 VREG = Vdd로 설정되고, 신호 REG는 REG = Vdd로 설정되고, TDC는 DDC가 하이일 때 하이가 된다. 후속하여, 신호 DTG는 Vsg로 설정되고, PDC의 데이터는 DDC에 카피(copy)된다. 후속하여, 신호 BLC1는 BLC1 = Vsg로 설정되고, TDC의 전위는 PDC로 시프트(shift)된다. 이들 동작에 의해, DDC의 데이터 및 PDC의 데이터가 교환된다.
상기에 후속하여, 도 6에 도시된 데이터 저장 회로(10)의 신호 BLPRE는 임시로 Vsg = (Vdd+Vth)로 설정되고, TDC의 노드 N3는 Vdd로 프리차지된다. 그 다음, 신호 BOOST는 하이가 되고, TDC는 TDC = αVdd(예를 들어, α = 1.7, αVdd = 4.25V)로 설정된다. 이 때, 신호 BLCLAMP는 예를 들어, (0.45+Vth)+Vfix로 설정된다. 비트선 전위가 0.45V+Vfix 보다 낮으면, TDC의 노드 N3는 로우(Vfix[예를 들어, 1.6V])가 된다. 비트선 전위가 0.45V 보다 높으면, TDC의 노드 N3는 하이(αVdd[예를 들어, 4.25V])로 유지된다. 그 다음, 신호 BLCLAMP가 Vtr(예를 들어, 0.1V+Vth)로 설정된 후에, 신호 BOOST는 로우가 된다. 이 때, TDC의 노드 N3의 전위는 로우 레벨의 경우에 Vfix(예를 들어, 1.6V)로 떨어지지만, 신호 BLCLAMP가 Vtr(예를 들어, 0.1V+Vth)로 설정되기 때문에, 노드 N3의 전위는 0.1V 보다 낮아지지 않는다. 또한, 하이 레벨의 경우에, TDC의 노드 N3의 전위는 (αVdd[예를 들어, 4.25V])로부터 Vdd로 설정된다. 이 때, 신호 BLC1는 Vsg로 설정되고, TDC의 전위는 PDC로 판독된다. 다음으로, 신호 VREG는 VREG = Vdd로 설정되고, 신호 REG는 REG = Vsg로 설정되고, TDC는 DDC가 하이일 때(데이터 기입이 없을 때) 강제로 하이가 된다. 그러나, DDC가 로우인(데이터 기입이 없는) 경우에, TDC의 값은 변하지 않는다. 따라서, PDC가 원래 PDC = 로우 레벨(데이터 기입)로 설정된 경우에, 셀의 임계값이 레벨 "a'" 보다 낮으면, PDC는 다시 한번 로우(데이터 기입)가 된다. 셀의 임계값이 레벨 "a'" 보다 높으면, PDC는 하이가 되고, 다음 프로그램 동작에서 비-기입 스테이트로 설정된다. PDC가 원래 PDC = 하이 레벨(데이터 기입 없음)로 설정된 경우에, PDC는 PDC = 하이 레벨로 설정되고, 다음 프로그램 루프에서 비-기입 스테이트로 설정된다. 이 동작은 모든 데이터 저장 회로(10)의 PDC가 하이("1")가 될 때까지 반복된다(S15 내지 S13).
한편, 도 12는 제2 페이지의 기입 동작을 도시한다. 제2 페이지의 기입 동작에서, 기입될 데이터가 먼저 외부로부터 입력된 다음, 입력 데이터가 모든 데이터 저장 회로(10)의 SDC에 저장된다(S21).
(내부 데이터 판독)(S22)
우선, 셀의 데이터 기입 이전에, 제1 페이지의 메모리 셀내의 데이터가 "0" 또는 "2"인지를 결정하기 위해서 내부 판독 동작이 실행된다. 내부 판독 동작은 상술한 네거티브 레벨 판독과 유사하고, 데이터 판독 동작은 레벨 "a"의 전위를 워드선에 공급함으로써 실행된다.
(데이터 캐시의 설정)(S23)
후속하여, 각 데이터 캐시에 저장된 데이터가 처리된다. 구체적으로, SDC내의 데이터는 PDC로 전송되고, PDC내의 데이터는 DDC로 전송된다. 다음으로, DDC내의 데이터는 반전되어 SDC로 전송된다. 그 다음, PDC내의 데이터는 DDC로 전송된 다. 후속하여, DDC내의 데이터는 반전되어 PDC로 전송된다. 그 후, PDC내의 데이터는 DDC로 전송된다. 이들 동작을 실행함으로써, 메모리 셀의 데이터가 "0"으로 설정되는 경우에(제1 페이지의 데이터 "1"; 제2 페이지의 데이터 "1"), PDC, DDC 및 SDC는 모두 하이가 된다.
메모리 셀의 데이터가 "1"로 설정되는 경우에(제1 페이지의 데이터 "1"; 제2 페이지의 데이터 "0"), PDC는 로우가 되고, DDC는 로우가 되고, SDC는 하이가 된다.
메모리 셀의 데이터가 "2"로 설정되는 경우에(제1 페이지의 데이터 "0"; 제2 페이지의 데이터 "0"), PDC는 로우가 되고, DDC는 하이가 되고, SDC는 로우가 된다.
메모리 셀의 데이터가 "3"으로 설정되는 경우에(제1 페이지의 데이터 "0"; 제2 페이지의 데이터 "1"), PDC, DDC 및 SDC는 모두 로우가 된다.
각 캐시가 상술한 바와 같이 설정된 스테이트에서, 제2 페이지의 프로그램 동작은 제1 페이지와 동일한 방식으로 실행된다(S24).
그 후, 레벨 "b'", "c'" 및 "d'"을 사용해서, 프로그램 검사가 레벨 "a'"와 동일한 방식으로 실행된다(S25 내지 S28, S24).
상술한 동작이 레벨 "b'"에서의 프로그램 검사에서 실행되면, 레벨 "c'" 및 "d'"을 갖는 기입 셀은 레벨 "b'"에서의 프로그램 검사에서 비-기입 셀로 결정된다. 따라서, 예를 들어, 레벨 "c'" 및 "d'"에서의 기입 동작의 경우에, SDC의 노드 N2a는 로우가 된다. 레벨 "b'"에서의 기입 동작의 경우에, SDC의 노드 N2a가 하이이기 때문에, TDC는, 신호 VPRE를 VPRE = Vdd로 설정하고 신호 BLPRE를 BLPRE = Vsg로 설정함으로써, 일반적인 경우에 강제로 하이가 된다. 그러나, 이 경우에, 신호 BLPRE는 Vss로 유지되도록 설정되고, 신호 BLC2는 BLC2 = Vsg로 설정된다. 레벨 "c'" 및 "d'"에서의 기입 동작의 경우에, TDC는 로우가 된다. TDC는 레벨 "b'"에서의 기입 동작의 경우에서만 하이가 된다. 결과적으로, 레벨 "c'" 및 "d'"에서의 기입 동작의 경우에, 기입 완료는 프로그램 검사에서 판정되지 않는다.
제2 페이지의 기입 동작에서, 상술한 동작이 레벨 "c'"에서의 프로그램 검사에서 실행되면, 레벨 "d"에서의 기입 셀의 기입 완료는 레벨 "c'"에서의 프로그램 검사에서 판정된다. 따라서, 신호 BOOST가 로우가 된 후에, 신호 VREG는 VREG = Vdd로 설정되고, 신호 REG는 REG = Vsg로 설정된다. DDC가 하이인 경우에, TDC를 강제로 하이로 하는 동작이 실행되기 전에, 신호 BLC1가 BLC1 = Vtr (=0.1V+Vth)로 설정된다. 이 경우에, 비트선의 방전 동안, DDC의 데이터 및 PDC의 데이터가 교환된다. 그러므로, 레벨 "c"에서의 기입 동작의 경우에, PDC의 노드 N1a는 하이가 된다. 다른 레벨에서의 기입 동작의 경우에, PDC의 노드 N1a는 로우가 된다. 따라서, 레벨 "c"에서의 기입 동작의 경우 이외의 경우에, TDC는 강제로 로우가 된다. 결과적으로, 레벨 "d'"에서의 기입 동작의 경우에, 기입 완료는 프로그램 검사에서 판정되지 않는다.
PDC가 로우인 경우에, 기입 동작은 다시 한번 실행되고, 상술한 프로그램 동작 및 검사 동작이, 모든 데이터 저장 회로(10)의 PDC의 데이터가 하이가 될 때까지 반복된다(S25 내지 S28, S24).
(소거 동작)
소거 동작이 도 1의 점선으로 표시된 블록 유닛에서 실행된다. 데이터 소거 후에, 셀의 임계 전압 분포는, 도 7의 (c)에 도시된 바와 같이 데이터 "0"이 된다.
도 13은, 소거된 영역이 셀프-부스트되는 소거된 영역 셀프-부스트(EASB) 기입 방법을 나타낸다. EASB 기입 방법의 경우에, 소거 셀의 임계 전압 분포를 얕게 할 필요가 있다. 기입 동작은 NAND 셀의 소스측으로부터 실행된다. 데이터가 셀에 기입되려고 할 때, 비트선은 Vss로 설정된다. 비-기입의 경우에, 비트선은 Vdd로 설정된다. 다음으로, 데이터가 예를 들어, 워드선 WL7에 의해 선택된 셀에 기입될 때, 워드선 WL0 내지 WL4은 Vpass로 설정되고, WL5는 Vss로 설정되고, WL6은 Vdd로 설정되고, WL7은 프로그램 전압 Vpgm으로 설정되고, WL8 내지 WL31은 Vpass로 설정된다. 이 스테이트에서, 데이터가 기입되려고 할 때, 워드선 WL7의 게이트가 Vpgm으로 설정되고 채널이 Vss로 설정되어, 데이터 기입이 실행된다. 비-기입의 경우에, 채널은 예를 들어, Vpass/2로 부스팅(boost)된다. 그러나, 데이터가 기입될 셀의 수가 큰 경우에, 채널은 쉽게 부스팅되지 않는다. 그러나, EASB 기입 방법에서, 데이터 기입은 항상 소스선측으로부터 실행된다. 따라서, 부스팅이 워드선 WL5 = 0에서 실행되면, 워드선 WL8 내지 WL31에 접속된 셀이 소거되었기 때문에 채널은 부스팅되고, 데이터는 기입되지 않는다. 이러한 방식으로, 부스팅된 전하가 이미 기입된 셀로 이동하는 것이 방지된다. 그러나, 워드선 WL5에 의해 선택된 셀이 소거된 스테이트에 있고, 임계 전압이 딥(deep) 레벨, 즉, 큰 네거티브 임계 전압인 경우에, 셀은 턴 오프되지 않는다. 따라서, 소거 셀의 임계 전압을 작 게, 즉, 작은 네거티브 임계 전압으로 설정할 필요가 있다.
그러므로, 소거 동작 후에, 블록내의 모든 워드선이 선택되고, 프로그램 및 프로그램 검사가 실행되고, 기입 동작이 도 7의 (c)에 도시된 바와 같이 레벨 "z"까지 실행된다. 이 때 프로그램 및 프로그램 검사 동작에서, 모든 워드선이 선택되고, 검사 시의 선택된 워드선의 전위가 z+Vfix(예를 들어, 0V)로 설정된다. 다른 점에 있어서, 프로그램 및 프로그램 검사 동작은 통상적인 프로그램 및 프로그램 검사 동작과 동일한 방식으로 수행된다.
제1 실시예에 따라서, 주 소스선 SRC에 접속된 서브-소스선 SRC0e 내지 SRC8ko은 비트선 BL0e 내지 BL8ko에 따라 배치된다. 데이터 판독 시에, 서브-소스선 SRC0e 내지 SRC8ko은 선택 게이트 S1를 통해 NAND 셀의 소스에 접속된다. 따라서, 셀이 턴 온되면, 각 비트선에서 프리차지된 전하는 각 서브-소스선 및 주 소스선의 전하로 중화되어, 소거될 수 있다. 이에 따라, 데이터는 워드선에 접속된 모든 셀로부터 동시에 판독될 수 있다.
더욱이, 데이터 기입 시에, 판독 검사는 워드선에 접속된 모든 메모리 셀에 대해 동시에 실행될 수 있다. 따라서, 데이터 기입 속도가 향상될 수 있다.
또한, 네거티브 임계 전압이 메모리 셀에 설정된 경우에, 바이어스 전압이 정전압 발생 회로(7-1)로부터 메모리 셀의 소스로 공급되려고 할 때, 정전압 발생 회로(7-1)로 흘러가는 전류는, 각 비트선의 전하가 각 서브-소스선 및 주 소스선의 전하로 중화되어 소거되기 때문에, 억제될 수 있다. 이에 따라, 정전압 발생 회로(7-1)는 안정적으로 동작할 수 있고, 노이즈는 억제될 수 있다.
(제2 실시예)
제1 실시예에서, 서브-소스선 SRC0e 내지 SRC8ko은 비트선 BL0e 내지 BL8ko에 따라 배치된다. 서브-소스선이 비트선에 근접하게 배치되는 경우에, 각 비트선과 각 서브-소스선 간의 거리가 감소되어, 디바이스 제조가 어렵게 된다. 이러한 문제점을 해결하기 위해서, 본 발명의 제2 실시예에서, 이웃하는 비트선 및 이웃하는 서브-소스선은 다른 층에 배치된다.
도 14a 및 14b는 제2 실시예를 도시하고, 비트선 및 소스선의 배열을 개략적으로 도시한다. 도 14a 및 14b에서는, 메모리 셀의 확산층 및 부동 게이트, 층간 절연막, 등의 도시가 생략된다.
도 14a 및 14b에서, 부동 게이트 FG, 워드선(제어 게이트 CG) WL0 내지 WL31, 및 선택선 SGD 및 SGS은, 확산층이 형성되어 있는 액티브 영역 AA(active area) 상에 형성된다. 이들 부분 상에, 복수의 비트선의 홀수 비트선 BLo 및 복수의 서브-소스선의 홀수 서브-소스선 SRCo이 제공된다. 홀수 비트선 BLo 및 홀수 서브-소스선 SRCo은 제1 금속 배선층 M1으로 형성된다. 짝수 비트선 BLe 및 짝수 서브-소스선 SRCe은 홀수 비트선 BLo 및 홀수 서브-소스선 SRCo 상에 제2 금속 배선층 M2으로 형성된다. 선택선 SGS 및 SGD 및 전위를 웰(Well)에 공급하기 위한 배선은 짝수 비트선 BLe 및 짝수 서브-소스선 SRCe 상에 배치된다.
액티브 층 AA은 접속부 CP에서 서로 접속되고, 이에 따라, 각 NAND 셀의 선택 게이트 S1의 소스는 주 소스선 SRC를 구성한다. 컨택(contact) CB가 예를 들어, 매번 다른 접속부 CP에서 형성된다. 컨택 CB을 통해, 위에 형성된 홀수 서브- 소스선 SRCo과 소스 확산층이 접속된다. 바이아(via) V1는 홀수 서브-소스선 SRCo 상에 형성된다. 홀수 서브-소스선 SRCo 및 짝수 서브-소스선 SRCe은 바이아 V1를 통해 접속된다. 도 14a 및 14b에서, 짝수 비트선 BLe은 홀수 서브-소스선 SRCo 상에 형성되고, 짝수 서브-소스선 SRCe은 홀수 비트선 BLo 상에 형성된다. 이러한 방식으로, 홀수 서브-소스선 SRCo 및 짝수 서브-소스선 SRCe 뿐만 아니라, 홀수 비트선 BLo 및 짝수 비트선 BLe도 엇갈린(staggered) 방식으로 배치된다. 따라서, 홀수 비트선 BLo 및 짝수 비트선 BLe, 및 홀수 서브-소스선 SRCo 및 짝수 서브-소스선 SRCe은 컨택 CB에 대응하는 위치 V1에서 사선 패턴 OP(oblique pattern)을 갖는다.
제2 실시예에 따라서, 홀수 비트선 BLo 및 서브-소스선 SRCo, 및 짝수 비트선 BLe 및 서브-소스선 SRCe는 다른 배선층에 배치된다. 이에 따라, 데이터 저장 회로(10)가 모든 비트선에 접속된 구조에서, 비트선 및 서브-소스선은 충분한 간격으로 형성될 수 있다.
(제3 실시예)
제2 실시예에서, 이웃하는 액티브 영역 AA은 접속부 CP에 의해 접속된다. 한편, 본 발명의 제3 실시예에서, 액티브 영역 AA은 접속부 CP를 형성하지 않고 접속된다.
도 15a 및 15b 및 16에서, 도 14a 및 14b에서와 동일한 부분은 동일한 참조 번호로 표시되고, 다른 부분만 설명된다. 도 15a 및 15b 및 16에서, NAND 셀의 선택 게이트 S1의 소스에 관해서, 이웃하는 액티브 영역 AA은, 예를 들어, 폴리실리 콘으로 형성된 전기 도전막 CF(conductive film)에 의해 접속된다. 상술한 컨택 CB은 전기 도전막 CF의 거의 중심부 상에 형성된다. 홀수 서브-소스선 SRCo은 컨택 CB에 접속된다.
제3 실시예에 따라서, 이웃하는 선택 게이트 S1의 소스 확산층은 전기 도전막 CF에 의해 접속된다. 따라서, 제2 실시예와 같이, 액티브 영역 AA으로 작용하는 확산층을 접속시키기 어려운 경우의 디바이스 제조가 용이하게 될 수 있다.
(제4 실시예)
도 17a 및 17b는 본 발명의 제4 실시예를 도시한다. 도 15a 및 15b 및 16에서와 동일한 부분은 동일한 참조 번호로 표시된다.
제2 및 제3 실시예에서, 홀수 서브-소스선 SRCo 및 짝수 서브-소스선 SRCe 뿐만 아니라, 홀수 비트선 BLo 및 짝수 비트선 BLe은 사선 패턴 OP을 갖는다. 반면에, 제4 실시예에서는, 홀수 서브-소스선 SRCo 및 짝수 서브-소스선 SRCe 뿐만 아니라, 홀수 비트선 BLo 및 짝수 비트선 BLe은 직선 패턴만을 갖는다.
구체적으로, 도 17a 및 17b에 도시된 바와 같이, NAND 셀의 선택 게이트 S1의 소스에 있어서, 이웃하는 액티브 영역들 AA은 예를 들어, 폴리실리콘으로 형성된 제1 전기 도전막 CF1에 의해 접속된다. 컨택 CB은, 제1 전기 도전막 CF1에 의해 접속된 이웃하는 액티브 영역들 AA 중 하나에 대응하는 위치에서 제1 전기 도전막 CF1 상에 형성된다. 홀수 서브-소스선 SRCo은 이 컨택 CB에 접속된다. 따라서, 홀수 서브-소스선 SRCo은 직선 패턴으로만 형성되고, 홀수 비트선 BLo 또한 직선 패턴으로만 형성된다.
또한, 바이아 V1는 홀수 서브-소스선 SRCo 상에 형성되고, 제2 전기 도전막 CF2은 바이아 V1 상의 제2 금속 배선층으로 형성된다. 제2 및 제3 실시예에서, 제2 금속 배선층 M2은 짝수 비트선 및 짝수 서브-소스선을 구성한다. 제4 실시예에서, 제2 금속 배선층 M2은 선택선 SGD 및 SGS, 및 웰(Well)을 구성한다. 바이아 V2는, 짝수 서브-소스선 SRCe에 대응하는 위치에서 제2 전기 도전막 CF2 상에 형성된다. 홀수 서브-소스선 SRCo 및 짝수 서브-소스선 SRCe은, 바이아 V2, 제2 전기 도전막 CF2 및 바이아 V1를 통해 접속된다. 구체적으로, 짝수 서브-소스선 SRCe 및 짝수 비트선 BLe은 제3 금속 배선층 M3으로 형성된다.
제4 실시예에 따라서, 액티브 영역 AA, 홀수 서브-소스선 SRCo, 및 짝수 서브-소스선 SRCe은, 제1 및 제2 전기 도전막 CF1 및 CF2, 컨택 CB, 및 바이아 V1 및 V2를 사용해서 접속된다. 이에 따라, 짝수 서브-소스선 SRCe 및 짝수 비트선 BLe 뿐만 아니라, 홀수 서브-소스선 SRCo 및 홀수 비트선 BLo은 직선 패턴으로만 형성될 수 있다. 특별한 노출 기술을 사용하지 않고, 정교한 패턴이 쉽게 형성될 수 있다.
전기 도전막 CF, 제1 전기 도전막 CF1, 및 제2 전기 도전막 CF2는 이웃하는 액티브 영역 AA에 대응하는 위치에서 부분적으로 형성된다. 택일적으로, 이들 도전막은 예를 들어, 도 15, 16 및 17에서 점선으로 표시된 바와 같이 일체로 형성될 수 있다.
도 14 및 15에서, 선택선 SGD 및 SGS, 및 웰(Well)은 제3 금속 배선층 M3에 형성된다. 도 17에서, 선택선 SGD 및 SGS, 및 웰(Well)은 제2 금속 배선층 M2에 형성된다. 택일적으로, 소스선 SRC은 점선으로 도시된 바와 같이, 도 14 및 15에 도시된 제3 금속 배선층 M3에서, 및 도 17에 도시된 제2 금속 배선층 M2에서 선택선 SGD 및 SGS, 및 웰(Well)에 더하여 형성될 수 있다. 소스선 SRC 및 서브-소스선 SRCe 및 SRCo은 바이아(미도시됨)를 통해 접속될 수 있다.
또한, 제1 내지 제4 실시예에서, 4-값 데이터를 저장하는 반도체 메모리 디바이스가 예시적으로 설명되었다. 본 발명은 이들 실시예로 한정되는 것은 아니며, 8-값 데이터, 16-값 데이터, 또는 n-값(n:자연수) 데이터를 저장하는 반도체 메모리 디바이스에 적용될 수 있다.
당업자들은 추가의 장점 및 변형들을 쉽게 이해할 것이다. 따라서, 광범위한 양상에서의 본 발명은, 본 명세서에서 도시 및 설명된 특정 설명 및 대표 실시예로 한정되는 것은 아니다. 따라서, 첨부된 청구항 및 그 등가물에 의해 정의된 바와 같은 발명의 총괄적 개념의 사상 및 범위에서 벗어나지 않는 다양한 변형들이 구성될 수 있다.
본 발명은, 로 방향의 모든 셀로부터 안정적이며 고속으로 데이터를 동시에 판독할 수 있는 반도체 메모리 디바이스를 제공한다.

Claims (20)

  1. 복수의 워드선 및 복수의 비트선에 접속된 복수의 메모리 셀이 배열된 메모리 셀 어레이; 및
    상기 복수의 비트선을 따라 각각 배치되고, 데이터 판독 시에 상기 복수의 메모리 셀의 소스에 각각 접속되는 복수의 소스선을 포함하고,
    상기 복수의 비트선은 제1 및 제2 비트선을 포함하고,
    상기 복수의 소스선은 제1 및 제2 소스선을 포함하고,
    상기 제1 소스선 및 상기 제1 비트선은 제1 층에 배치되고, 상기 제2 소스선 및 상기 제2 비트선은, 상기 제1 층과 다른 제2 층에 배치되는
    반도체 메모리 디바이스.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1 소스선은 상기 제2 소스선에 접속되는 반도체 메모리 디바이스.
  4. 제1항에 있어서,
    상기 제1 비트선 및 상기 제1 소스선이 배치된 제1 층과, 상기 제2 비트선 및 상기 제2 소스선이 배치된 제2 층 간에 형성된 배선층을 더 포함하고,
    상기 배선층은 상기 제1 소스선 및 상기 제2 소스선을 접속시키는 반도체 메모리 디바이스.
  5. 제1항에 있어서,
    상기 제1 소스선 및 상기 제2 소스선은 사선 패턴(oblique pattern)을 포함하는 반도체 메모리 디바이스.
  6. 제5항에 있어서,
    기판에 형성된 주 소스선으로서 작용하는 액티브층(active layer); 및
    상기 사선 패턴 각각과 상기 액티브층을 접속시키는 컨택(contact)
    을 더 포함하는 반도체 메모리 디바이스.
  7. 제5항에 있어서,
    기판에 형성된 선택 게이트의 소스로서 작용하는 복수의 액티브층;
    상기 복수의 액티브층을 접속시키는 전기 도전층; 및
    상기 전기 도전층의 중심부에서 형성되는 컨택
    을 더 포함하고,
    상기 컨택은 상기 사선 패턴 각각과 상기 전기 도전층을 접속시키는 반도체 메모리 디바이스.
  8. 제4항에 있어서,
    기판에 형성된 선택 게이트의 소스로서 작용하는 복수의 액티브층;
    상기 복수의 액티브층을 접속시키는 전기 도전층; 및
    상기 전기 도전층 상의, 상기 복수의 액티브층에 대응하는 위치에 제공되는 컨택
    을 더 포함하고,
    상기 컨택은 상기 제1 소스선과 상기 전기 도전층을 접속시키는 반도체 메모리 디바이스.
  9. 제1항에 있어서,
    상기 소스선 중 하나와 직렬로 접속된 상기 복수의 메모리 셀의 소스와 접속하도록 구성된 제1 선택 게이트; 및
    상기 비트선 중 하나와 직렬로 접속된 상기 복수의 메모리 셀의 드레인과 접속하도록 구성된 제2 선택 게이트
    를 더 포함하고,
    상기 제1 및 제2 선택 게이트는, 상기 비트선이 충전된 후에 턴 온되고, 이에 따라 상기 비트선 중 하나의 전하를 상기 소스선 중 하나로 방전하는 반도체 메모리 디바이스.
  10. 제9항에 있어서,
    상기 소스선에 접속된 주 소스선을 더 포함하는 반도체 메모리 디바이스.
  11. 제10항에 있어서,
    데이터 판독 시에, 고정 전압을 상기 주 소스선에 공급하는 전압 발생 회로를 더 포함하는 반도체 메모리 디바이스.
  12. 제11항에 있어서,
    네거티브 임계 전압이 상기 복수의 메모리 셀에 설정되는 반도체 메모리 디바이스.
  13. 제12항에 있어서,
    상기 전압 발생 회로는 네거티브 전압을 발생시키는 반도체 메모리 디바이스.
  14. 복수의 NAND 셀이 배열된 메모리 셀 어레이 - 상기 복수의 NAND 셀은 각각 직렬로 접속된 복수의 메모리 셀을 포함하고, 상기 복수의 NAND 셀은 비트선들에 각각 접속된 드레인을 포함하고, 상기 복수의 메모리 셀은 워드선들에 각각 접속된 게이트 전극을 포함함 -; 및
    상기 비트선들을 따라 각각 배치되고, 데이터 판독 시에, 상기 복수의 NAND 셀의 소스에 각각 접속되는 복수의 소스선
    을 포함하는 반도체 메모리 디바이스.
  15. 제14항에 있어서,
    상기 복수의 소스선은, 상기 복수의 비트선 중 연관된 비트선의 전하를 방전하는 반도체 메모리 디바이스.
  16. 제14항에 있어서,
    상기 복수의 소스선에 접속된 주 소스선; 및
    데이터 판독 시에, 고정 전압을 상기 주 소스선에 공급하는 전압 발생 회로
    를 더 포함하는 반도체 메모리 디바이스.
  17. 제14항에 있어서,
    상기 비트선 각각에 접속된 데이터 저장 회로를 더 포함하는 반도체 메모리 디바이스.
  18. 제14항에 있어서,
    상기 복수의 비트선은 제1 및 제2 비트선을 포함하고,
    상기 복수의 소스선은 제1 및 제2 소스선을 포함하고,
    상기 제1 소스선 및 상기 제1 비트선은 제1 층에 배치되고, 상기 제2 소스선 및 상기 제2 비트선은, 상기 제1 층과 다른 제2 층에 배치되는 반도체 메모리 디바이스.
  19. 제18항에 있어서,
    기판에 형성된 선택 게이트의 소스로서 작용하는 복수의 액티브층;
    상기 복수의 액티브층을 접속시키는 전기 도전층; 및
    상기 전기 도전층의 중심부에서 형성되는 컨택
    을 더 포함하고,
    상기 컨택은, 상기 제1 및 제2 소스선에 포함된 사선 패턴 각각과 상기 전기 도전층을 접속시키는 반도체 메모리 디바이스.
  20. 제18항에 있어서,
    기판에 형성된 선택 게이트의 소스로서 작용하는 복수의 액티브층;
    상기 복수의 액티브층을 접속시키는 전기 도전층; 및
    상기 전기 도전층 상의, 상기 복수의 액티브층에 대응하는 위치에 제공되는 컨택
    을 더 포함하고,
    상기 컨택은 상기 제1 소스선과 상기 전기 도전층을 접속시키는 반도체 메모리 디바이스.
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