KR20090075062A - 플로팅 바디 트랜지스터를 이용한 동적 메모리 셀을구비하는 메모리 셀 어레이를 구비하는 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 플로팅 바디 트랜지스터를 이용한 동적 메모리 셀을 구비하는 메모리 셀 어레이를 구비하는 반도체 메모리 장치를 공개한다. 이 장치는 동일 방향으로 배치된 소스 라인들과 워드 라인들, 워드 라인들과 직교하는 방향으로 배치된 비트 라인들, 및 복수개의 플로팅 바디를 가지는 메모리 셀들을 구비하고, 메모리 셀들중 비트 라인 방향으로 인접한 메모리 셀들의 소스 영역들 또는 드레인 영역들이 공유되고, 워드 라인 방향으로 배치된 소스 영역들이 소스 라인들중 대응하는 소스 라인에 연결되고, 비트 라인 방향으로 배치된 드레인 영역들이 비트 라인들중 대응하는 비트 라인에 연결되는 복수개의 셀 블럭들을 구비한 셀 어레이를 구비하는 메모리 셀 어레이를 구비하고, 워드 라인 방향으로 배치된 메모리 셀들의 게이트를 연결하여 워드 라인을 형성하고, 워드 라인의 상부 층에 워드 라인과 절연되게 소스 라인들을 형성하고, 소스 라인이 배치된 층과 다른 층 및 워드 라인의 상부 층에 워드 라인 및 소스 라인과 절연되게 비트 라인들을 형성되어 있다.

Description

플로팅 바디 트랜지스터를 이용한 동적 메모리 셀을 구비하는 메모리 셀 어레이를 구비하는 반도체 메모리 장치{Semiconductor memory device comprising memory cell array having dynamic memory cells using floating body transistors}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 플로팅 바디를 가지는 동적 메모리 셀을 구비하는 메모리 셀 어레이를 구비하는 반도체 메모리 장치에 관한 것이다.
플로팅 바디 트랜지스터를 이용한 동적 메모리 셀을 구비하는 메모리 셀 어레이의 동작을 플로팅 바디 트랜지스터의 바이폴라 접합 트랜지스터 동작을 사용함으로써 고속 동작 및 우수한 데이터 보유 특성을 가지도록 하고자 하는 노력이 계속적으로 이루어지고 있다.
미국 공개 공보 제2007/0058427호에 공개된 기술은 바이폴라 접합 트랜지스터 동작을 사용하여 데이터를 라이트 및 리드하는 플로팅 바디 트랜지스터를 이용한 동적 메모리 셀 및 이를 구비한 메모리 셀 어레이를 공개하고 있다.
도1은 종래의 플로팅 바디 트랜지스터를 이용한 동적 메모리 셀의 일예의 구 조를 나타내는 것으로, 기판(10), 기판(10)상에 형성된 절연층(12), 절연층(12)상에 서로 분리되어 형성된 소스 영역(14) 및 드레인 영역(16), 분리된 소스 영역(14)과 드레인 영역(16)사이의 플로팅 바디 영역(18), 플로팅 바디 영역(18)상에 형성된 절연층(20), 및 절연층(20)상에 형성된 게이트 영역(22)으로 이루어져 있다. 도1에 나타낸 동적 메모리 셀의 동작은 미국 특허 공개 공보 제2007/0058427호에 기재된 내용을 참고로 하면 쉽게 이해될 것이다.
도2는 종래의 플로팅 바디 트랜지스터를 이용한 동적 메모리 셀을 구비하는 메모리 셀 어레이의 일예를 나타내는 것으로, 워드 라인들(WL1 ~ WL4), 비트 라인들(BL1, BL2), 및 소스 라인들(SL1 ~ SL3) 각각에 연결된 게이트, 드레인, 및 소스를 가지고 플로팅 바디를 가진 메모리 셀들(MC1 ~ MC8)로 구성되어 있다.
도2에서, 워드 라인들(WL1 ~ WL4)과 소스 라인들(SL1 ~ SL3)이 동일 방향으로 배치되고, 비트 라인들(BL1, BL2)은 워드 라인과 직교하는 방향으로 배치되어 있다. 그리고, 메모리 셀들(MC1 ~ MC8) 각각의 게이트는 해당 워드 라인들(WL1 ~ WL4)에 연결되고, 각각의 소스는 해당 소스 라인들(SL1 ~ SL3)에 연결되고, 인접한 두 개씩의 메모리 셀들의 드레인은 공통으로 연결되어 구성되어 있다.
도3은 종래의 플로팅 바디 트랜지스터를 이용한 동적 메모리 셀을 구비하는 메모리 셀 어레이의 다른 예를 나타내는 것으로, 워드 라인들(WL1 ~ WL4), 비트 라인들(BL1, BL2), 및 소스 라인들(SL1 ~ SL4) 각각에 연결된 게이트, 드레인, 및 소스를 가지고 플로팅 바디를 가진 메모리 셀들(MC1 ~ MC8)로 구성되어 있다.
도3에서, 워드 라인들(WL1 ~ WL4)과 소스 라인들(SL1 ~ SL4)은 동일 방향으 로 배치되고, 비트 라인들(BL1, BL2)은 워드 라인과 직교하는 방향으로 배치되어 있다. 그리고, 인접한 두 개씩의 메모리 셀들의 드레인은 공통으로 연결되어 해당 비트 라인에 연결되고, 인접한 두 개씩의 메모리 셀들의 소스는 공통으로 연결되어 해당 소스 라인에 연결되어 구성되어 있다.
도3에 나타낸 메모리 셀 어레이는 소스 라인의 수가 워드 라인의 수에 비해서 줄어들게 됨으로 인해서 라인 배치가 용이하게 된다.
도2 및 도3에 나타낸 메모리 셀 어레이는 미국 특허 공개 공보 제2007/0058427호에 공개되어 있으며, 이 어레이의 동작에 관한 것은 이 공보에 기재된 내용을 참고로 하면 쉽게 이해될 것이다.
상술한 바와 같이 플로팅 바디 트랜지스터를 이용한 동적 메모리 셀을 구비하는 메모리 셀 어레이가 공개되어 있으나, 이 어레이의 배치에 대해서는 구체적으로 공개되어 있지 않다.
본 발명의 목적은 플로팅 바디 트랜지스터를 이용한 동적 메모리 셀을 구비하는 메모리 셀 어레이를 효율적으로 배치할 수 있는 반도체 메모리 장치를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제1형태는 동일 방향으로 배치된 소스 라인들과 워드 라인들, 상기 워드 라인들과 직교하는 방향으로 배치된 비트 라인들, 및 복수개의 플로팅 바디를 가지는 메모리 셀들을 구비하고, 상기 메모리 셀들중 상기 비트 라인 방향으로 인접한 메모리 셀들의 소스 영역들 또는 드레인 영역들이 공유되고, 상기 워드 라인 방향으로 배치된 상기 소스 영역들이 상기 소스 라인들중 대응하는 소스 라인에 연결되고, 상기 비트 라인 방향으로 배치된 상기 드레인 영역들이 상기 비트 라인들중 대응하는 비트 라인에 연결되는 복수개의 셀 블럭들을 구비한 셀 어레이를 구비하는 메모리 셀 어레이를 구비하고, 상기 워드 라인 방향으로 배치된 상기 메모리 셀들의 게이트를 연결하여 상기 워드 라인을 형성하고, 상기 워드 라인의 상부 층에 상기 워드 라인과 절연되게 상기 소스 라인들을 형성하고, 상기 소스 라인이 배치된 층과 다른 층 및 상기 워드 라인의 상부 층에 상기 워드 라인 및 상기 소스 라인과 절연되게 상기 비트 라인들을 형성하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제2형태는 동일 방향으로 배치된 소스 라인들과 워드 라인들, 상기 워드 라인들과 직교하는 방향으로 배치된 비트 라인들, 및 복수개의 플로팅 바디를 가지는 메모리 셀들을 구비하고, 상기 메모리 셀들중 인접한 상기 비트 라인 방향으로 인접한 2개씩의 메모리 셀들의 드레인 영역들이 공유되고, 상기 비트 라인 방향으로 배치된 사기 메모리 셀들의 소스 영역들이 분리되고, 상기 워드 라인 방향으로 배치된 상기 소스 영역들이 상기 소스 라인들중 대응하는 소스 라인에 연결되고, 상기 비트 라인 방향으로 배치된 상기 드레인 영역들이 상기 비트 라인들중 대응하는 비트 라인에 연결되는 복수개의 셀 블럭들을 구비한 셀 어레이를 구비하는 메모리 셀 어레이를 구비하고, 상기 워드 라인 방향으로 배치된 상기 메모리 셀들의 게이트를 연결하여 상기 워드 라인을 형성하고, 상기 워드 라인의 상부 층에 상기 워드 라인과 절연되게 상기 소스 라인들을 형성하고, 상기 소스 라인이 배치된 층과 다른 층 및 상기 워드 라인의 상부 층에 상기 워드 라인 및 상기 소스 라인과 절연되게 상기 비트 라인들을 형성하는 것을 특징으로 한다.
상기 소스 라인들 각각은 상기 워드 라인 방향으로 배치된 상기 공통 소스 영역들에 중첩되게 형성되는 것을 특징으로 하고, 상기 게이트를 형성하는 물질은 폴리인 것을 특징으로 한다. 그리고, 상기 소스 라인들 및 상기 비트 라인들은 메탈로 형성되는 것을 특징으로 한다.
상기 비트 라인들 각각은 상기 비트 라인 방향으로 배치된 상기 공통 드레인 영역들에 중첩되게 배치되고, 상기 중첩되게 배치된 상기 비트 라인과 상기 공통 드레인 영역들을 제1콘택에 의해서 연결하는 것을 특징으로 한다.
상기 소스 라인들이 배치되는 층과 동일한 층에 상기 공통 드레인 영역들과 중첩되게 랜딩 패드들을 추가적으로 배치하고, 상기 중첩되게 배치된 상기 공통 드레인 영역들과 상기 랜딩 패드들을 제2콘택들에 의해서 연결하고, 상기 중첩되게 배치된 상기 랜딩 패드들과 상기 비트 라인을 제3콘택들에 의해서 연결하는 것을 특징으로 한다.
상기 공통 소스 영역들에 제1콘택들을 형성하고, 상기 워드 라인 방향으로 배치된 상기 제1콘택들을 연결하여 상기 소스 라인들을 형성하는 것을 특징으로 한다. 상기 중첩되게 배치된 상기 소스 라인과 상기 공통 소스 영역들을 제1콘택에 의해서 연결하는 것을 특징으로 한다.
일실시예로서, 상기 메모리 셀 어레이는 상기 복수개의 셀 블럭들사이에 상기 비트 라인의 데이터를 감지하기 위한 복수개의 셀 블럭들, 상기 셀 어레이의 일측 및 상기 워드 라인들의 끝단에 배치되어 상기 워드 라인들과 상기 소스 라인들을 제어하는 로우 제어부, 및 상기 셀 어레이의 타측 및 상기 비트 라인들이 배치된 끝단에 배치되어 상기 비트 라인들을 제어하는 컬럼 제어부를 추가적으로 구비하는 것을 특징으로 한다.
다른 실시예로서, 상기 메모리 셀 어레이는 상기 워드 라인이 배치된 방향으로 상기 셀 어레이를 적어도 2개 구비하고, 상기 셀 어레이의 일측 및 상기 워드 라인들의 끝단에 배치되어 상기 워드 라인들과 상기 소스 라인들을 제어하는 로우 제어부, 및 상기 셀 어레이의 타측 및 상기 적어도 2개의 셀 어레이들 각각의 상기 비트 라인들이 배치된 끝단에 각각 배치되어 상기 비트 라인들을 제어하는 적어도 2개의 컬럼 제어부를 추가적으로 구비하는 것을 특징으로 한다. 상기 비트 라인들 및 상기 소스 라인들이 배치된 층과 다른 층 및 상기 워드 라인의 상부 층에 상기 워드 라인들과 중첩되게 배치된 중첩 워드 라인들을 추가적으로 구비하는 것을 특징으로 한다.
상기 중첩 워드 라인들은 메탈로 형성되는 것을 특징으로 한다. 상기 적어도 2개의 셀 어레이들사이에 중첩되게 배치되는 상기 워드 라인들과 상기 중첩 워드 라인들이 제2콘택에 의해서 연결되는 것을 특징으로 한다. 상기 소스 라인들이 배치된 층과 동일 층에 상기 공통 드레인 영역들과 중첩되게 랜딩 패드들을 추가적으로 배치하고, 상기 적어도 2개의 셀 어레이들사이에서 상기 워드 라인들 각각과 상기 메인 워드 라인들 각각이 연결되는 것을 특징으로 한다. 상기 적어도 2개의 셀 어레이들사이의 상기 비트 라인이 배치되는 층과 동일 층에 상기 워드 라인들 각각과 상기 메인 워드 라인들 각각에 중첩되게 상기 랜딩 패드들을 추가적으로 배치하고, 상기 중첩되어 배치되는 상기 워드 라인들 각각과 상기 랜딩 패드들 각각을제2콘택들에 의해서 연결하고, 상기 중첩되어 배치되는 상기 랜딩 패드들 각각과 상기 메인 워드 라인들 각각을 제3콘택들에 의해서 연결하는 것을 특징으로 한다.
또 다른 실시예로서, 상기 메모리 셀 어레이는 상기 워드 라인이 배치된 방향으로 상기 셀 어레이를 적어도 2개 구비하고, 상기 셀 어레이들 각각의 상기 복수개의 셀 블럭들사이에 배치되어 상기 비트 라인의 데이터를 감지하는 복수개의 센스 증폭부, 상기 메모리 셀 어레이의 일측에 상기 워드 라인들의 끝단에 상기 워드 라인들을 제어하는 로우 제어부, 상기 메모리 셀 어레이의 타측에 상기 적어도 2개의 셀 어레이들 각각의 상기 비트 라인들이 배치된 끝단에 상기 비트 라인들을 제어하는 적어도 2개의 컬럼 제어부, 및 상기 셀 어레이들사이에 상기 소스 라인들을 제어하는 소스 제어부를 추가적으로 구비하는 것을 특징으로 한다.
또 다른 실시예로서, 상기 메모리 셀 어레이는 상기 워드 라인이 배치된 방향으로 상기 셀 어레이를 적어도 2개 구비하고, 상기 워드 라인이 배치된 방향으로 배치된 셀 블럭들사이에 배치되어 상기 워드 라인들을 제어하는 서브 워드 라인 드라이버들, 상기 비트 라인이 배치된 방향을 배치된 셀 블럭들사이에 상기 비트 라인들의 데이터를 감지하는 센스 증폭부들, 및 상기 서브 워드 라인 드라이버들과 상기 센스 증폭부들사이에 상기 서브 워드 라인을 선택하는 선택신호들을 발생하는 접합부들을 추가적으로 구비하는 것을 특징으로 한다.
상기 소스 라인들 각각은 상기 워드 라인 방향으로 배치된 상기 공통 소스 영역들에 중첩되게 형성되고, 상기 비트 라인들 각각은 상기 비트 라인 방향으로 배치된 상기 공통 드레인 영역들에 중첩되게 배치되는 것을 특징으로 하고, 상기 소스 라인 및 상기 비트 라인이 배치된 층과 다른 층 및 상기 워드 라인의 상부 층에 상기 워드 라인 방향으로 상기 소스 라인들과 중첩되게 중첩 소스 라인들을 배치하고, 상기 워드 라인 방향으로 메인 워드 라인들을 배치하는 것을 특징으로 한다. 상기 소스 라인들 각각과 상기 중첩 소스 라인들 각각을 콘택에 의해서 연결하는 것을 특징으로 한다. 상기 비트 라인들이 배치되는 층과 동일 층에 상기 비트 라인들과 절연되고 상기 소스 라인들 및 상기 중첩 소스 라인들과 중첩되게 랜딩 패드들을 추가적으로 배치하고, 상기 소스 라인들 각각과 상기 랜딩 패드들 각각이 제1콘택에 의해서 연결되고, 상기 랜딩 패드들 각각과 상기 중첩 소스 라인들 각각이 제2콘택에 의해서 연결되는 것을 특징으로 한다.
상기 메모리 셀 어레이는 상기 셀 어레이의 일측 및 상기 워드 라인들의 끝단에 배치되어 상기 중첩 소스 라인들과 상기 메인 워드 라인들을 제어하는 로우 제어부, 및 상기 셀 어레이의 타측 및 상기 비트 라인들이 배치된 끝단에 배치되어 상기 비트 라인들을 제어하는 컬럼 제어부를 추가적으로 구비하는 것을 특징으로 하고, 상기 서브 워드 라인 드라이버들 각각은 상기 메인 워드 라인들 각각과 상기 선택신호들을 조합하여 상기 워드 라인들 각각을 구동하는 것을 특징으로 한다.
본 발명의 플로팅 바디 트랜지스터를 이용한 동적 메모리 셀을 구비하는 메모리 셀 어레이의 배치 및 구조에 따라 배치함으로써 라인 로딩을 줄여 신호를 효율적으로 전송할 수 있다.
이하, 첨부된 도면을 참고로 하여 본 발명의 플로팅 바디 트랜지스터를 이용한 동적 메모리 셀을 구비하는 메모리 셀 어레이를 구비하는 반도체 메모리 장치를 설명하면 다음과 같다.
도 4는 본 발명의 플로팅 바디 트랜지스터를 이용한 동적 메모리 셀을 구비한 제1형태의 메모리 셀 어레이의 제1실시예의 배치를 나타내는 것으로, 메모리 셀 어레이가 도 2의 구성을 가지는 경우의 배치를 나타내는 것이다.
도 4에서, 메모리 셀 어레이는 로우 제어부(30), 컬럼 제어부(32), 및 셀 어 레이(40)를 구비하고, 셀 어레이(40)는 복수개의 셀 블럭들(MB1, MB2, ...) 및 센스 증폭부(SA1 ~ SA3, ..., SAi)를 구비한다.
도 4에서, 복수개의 셀 블럭들(MB1, MB2, ...)이 비트 라인들(BL1, BL2, ...)이 신장되는 방향으로 배치되고, 복수개의 셀 블럭들(MB1, MB2, ...)의 양측에 센스 증폭부(SA1 ~ SA3, ..., SAi)가 배치되고, 복수개의 셀 블럭들(MB1, MB2, ...)의 사이에 배치된 센스 증폭부(SA2, SA3, ...)는 인접한 블럭들에 공유된다. 복수개의 셀 블럭들(MB1, MB2, ...) 각각의 워드 라인들(WL1 ~ WL4, ...) 및 소스 라인들(SL1 ~ SL3, ...)은 비트 라인과 직교하는 방향으로 배치되고, 로우 제어부(30)는 워드 라인들의 끝단 및 셀 어레이(40)의 일측에 비트 라인이 배치되는 방향으로 배치되고, 컬럼 제어부(32)는 비트 라인들의 끝단 및 메모리 셀 어레이(40)의 타측에 워드 라인이 배치되는 방향으로 배치되어 있다.
도 4에서, 워드 라인 방향으로 배치된 메모리 셀들의 게이트를 형성하는 게이트 폴리가 워드 라인들(WL1 ~ WL4, ...)이 되고, 워드 라인들(WL1 ~ WL4, ...)이 배치되는 영역의 상부 층에 소스 라인들(SL1 ~ SL3, ...)이 배치되어 있다. 그리고, 소스 라인들(SL1 ~ SL3, ...)이 형성되는 층의 상부 층에 비트 라인들(BL1, BL2, ...)이 배치되어 있다. 컬럼 선택 신호 라인(CSL)은 비트 라인들(BL1, BL2, ...)과 동일 층 또는 소스 라인들(SL1 ~ SL3, ...) 및 비트 라인들(BL1, BL2, ...)이 배치된 층과 다른 층에 비트 라인과 동일 방향으로 배치되어 있다.
도 5는 도 4에 나타낸 셀 블럭의 X-X'방향으로 절단한 경우의 일실시예의 단면도를 나타내는 것으로, 기판(50), 기판(50)상에 형성된 절연층(52), 절연층(52) 상에 서로 분리되어 형성된 메모리 셀들의 소스 영역들(54) 및 드레인 영역들(56), 분리된 소스 영역들(54) 각각과 드레인 영역들(56) 각각의 사이의 플로팅 바디 영역(58), 플로팅 바디 영역(58)상에 절연되게 형성된 메모리 셀들의 게이트 영역(60)으로 이루어져 있다. 게이트 영역(60)은 게이트 폴리로 형성되며, 게이트 폴리가 워드 라인들(WL1 ~ WL4)가 된다. 워드 라인들(WL1 ~ WL4)의 상부 층에 워드 라인들(WL1 ~ WL4)과 절연되게 소스 라인들(SL1 ~ SL3)(62) 및 랜딩 패드들(64)가 메탈로 형성되고, 소스 라인들(62)은 메모리 셀들의 소스 영역들(54)과 콘택(CON1)에 의해서 연결되고, 랜딩 패드들(64)는 드레인 영역들(56)과 콘택(CON1)에 의해서 연결된다. 그리고, 소스 라인들(62)이 배치되는 층의 상부에 소스 라인들(62)과 절연되게 비트 라인(BL1)(66)이 형성되고, 비트 라인(66)은 랜딩 패드들(64)과 콘택(CON2)에 의해서 연결된다.
도 6은 도 4에 나타낸 셀 블럭의 X-X'방향으로 절단한 경우의 다른 실시예의 단면도를 나타내는 것으로, 도5와 달리 소스 라인들(62)을 메탈 라인으로 형성하지 않고, 메모리 셀들의 소스 영역에 연결되는 콘택(CON1)을 소스 라인들(SL1 ~ SL3)로 사용한다. 나머지 구조는 도5의 구조를 따른다.
도 7은 도 4에 나타낸 셀 블럭의 X-X'방향으로 절단한 경우의 또 다른 실시예의 단면도를 나타내는 것으로, 도 4와 달리 소스 라인들(62) 및 랜딩 패드들(64)을 메탈 라인으로 형성하지 않고, 메모리 셀들의 소스 영역에 연결되는 콘택(CON1)을 소스 라인들(SL1 ~ SL3)로 사용하고, 메모리 셀들의 드레인 영역(56)과 비트 라인(BL1)을 직접적으로 콘택(CON3)에 의해서 연결한다.
도 8은 본 발명의 플로팅 바디 트랜지스터를 이용한 동적 메모리 셀을 구비한 제1형태의 메모리 셀 어레이의 제2실시예의 배치를 나타내는 것으로, 메모리 셀 어레이가 도 2의 구성을 가지는 경우의 배치를 나타내는 것이다.
도 8에서, 메모리 셀 어레이는 로우 제어부들(30-1, 30-2), 컬럼 제어부들(32-1, 32-2), 소스 제어부(34), 및 셀 어레이들(40-1, 40-2)를 구비하고, 셀 어레이들(40-1, 40-2) 각각은 복수개의 셀 블럭들(MB1, MB2, ...) 및 센스 증폭부(SA1 ~ SA3, ..., SAi)를 구비한다.
도 8의 배치는 도 4의 셀 어레이(40)를 2개로 분할하여 셀 어레이들(40-1, 40-2)로 배치하고, 소스 라인들(SL1 ~ SL3, ...)을 구동하는 기능을 로우 디코더(30)로부터 분리하여 소스 라인들(SL1 ~ SL3, ...)을 구동하는 기능을 가진 소스 제어부(34)를 셀 어레이들(40-1, 40-2)의 사이에 배치하고, 셀 어레이들(40-1, 40-2) 각각의 워드 라인들의 끝단 및 소스 제어부(34)와 마주보는 영역에 비트 라인 방향으로 로우 디코더들(30-1, 30-2) 각각을 배치하고, 셀 어레이들(40-1, 40-2) 각각의 비트 라인들의 끝단 및 셀 어레이들(40-1, 40-2) 각각의 일측에 워드 라인 방향으로 컬럼 제어부들(32-1, 32-1) 각각을 배치한다.
도 8에서, 워드 라인 방향으로 배치된 메모리 셀들의 게이트를 형성하는 게이트 폴리가 워드 라인들(WL1 ~ WL4, ...)이 된다. 워드 라인들(WL1 ~ WL4, ...)이 배치되는 영역의 상부 층에 소스 라인들(SL1 ~ SL3, ...)이 배치되어 있다. 그리고, 소스 라인들(SL1 ~ SL3, ...)이 형성되는 층의 상부 층에 비트 라인들(BL1, BL2, ...)이 배치되어 있다. 컬럼 선택 신호 라인들(CSL)은 비트 라인들(BL1, BL2, ...)과 동일 층 또는 소스 라인들(SL1 ~ SL3, ...) 및 비트 라인들(BL1, BL2, ...)이 배치된 층과 다른 층에 비트 라인과 동일 방향으로 배치되어 있다.
도 8에 나타낸 메모리 셀 어레이는 워드 라인들(WL1 ~ WL4, ...) 및 소스 라인들(SL1 ~ SL3, ...)이 분리되어 도4에 나타낸 메모리 셀 어레이의 워드 라인들(WL1 ~ WL4, ...) 및 소스 라인들(SL1 ~ SL3, ...)보다 길이가 짧아지게 됨으로 인해서 라인 로딩이 줄어들게 되어 신호 전송 지연이 짧아지게 된다. 또한, 소스 제어부(34)가 로우 제어부(30-1)로부터 분리되어 별도로 구성됨으로 인해서 로우 제어부(30-1)에 배치되는 워드 라인 드라이버들(미도시)의 배치 및 소스 라인 드라이버들(미도시)의 배치가 용이하게 되며, 소스 라인들(SL1 ~ SL3, ...) 및 워드 라인들(WL1 ~ WL4, ...)의 라인 로딩이 줄어듬에 따라 워드 라인 드라이버들(미도시) 및 소스 라인 드라이버들(미도시)의 크기를 줄이는 것이 가능하게 되어 배치 면적을 줄이는 것이 가능하다.
도 8에 나타낸 셀 블럭의 X-X'방향으로 절단한 경우의 실시예들의 단면도는 도 5 내지 도 7에 나타낸 실시예들과 동일하다.
도 9는 본 발명의 플로팅 바디 트랜지스터를 이용한 동적 메모리 셀을 구비한 제1형태의 메모리 셀 어레이의 제3실시예의 배치를 나타내는 것으로, 메모리 셀 어레이가 도 2의 구성을 가지는 경우의 배치를 나타내는 것이다.
도 9에서, 메모리 셀 어레이는 로우 제어부(30), 컬럼 제어부들(32-1 ~ 32-4) 및 셀 어레이들(40-1 ~ 40-4)를 구비하고, 셀 어레이들(40-1 ~ 40-4) 각각은 복수개의 셀 블럭들(MB1, MB2, ...) 및 센스 증폭부(SA1 ~ SA3, ..., SAi)를 구비한 다.
도 9의 배치는 도4의 셀 어레이(40)를 4개로 분할하여 셀 어레이들(40-1, 40-2)로 배치하고, 컬럼 제어부들(32-1 ~ 32-4) 각각이 셀 어레이들(40-1 ~ 40-4) 각각에 대하여 배치되어 있다.
도 9에서, 워드 라인 방향으로 배치된 메모리 셀들의 게이트를 형성하는 게이트 폴리가 하부 워드 라인들(LWL1 ~ LWL4, ...)이 된다. 하부 워드 라인들(LWL1 ~ LWL4)이 배치되는 영역의 상부 층에 소스 라인들(SL1 ~ SL3, ...)을 배치한다. 그리고, 소스 라인들(SL1 ~ SL3, ...)이 형성되는 층의 상부 층에 비트 라인들(BL1, BL2, ...)을 배치한다. 컬럼 선택 신호 라인들(CSL)은 비트 라인들(BL1, BL2, ...)과 동일 층 또는 소스 라인들(SL1 ~ SL3, ...) 및 비트 라인들(BL1, BL2, ...)이 배치된 층과 다른 층에 비트 라인과 동일 방향으로 배치된다. 그리고, 상부 워드 라인들(HWL1 ~ HWL4, ...)은 비트 라인 및 소스 라인이 배치되는 층과 다른 층(예를 들면, 비트 라인의 상부 층)에 하부 워드 라인과 중첩되게 배치한다. 하부 워드 라인들(LWL1 ~ LWL4, ...) 각각은 상부 워드 라인들(HWL1 ~ HWL4, ...) 각각과 콘택(CON)에 의해서 연결되어 워드 라인들(WL1 ~ WL4)를 구성한다. 워드 라인 방향으로 배치된 메모리 셀들의 게이트를 형성하는 게이트 폴리는 하나의 콘택(CON)에 의해서 연결되는 부분들만 연결되도록 배치되어 있다. 도시된 예에서는 하부 워드 라인들(WL1, WL3, ...)을 형성하는 게이트 폴리는 2개 부분으로 분리되고, 하부 워드 라인들(WL2, WL4, ...)을 형성하는 게이트 폴리는 3개 부분으로 분리되어 배치되어 있다.
도 9에 나타낸 메모리 셀 어레이는 워드 라인들을 분리하여 배치함으로써 워드 라인의 라인 로딩을 줄이는 것이 가능하다.
도 10A는 도9에 나타낸 메모리 셀 어레이의 X-X'방향으로 절단한 경우의 단면도를, 도 10B는 Y-Y'방향으로 절단한 경우의 단면도를 각각 나타내는 것이다.
도 10A에 나타낸 구조는 도5에 나타낸 구조의 비트 라인(BL1)이 배치된 층의 상부 층에 비트 라인(BL1)과 절연되게 하부 워드 라인들(LWL1 ~ LWL4)(60)과 중첩되게 상부 워드 라인들(HWL1 ~ HWL4)(68)가 추가적으로 배치되는 것을 제외하면 도5에 나타낸 구조와 동일한 구조를 가진다.
도 9에 나타낸 메모리 셀 어레이는 도 10A에 나타낸 구조이외에 도6 내지 7에 나타낸 구조를 가질 수 있으며, 도 6 내지 도 7의 구조에 상부 워드 라인들(HWL1 ~ HWL4)이 추가적으로 배치되는 구조를 가진다.
도 10B에 나타낸 구조는 기판(50), 기판(50)상에 형성된 절연층(52), 절연층(52)상에 게이트 폴리로 형성된 하부 워드 라인들(LWL1, LWL3)(60)이 배치된다. 하부 워드 라인들(LWL1, LWL3)(60)의 상부 층에 하부 워드 라인들(LWL1, LWL3)(60)과 절연되게 소스 라인들(SL1 ~ SL3)(62)이 메탈로 형성되고, 소스 라인들(SL1 ~ SL3)(62)의 상부 층에 소스 라인들(SL1 ~ SL3)과 절연되고 하부 워드 라인들(LWL1, LWL3)(60)과 중첩되게 랜딩 패드들(64)이 메탈로 형성되고, 랜딩 패드들(64)의 상부 층에 랜딩 패드들(64)과 절연되게 상부 워드 라인들(HWL1 ~ HWL4)(68)이 형성되고, 상부 워드 라인들(HWL1, HWL3)(68) 각각은 랜딩 패드들(64) 각각과 중첩되게 형성된다. 랜딩 패드들(64) 각각은 콘택들(CON1) 각각에 의해서 하부 워드 라인 들(LWL1, LWL3)(60) 각각과 연결되고, 또한, 콘택들(CON2) 각각에 의해서 상부 워드 라인들(HWL1 ~ HWL4)(68) 각각과 연결된다. 상부 워드 라인들(HWL1 ~ HWL4)(68)은 비트 라인(BL1)이 배치되는 층의 상부 층에 배치된다. 그리고, 하부 워드 라인들(LWL1, LWL3)(60) 각각은 점선으로 표시한 것처럼 넓게 배치하는 것이 가능하고, 랜딩 패드들(64) 각각 또한 점선으로 표시한 것과 같이 넓게 배치하는 것이 가능하며, 이에 따라, 콘택(CON1)을 점선으로 표시된 콘택(CON')으로 대체되는 것이 가능하다. 점선으로 나타낸 바와 같이 구성함으로써 워드 라인의 라인 부하를 줄이는 것이 가능하다.
도 11은 본 발명의 플로팅 바디 트랜지스터를 이용한 동적 메모리 셀을 구비한 제1형태의 메모리 셀 어레이의 제4실시예의 배치를 나타내는 것으로, 메모리 셀 어레이가 도2의 구성을 가지는 경우의 배치를 나타내는 것이다.
도 11에서, 메모리 셀 어레이는 로우 제어부(30), 컬럼 제어부들(32-1, 32-2, ...) 및 셀 어레이(40)로 구성되고, 셀 어레이(40)는 접합부(CJ)와 서브 워드 라인 드라이버부(SWD)가 비트 라인 방향으로 교대로 배치되고, 또한, 센스 증폭부(SA)와 셀 블럭이 비트 라인 방향으로 교대로 배치되어 있다. 즉, 접합부(CJ)와 센스 증폭기(SA)가 워드 라인 방향으로 교대로 배치되고, 서브 워드 라인 드라이버부(SWD)와 셀 블럭들이 워드 라인 방향으로 교대로 배치되어 있다. 셀 블럭들사이에 배치되는 센스 증폭부(SA)는 셀 블럭들에 공유되어 사용된다.
도 11에서, 워드 라인 방향으로 배치된 메모리 셀들의 게이트를 형성하는 게이트 폴리가 워드 라인들(WL1 ~ WL4, ...)이 된다. 워드 라인들(WL1 ~ WL4, ...)이 배치되는 영역의 상부 층에 셀 블럭들 각각의 하부 소스 라인들(LSL1 ~ LSL3, ...)이 배치되어 있다. 그리고, 하부 소스 라인들(LSL1 ~ LSL3, ...)이 형성되는 층의 상부 층에 비트 라인들(BL1, BL2, ...)이 배치되어 있다. 비트 라인들(BL1, BL2, ...)이 배치되는 층의 상부 층에 비트 라인과 직교하는 방향으로 상부 소스 라인들(HSL1 ~ HSL3, ...) 및 메인 워드 라인들(NWL1, ...)이 배치되어 있다. 상부 소스 라인들(HSL1 ~ HSL3, ...) 각각은 하부 소스 라인들(LSL1 ~ LSL3, ...) 각각과 중첩되게 배치한다. 컬럼 선택 신호 라인들(CSL)은 비트 라인들(BL1, BL2, ...)과 동일 층 또는 하부 소스 라인들(LSL1 ~ LSL3, ...), 상부 소스 라인들(HSL1 ~ HSL3, ...) 및 비트 라인들(BL1, BL2, ...)이 배치된 층과 다른 층에 비트 라인과 동일 방향으로 배치한다. 셀 블럭들 각각의 하부 소스 라인들(LSL1 ~ LSL3, ...) 각각과 상부 소스 라인들(HSL1 ~ HSL3, ...) 각각은 콘택(CON1)에 의해서 연결되고, 메인 워드 라인들(MWL1, ...) 각각은 서브 워드 라인 드라이버부(SWD)에서 콘택(CON2)에 의해서 연결되고, 서브 워드 라인 드라이버부(SWD)는 메인 워드 라인들(MWL1, ...)로 전송되는 메인 워드 신호와 접합부(CJ)로부터 전송되는 신호를 조합하여 워드 라인들(WL1 ~ WL4, ...)을 선택한다. 만일 접합부(CJ)로부터 전송되는 신호가 4개이면 메인 워드 라인(MWL1)으로 전송되는 신호와 접합부(CJ)로부터 전송되는 4개의 신호를 각각 조합하여 4개의 워드 라인들(WL1 ~ WL4)을 구동하는 것이 가능하다.
도 11에 나타낸 배치는 로우 제어부(30)에 메인 워드 라인(MWL1)을 구동하기 위한 메인 워드 라인 드라이버(미도시)만을 배치하고, 서브 워드 라인 드라이버 부(SWD)에 워드 라인들(WL1 ~ WL4, ...)을 구동하기 위한 워드 라인 드라이버들(미도시)이 배치하기 때문에 로우 제어부(30)의 비트 라인 방향으로의 배치 면적을 줄일 수 있다. 또한, 로우 제어부(30)에 소스 라인 드라이버들(미도시)과 메인 워드 라인 드라이버들(미도시)을 비트 라인 방향으로 서로 다른 열에 배치함으로써 비트 라인 방향으로의 배치 면적을 추가적으로 줄일 수 있다. 또한, 도11에 나타낸 배치는 하부 소스 라인들 및 워드 라인들이 분리되어 배치되기 때문에 소스 라인 및 워드 라인 로딩이 줄어들게 되어 신호를 효율적으로 전송할 수 있다.
도 12A는 도 11에 나타낸 메모리 셀 어레이의 X-X'방향으로 절단한 경우의 단면도를, 도 12B는 Y-Y'방향으로 절단한 경우의 단면도를 각각 나타내는 것이다.
도 12A에 나타낸 구조는 도 5의 구조의 비트 라인(BL1)의 상부 층에 상부 소스 라인들(HSL1 ~ HSL3)(68) 및 메인 워드 라인(MWL1)(70)이 추가로 형성되는 것을 제외하면 도5의 구조와 동일한 구조를 가진다.
그리고, 도 5의 구조의 소스 라인들(SL1 ~ SL3)이 하부 소스 라인들(LSL1 ~ LSL3)이 되고, 워드 라인들(WL1 ~ WL4)이 서브 워드 라인들이 된다.
도 11에 나타낸 메모리 셀 어레이의 셀 블럭의 구조는 도 12A에 나타낸 구조이외에 도 6 내지 7에 나타낸 구조를 가질 수 있다.
도 12B에 나타낸 구조는 기판(50), 기판(50)상에 형성된 절연층(52), 절연층(52)상에 게이트 폴리로 형성된 워드 라인들(WL1 ~ WL4)(60)을 배치한다. 워드 라인들(WL1 ~ WL4)(60)의 상부 층에 워드 라인들(WL1 ~ WL4)(60)과 절연되게 하부 소스 라인들(LSL1 ~ LSL3)(62)을 메탈로 형성하고, 하부 소스 라인들(LSL1 ~ LSL3)(62)의 상부 층, 즉, 비트 라인(BL1)이 배치된 층과 동일한 층에 하부 소스 라인들(LSL1 ~ LSL3)(62)과 절연되고 중첩되게 랜딩 패드들(72)을 메탈로 형성하고, 랜딩 패드들(72)의 상부 층에 랜딩 패드들(72)과 절연되고 중첩되게 상부 소스 라인들(HSL1 ~ HSL3)(68)을 형성한다. 또한, 상부 소스 라인들(HSL1 ~ HSL3)(68)이 배치된 층과 동일한 층에 메인 워드 라인(MWL1)(70)을 형성한다. 하부 소스 라인들(LSL1 ~ LSL3)(62)과 랜딩 패드들(72)과 콘택들(CON2) 각각에 의해서 연결되고, 상부 소스 라인들(HSL1 ~ HSL3)(68)과 랜딩 패드들(72)은 콘택들(CON3) 각각에 의해서 연결된다. 하부 소스 라인들(LSL1 ~ LSL3)(62)은 콘택(CON1)에 의해서 절연층(52)과 연결되는 것으로 도시되어 있으나, 굳이 연결하지 않더라도 상관없다. 또한, 하부 소스 라인들(LSL1 ~ LSL3)(62)과 상부 소스 라인들(HSL1 ~ HSL3)(68)이 랜딩 패드들(72)을 사이에 두고 연결되는 것으로 도시하였지만, 하부 소스 라인들(LSL1 ~ LSL3)(62)과 상부 소스 라인들(HSL1 ~ HSL3)(68)이 직접적으로 콘택에 의해서 연결되더라도 상관없다.
도 13은 본 발명의 플로팅 바디 트랜지스터를 이용한 동적 메모리 셀을 구비한 제2형태의 메모리 셀 어레이의 또 다른 실시예의 배치를 나타내는 것으로, 메모리 셀 어레이가 도 3의 구성을 가지는 경우의 배치를 나타내는 것이다.
도 13에 나타낸 메모리 셀 어레이는 로우 제어부(30'), 컬럼 제어부(32), 및 셀 어레이(40')를 구비하고, 도 13에 나타낸 메모리 셀 어레이의 배치는 도4에 나타낸 배치의 소스 라인(SL2)와 워드 라인(WL3)사이에 소스 라인(SL3)가 추가로 배치되어 있다.
도 14는 도 13에 나타낸 셀 블럭의 X-X'방향으로 절단한 경우의 일실시예의 단면도를 나타내는 것으로, 메모리 셀(MC2)와 메모리 셀(MC3)의 소스 영역들(54)이 절연체(52')를 사이에 두고 서로 분리되어 형성되고, 메모리 셀(MC2)의 게이트 영역(60)의 상부 층에 메모리 셀(MC2)의 소스 영역(54)과 중첩되게 소스 라인(SL2)이 배치되고, 메모리 셀(MC3)의 게이트 영역(60)의 상부 층에 메모리 셀(MC3)의 소스 영역(54)과 중첩되게 소스 라인(SL3)이 배치되는 것을 제외하면 도5의 구조와 동일하다.
도 15 및 도 16은 도 13에 나타낸 셀 블럭의 X-X'방향으로 절단한 경우의 다른 실시예들의 단면도를 각각 나타내는 것으로, 도 14와 마찬가지로 소스 영역들(54)이 절연체(52')를 사이에 두고 서로 분리되어 형성되고, 소스 영역들(54) 각각과 중첩되게 소스 라인들(SL1 ~ SL4)이 배치되는 것을 제외하면 도 6 및 도 7의 구조와 동일하다.
도 17 및 도 18은 본 발명의 플로팅 바디 트랜지스터를 이용한 동적 메모리 셀을 구비한 제2형태의 메모리 셀 어레이의 제2 및 제3실시예들의 배치를 각각 나타내는 것으로, 메모리 셀 어레이가 도 3의 구성을 가지는 경우의 배치를 나타내는 것이다.
도 17 및 도 18에 나타낸 메모리 셀 어레이의 배치는 도8 및 도9에 나타낸 메모리 셀 어레이의 배치 각각의 소스 라인(SL2)과 워드 라인(WL3)사이에 소스 라인(SL3)이 추가로 배치되어 있다.
도 17에 나타낸 메모리 셀 어레이의 셀 블럭들 각각의 X-X'방향으로 절단한 경우의 단면도는 도 14 내지 도 16에 나타낸 실시예들의 구조를 가질 수 있다.
도 19A는 도 18에 나타낸 메모리 셀 어레이의 X-X'방향으로 절단한 경우의 단면도를, 도 19B는 Y-Y'방향으로 절단한 경우의 단면도를 각각 나타내는 것으로, 도 19A, B의 구조는 소스 영역들(54)이 절연체(52')를 사이에 두고 서로 분리되어 형성되고, 소스 영역들(54) 각각과 중첩되게 소스 라인들(SL1 ~ SL4)이 배치되는 것을 제외하면 도 10A 및 도 10B의 구조와 동일하다.
도 20은 본 발명의 플로팅 바디 트랜지스터를 이용한 동적 메모리 셀을 구비한 제2형태의 메모리 셀 어레이의 제4실시예의 배치를 나타내는 것으로, 도11에 나타낸 배치의 소스 라인(SL2)와 워드 라인(WL3)사이에 소스 라인(SL3)가 추가로 배치되어 있다.
도 21A는 도 20에 나타낸 메모리 셀 어레이의 X-X'방향으로 절단한 경우의 단면도를, 도 21B는 Y-Y'방향으로 절단한 경우의 단면도를 각각 나타내는 것으로, 도 21A 및 도 21B의 구조는 소스 영역들(54)이 절연체(52')를 사이에 두고 서로 분리되어 형성되고, 소스 영역들(54) 각각과 중첩되게 소스 라인들(SL1 ~ SL4)이 배치되는 것을 제외하면 도 12A 및 도 12B의 구조와 동일하다.
상술한 실시예들에서, 소스 라인들의 상부 층에 비트 라인들이 배치되고, 비트 라인들의 상부 층에 상부 소스 라인들/상부 워드 라인들/메인 워드 라인들이 배치되는 것을 나타내었으나, 소스 라인들, 비트 라인들, 및 상부 소스 라인들/상부 워드 라인들/메인 워드 라인들은 서로 다른 층에 배치되기만 하면 된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 종래의 플로팅 바디 트랜지스터를 이용한 동적 메모리 셀의 일예의 구조를 나타내는 것이다.
도 2는 종래의 플로팅 바디 트랜지스터를 이용한 동적 메모리 셀을 구비하는 메모리 셀 어레이의 일예를 나타내는 것이다.
도 3은 종래의 플로팅 바디 트랜지스터를 이용한 동적 메모리 셀을 구비하는 메모리 셀 어레이의 다른 예를 나타내는 것이다.
도 4는 본 발명의 플로팅 바디 트랜지스터를 이용한 동적 메모리 셀을 구비한 제1형태의 메모리 셀 어레이의 제1실시예의 배치를 나타내는 것이다.
도 5는 도 4에 나타낸 셀 블럭의 X-X'방향으로 절단한 경우의 일실시예의 단면도를 나타내는 것이다.
도 6은 도 4에 나타낸 셀 블럭의 X-X'방향으로 절단한 경우의 다른 실시예의 단면도를 나타내는 것이다.
도 7은 도 4에 나타낸 셀 블럭의 X-X'방향으로 절단한 경우의 또 다른 실시예의 단면도를 나타내는 것이다.
도 8은 본 발명의 플로팅 바디 트랜지스터를 이용한 동적 메모리 셀을 구비한 제1형태의 메모리 셀 어레이의 제2실시예의 배치를 나타내는 것이다.
도 9는 본 발명의 플로팅 바디 트랜지스터를 이용한 동적 메모리 셀을 구비한 제1형태의 메모리 셀 어레이의 제3실시예의 배치를 나타내는 것이다.
도 10A는 도 9에 나타낸 메모리 셀 어레이의 X-X'방향으로 절단한 경우의 단 면도를, 도 10B는 Y-Y'방향으로 절단한 경우의 단면도를 각각 나타내는 것이다.
도 11은 본 발명의 플로팅 바디 트랜지스터를 이용한 동적 메모리 셀을 구비한 제1형태의 메모리 셀 어레이의 제4실시예의 배치를 나타내는 것이다.
도 12A는 도11에 나타낸 메모리 셀 어레이의 X-X'방향으로 절단한 경우의 단면도를, 도 12B는 Y-Y'방향으로 절단한 경우의 단면도를 각각 나타내는 것이다.
도 13은 본 발명의 플로팅 바디 트랜지스터를 이용한 동적 메모리 셀을 구비한 제2형태의 메모리 셀 어레이의 또 다른 실시예의 배치를 나타내는 것이다.
도 14는 도 13에 나타낸 셀 블럭의 X-X'방향으로 절단한 경우의 일실시예의 단면도를 나타내는 것이다.
도 15 및 도 16은 도 13에 나타낸 셀 블럭의 X-X'방향으로 절단한 경우의 다른 실시예들의 단면도를 각각 나타내는 것이다.
도 17 및 도 18은 본 발명의 플로팅 바디 트랜지스터를 이용한 동적 메모리 셀을 구비한 제2형태의 메모리 셀 어레이의 제2 및 제3실시예들의 배치를 각각 나타내는 것이다.
도 19A는 도 18에 나타낸 메모리 셀 어레이의 X-X'방향으로 절단한 경우의 단면도를, 도 19B는 Y-Y'방향으로 절단한 경우의 단면도를 각각 나타내는 것이다.
도 20은 본 발명의 플로팅 바디 트랜지스터를 이용한 동적 메모리 셀을 구비한 제2형태의 메모리 셀 어레이의 제4실시예의 배치를 나타내는 것이다.
도 21A는 도 20에 나타낸 메모리 셀 어레이의 X-X'방향으로 절단한 경우의 단면도를, 도 21B는 Y-Y'방향으로 절단한 경우의 단면도를 각각 나타내는 것이다.

Claims (50)

  1. 동일 방향으로 배치된 소스 라인들과 워드 라인들, 상기 워드 라인들과 직교하는 방향으로 배치된 비트 라인들, 및 복수개의 플로팅 바디를 가지는 메모리 셀들을 구비하고, 상기 메모리 셀들중 상기 비트 라인 방향으로 인접한 메모리 셀들의 소스 영역들 또는 드레인 영역들이 공유되고, 상기 워드 라인 방향으로 배치된 상기 소스 영역들이 상기 소스 라인들중 대응하는 소스 라인에 연결되고, 상기 비트 라인 방향으로 배치된 상기 드레인 영역들이 상기 비트 라인들중 대응하는 비트 라인에 연결되는 복수개의 셀 블럭들을 구비한 셀 어레이를 구비하는 메모리 셀 어레이를 구비하고,
    상기 워드 라인 방향으로 배치된 상기 메모리 셀들의 게이트를 연결하여 상기 워드 라인을 형성하고, 상기 워드 라인의 상부 층에 상기 워드 라인과 절연되게 상기 소스 라인들을 형성하고, 상기 소스 라인이 배치된 층과 다른 층 및 상기 워드 라인의 상부 층에 상기 워드 라인 및 상기 소스 라인과 절연되게 상기 비트 라인들을 형성하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 소스 라인들 각각은
    상기 워드 라인 방향으로 배치된 상기 공통 소스 영역들에 중첩되게 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 게이트를 형성하는 물질은
    폴리인 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 소스 라인들 및 상기 비트 라인들은
    메탈로 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 비트 라인들 각각은
    상기 비트 라인 방향으로 배치된 상기 공통 드레인 영역들에 중첩되게 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 중첩되게 배치된 상기 비트 라인과 상기 공통 드레인 영역들을 제1콘택에 의해서 연결하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제5항에 있어서, 상기 소스 라인들이 배치되는 층과 동일한 층에 상기 공통 드레인 영역들과 중첩되게 랜딩 패드들을 추가적으로 배치하고,
    상기 중첩되게 배치된 상기 공통 드레인 영역들과 상기 랜딩 패드들을 제2콘택들에 의해서 연결하고, 상기 중첩되게 배치된 상기 랜딩 패드들과 상기 비트 라인을 제3콘택들에 의해서 연결하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제5항에 있어서, 상기 공통 소스 영역들에 제1콘택들을 형성하고, 상기 워드 라인 방향으로 배치된 상기 제1콘택들을 연결하여 상기 소스 라인들을 형성하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제2항에 있어서, 상기 중첩되게 배치된 상기 소스 라인과 상기 공통 소스 영역들을 제1콘택에 의해서 연결하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제8항에 있어서, 상기 메모리 셀 어레이는
    상기 복수개의 셀 블럭들사이에 상기 비트 라인의 데이터를 감지하기 위한 복수개의 셀 블럭들;
    상기 셀 어레이의 일측 및 상기 워드 라인들의 끝단에 배치되어 상기 워드 라인들과 상기 소스 라인들을 제어하는 로우 제어부; 및
    상기 셀 어레이의 타측 및 상기 비트 라인들이 배치된 끝단에 배치되어 상기 비트 라인들을 제어하는 컬럼 제어부를 추가적으로 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제8항에 있어서, 상기 메모리 셀 어레이는
    상기 워드 라인이 배치된 방향으로 상기 셀 어레이를 적어도 2개 구비하고,
    상기 셀 어레이의 일측 및 상기 워드 라인들의 끝단에 배치되어 상기 워드 라인들과 상기 소스 라인들을 제어하는 로우 제어부; 및
    상기 셀 어레이의 타측 및 상기 적어도 2개의 셀 어레이들 각각의 상기 비트 라인들이 배치된 끝단에 각각 배치되어 상기 비트 라인들을 제어하는 적어도 2개의 컬럼 제어부를 추가적으로 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제11항에 있어서, 상기 비트 라인들 및 상기 소스 라인들이 배치된 층과 다른 층 및 상기 워드 라인의 상부 층에 상기 워드 라인들과 중첩되게 배치된 중첩 워드 라인들을 추가적으로 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제12항에 있어서, 상기 중첩 워드 라인들은 메탈로 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제12항에 있어서, 상기 적어도 2개의 셀 어레이들사이에 중첩되게 배치되는 상기 워드 라인들과 상기 중첩 워드 라인들이 제2콘택에 의해서 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제12항에 있어서, 상기 소스 라인들이 배치된 층과 동일 층에 상기 공통 드레인 영역들과 중첩되게 랜딩 패드들을 추가적으로 배치하고,
    상기 적어도 2개의 셀 어레이들사이에서 상기 워드 라인들 각각과 상기 메인 워드 라인들 각각이 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제15항에 있어서, 상기 적어도 2개의 셀 어레이들사이의 상기 비트 라인이 배치되는 층과 동일 층에 상기 워드 라인들 각각과 상기 메인 워드 라인들 각각에 중첩되게 상기 랜딩 패드들을 추가적으로 배치하고,
    상기 중첩되어 배치되는 상기 워드 라인들 각각과 상기 랜딩 패드들 각각을제2콘택들에 의해서 연결하고, 상기 중첩되어 배치되는 상기 랜딩 패드들 각각과 상기 메인 워드 라인들 각각을 제3콘택들에 의해서 연결하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제8항에 있어서, 상기 메모리 셀 어레이는
    상기 워드 라인이 배치된 방향으로 상기 셀 어레이를 적어도 2개 구비하고,
    상기 셀 어레이들 각각의 상기 복수개의 셀 블럭들사이에 배치되어 상기 비트 라인의 데이터를 감지하는 복수개의 센스 증폭부;
    상기 메모리 셀 어레이의 일측에 상기 워드 라인들의 끝단에 상기 워드 라인들을 제어하는 로우 제어부;
    상기 메모리 셀 어레이의 타측에 상기 적어도 2개의 셀 어레이들 각각의 상기 비트 라인들이 배치된 끝단에 상기 비트 라인들을 제어하는 적어도 2개의 컬럼 제어부; 및
    상기 셀 어레이들사이에 상기 소스 라인들을 제어하는 소스 제어부를 추가적으로 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제8항에 있어서, 상기 메모리 셀 어레이는
    상기 워드 라인이 배치된 방향으로 상기 셀 어레이를 적어도 2개 구비하고,
    상기 워드 라인이 배치된 방향으로 배치된 셀 블럭들사이에 배치되어 상기 워드 라인들을 제어하는 서브 워드 라인 드라이버들;
    상기 비트 라인이 배치된 방향을 배치된 셀 블럭들사이에 상기 비트 라인들의 데이터를 감지하는 센스 증폭부들; 및
    상기 서브 워드 라인 드라이버들과 상기 센스 증폭부들사이에 상기 서브 워드 라인을 선택하는 선택신호들을 발생하는 접합부들을 추가적으로 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제18항에 있어서, 상기 소스 라인들 각각은
    상기 워드 라인 방향으로 배치된 상기 공통 소스 영역들에 중첩되게 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제19항에 있어서, 상기 비트 라인들 각각은
    상기 비트 라인 방향으로 배치된 상기 공통 드레인 영역들에 중첩되게 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제20항에 있어서, 상기 소스 라인 및 상기 비트 라인이 배치된 층과 다른 층 및 상기 워드 라인의 상부 층에 상기 워드 라인 방향으로 상기 소스 라인들과 중첩되게 중첩 소스 라인들을 배치하고, 상기 워드 라인 방향으로 메인 워드 라인들을 배치하는 것을 특징으로 하는 반도체 메모리 장치.
  22. 제21항에 있어서, 상기 소스 라인들 각각과 상기 중첩 소스 라인들 각각을 콘택에 의해서 연결하는 것을 특징으로 하는 반도체 메모리 장치.
  23. 제22항에 있어서, 상기 비트 라인들이 배치되는 층과 동일 층에 상기 비트 라인들과 절연되고 상기 소스 라인들 및 상기 중첩 소스 라인들과 중첩되게 랜딩 패드들을 추가적으로 배치하고,
    상기 소스 라인들 각각과 상기 랜딩 패드들 각각이 제1콘택에 의해서 연결되고, 상기 랜딩 패드들 각각과 상기 중첩 소스 라인들 각각이 제2콘택에 의해서 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  24. 제21항에 있어서, 상기 메모리 셀 어레이는
    상기 셀 어레이의 일측 및 상기 워드 라인들의 끝단에 배치되어 상기 중첩 소스 라인들과 상기 메인 워드 라인들을 제어하는 로우 제어부; 및
    상기 셀 어레이의 타측 및 상기 비트 라인들이 배치된 끝단에 배치되어 상기 비트 라인들을 제어하는 컬럼 제어부를 추가적으로 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  25. 제24항에 있어서, 상기 서브 워드 라인 드라이버들 각각은
    상기 메인 워드 라인들 각각과 상기 선택신호들을 조합하여 상기 워드 라인들 각각을 구동하는 것을 특징으로 하는 반도체 메모리 장치.
  26. 동일 방향으로 배치된 소스 라인들과 워드 라인들, 상기 워드 라인들과 직교하는 방향으로 배치된 비트 라인들, 및 복수개의 플로팅 바디를 가지는 메모리 셀들을 구비하고, 상기 메모리 셀들중 인접한 상기 비트 라인 방향으로 인접한 2개씩의 메모리 셀들의 드레인 영역들이 공유되고, 상기 비트 라인 방향으로 배치된 사기 메모리 셀들의 소스 영역들이 분리되고, 상기 워드 라인 방향으로 배치된 상기 소스 영역들이 상기 소스 라인들중 대응하는 소스 라인에 연결되고, 상기 비트 라인 방향으로 배치된 상기 드레인 영역들이 상기 비트 라인들중 대응하는 비트 라인에 연결되는 복수개의 셀 블럭들을 구비한 셀 어레이를 구비하는 메모리 셀 어레이를 구비하고,
    상기 워드 라인 방향으로 배치된 상기 메모리 셀들의 게이트를 연결하여 상기 워드 라인을 형성하고, 상기 워드 라인의 상부 층에 상기 워드 라인과 절연되게 상기 소스 라인들을 형성하고, 상기 소스 라인이 배치된 층과 다른 층 및 상기 워드 라인의 상부 층에 상기 워드 라인 및 상기 소스 라인과 절연되게 상기 비트 라인들을 형성하는 것을 특징으로 하는 반도체 메모리 장치.
  27. 제26항에 있어서, 상기 소스 라인들 각각은
    상기 워드 라인 방향으로 배치된 상기 소스 영역들에 중첩되게 형성되는 것 을 특징으로 하는 반도체 메모리 장치.
  28. 제26항에 있어서, 상기 게이트를 형성하는 물질은
    폴리인 것을 특징으로 하는 반도체 메모리 장치.
  29. 제26항에 있어서, 상기 소스 라인들 및 상기 비트 라인들은
    메탈로 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  30. 제29항에 있어서, 상기 비트 라인들 각각은
    상기 비트 라인 방향으로 배치된 상기 공통 드레인 영역들에 중첩되게 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  31. 제30항에 있어서, 상기 중첩되게 배치된 상기 비트 라인과 상기 공통 드레인 영역들을 제1콘택에 의해서 연결하는 것을 특징으로 하는 반도체 메모리 장치.
  32. 제31항에 있어서, 상기 소스 라인들이 배치되는 층과 동일한 층에 상기 공통 드레인 영역들과 중첩되게 랜딩 패드들을 추가적으로 배치하고,
    상기 중첩되게 배치된 상기 공통 드레인 영역들과 상기 랜딩 패드들을 제2콘택들에 의해서 연결하고, 상기 중첩되게 배치된 상기 랜딩 패드들과 상기 비트 라인을 제3콘택들에 의해서 연결하는 것을 특징으로 하는 반도체 메모리 장치.
  33. 제30항에 있어서, 상기 공통 소스 영역들에 제1콘택들을 형성하고, 상기 워드 라인 방향으로 배치된 상기 제1콘택들을 연결하여 상기 소스 라인들을 형성하는 것을 특징으로 하는 반도체 메모리 장치.
  34. 제27항에 있어서, 상기 중첩되게 배치된 상기 소스 라인과 상기 소스 영역들을 제1콘택에 의해서 연결하는 것을 특징으로 하는 반도체 메모리 장치.
  35. 제33항에 있어서, 상기 메모리 셀 어레이는
    상기 복수개의 셀 블럭들사이에 상기 비트 라인의 데이터를 감지하기 위한 복수개의 셀 블럭들;
    상기 셀 어레이의 일측 및 상기 워드 라인들의 끝단에 배치되어 상기 워드 라인들과 상기 소스 라인들을 제어하는 로우 제어부; 및
    상기 셀 어레이의 타측 및 상기 비트 라인들이 배치된 끝단에 배치되어 상기 비트 라인들을 제어하는 컬럼 제어부를 추가적으로 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  36. 제33항에 있어서, 상기 메모리 셀 어레이는
    상기 워드 라인이 배치된 방향으로 상기 셀 어레이를 적어도 2개 구비하고,
    상기 셀 어레이의 일측 및 상기 워드 라인들의 끝단에 배치되어 상기 워드 라인들과 상기 소스 라인들을 제어하는 로우 제어부; 및
    상기 셀 어레이의 타측 및 상기 적어도 2개의 셀 어레이들 각각의 상기 비트 라인들이 배치된 끝단에 각각 배치되어 상기 비트 라인들을 제어하는 적어도 2개의 컬럼 제어부를 추가적으로 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  37. 제36항에 있어서, 상기 비트 라인들 및 상기 소스 라인들이 배치된 층과 다른 층 및 상기 워드 라인의 상부 층에 상기 워드 라인들과 중첩되게 배치된 중첩 워드 라인들을 추가적으로 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  38. 제37항에 있어서, 상기 중첩 워드 라인들은 메탈로 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  39. 제37항에 있어서, 상기 적어도 2개의 셀 어레이들사이에 중첩되게 배치되는 상기 워드 라인들과 상기 중첩 워드 라인들이 제2콘택에 의해서 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  40. 제37항에 있어서, 상기 소스 라인들이 배치된 층과 동일 층에 상기 공통 드레인 영역들과 중첩되게 랜딩 패드들을 추가적으로 배치하고,
    상기 적어도 2개의 셀 어레이들사이에서 상기 워드 라인들 각각과 상기 메인 워드 라인들 각각이 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  41. 제40항에 있어서, 상기 적어도 2개의 셀 어레이들사이의 상기 비트 라인이 배치되는 층과 동일 층에 상기 워드 라인들 각각과 상기 메인 워드 라인들 각각에 중첩되게 상기 랜딩 패드들을 추가적으로 배치하고,
    상기 중첩되어 배치되는 상기 워드 라인들 각각과 상기 랜딩 패드들 각각을제2콘택들에 의해서 연결하고, 상기 중첩되어 배치되는 상기 랜딩 패드들 각각과 상기 메인 워드 라인들 각각을 제3콘택들에 의해서 연결하는 것을 특징으로 하는 반도체 메모리 장치.
  42. 제33항에 있어서, 상기 메모리 셀 어레이는
    상기 워드 라인이 배치된 방향으로 상기 셀 어레이를 적어도 2개 구비하고,
    상기 셀 어레이들 각각의 상기 복수개의 셀 블럭들사이에 배치되어 상기 비트 라인의 데이터를 감지하는 복수개의 센스 증폭부;
    상기 메모리 셀 어레이의 일측에 상기 워드 라인들의 끝단에 상기 워드 라인들을 제어하는 로우 제어부;
    상기 메모리 셀 어레이의 타측에 상기 적어도 2개의 셀 어레이들 각각의 상기 비트 라인들이 배치된 끝단에 상기 비트 라인들을 제어하는 적어도 2개의 컬럼 제어부; 및
    상기 셀 어레이들사이에 상기 소스 라인들을 제어하는 소스 제어부를 추가적으로 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  43. 제33항에 있어서, 상기 메모리 셀 어레이는
    상기 워드 라인이 배치된 방향으로 상기 셀 어레이를 적어도 2개 구비하고,
    상기 워드 라인이 배치된 방향으로 배치된 셀 블럭들사이에 배치되어 상기 워드 라인들을 제어하는 서브 워드 라인 드라이버들;
    상기 비트 라인이 배치된 방향을 배치된 셀 블럭들사이에 상기 비트 라인들의 데이터를 감지하는 센스 증폭부들; 및
    상기 서브 워드 라인 드라이버들과 상기 센스 증폭부들사이에 상기 서브 워드 라인을 선택하는 선택신호들을 발생하는 접합부들을 추가적으로 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  44. 제43항에 있어서, 상기 소스 라인들 각각은
    상기 워드 라인 방향으로 배치된 상기 공통 소스 영역들에 중첩되게 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  45. 제45항에 있어서, 상기 비트 라인들 각각은
    상기 비트 라인 방향으로 배치된 상기 공통 드레인 영역들에 중첩되게 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  46. 제45항에 있어서, 상기 소스 라인 및 상기 비트 라인이 배치된 층과 다른 층 및 상기 워드 라인의 상부 층에 상기 워드 라인 방향으로 상기 소스 라인들과 중첩되게 중첩 소스 라인들을 배치하고, 상기 워드 라인 방향으로 메인 워드 라인들을 배치하는 것을 특징으로 하는 반도체 메모리 장치.
  47. 제46항에 있어서, 상기 소스 라인들 각각과 상기 중첩 소스 라인들 각각을 콘택에 의해서 연결하는 것을 특징으로 하는 반도체 메모리 장치.
  48. 제47항에 있어서, 상기 비트 라인들이 배치되는 층과 동일 층에 상기 비트 라인들과 절연되고 상기 소스 라인들 및 상기 중첩 소스 라인들과 중첩되게 랜딩 패드들을 추가적으로 배치하고,
    상기 소스 라인들 각각과 상기 랜딩 패드들 각각이 제1콘택에 의해서 연결되고, 상기 랜딩 패드들 각각과 상기 중첩 소스 라인들 각각이 제2콘택에 의해서 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  49. 제46항에 있어서, 상기 메모리 셀 어레이는
    상기 셀 어레이의 일측 및 상기 워드 라인들의 끝단에 배치되어 상기 중첩 소스 라인들과 상기 메인 워드 라인들을 제어하는 로우 제어부; 및
    상기 셀 어레이의 타측 및 상기 비트 라인들이 배치된 끝단에 배치되어 상기 비트 라인들을 제어하는 컬럼 제어부를 추가적으로 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  50. 제49항에 있어서, 상기 서브 워드 라인 드라이버들 각각은
    상기 메인 워드 라인들 각각과 상기 선택신호들을 조합하여 상기 워드 라인들 각각을 구동하는 것을 특징으로 하는 반도체 메모리 장치.
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