CN117727351A - 存储器器件 - Google Patents

Abstract

本发明的课题在于提高存储器器件的性能且抑制制造成本。实施方式的存储器器件包含多个字线、多个位线及多个晶体管。多个字线分别在第1方向上延伸设置，且在第2方向上排列。多个位线分别在第2方向上延伸设置，且在第1方向上排列。多个晶体管包含：多个第1晶体管，栅极端连接于第1字线；及多个第2晶体管，栅极端连接于第2字线。多个第1晶体管与多个第2晶体管在第1方向上相互交错配置。多个位线包含第1至第4位线。第1及第3位线连接于第1及第2晶体管各自的另一端。第2及第4位线连接于第1或第2晶体管的另一端。

Description

存储器器件

技术领域

实施方式涉及一种存储器器件。

背景技术

作为存储器器件，众所周知的是DRAM(Dynamic Random Access Memory，动态随机存取存储器)。DRAM的存储单元包含电容器与晶体管。此外，在DRAM的存储单元使用立式晶体管的存储器器件为人所周知。立式晶体管具备在与半导体衬底的主面交叉的方向延伸的半导体柱作为通道。而且，立式晶体管中，覆盖半导体柱的周围的栅极电极由在沿衬底主面的方向延伸的配线形成。

[先前技术文献]

[专利文献]

[专利文献1]日本专利第3302796号公报

发明内容

[发明所要解决的问题]

本发明提高存储器器件的性能且抑制制造成本。

[解决问题的技术手段]

实施方式的存储器器件包含多个字线、多个位线、多个晶体管、多个电容器及板线。多个字线分别在第1方向上延伸设置，且在与第1方向交叉的第2方向上排列设置。多个位线分别在第2方向上延伸设置，且在第1方向上排列设置。多个晶体管分别具有在与第1方向及第2方向交叉的第3方向上延伸设置的通道。多个电容器各自的一电极分别连接于多个晶体管各自的一端。板线连接于多个电容器各自的另一电极。多个晶体管包含：多个第1晶体管，栅极端连接于包含在多个字线中的第1字线；及多个第2晶体管，栅极端连接于包含在多个字线中且与第1字线相邻的第2字线。多个第1晶体管与多个第2晶体管在第1方向上相互交错配置。多个位线包含在第1方向上依序排列的第1至第4位线。第1位线及第3位线各自连接于第1晶体管及第2晶体管各自的另一端。第2位线连接于第1晶体管的另一端且不连接于所述第2晶体管的另一端。第4位线连接于第2晶体管的另一端且不连接于所述第1晶体管的另一端。

附图说明

图1是表示第1实施方式的存储器器件的构成的一例的框图。

图2是表示第1实施方式的存储器器件具备的存储单元阵列的电路构成的一例的电路图。

图3是表示第1实施方式的存储器器件中的第1子阵列及第2子阵列与感测放大器电路的一例的概略图。

图4是表示第1实施方式的存储器器件具备的存储单元的结构的一例的立体图。

图5是表示第1实施方式的存储器器件具备的存储单元阵列的平面布局的一例的俯视图。

图6是表示Open(开放式)-BL方式的存储单元阵列的平面布局的一例的俯视图。

图7是表示Folded(封闭式)-BL方式的存储单元阵列的平面布局的一例的俯视图。

图8是表示第1实施方式的存储器器件具备的存储单元阵列的截面结构的一例的截面图。

图9是表示第2实施方式的存储器器件具备的存储单元阵列的平面布局的一例的俯视图。

图10是表示第2实施方式的存储器器件具备的存储单元阵列的截面结构的一例的截面图。

图11是表示第3实施方式的存储器器件具备的存储单元阵列的第1构成例的概略图。

图12是表示第3实施方式的存储器器件具备的存储单元阵列的第2构成例的概略图。

图13是表示第3实施方式的存储器器件具备的存储单元阵列的第3构成例的概略图。

图14是表示第3实施方式的存储器器件具备的存储单元阵列的第4构成例的概略图。

图15是表示第3实施方式的存储器器件具备的存储单元阵列的第5构成例的概略图。

图16是表示第3实施方式的存储器器件具备的存储单元阵列的第6构成例的概略图。

图17是表示第3实施方式的存储器器件具备的存储单元阵列的第7构成例的概略图。

图18是表示第3实施方式的存储器器件具备的存储单元阵列的第8构成例的概略图。

图19是表示第3实施方式的存储器器件具备的存储单元阵列的第2构成例的平面布局的一例的俯视图。

图20是表示第3实施方式的存储器器件具备的存储单元阵列的第2构成例的截面结构的一例的沿图19的XX-XX线的截面图。

图21是表示第3实施方式的存储器器件具备的存储单元阵列的第8构成例的平面布局的一例的俯视图。

图22是表示第4实施方式的存储器器件具备的存储单元阵列的平面布局的一例的俯视图。

图23是表示第4实施方式的存储器器件具备的存储单元阵列的截面结构的第1例的沿图22的XXIII-XXIII线的截面图。

图24是表示第4实施方式的存储器器件具备的存储单元阵列的截面结构的第2例的截面图。

图25是表示第4实施方式的存储器器件具备的存储单元阵列的截面结构的第3例的截面图。

图26是表示变化例的存储器器件具备的存储单元阵列的截面结构的一例的截面图。

具体实施方式

以下，参照图式对实施方式进行说明。各实施方式例示用以将发明的技术性思想具体化的装置、方法。图式是模式性或概念性的图，各图式的尺寸及比率等未必与现实情况相同。本发明的技术性思想并非由构成要素的形状、结构、配置等确定。以下说明中，对具有大致相同功能及构成的构成要素附加相同符号。使用参照符号后的数字或文字是用于区别通过相同参照符号来参照且具有相同构成的要素彼此。

＜1＞第1实施方式

第1实施方式的存储器器件100是利用Open-BL方式与Folded-BL方式的两者的DRAM(Dynamic Random Access Memory)。以下，对第1实施方式的存储器器件100的详情进行说明。

＜1-1＞存储器器件100的整体构成

图1是表示第1实施方式的存储器器件100的构成的一例的框图。如图1所示，存储器器件100与外部的存储器控制器200电连接。存储器器件100构成为能够根据存储器控制器200的命令来读出及写入数据。存储器器件100例如从存储器控制器200接收地址ADR、指令CMD、数据DT及控制信号CNT。此外，存储器器件100将控制信号CNT及数据DT输送至存储器控制器200。存储器器件100具备例如存储单元阵列110、行控制电路120、列控制电路130、读出/写入电路140、输入输出电路150及控制电路160。

存储单元阵列110是用于数据的存储的电路。存储单元阵列110包含多个子阵列111。多个子阵列111例如以2个子阵列111为一组来分类。本例中，多个子阵列111包含与2个子阵列111的组对应的第1子阵列111A及第2子阵列111B。此外，各子阵列111包含多个存储单元MC、多个字线WL及多个位线BL。各存储单元MC可存储1位以上的数据。各存储单元MC连接于1个字线WL与1个位线BL之间。对各字线WL分配有行分配。对各位线BL分配有列地址。各存储单元MC可通过行地址及列地址确定。

行控制电路120控制在存储单元阵列110中分配给行方向的配线(例如字线WL)。行控制电路120根据地址ADR来对字线WL进行选择(激活)。此外，行控制电路120将非选择的字线WL设定为非选择状态(非激活)。而且，行控制电路120对选择的字线WL与非选择的字线WL的各者供给特定的电压。行控制电路120包含例如驱动器电路121及地址解码器122。驱动器电路121产生对字线WL施加的电压。地址解码器122对地址ADR进行解码。行控制电路120根据地址解码器122的解码结果来选择字线WL。另外，也可将行控制电路120称为行解码器。

列控制电路130控制在存储单元阵列110中分配给列方向的配线(例如位线BL)。列控制电路130包含例如地址解码器131、列选择电路132及感测放大器电路133。地址解码器131对地址ADR进行解码。感测放大器电路133针对每一子阵列来进行配备，与子阵列中所包含的位线BL连接。即，感测放大器电路133包含与子阵列数、及子阵列中所包含的位线BL的个数对应的多个感测放大器SA。多个感测放大器SA包含与Open-BL方式对应的感测放大器SAo、及与Folded-BL方式对应的感测放大器SAf。下文说明感测放大器SAo及SAf的详情。感测放大器电路133根据连接的子阵列的动作来进行以下动作。当利用行控制电路120将确定子阵列中的字线WL之一激活时，通过与该字线WL连接的存储单元MC中储存的数据(电荷)而使位线BL的电压发生变化。感测放大器电路133将该位线BL的电位变化放大至读出电路能够读出的电压。此外，感测放大器电路133利用放大的电压将原数据重新储存(复原)至通过读出至位线BL而数据(电荷)消失的存储单元MC。如此，感测放大器电路133对通过行控制电路120将字线WL激活的子阵列中所包含的全部位线B进行动作。列选择电路132控制字线WL及在感测放大器电路133的动作中被激活的位线BL中由列地址指定的位线BL与读出/写入电路140之间的数据的交换。列选择电路132在读出动作中，将通过感测放大器电路133放大的位线BL中指定的位线BL的数据输出至读出电路。列选择电路132在写入动作中，使指定的位线BL的电位变化为与写入数据对应的电位，将新的数据储存在存储单元MC中。另外，也可将列控制电路130称为列解码器。

读出/写入电路140是能够执行向存储单元阵列110写入数据、及从存储单元阵列110读出数据的电路。在写入数据时，读出/写入电路140将与要求向存储单元阵列110写入的数据对应的信号(电压或电流)经由列控制电路130输送至存储单元阵列110。在读出数据时，从存储单元阵列110经由列控制电路130接收与从存储单元阵列110读出的数据对应的信号(电压或电流)。另外，存储器器件100也可独立具备用于写入数据的电路与用于读出数据的电路。

输入输出电路150是掌握存储器器件100与存储器控制器200之间的通信的接口电路。输入输出电路150从存储器控制器200接收指令CMD、地址ADR、数据DT(例如要求向存储单元阵列110写入的数据)及多个控制信号CNT等。输入输出电路150将控制信号CNT及数据DT(例如从存储单元阵列110读出的数据)输送至存储器控制器200。

控制电路160根据指令CMD及控制信号CNT来控制行控制电路120、列控制电路130、读出/写入电路140等，执行存储器器件100应执行的动作。在存储器器件100为DRAM的情况下，控制电路160除执行数据的写入及数据的读出以外，还执行存储单元阵列110内的数据的更新动作。更新动作是如下动作：通过将字线WL激活而将各存储单元MC中存储的数据读出至位线BL，并通过感测放大器电路133将读出的数据写回至存储单元MC。此外，控制电路160以与时钟信号CLK同步的时序控制行控制电路120、列控制电路130、读出/写入电路140等。即，存储器器件100中，以与时钟信号CLK同步的时序来执行数据的写入及数据的读出。时钟信号CLK可在存储器器件100的内部产生，也可从外部供给。另外，也可将控制电路160称为定序器、内部控制器等。

另外，存储器器件100并不限定于以上说明的构成。例如，存储器器件100也可包含控制更新动作的控制电路、时钟产生电路、内部电压产生电路等。

＜1-2＞存储器器件100的电路构成

接下来，对存储器器件100的电路构成进行说明。

＜1-2-1＞存储单元阵列110的电路构成

图2是表示第1实施方式的存储器器件100具备的存储单元阵列110的电路构成的一例的电路图。图2抽取存储单元阵列110中所包含的子阵列111的一部分构成而表示。图2所示的三维正交坐标系对应于配线的延伸方向。如图2所示，多个存储单元MC在包含X方向与Y方向的平面(XY平面)上配置为矩阵状(错位状)。此外，子阵列111还包含板线PL。

板线PL是具有沿XY平面延伸设置的部分的板状的配线。对板线PL施加板电位、例如接地电位。多个存储单元MC各自的一端连接于板线PL。多个存储单元MC各自的另一端与建立关联的位线BL连接。也可将板线PL称为板电极。板线PL也可根据子阵列111的控制单位来分割。

各存储单元MC包含单元晶体管CT及单元电容器CC。各存储单元MC的单元晶体管CT及单元电容器CC串联连接于建立关联的位线BL与板线PL之间。具体而言，各存储单元MC中，单元晶体管CT的一端与建立关联的位线BL连接，单元晶体管CT的另一端与节点ND连接。在各存储单元MC中，单元电容器CC的一电极与节点ND连接，单元电容器CC的另一电极与板线PL连接。单元晶体管CT是场效晶体管。单元电容器CC是电容元件。也可将单元晶体管CT简单地称为“晶体管”。也可将单元电容器CC简单地称为“电容器”。

子阵列111中所包含的多个字线WL分别在X方向上延伸设置，且在Y方向上排列。各字线WL连接于沿X方向排列的多个存储单元MC各自的单元晶体管CT的栅极端。换言之，各字线WL连接于分配有相同的行地址的多个存储单元MC各自的单元晶体管CT的栅极端。另外，也可将单元晶体管CT的栅极端称为“存储单元MC的控制端”。

子阵列111中所包含的多个位线BL分别在Y方向上延伸设置，且在X方向上排列。各位线BL连接于沿Y方向排列的多个存储单元MC各自的单元晶体管CT的一端。换言之，各位线BL连接于分配有相同的列地址的多个存储单元MC各自的单元晶体管CT的一端。

单元晶体管CT是以能够切换为将存储单元MC与位线BL之间电连接的状态或电性绝缘的状态的方式构成的开关。单元晶体管CT作为存储单元MC的选择元件发挥功能。单元晶体管CT的一端作为晶体管的源极端及漏极端中的一者发挥功能，单元晶体管CT的另一端作为晶体管的源极端及漏极端中的另一者发挥功能。单元电容器CC保持与1位以上的数据建立关联的量的电荷。单元电容器CC作为存储单元MC的存储器元件发挥功能。

＜1-2-2＞存储单元阵列110与感测放大器电路133的配置

图3是表示第1实施方式的存储器器件100中的第1子阵列111A及第2子阵列111B与感测放大器电路133的配置的一例的概略图。图3表示第1子阵列111A中所包含的8个位线BL1～BL8及8个字线WL1～WL8、第2子阵列111B中所包含的8个位线BL1～BL8及8个字线WL1～WL8、与这些配线建立关联的多个存储单元MC、多个感测放大器SAo、及多个感测放大器SAf。

如图3所示，第1子阵列111A中，1个存储单元MC连接于奇数号的位线BL(例如BL1、BL3、BL5及BL7)各者与多个字线WL(例如WL1～WL8)各者之间。第1子阵列111A中，1个存储单元MC连接于位线BL(2+4＊k)(k为0以上的整数)各者与偶数号的字线WL(例如WL2、WL4、WL6及WL8)各者之间。第1子阵列111A中，1个存储单元MC连接于位线BL(4+4＊k)各者与奇数号的字线WL(例如WL1、WL3、WL5及WL7)各者之间。

第2子阵列111B中，1个存储单元MC连接于奇数号的位线BL(例如BL1、BL3、BL5及BL7)各者与多个字线WL(例如WL1～WL8)各者之间。第2子阵列111B中，1个存储单元MC连接于位线BL(2+4＊k)各者与偶数号的字线WL(例如WL2、WL4、WL6及WL8)各者之间。第2子阵列111B中，1个存储单元MC连接于位线BL(4+4＊k)各者与奇数号的字线WL(例如WL1、WL3、WL5及WL7)各者之间。即，第2子阵列111B的电路构成与第1子阵列111A相同。

感测放大器电路133例如在第1子阵列111A与第2子阵列111B之间具备多个感测放大器SAo，且对应于第1子阵列111A而具备多个感测放大器SAf，对应于第2子阵列111B而具备多个感测放大器SAf。另外，本说明书中所参照的图式中，在以Open-BL方式使用的存储单元MC与以Folded-BL方式使用的存储单元MC之间附加有不同的影线。

各感测放大器SAo连接于第1子阵列111A的奇数号的位线BL与第2子阵列111B的奇数号的位线BL。具体而言，1个感测放大器SAo连接于第1子阵列111A及第2子阵列111B各自的位线BL1，1个感测放大器SAo连接于第1子阵列111A及第2子阵列111B各自的位线BL3，…，1个感测放大器SAo连接于第1子阵列111A及第2子阵列111B各自的位线BL7。各感测放大器SAo通过将第1子阵列111A的位线BL与第2子阵列111B的位线BL中的一者用作参照位线BL，而可将基于从与另一位线BL连接且所选择的存储单元MC读出的数据的电压或电流放大(Open-BL方式)。

与第1子阵列111A建立关联的各感测放大器SAf连接于第1子阵列111A的位线BL(2+4＊k)及BL(4+4＊k)。具体而言，1个感测放大器SAf连接于第1子阵列111A的位线BL2及BL4，1个感测放大器SAf连接于第1子阵列111A的位线BL6及BL8。同样，与第2子阵列111B建立关联的各感测放大器SAf连接于第2子阵列111B的位线BL(2+4＊k)及BL(4+4＊k)。各感测放大器SAf通过将建立关联的子阵列111中所连接的2个位线BL中的一者用作参照位线BL，而可将基于从与另一位线BL连接且所选择的存储单元MC读出的数据的电压或电流放大(Folded-BL方式)。另外，图3例示感测放大器SAf设置在第1子阵列111A及第2子阵列111B各者的情况，但并不限定于此。感测放大器SAf也可在第1子阵列111A与第2子阵列111B之间、即在位线BL的延伸方向(例如Y方向)上相邻的2个子阵列111间经由切换开关等而共有。

如以上所说明，第1实施方式的存储器器件100的存储单元阵列110具有如下构成，即，以Open-BL方式使用的位线BL与以Folded-BL方式使用的位线BL交替配置。进而，在以Folded-BL方式使用的多个位线BL中，与以奇数号的字线WL控制的存储单元MC连接的位线BL、及与以偶数号的字线WL控制的存储单元MC连接的位线BL交替配置。即，存储器器件100能够使隔着以Open-BL方式使用的位线BL的2个位线BL组合而以Folded-BL方式动作。此外，以Open-BL方式使用的感测放大器SAo连接于第1子阵列111A的1个位线BL与第2子阵列111B的1个位线BL。以Folded-BL方式使用的感测放大器SAf包含于建立关联的子阵列111中，且隔着Open-BL方式的位线BL而配置，连接于以Folded-BL方式使用的2个位线BL。

另外，利用Open-BL方式及Folded-BL方式的组合的重复单位，也可通过在X方向依序排列的4个位线BL的组来表现。例如，第1实施方式中的设置在子阵列111的多个位线BL，包含含有在X方向依序排列的4个位线BL1～BL4的组。而且，该组在X方向上重复配置。例如，与位线BL1～BL4建立关联的存储单元MC等的构成，和与位线BL5～BL8建立关联的存储单元MC等的构成相同。

＜1-3＞存储器器件100的结构

以下，对第1实施方式的存储器器件100的结构的一例进行说明。以下说明中，Z方向是与XY平面垂直的方向，例如对应于与存储器器件100的形成中所使用的半导体衬底SUB的表面铅垂的方向。半导体衬底SUB例如是硅衬底。“下”这一记述及其派生语以及关联语表示Z轴上的更小坐标的位置。“上”这一记述及其派生语以及关联语表示Z轴上的更大坐标的位置。俯视图中适当附加有影线。俯视图中附加的影线未必与附加有影线的构成要素的材料、特性相关联。各图式中，适当省略构成的图示。

＜1-3-1＞存储单元MC的结构

图4是表示第1实施方式的存储器器件100具备的存储单元MC的结构的一例的立体图。图4是关注于1个存储单元MC来表示存储单元阵列110中与存储单元MC的结构关联的构成。如图4所示，板线PL设置在半导体衬底SUB的上方。在板线PL上设置有存储单元MC。在存储单元MC上设置有触点VC。在触点VC上设置有位线BL。

单元晶体管CT是具有沿Z方向延伸的通道区域的立式晶体管。单元晶体管CT包含半导体层10、栅极绝缘层11及栅极电极12。半导体层10在Z方向上延伸设置。换言之，半导体层10具有在Z方向上延伸的柱状结构。栅极电极12隔着栅极绝缘层11与半导体层10的侧面对向。栅极绝缘层11设置在半导体层10的侧面与栅极电极12之间。单元晶体管CT的通道区域设置在半导体层10内。也可将半导体层10称为半导体柱或通道柱。单元晶体管CT的源极区域及漏极区域设置在半导体层10内。源极区域及漏极区域中的一者设置在半导体层10的上侧，源极区域及漏极区域中的另一者设置在半导体层10的下侧。单元晶体管CT的上侧的源极区域或漏极区域经由例如触点VC而与位线BL连接。单元晶体管CT的下侧的源极区域或漏极区域与单元电容器CC连接。

例如，使用氧化物半导体作为单元晶体管CT的半导体层10(通道材料)。在半导体层10为氧化物半导体的情况下，半导体层10包含例如氧化铟、氧化镓及氧化锌。如此，包含氧化铟、氧化镓及氧化锌的氧化物半导体例如被称为IGZO(In-Ga-Zn oxide(氧化物))。此外，作为氧化物半导体，也可使用包含铟、锌、锡中的至少1种的氧化物(例如InO、InZnO、InSnO、SnO、ZnO、ZnSnO)。

此外，单元晶体管CT具有GAA(Gate all around，环栅)结构的栅极结构。关于GAA结构的单元晶体管CT，栅极电极12重叠于半导体层10内的通道区域的整个侧面。栅极电极12隔着栅极绝缘层11而圆环状地覆盖通道区域的侧面(沿Z方向的面)。由此，单元晶体管CT具有较高的栅极静电控制力。另外，在X方向上延伸设置的导电体层19连接于栅极电极12。本例中，栅极电极12与导电体层19的组对应于字线WL。栅极电极12与导电体层19之间可具有边界，也可连续性地设置。

单元电容器CC包含2个导电体层22及23与绝缘体层24。绝缘体层24设置在2个导电体层22与23之间。换言之，导电体层22在Z方向上延伸设置。半导体层10连接于导电体层22的上部。即，导电体层22的上部连接于单元晶体管CT的源极区域或漏极区域。导电体层22的侧面及下部被绝缘体层24覆盖。绝缘体层24的侧面及下部被导电体层23覆盖。导电体层23的底部连接于板线PL。即，在导电体层22的底部与板线PL之间设置有绝缘体层24与导电体层23。因此，导电体层22与板线PL分离。也可将2个导电体层22及23称为电容器电极或电极。也可将绝缘体层24称为电容器绝缘层。另外，也可为不在绝缘体层24的下部设置导电体层23而绝缘体层24与板线PL相接的结构。

如以上所说明，第1实施方式的存储器器件100具有有三维结构的存储单元阵列110。而且，存储单元MC具备立式晶体管作为单元晶体管CT。立式晶体管的电流路径沿Z方向。即，单元晶体管CT可在Z方向上流动电流。此外，第1实施方式中，存储单元MC包含单元晶体管CT与单元电容器CC的积层体。由此，存储器器件100的结构可使存储单元MC的集成度提高，从而可使存储单元阵列110的存储密度提高。例如，存储器器件100中，存储单元MC可以4F²左右的尺寸构成。

＜1-3-2＞存储单元阵列110的平面布局

图5是表示第1实施方式的存储器器件100具备的存储单元阵列110的平面布局的一例的俯视图。图5表示子阵列111中所包含的5个位线BL1～BL5及4个字线WL1～WL4、以及与这些配线建立关联的多个存储单元MC及多个触点VC。如图5所示，多个存储单元MC以错位状配置。各存储单元MC与建立关联的位线BL之间经由触点VC连接。

以下，对在Y方向上排列的存储单元MC的每一组分配X方向的坐标(X坐标)来用于说明。具体而言，对设置在子阵列111的多个存储单元MC分配有与X坐标建立关联的坐标(1)～(M)(M为4以上的整数)。子阵列111中，在Y方向上排列的多个存储单元MC的组利用奇数坐标与偶数坐标而相互交错地配置。换言之，作为一例，奇数号坐标的存储单元MC连接于偶数号的字线WL(例如WL2、WL4)。偶数号坐标的存储单元MC连接于奇数号的字线WL(例如WL1、WL3)。以下，将奇数号坐标的存储单元MC称为“奇数存储单元MC”，将偶数号坐标的存储单元MC称为“偶数存储单元MC”。将奇数号的位线BL称为“奇数位线BL”，将偶数号的位线BL称为“偶数位线BL”。将奇数号的字线WL称为“奇数字线WL”，将偶数号的字线WL称为“偶数字线WL”。

第1实施方式中，奇数存储单元MC与偶数存储单元MC连接于位线BL1。仅奇数存储单元MC连接于位线BL2。奇数存储单元MC与偶数存储单元MC连接于位线BL3。仅偶数存储单元MC连接于位线BL4。换言之，坐标(1)及(2)各自的多个存储单元MC连接于位线BL1。坐标(3)的多个存储单元MC连接于位线BL2。坐标(4)及(5)各自的多个存储单元MC连接于位线BL3。坐标(6)的多个存储单元MC连接于位线BL4。从坐标(7)起重复配置与坐标(1)～(6)相同的平面布局。进而换言之，多个奇数位线BL(BL1、BL3、…)中，连接于奇数存储单元MC与偶数存储单元MC的两者的位线BL在X方向上排列配置。多个偶数位线BL(BL2、BL4、…)中，连接于奇数存储单元MC的位线BL(例如BL2)与连接于偶数存储单元MC的位线BL(例如BL4)在X方向上交替配置。第1实施方式中，奇数位线BL的线宽与偶数位线BL的线宽可相同，也可不同。

第1实施方式的存储器器件100中，如图5所示，坐标(1)～(6)中的位线BL及存储单元MC的配置，对应于利用Open-BL方式及Folded-BL方式的组合的重复单位。而且，第1实施方式中，对应于坐标(1)～(6)而设置有4个位线BL1～BL4。此处，参照图6及图7，对第1实施方式中的子阵列111、仅以Open-BL方式构成的子阵列111X、及仅以Folded-BL方式构成的子阵列111Y中的位线BL的间距的不同进行说明。图6及图7分别为表示Open-BL方式及Folded-BL方式的存储单元阵列的平面布局的一例的俯视图。图6及图7所示的存储单元MC的配置密度，与图5所示的第1实施方式的存储单元MC的配置密度相同，仅位线BL的配置不同。

如图6所示，仅以Open-BL方式构成的子阵列111X中，坐标(1)～(2)中的位线BL及存储单元MC的配置对应于重复单位。Open-BL方式中，对应于坐标(1)及(2)而设置有1个位线BL1。即，对应于坐标(1)～(6)而设置有3个位线BL1～BL3。即，子阵列111X中，在存储单元MC的配置密度与第1实施方式相同的情况下，可配置3/4倍的个数的位线BL。由此，在存储单元MC以相同密度配置的情况下，仅以Open-BL方式构成的子阵列111X中的位线BL的间距，与第1实施方式相比为4/3倍。

如图7所示，仅以Folded-BL方式构成的子阵列111Y中，坐标(1)～(2)中的位线BL及存储单元MC的配置对应于重复单位。Folded-BL方式中，对应于坐标(1)及(2)而设置有2个位线BL1及BL2。该情况下，对应于坐标(1)～(6)而设置有6个位线BL1～BL6。即，子阵列111Y中，在存储单元MC的配置密度与第1实施方式相同的情况下，可配置6/4＝3/2倍的个数的位线BL。由此，在存储单元MC以相同密度配置的情况下，仅以Folded-BL方式构成的子阵列111Y中的位线BL的间距，与第1实施方式相比为2/3倍。

＜1-3-3＞存储单元阵列110的截面结构

图8是表示第1实施方式的存储器器件100具备的存储单元阵列110的截面结构的一例的截面图。图8表示子阵列111中所包含的4个位线BL1～BL4及1个字线WL2、以及与这些配线建立关联的多个存储单元MC、用于字线WL2与板线PL各自的控制的CMOS(complementary metal oxide semiconductor，互补金氧半导体)电路的一部分。另外，配置在图式的进深方向上的存储单元MC及触点VC由虚线表示。如图8所示，存储器器件100包含晶体管TR1及TR2、多个触点CP0、CP1及CP2、及多个配线M0及M1。

晶体管TR1及TR2是设置在半导体衬底SUB上的场效晶体管。晶体管TR1及TR2包含在行控制电路120、列控制电路130等CMOS电路中。晶体管TR1及TR2分别对应于形成在半导体衬底SUB的活动区域AA1及AA2而设置。活动区域AA1及AA2各自被STI(Shallow TrenchIsolation，浅沟槽隔离)包围。活动区域AA1及AA2各自具备设置在半导体衬底SUB的井区域30。

此外，各晶体管TR包含栅极电极31、栅极绝缘层32及2个源极/漏极区域33A及33B。栅极电极31在Z方向上设置在井区域30的上方。栅极绝缘层32设置在井区域30的上表面与栅极电极31之间。2个源极/漏极区域33A及33B设置在井区域30内。2个源极/漏极区域33A及33B中的一者作为晶体管TR的源极发挥功能，2个源极/漏极区域33A及33B中的另一者作为晶体管TR的漏极发挥功能。井区域30内的2个源极/漏极区域33A及33B之间的部分成为晶体管TR的通道区域。通道区域隔着栅极绝缘层32而配置在栅极电极31的下方。各晶体管TR被半导体衬底SUB上的层间绝缘层(未图示)覆盖。

各触点CP0是设置在半导体衬底SUB上且与晶体管TR等连接的柱状导电体。各配线M0是设置在建立关联的触点CP0上的导电体，例如为金属。各触点CP1是设置在建立关联的配线M0上的柱状导电体。各配线M1是设置在建立关联的触点CP1上的导电体，例如为金属。板线PL例如配置在与配线M1相同的高度，且设置在触点CP1上。另外，板线PL不必配置在与配线M1相同的高度，也可配置在不同的高度。板线PL是板状的导电体，例如为金属。也可将板线PL称为板电极或板层。各触点CP2是设置在建立关联的配线M1上的柱状导电体。各触点CP2例如将建立关联的配线M1与字线WL的组之间连接。本例中，晶体管TR1经由触点CP0、配线M0、触点CP1、配线M1及触点CP2而连接于字线WL2。晶体管TR2经由触点CP0、配线M0及触点CP1而连接于板线PL。

各字线WL设置在板线PL的上方。各存储单元MC的单元电容器CC设置在板线PL上。单元晶体管CT(立式晶体管)设置在单元电容器CC上，且贯通建立关联的字线WL。触点VC设置在单元晶体管CT上，且连接建立关联的单元晶体管CT与位线BL之间。各触点VC与各字线WL分离。即，各字线WL设置在设置有板线PL的层与设置有触点VC的层之间的层。

偶数位线BL例如重叠于建立关联的触点VC上。奇数位线BL以重叠于奇数存储单元MC上的触点VC的一部分与偶数存储单元MC上的触点VC的一部分的各者的方式设置。由此，奇数位线BL可连接于相邻坐标的两者的存储单元MC。也可将触点VC称为焊盘垫。奇数位线BL的线宽与偶数位线BL的线宽可相同，也可不同。

另外，图8中例示了在板线PL的下方配置有晶体管TR1及TR2的情况，但并不限定于此。晶体管TR1及TR2各自在俯视下可与板线PL重叠配置，也可不与板线PL重叠配置。

＜1-4＞第1实施方式的效果

根据以上说明的第1实施方式的存储器器件100，可使存储器器件100的性能提高且抑制制造成本。以下，对第1实施方式的效果的详情进行说明。

例如，在将氧化物半导体用作立式存取晶体管的1T1C型的DRAM(4F²单元结构)中，随着存储单元的配置密度增加而寄生电容增加，由此需要提高数据的读出容限(感测容限)。

Open-BL方式中，将邻接的2个子阵列111进行组合，且将邻接的2个子阵列111中的一者用作读出对象的位线BL，将另一者用作参照位线BL。Open-BL方式的位线BL通过使用例如焊盘垫(触点VC)，而连接于与奇数字线WL连接的存储单元MC及与偶数字线WL连接的存储单元MC的两者。然而，Open-BL方式中，参照位线BL属于不同的子阵列，因此例如由字线WL与位线BL间的寄生电容所引起的耦合噪声产生差异，由此数据的读出容限会降低。

Folded-BL方式中，将读出对象的位线BL与参照位线BL设置在相同的子阵列111。由此，在读出对象的位线BL与参照位线BL之间共通的噪声分量相抵消，相比于Open-BL方式，读出容限会得到提高。然而，Folded-BL方式中，在与奇数字线WL连接的存储单元MC及与偶数字线WL连接的存储单元MC中连接的位线BL线有区别，因此位线BL的个数相对于Open-BL方式来说倍增。因此，Folded-BL方式相对于Open-BL方式需要使位线BL的间距减半，制造的难度较高。此外，随着由使间距减半所致的位线BL的薄膜化，位线BL的电阻值会上升。

由此，第1实施方式的存储器器件100组合利用Open-BL方式与Folded-BL方式。换言之，第1实施方式的存储器器件100具有如下构成：与利用邻接的偶数字线WL及奇数字线WL激活的存储单元MC的组连接的位线BL、及仅与利用邻接的偶数字线WL及奇数字线WL激活的存储单元MC中的一者连接的位线BL交替配置。由此，第1实施方式的存储器器件100中，构成Open-BL方式与Folded-BL方式这两方式的位线BL交替配置的存储单元阵列110(子阵列111)。该构成中，Open-BL方式的对象的位线BL的半数被Folded-BL方式的位线BL遮蔽，从而复原时的噪声减轻。

其结果，第1实施方式的存储器器件100与仅使用Open-BL方式的情况相比，可使读出容限提高。进而，第1实施方式的存储器器件100与仅使用Folded-BL方式的情况相比，可缓和位线BL的间距，从而可使制造的难度降低。制造的难度降低可使制造工序的开发期间缩短且良率提高的难度降低，因此会抑制制造成本。由此，第1实施方式的存储器器件100可使存储器器件100的性能提高且抑制制造成本。

＜2＞第2实施方式

第2实施方式的存储器器件100中，以Open-BL方式使用的位线BL与以Folded-BL方式使用的位线BL设置在不同高度。以下，对第2实施方式的存储器器件100的详情进行说明。

＜2-1＞存储器器件100的结构

＜2-1-1＞存储单元阵列110的平面布局

图9是表示第2实施方式的存储器器件100具备的存储单元阵列110的平面布局的一例的俯视图，且表示与图5相同的区域。如图9所示，第2实施方式的子阵列111(存储单元阵列110)具有如下构成，即，相对于第1实施方式的子阵列111而省略了偶数位线BL与存储单元MC之间的触点VC。

第2实施方式的子阵列111中，偶数位线BL与相邻的偶数存储单元MC的组、或相邻的奇数存储单元MC的组分离。具体而言，位线BL2在俯视下，从与坐标(2)的存储单元MC连接的触点VC及与坐标(4)的存储单元MC连接的触点VC的各者分离。位线BL4在俯视下，从与坐标(5)的存储单元MC连接的触点VC及与坐标(7)的存储单元MC连接的触点VC的各者分离。

＜2-1-2＞存储单元阵列110的截面结构

图10是表示第2实施方式的存储器器件100具备的存储单元阵列110的截面结构的一例的截面图，且表示与图8相同的区域。如图10所示，第2实施方式中，以Open-BL方式使用的奇数位线BL的高度与以Folded-BL方式使用的偶数位线BL的高度不同。

具体而言，第2实施方式的偶数位线BL设置在与触点VC相同的高度。换言之，偶数位线BL与触点VC设置在相同的配线层。该情况下，奇数位线BL与偶数位线BL通过不同的制造工序形成。此外，奇数位线BL的线宽与偶数位线BL的线宽可相同，也可不同。第2实施方式的存储器器件100的其它构成与第1实施方式的存储器器件100相同。

＜2-2＞第2实施方式的效果

第2实施方式的存储器器件100中，相比于第1实施方式，可缓和以Open-BL方式使用的位线BL的间距。此外，第2实施方式的存储器器件100中，Open-BL方式的位线BL与Folded-BL方式的位线BL的间隔宽于第1实施方式。因此，第2实施方式中，相比于第1实施方式，可减少以Open-BL方式及Folded-BL方式相邻的位线BL的噪声。其结果，第2实施方式的存储器器件100相比于第1实施方式可使读出容限提高，且相比于第1实施方式可抑制制造成本。

＜3＞第3实施方式

第3实施方式的存储器器件100具备子阵列111，该子阵列111具有交叉设置有多个位线BL的部分。以下，对第3实施方式的存储器器件100的详情进行说明。

＜3-1＞存储器器件100的电路构成

第3实施方式的存储器器件100除以下说明的存储器器件100的电路构成以外，具有与第1或第2实施方式相同的构成。以下，对第3实施方式的存储器器件100的电路构成的第1～第8构成例依序进行说明。

＜第1构成例＞

图11是表示第3实施方式的存储器器件100的第1构成例的概略图。图11在第1构成例中表示第1子阵列111A及第2子阵列111B各自的8个位线BL1～BL8及8个字线WL1～WL8、与这些配线建立关联的多个存储单元MC以及多个感测放大器SAo及SAf。

如图11所示，第1构成例中，以Open-BL方式使用的奇数位线BL分成相邻的2个位线BL的组。具体而言，将2个位线BL1及BL3进行组合，且将2个位线BL5及BL7进行组合。而且，第1构成例中，第1子阵列111A分割为：第1区域RG1，包含与字线WL1～WL4的任一者连接的存储单元MC；及第2区域RG2，包含与字线WL5～WL8的任一者连接的存储单元MC。第1构成例中的第1区域RG1的存储单元MC与位线BL的连接关系与第1实施方式相同。另一方面，第1构成例中的第2区域RG2的存储单元MC与位线BL的连接关系相对于第1区域RG1，在调换组合的2个位线BL的方面不同。以下，使用图5中说明的存储单元MC的X坐标对第1构成例的位线BL的连接构成进行说明。

第1子阵列111A的位线BL1在第1区域RG1中连接于坐标(1)及(2)的存储单元MC，在第2区域RG2中连接于坐标(4)及(5)的存储单元MC。另一方面，第1子阵列111A的位线BL3在第1区域RG1中连接于坐标(4)及(5)的存储单元MC，在第2区域RG2中连接于坐标(1)及(2)的存储单元MC。此外，第2子阵列111B的位线BL1在第1区域RG1中连接于坐标(4)及(5)的存储单元MC，在第2区域RG2中连接于坐标(1)及(2)的存储单元MC。另一方面，第2子阵列111B的位线BL3在第1区域RG1中连接于坐标(1)及(2)的存储单元MC，在第2区域RG2中连接于坐标(4)及(5)的存储单元MC。

因此，第1子阵列111A的位线BL1～BL3在第1子阵列111A的第1区域RG1与第2区域RG2之间交叉。同样，第2子阵列111B的位线BL1～BL3在第2子阵列111B的第1区域RG1与第2区域RG2之间交叉。在第1构成例中，以Folded-BL方式使用的偶数位线BL与存储单元MC的连接关系与第1实施方式相同。例如，在对应的子阵列111中，位线BL2仅与坐标(3)的存储单元MC连接，位线BL4仅与坐标(6)的存储单元MC连接。第1构成例中，从坐标(7)起重复与坐标(1)～(6)相同的连接关系。此外，多个感测放大器SAo及多个感测放大器SAf各自与第1实施方式相同，连接于建立关联的位线BL的组。

如以上所说明，第1构成例中，针对每相邻的2个奇数位线BL，第2区域RG2中的相邻的2个奇数位线BL各自的沿X方向的位置(坐标)，与第1区域RG1中的相邻的2个奇数位线BL各自的沿X方向的位置调换。

另外，本说明书中，多个位线BL中包含于第1区域RG1中的部分与包含于第2区域RG2中的部分各自也可称为“位线部”。即，各位线BL可具有包含于第1区域RG1中的位线部与包含于第2区域RG2中的位线部。包含于第1区域RG1中的多个位线部与包含于第2区域RG2中的多个位线部分别与第1实施方式相同，也可通过包含在X方向上依序排列的4个位线部的组来表现。在第1区域RG1及第2区域RG2的各者中，包含在X方向上依序排列的4个位线部的组在X方向上重复配置。

具体而言，在第1构成例中，多个位线BL包含：第1组，包含在第1区域RG1中在X方向上依序排列的第1位线部～第4位线部；及第2组，包含在第2区域RG2中在X方向上依序排列的第5位线部～第8位线部。第1组及第2组各自在X方向上重复配置。在第1构成例中，第1位线部～第4位线部例如分别对应于位线BL1～BL4。在第1构成例中，第1位线部～第4位线部分别与第5位线部～第8位线部在Y方向上相邻。在第1构成例中，在Y方向上相邻的第1组及第2组中，第1位线部与第7位线部连接，第3位线部与第5位线部连接，第2位线部与第6位线部连接，第4位线部与第8位线部连接。

此外，第1构成例中，第2子阵列111B中的存储单元MC与位线BL的连接关系，类似于使第1子阵列111A中的第1区域RG1与第2区域RG2的连接关系反转的关系。该方面对于以下说明的第2构成例～第8构成例也相同。因此，以下关注于第1子阵列111A的电路构成来进行说明。

＜第2构成例＞

图12是表示第3实施方式的存储器器件100具备的存储单元阵列110的第2构成例的概略图，且抽取第1子阵列111A而表示。如图12所示，第2构成例中，以Folded-BL方式使用的偶数位线BL分成相邻的2个位线BL的组。具体而言，将2个位线BL2及BL4进行组合，且将2个位线BL6及BL8进行组合。而且，第2构成例中，各子阵列111与第1构成例相同，分割为第1区域RG1与第2区域RG2。

第2构成例中，第1子阵列111A的位线BL2在第1区域RG1中与坐标(3)的存储单元MC连接，在第2区域RG2中与坐标(6)的存储单元MC连接。另一方面，第1子阵列111A的位线BL4在第1区域RG1中与坐标(6)的存储单元MC连接，在第2区域RG2中与坐标(3)的存储单元MC连接。在第2构成例中，第1子阵列111A的位线BL2～BL4在第1子阵列111A的第1区域RG1与第2区域RG2之间交叉。在第2构成例中，以Open-BL方式使用的奇数位线BL与存储单元MC的连接关系与第1实施方式相同。从坐标(7)起重复与坐标(1)～(6)相同的连接关系。

如以上所说明，第2构成例中，针对每相邻的2个偶数位线BL，第2区域RG2中的相邻的2个偶数位线BL各自的沿X方向的位置(坐标)，与第1区域RG1中的相邻的2个偶数位线BL各自的沿X方向的位置调换。

换言之，在第2构成例中，多个位线BL与第1构成例相同，包含：第1组，包含第1区域RG1中所包含的第1位线部～第4位线部；及第2组，包含第2区域RG2中所包含的第5位线部～第8位线部。第2构成例中，第1位线部～第4位线部例如分别对应于位线BL1～BL4。而且，在第2构成例中，第1位线部～第4位线部分别与第5位线部～第8位线部在Y方向上相邻。在第2构成例中，在Y方向上相邻的第1组及第2组中，第1位线部与第5位线部连接，第3位线部与第7位线部连接，第2位线部与第8位线部连接，第4位线部与第6位线部连接。

＜第3构成例＞

图13是表示第3实施方式的存储器器件100具备的存储单元阵列110的第3构成例的概略图，且抽取第1子阵列111A而表示。如图13所示，第3构成例是第2构成例的变化，各子阵列111分割为3个区域。具体而言，第1子阵列111A分割为第1区域RG1、第2区域RG2及第3区域RG3。本例中，第1区域RG1与4个字线WL1～WL4建立关联，第2区域RG2与4个字线WL5～WL8建立关联，第3区域RG3与4个字线WL9～WL12建立关联。

在第3构成例中，第1区域RG1及第2区域RG2各自中的位线BL与存储单元MC的连接关系与第2构成例相同。而且，第3构成例中，第3区域RG3具有与第1区域RG1相同的连接关系。

具体而言，第3构成例中，第1子阵列111A的位线BL2在第1区域RG1中与坐标(3)的存储单元MC连接，在第2区域RG2中与坐标(6)的存储单元MC连接，在第3区域RG3中与坐标(3)的存储单元MC连接。另一方面，第1子阵列111A的位线BL4在第1区域RG1中与坐标(6)的存储单元MC连接，在第2区域RG2中与坐标(3)的存储单元MC连接，在第3区域RG3中与坐标(6)的存储单元MC连接。

第3构成例中，第1子阵列111A的位线BL2～BL4分别在第1区域RG1与第2区域RG2之间、及第2区域RG2与第3区域RG3之间交叉。在第3构成例中，以Open-BL方式使用的奇数位线BL与存储单元MC的连接关系与第1实施方式相同。从坐标(7)起重复与坐标(1)～(6)相同的连接关系。

如以上说明，第3构成例相比于第2构成例，多个位线BL各自进而具有设置在第3区域RG3的部分，第3区域RG3是以第2区域RG2为基准而设置在与第1区域RG1为相反侧。而且，针对每相邻的2个偶数位线BL，第3区域RG3中的相邻的2个偶数位线BL各自的沿X方向的位置，与第2区域RG2中的相邻的2个偶数位线BL各自的沿X方向的位置调换。即，在第3构成例中，在各子阵列111中，连接有组合的偶数位线BL的存储单元MC的坐标在2部位(偶数部位)调换。由此，第3构成例相比于第2构成例，可消除各子阵列111内的非对称性。

另外，本说明书中，多个位线BL中包含于第3区域RG3中的部分也可称为“位线部”。即，各位线BL可具有包含于第1区域RG1中的位线部、包含于第2区域RG2中的位线部、及包含于第3区域RG3中的位线部。包含于第1区域RG1中的多个位线部、包含于第2区域RG2中的多个位线部、包含于第3区域RG3中的多个位线部分别与第1实施方式相同，也可通过包含在X方向上依序排列的4个位线部的组来表现。在第1区域RG1、第2区域RG2及第3区域RG3的各者中，包含在X方向上依序排列的4个位线部的组在X方向上重复配置。

具体而言，在第3构成例中，多个位线BL包含：第1组，包含在第1区域RG1中在X方向上依序排列的第1位线部～第4位线部；第2组，包含在第2区域RG2中在X方向上依序排列的第5位线部～第8位线部；及第3组，包含在第3区域RG3中在X方向上依序排列的第9位线部～第12位线部。第1组、第2组及第3组各自在X方向上重复配置。在第3构成例中，第1位线部～第4位线部例如分别对应于位线BL1～BL4。在第3构成例中，第1～第4位线部分别与第5～第8位线部在Y方向上相邻。在第3构成例中，第5～第8位线部分别与第9～第12位线部在Y方向上相邻。在第3构成例中，在Y方向上相邻的第1组及第2组中，第1位线部与第5位线部连接，第3位线部与第7位线部连接，第2位线部与第8位线部连接，第4位线部与第6位线部连接。在第3构成例中，在Y方向上相邻的第2组及第3组中，第5位线部与第9位线部连接，第6位线部与第12位线部连接，第7位线部与第11位线部连接，第8位线部与第10位线部连接。

＜第4构成例＞

图14是表示第3实施方式的存储器器件100具备的存储单元阵列110的第4构成例的概略图，且抽取第1子阵列111A而表示。如图14所示，第4构成例是第1构成例的奇数位线BL的连接关系与第2构成例的偶数位线BL的连接关系的组合。

具体而言，第4构成例的位线BL1在第1区域RG1中与坐标(1)及(2)的存储单元MC连接，在第2区域RG2中与坐标(4)及(5)的存储单元MC连接。第4构成例的位线BL3在第1区域RG1中与坐标(4)及(5)的存储单元MC连接，在第2区域RG2中与坐标(1)及(2)的存储单元MC连接。

第4构成例的位线BL2在第1区域RG1中与坐标(3)的存储单元MC连接，在第2区域RG2中与坐标(6)的存储单元MC连接。第4构成例的位线BL4在第1区域RG1中与坐标(6)的存储单元MC连接，在第2区域RG2中与坐标(3)的存储单元MC连接。

在第4构成例中，位线BL1及BL2各自在第1区域RG1与第2区域RG2之间与位线BL3及BL4的各者交叉。从坐标(7)起重复与坐标(1)～(6)相同的连接关系。

如以上所说明，在第4构成例中，针对每相邻的2个奇数位线BL，第2区域RG2中的相邻的2个奇数位线BL各自的沿X方向的位置，与第1区域RG1中的相邻的2个奇数位线BL各自的沿X方向的位置调换。进而，在第4构成例中，针对每相邻的2个偶数位线BL，第2区域RG2中的相邻的2个偶数位线BL各自的沿X方向的位置，与第1区域RG1中的相邻的2个偶数位线BL各自的沿X方向的位置调换。

换言之，在第4构成例中，多个位线BL与第1构成例相同，包含：第1组，包含第1区域RG1中所包含的第1位线部～第4位线部；及第2组，包含第2区域RG2中所包含的第5位线部～第8位线部。在第4构成例中，第1位线部～第4位线部例如分别对应于位线BL1～BL4。而且，在第4构成例中，第1位线部～第4位线部分别与第5位线部～第8位线部在Y方向上相邻。在第4构成例中，在Y方向上相邻的第1组及第2组中，第1位线部与所述第7位线部连接，第3位线部与第5位线部连接，第2位线部与第8位线部连接，第4位线部与第6位线部连接。

＜第5构成例＞

图15是表示第3实施方式的存储器器件100具备的存储单元阵列110的第5构成例的概略图，且抽取第1子阵列111A而表示。如图15所示，第5构成例是第4构成例的变化，各子阵列111分割为3个区域。具体而言，第1子阵列111A分割为第1区域RG1、第2区域RG2及第3区域RG3。本例，第1区域RG1与4个字线WL1～WL4建立关联，第2区域RG2与4个字线WL5～WL8建立关联，第3区域RG3与4个字线WL9～WL12建立关联。

在第5构成例中，第1区域RG1及第2区域RG2各者中的位线BL与存储单元MC的连接关系与第4构成例相同。而且，第5构成例中，第3区域RG3具有与第1区域RG1相同的连接关系。

具体而言，第5构成例的位线BL1在第1区域RG1中与坐标(1)及(2)的存储单元MC连接，在第2区域RG2中与坐标(4)及(5)的存储单元MC连接，在第3区域RG3中与坐标(1)及(2)的存储单元MC连接。第5构成例的位线BL3在第1区域RG1中与坐标(4)及(5)的存储单元MC连接，在第2区域RG2中与坐标(1)及(2)的存储单元MC连接，在第3区域RG3中与坐标(4)及(5)的存储单元MC连接。

第5构成例的位线BL2在第1区域RG1中与坐标(3)的存储单元MC连接，在第2区域RG2中与坐标(6)的存储单元MC连接，在第3区域RG3中与坐标(3)的存储单元MC连接。第5构成例的位线BL4在第1区域RG1中与坐标(6)的存储单元MC连接，在第2区域RG2中与坐标(3)的存储单元MC连接，在第3区域RG3中与坐标(6)的存储单元MC连接。

第5构成例中，位线BL1及BL2各自在第1区域RG1与第2区域RG2之间、及第2区域RG2与第3区域RG3之间分别与位线BL3及BL4的各者交叉。从坐标(7)起重复与坐标(1)～(6)相同的连接关系。

如以上所说明，第5构成例相比于第4构成例，多个位线BL各自进而具有设置在第3区域RG3的部分，该第3区域RG3以第2区域RG2为基准而设置在与第1区域RG1为相反侧。而且，针对每相邻的2个奇数位线BL，第3区域RG3中的相邻的2个奇数位线BL各自的沿X方向的位置，与第2区域RG2中的相邻的2个奇数位线BL各自的沿X方向的位置调换。进而，第5构成例中，针对每相邻的2个偶数位线BL，第3区域RG3中的相邻的2个偶数位线BL各自的沿X方向的位置，与第2区域RG2中的相邻的2个偶数位线BL各自的沿X方向的位置调换。即，第5构成例中，在各子阵列111中，连接有组合的奇数位线BL的存储单元MC的坐标在2部位(偶数部位)调换，并且连接有组合的偶数位线BL的存储单元MC的坐标在2部位(偶数部位)调换。

换言之，在第5构成例中，多个位线BL与第3构成例相同，包含：第1组，包含第1区域RG1中所包含的第1位线部～第4位线部；第2组，包含第2区域RG2中所包含的第5位线部～第8位线部；及第3组，包含第3区域RG3中所包含的第9位线部～第12位线部。在第5构成例中，第1位线部～第4位线部例如分别对应于位线BL1～BL4。而且，在第5构成例中，第1位线部～第4位线部分别与第5位线部～第8位线部在Y方向上相邻。第5构成例中，第5位线部～第8位线部分别与第9位线部～第12位线部在Y方向上相邻。第5构成例中，在Y方向上相邻的第1组及第2组中，第1位线部与所述第7位线部连接，第3位线部与第5位线部连接，第2位线部与第8位线部连接，第4位线部与第6位线部连接。第5构成例中，在Y方向上相邻的第2组及第3组中，第5位线部与第11位线部连接，第6位线部与第12位线部连接，第7位线部与第9位线部连接，第8位线部与第10位线部连接。由此，第5构成例相比于第4构成例，可消除各子阵列111内的非对称性。

＜第6构成例＞

图16是表示第3实施方式的存储器器件100具备的存储单元阵列110的第6构成例的概略图，且抽取第1子阵列111A而表示。如图16所示，第6构成例中，各子阵列111与第1构成例相同，分割为第1区域RG1与第2区域RG2。而且，第6构成例中，在第1区域RG1中以Folded-BL方式使用的偶数位线BL在第2区域RG2中向邻近的偶数位线BL的坐标移位而进行连接。

具体而言，第6构成例中，位线BL2在第1区域RG1中与坐标(3)的存储单元MC连接，在第2区域RG2中与坐标(6)的存储单元MC连接。第6构成例中，位线BL4在第1区域RG1中与坐标(6)的存储单元MC连接，在第2区域RG2中与坐标(9)的存储单元MC连接。第6构成例中，位线BL6在第1区域RG1中与坐标(9)的存储单元MC连接，在第2区域RG2中与坐标(12)的存储单元MC连接。以下相同，第6构成例中，位线BL(2＊k)(k为1以上的整数)在第1区域RG1中与坐标(3＊k)的存储单元MC连接，在第2区域RG2中与坐标(3＊(k+1))的存储单元MC连接。第6构成例中，以Open-BL方式使用的奇数位线BL与存储单元MC的连接关系与第1实施方式相同。

如以上所说明，第6构成例中，第2区域RG2中的多个偶数位线BL各自的沿X方向的位置，向第1区域RG1中相邻的偶数位线BL的沿X方向的位置移位而设置。

换言之，第6构成例中，多个位线BL与第1构成例相同，包含：第1组，包含第1区域RG1中所包含的第1位线部～第4位线部；及第2组，包含第2区域RG2中所包含的第5位线部～第8位线部。第6构成例中，第1位线部～第4位线部例如分别对应于位线BL1～BL4。而且，第6构成例中，第1位线部～第4位线部分别与第5位线部～第8位线部在Y方向上相邻。第6构成例中，在Y方向上相邻的第1组及第2组中，第1位线部与第5位线部连接，第3位线部与第7位线部连接，第2位线部与第8位线部连接，第4位线部与邻近的第2组中所包含的第6位线部连接。而且，第6构成例中，将第2位线部与第8位线部连接的配线、及将第4位线部与第6位线部连接的配线不交叉。

＜第7构成例＞

图17是表示第3实施方式的存储器器件100具备的存储单元阵列110的第7构成例的概略图，且抽取第1子阵列111A而表示。如图17所示，第7构成例中，各子阵列111与第1构成例相同，分割为第1区域RG1与第2区域RG2。而且，第7构成例中，在第1区域RG1中以Open-BL方式使用的奇数位线BL，向第2区域RG2中邻近的奇数位线BL的坐标移位而进行连接。

具体而言，在第7构成例中，位线BL1在第1区域RG1中连接于坐标(1)及(2)的存储单元MC，在第2区域RG2中连接于坐标(4)及(5)的存储单元MC。在第7构成例中，位线BL3在第1区域RG1中连接于坐标(4)及(5)的存储单元MC，在第2区域RG2中连接于坐标(7)及(8)的存储单元MC。第7构成例中，位线BL5在第1区域RG1中连接于坐标(7)及(8)的存储单元MC，在第2区域RG2中连接于坐标(10)及(11)的存储单元MC。以下相同，在第7构成例中，位线BL(2＊k-1)(k为1以上的整数)在第1区域RG1中连接于坐标(3＊k-2)及(3＊k-1)的存储单元MC，在第2区域RG2中连接于坐标(3＊(k+1)-2)及(3＊(k+1)-1)的存储单元MC。在第7构成例中，以Folded-BL方式使用的偶数位线BL与存储单元MC的连接关系与第1实施方式相同。

如以上说明，第7构成例中，第2区域RG2中的多个奇数位线BL各自的沿X方向的位置，向第1区域RG1中相邻的奇数位线BL的沿X方向的位置移位而设置。

换言之，在第7构成例中，多个位线BL与第1构成例相同，包含：第1组，包含第1区域RG1中所包含的第1位线部～第4位线部；及第2组，包含第2区域RG2中所包含的第5位线部～第8位线部。在第7构成例中，第1位线部～第4位线部例如分别对应于位线BL1～BL4。而且，在第7构成例中，第1位线部～第4位线部分别与第5位线部～第8位线部在Y方向上相邻。第7构成例中，在Y方向上相邻的第1组及第2组中，第1位线部与第7位线部连接，第3位线部与邻近的第2组中所包含的第5位线部连接，第2位线部与第6位线部连接，第4位线部与第8位线部连接。而且，第7构成例中，连接第1位线部与第7位线部的配线、及连接第3位线部与第5位线部的配线不交叉。

＜第8构成例＞

图18是表示第3实施方式的存储器器件100具备的存储单元阵列110的第8构成例的概略图，且抽取第1子阵列111A而表示。如图18所示，第8构成例中，各子阵列111与第1构成例相同，分割为第1区域RG1与第2区域RG2。图18表示第1区域RG1的X坐标(1)～(12)与第2区域RG2的X坐标(1)～(12)的各者。而且，第8构成例中，相邻的2个位线BL在第1区域RG1与第2区域RG2之间调换而连接。

具体而言，在第8构成例中，位线BL1在第1区域RG1中与坐标(1)及(2)的存储单元MC连接，在第2区域RG2中与坐标(2)及(3)的存储单元MC连接。在第8构成例中，位线BL2在第1区域RG1中与坐标(3)的存储单元MC连接，在第2区域RG2中与坐标(1)的存储单元MC连接。从坐标(4)起重复与坐标(1)～(3)相同的连接关系。

换言之，在第8构成例中，位线BL(2＊k-1)(k为1以上的整数)在第1区域RG1中与坐标(3＊k-2)及(3＊k-1)的存储单元MC连接，在第2区域RG2中与坐标(3＊k-1)及(3＊k)的存储单元MC。在第8构成例中，位线BL(2＊k)(k为1以上的整数)在第1区域RG1中与坐标(3＊k)的存储单元MC连接，在第2区域RG2中与坐标(3＊k-2)的存储单元MC连接。

如以上所说明，第8构成例中，针对相邻的2个奇数位线BL及偶数位线BL的每一组，在第2区域RG2中连接的存储单元MC(单元晶体管CT)的指派，与在第1区域RG1中连接的存储单元MC(单元晶体管CT)的指派调换。

换言之，在第8构成例中，多个位线BL与第1构成例相同，包含：第1组，包含第1区域RG1中所包含的第1位线部～第4位线部；及第2组，包含第2区域RG2中所包含的第5位线部～第8位线部。在第8构成例中，第1位线部～第4位线部例如分别对应于位线BL1～BL4。而且，第8构成例中，在Y方向上相邻的第1组及第2组中，将第5位线部与第6位线部的配置进行调换，将第7位线部与第8位线部的配置进行调换，且第1位线部～第4位线部分别连接于第5位线部～第8位线部。因此，第8构成例中，连接第1位线部与第5位线部的配线、及连接第2位线部与第6位线部的配线交叉。同样，在第8构成例中，连接第3位线部与第7位线部的配线、及连接第4位线部与第8位线部的配线交叉。另外，“将2个位线部的配置进行调换”，表示与位线部连接的存储单元MC(Open-BL方式或Folded-BL方式)的对应关系不改变而将2个位线部的位置关系进行调换。

＜3-2＞存储器器件100的结构

以下，列举第2构成例与第8构成例为代表对第3实施方式的存储器器件100的结构进行说明。

＜第2构成例＞

图19是表示第3实施方式的存储器器件100具备的存储单元阵列110的第2构成例的平面布局的一例的俯视图，且抽取第1子阵列111A而表示。图19，在第2构成例中表示第1子阵列111A中所包含的5个位线BL1～BL5及8个字线WL1～WL8、以及与这些配线建立关联的多个存储单元MC及多个触点VC。

如图19所示，位线BL1具有设置在第1区域RG1的第1部分40、及设置在第2区域RG2的第2部分50。位线BL2具有设置在第1区域RG1的第1部分41、及设置在第2区域RG2的第2部分51。位线BL3具有设置在第1区域RG1的第1部分42、及设置在第2区域RG2的第2部分52。位线BL4具有设置在第1区域RG1的第1部分43、及设置在第2区域RG2的第2部分53。此外，第2构成例中，在第1区域RG1与第2区域RG2之间配置有配线区域WR。第1子阵列111A在配线区域WR中还包含分路线SH1及SH2与多个触点CP3。分路线SH1及SH2是导电体，例如为金属。分路线SH1与分路线SH2分离。分路线SH1及SH2分别对应于位线BL3及BL4而设置。

在第2构成例中，位线BL1的第1部分40与第2部分50隔着配线区域WR而连续地设置。在第2构成例中，位线BL2的第1部分41与第2部分51隔着配线区域WR而连续地设置。在第2构成例中，触点CP3连接于位线BL3的第1部分42与第2部分52的各者。而且，分路线SH1将连接于位线BL3的第1部分42的触点CP3与连接于位线BL3的第2部分52的触点CP3之间连接。即，位线BL3的第1部分42与第2部分52之间经由分路线SH1而与2个触点CP3电连接。同样，在第2构成例中，触点CP3连接于位线BL4的第1部分43与第2部分53的各者。而且，分路线SH2将连接于位线BL4的第1部分43的触点CP3与连接于位线BL4的第2部分53的触点CP3之间连接。即，位线BL4的第1部分43与第2部分53之间经由分路线SH2而与2个触点CP3电连接。在位线BL5以后重复配置与位线BL1～BL4相同的构成。

另外，分路线SH1及SH2各自的平面形状并未特别限定，只要可将第1区域RG1的位线BL与第2区域RG2的位线BL之间电连接即可。例如，位线BL3的第2部分52的端部延伸设置在位线BL2的第1部分41与位线BL4的第2部分53之间。而且，触点CP3连接于位线BL3的第2部分52的该端部。进而，设置在配线区域WR的位线BL2的局部平面形状例如设置为曲柄形状。而且，位线BL2是与位线BL3及BL4的任一者均分离设置。由此，第2构成例中，可抑制配线区域WR的沿Y方向的宽度，且可将在第1区域RG1与第2区域RG2之间交叉的配线连接。

图20是表示第3实施方式的存储器器件100具备的存储单元阵列110(第1子阵列111A)的第2构成例的截面结构的一例的沿图19的XX-XX线的截面图。图20表示位线BL4的第1部分43及第2部分53的连接部分。如图20所示，2个触点CP3分别设置在位线BL4的第1部分43上与位线BL4的第2部分53上。而且，在2个触点CP3上设置有分路线SH2。分路线SH2例如设置在比位线BL更上层。即，本例中，与位线BL4交叉的位线BL2及BL3设置在分路线SH2与板线PL之间。如此，第2构成例中，在第1区域RG1与第2区域RG2之间交叉的多个位线BL中的至少1者，经由比位线BL更上层的分路线SH而在第1区域RG1与第2区域RG2之间电连接。

另外，在第2构成例中，利用分路线SH的位线BL并不限定于以上说明的位线BL。只要利用分路线SH能够实现第2构成例中的位线BL的连接关系即可。此外，第2构成例的位线BL的在第1区域RG1与第2区域RG2之间的利用分路线SH进行的连接，也可应用于第1构成例、第3构成例～第8构成例的任一者。

＜第8构成例＞

图21是表示第3实施方式的存储器器件100具备的存储单元阵列110的第8构成例的平面布局的一例的俯视图，且抽取第1子阵列111A而表示。图21在第8构成例中表示第1子阵列111A中所包含的5个位线BL1～BL5及8个字线WL1～WL8、以及与这些配线建立关联的多个存储单元MC及多个触点VC。以下，第8构成例中，对与第2构成例不同的方面进行说明。

如图21所示，在第8构成例中，位线BL1的第1部分40与第2部分50隔着配线区域WR而连续地设置。在第8构成例中，位线BL3的第1部分42与第2部分52隔着配线区域WR而连续地设置。在第8构成例中，触点CP3连接于位线BL2的第1部分41与第2部分51的各者。而且，分路线SH1将与位线BL2的第1部分41连接的触点CP3及与位线BL2的第2部分51连接的触点CP3之间连接。即，位线BL2的第1部分41与第2部分51之间经由分路线SH1而与2个触点CP3电连接。同样，在第8构成例中，触点CP3连接于位线BL4的第1部分43与第2部分53的各者。而且，分路线SH2将与位线BL4的第1部分43连接的触点CP3及与位线BL4的第2部分53连接的触点CP3之间连接。即，位线BL4的第1部分43与第2部分53之间经由分路线SH2而与2个触点CP3电连接。在位线BL5以后重复配置与位线BL1～BL4相同的构成。

在第8构成例中，位线BL1在第1区域RG1与第2区域RG2之间向X方向偏移1坐标量而设置。在第8构成例中，位线BL3在第1区域RG1与第2区域RG2之间向X方向偏移1坐标量而设置。换言之，第8构成例中，使位线BL的配置在第1区域RG1与第2区域RG2之间偏移，由此将以Open-BL方式使用的奇数位线BL与以Folded-BL方式使用的偶数位线BL的指派进行调换。另外，利用分路线SH的位线BL也可不为偶数位线BL而为奇数位线BL。位线BL偏移的方向可为X轴的正方向，也可为负方向。

＜3-3＞第3实施方式的效果

隔在Folded-BL方式的读出对象的位线BL与参照位线BL之间的Open-BL方式的位线BL中，复原时的逆向噪声相抵消。另一方面，未隔在Folded-BL方式的读出对象的位线BL与参照位线BL之间的Open-BL方式的位线BL，接收来自2个独立的Folded-BL方式的位线BL的噪声。

由此，第3实施方式的存储器器件100具有在子阵列111内使多个位线交叉的构成。由此，第3实施方式的存储器器件100可使配置在以Folded-BL方式相邻的位线BL之间的Open-BL方式的位线BL的由耦合引起的噪声的对称性提高。其结果，第3实施方式的存储器器件100可减轻来自相邻的位线BL的噪声的非对称性，从而相比于第1实施方式可使读出容限提高。

＜4＞第4实施方式

第4实施方式的存储器器件100具有如下结构，即，使用设置在字线WL的高度的配线来实现第3实施方式中所说明的位线BL的配置。以下，对第4实施方式的存储器器件100的详情进行说明。

＜4-1＞存储器器件100的结构

＜4-1-1＞存储单元阵列110的平面布局

图22是表示第4实施方式的存储器器件100具备的存储单元阵列110(第1子阵列111A)的平面布局的一例的俯视图，且抽取第1子阵列111A而表示。图22在第4实施方式中表示第1子阵列111A中所包含的5个位线BL1～BL5、第1区域RG1中所包含的2个字线WL3及WL4、第2区域RG2中所包含的2个字线WL5及WL6、以及与这些配线建立关联的多个存储单元MC及多个触点VC。如图22所示，第4实施方式的存储器器件100具有如下构成，即，相对于第3实施方式而配线区域WR的结构不同，多个触点CP3被置换为多个触点CP4，多个分路线SH1及SH2被置换为多个分路线SHa1及SHa2。

分路线SHa1及SHa2是导电体，使用与配线区域WR的结构对应的材料。分路线SHa1与分路线SHa2分离。分路线SHa1及SHa2分别对应于位线BL3及BL4而设置。分路线SHa1及SHa2设置在与字线WL相同的高度。各触点CP4将分路线SHa1及SHa2与对应的位线BL的端部连接。

具体而言，在第4实施方式中，触点CP4连接于位线BL3的第1部分42与第2部分52的各者。而且，分路线SHa1将与位线BL3的第1部分42连接的触点CP4及与位线BL3的第2部分52连接的触点CP4之间连接。即，位线BL3的第1部分42与第2部分52之间经由分路线SHa1而与2个触点CP4电连接。同样，在第4实施方式中，触点CP4连接于位线BL4的第1部分43与第2部分53的各者。而且，分路线SHa2将与位线BL4的第1部分43连接的触点CP4及与位线BL4的第2部分53连接的触点CP4之间连接。即，位线BL4的第1部分43与第2部分53之间经由分路线SHa2而与2个触点CP4电连接。在位线BL5以后重复配置与位线BL1～BL4相同的构成。另外，分路线SHa1及SHa2各自的平面形状并未特别限定，只要能够将第1区域RG1的位线BL与第2区域RG2的位线BL之间电连接即可。

＜4-1-2＞存储单元阵列110的截面结构

以下，对第4实施方式的存储器器件100具备的存储单元阵列110的截面结构的第1～第3例依序进行说明。

＜第1例＞

图23是表示第4实施方式的存储器器件100具备的存储单元阵列110(第1子阵列111A)的截面结构的第1例的沿图22的XXIII-XXIII线的截面图。图23表示位线BL4的第1部分43及第2部分53的连接部分。如图23所示，2个触点CP4例如设置在与对应于单元晶体管CT而设置的半导体层10及栅极绝缘层11相同的高度。即，本例中，触点CP4的下端高度与半导体层10及栅极绝缘层11的下端高度一致。此外，触点CP4的上端高度与半导体层10及栅极绝缘层11的上端高度一致。触点CP4包含导电体层13。导电体层13例如为导体如为金属、或掺杂有杂质的半导体。

例如，在各导电体层13上设置有触点VC。建立关联的位线BL的一部分相接于导电体层13上的触点VC上。具体而言，位线BL4的第1部分43的下表面在配线区域WR中经由触点VC而与导电体层13(触点CP4)电连接。位线BL4的第2部分53的下表面在配线区域WR中经由触点VC而与导电体层13(触点CP4)电连接。

各触点CP4贯通建立关联的分路线SH。具体而言，设置在位线BL4的第1部分43的下方的导电体层13、与设置在位线BL4的第2部分53的下方的导电体层13各自贯通相同的分路线SHa2，且电连接。由此，位线BL4在第1区域RG1与第2区域RG2之间经由2个触点CP4与分路线SHa2而电连接。

第1例中，存储器器件100不在各触点CP4的下方具有与单元电容器CC相同的结构。换言之，第1例中，存储器器件100省略配线区域WR(具体而言，各触点CP4的下方)的虚设的单元电容器CC。另外，“虚设的单元电容器CC”为如下构成，即，其是在为形成单元电容器CC而形成多个孔的工序中，为补偿该多个孔的形状而配置。只要能够形成单元电容器CC，则也可省略虚设的单元电容器CC。

在触点CP4的柱状结构的形成中利用用来形成单元晶体管CT的孔(通道孔)形成工序。具体而言，例如，将与单元晶体管CT对应的多个孔的形成、及与触点CP4对应的多个孔的形成一起执行。而且，将与单元晶体管CT对应的结构及与触点CP4对应的结构在不同的工序中执行。但并不限定于此，只要能够形成第1例的存储器器件100的结构，则也可利用其它制造工序。用来形成触点CP4的多个孔也可不与通道孔的间距一致地形成。

另外，只要能够将位线BL4的第1部分43与第2部分53之间经由分路线SHa2连接，则也可省略与分路线SHa2连接的触点VC。在第1例中，利用分路线SHa的位线BL并不限定于以上说明的位线BL。只要利用分路线SH能够实现第1例的位线BL的连接关系即可。此外，第1例的位线BL的在第1区域RG1与第2区域RG2之间的利用分路线SH进行的连接，也可应用于第3实施方式的第1～第8构成例的任一者。

＜第2例＞

图24是表示第4实施方式的存储器器件100具备的存储单元阵列110(第1子阵列111A)的截面结构的第2例的截面图，且表示与图23相同的区域。如图24所示，第2例的第1子阵列111A相对于第1例，触点CP4的构成不同。具体而言，第2例中，触点CP4包含与单元晶体管CT相同组成的半导体层10。即，第2例的触点CP4具有如下构成，即，从单元晶体管CT省略栅极绝缘层11，且填充有作为通道来使用的材料。触点CP4内的半导体层10的上端例如相接于触点VC。而且，触点CP4内的半导体层10经由触点VC而与建立关联的位线BL连接。

各触点CP4的半导体层10贯通建立关联的分路线SH。具体而言，设置在位线BL4的第1部分43的下方的半导体层10、与设置在位线BL4的第2部分53的下方的半导体层10的各者贯通相同的分路线SHa2，且电连接。由此，位线BL4在第1区域RG1与第2区域RG2之间经由2个触点CP4与分路线SHa2而电连接。第2例中，存储器器件100不在各触点CP4的下方具有与单元电容器CC相同的结构。第2例的存储单元阵列110的其它构成与第1例相同。

另外，只要能够将位线BL4的第1部分43与第2部分53之间经由分路线SHa2连接，则也可省略与分路线SHa2连接的触点VC。第2例中，利用分路线SHa的位线BL并不限定于以上说明的位线BL。只要利用分路线SHa能够实现第2例的位线BL的连接关系即可。此外，第2例的位线BL的在第1区域RG1与第2区域RG2之间的利用分路线SHa进行的连接，也可应用于第3实施方式的第1～第8构成例的任一者。

＜第3例＞

图25是表示第4实施方式的存储器器件100具备的存储单元阵列110(第1子阵列111A)的截面结构的第3例的截面图，且表示与图23相同的区域。如图25所示，第3例的第1子阵列111A具有如下构成，即，相对于第1例，而在配线区域WR配置有多个虚设的单元电容器CC(虚设柱DP)，且触点CP4的结构不同。虚设柱DP具有与单元电容器CC相同的结构。而且，第3例的触点CP4与虚设柱DP分离。

具体而言，配置在虚设柱DP的上方的触点CP4的下端高度是与虚设柱DP的上端分离配置。第3例的触点CP4的上端高度例如与单元晶体管CT(半导体层10)的上端高度一致。第3例中，触点CP4包含导电体层14。作为导电体层14，也可使用半导体层10、导电体层13，只要使用能够与分路线SHa2电连接的材料即可。第3例的存储单元阵列110的其它构成与第1例相同。

另外，只要能够将位线BL4的第1部分43与第2部分53之间经由分路线SHa2连接，则也可省略与分路线SHa2连接的触点VC。此外，第3例中，导电体层14也可不贯通分路线SHa2。该情况下，触点CP4(导电体层14)设置在分路线SHa2上。第3例中，利用分路线SHa的位线BL并不限定于以上说明的位线BL。只要利用分路线SHa能够实现第3例的位线BL的连接关系即可。此外，第3例的位线BL的在第1区域RG1与第2区域RG2之间的利用分路线SHa进行的连接，也可应用于第3实施方式的第1～第8构成例的任一者。

＜4-2＞第4实施方式的效果

第4实施方式的存储器器件100中，使用字线WL的配线层来实现第3实施方式般的子阵列111内的位线BL的交叉。由此，第4实施方式的存储器器件100相比于第3实施方式可削减存储器器件100的制造工序，从而可抑制存储器器件100的制造成本。

＜5＞其他

上述实施方式的说明中使用的图式中，例示了单元电容器CC、单元晶体管CT、触点CP的各者在Z方向上具有相同直径的情况，但并不限定于此。这些构成要素也可具有圆锥形状、倒圆锥形状或弯曲形状。

上述实施方式中，存储器器件100的电路构成、平面布局及截面结构分别可适当变更。例如，包含晶体管TR1及TR2等的CMOS电路也可不设置在单元电容器CC的下方的半导体衬底SUB上，CMOS电路也可设置在单元电容器CC的周边附近的半导体衬底SUB上。此外，例如存储器器件100也可具有将板线PL、存储单元MC、字线WL及位线BL的组上下反转而配置的构成。图26是表示变化例的存储器器件100具备的存储单元阵列110的截面结构的一例的截面图。如图26所示，存储器器件100也可具有如下结构，即，在半导体衬底SUB的上方依序设置有位线BL、字线WL、单元电容器CC、板线PL。本变化例中，板线PL经由触点CP1、配线M1及触点CP2而与配线M0电连接。此外，字线WL经由触点CP1而与配线M0电连接。另外，本变化例中，也可为触点CP1被分割为多个触点，且在分割的部分设置有配线。

第1实施方式的说明中，奇数位线BL与以Open-BL方式使用的位线BL建立对应，偶数位线BL与以Folded-BL方式使用的位线BL建立对应。但并不限定于此，位线BL的偶奇也可以任意位置的位线BL为基准来定义。因此，上述实施方式中，也可将奇数位线BL与偶数位线BL的关系进行调换。同样，上述实施方式中，也可将奇数字线WL与偶数字线WL的关系进行调换。

本说明书中，“连接”表示电连接，不排除例如中间介置有其它元件。对于“电连接”，只要能够与电连接的情况相同地动作，则也可隔着绝缘体。“圆锥形状”表示随着远离作为基准的衬底而变细的形状。“倒圆锥形状”表示随着远离作为基准的衬底而变粗的形状。“柱状”表示为例如设置在存储器器件100的制造工序中形成的孔内的结构体。“宽度”表示例如X方向或Y方向上的构成要素的宽度。“半导体层”也可称为“导电体层”。“Z方向”也可改称为立式晶体管的通道的延伸方向。

本说明书中，“区域”也可视为由作为基准的衬底包含的构成。“高度”对应于例如测量对象的构成与半导体衬底SUB的Z方向的间隔。也可使用除半导体衬底SUB以外的构成作为“高度”的基准。“平面位置”表示平面布局中的构成要素的位置。“顶视(俯视)”例如对应于从板线PL侧观察半导体衬底SUB。“复原”表示在DRAM中将读出的数据写回至存储单元MC的动作。DRAM中，由于存储单元MC中存储的数据因数据的读出而被破坏，因此执行该复原。

对本发明的若干实施方式进行了说明，但这些实施方式是作为例子来提示，并未意图限定发明的范围。这些新颖的实施方式能够以其它各种方式来实施，且可在不脱离发明的主旨的范围进行各种省略、置换、变更。这些实施方式及其变化包含在发明的范围及主旨中，并且包含在权利要求所述的发明及其相同范围内。

对本发明的若干实施方式进行了说明，但这些实施方式是作为例子来提示，并未意图限定发明的范围。这些新颖的实施方式能够以其它各种方式来实施，且可在不脱离发明的主旨的范围进行各种省略、置换、变更。这些实施方式及其变化包含在发明的范围及主旨中，并且包含在权利要求所述的发明及其相同范围内。

[符号的说明]

100:存储器器件

110:存储单元阵列

111:子阵列

120:行控制电路

121:驱动器电路

122:地址解码器

130:列控制电路

131:驱动器电路

132:地址解码器

133:感测放大器电路

140:读出/写入电路

150:输入输出电路

160:控制电路

200:存储器控制器

10:半导体层

11:栅极绝缘层

12:栅极电极

13,14,19,22,23:导电体层

24:绝缘体层

30:井区域

31:栅极电极

32:栅极绝缘层

33:源极/漏极区域

AA:活动区域

BL:位线

WL:字线

MC:存储单元

CC:单元电容器

CT:单元晶体管

TR:晶体管

CP0～CP4:触点

M0,M1:配线

RG:区域

SH:分路线。

Claims (22)

1.一种存储器器件，具备：

多个字线，分别在第1方向上延伸设置，且在与所述第1方向交叉的第2方向上排列；

多个位线，分别在所述第2方向上延伸设置，且在所述第1方向上排列；

多个晶体管，分别具有在与所述第1方向及所述第2方向交叉的第3方向上延伸设置的通道；

多个电容器，各自的一电极分别连接于所述多个晶体管各自的一端；及

板线，连接有所述多个电容器各自的另一电极；且

所述多个晶体管包含：多个第1晶体管，栅极端连接于所述多个字线中所包含的第1字线；及多个第2晶体管，栅极端连接于包含在所述多个字线中且与所述第1字线相邻的第2字线；所述多个第1晶体管与所述多个第2晶体管在所述第1方向上相互交错配置，

所述多个位线包含在所述第1方向上依序排列的第1至第4位线，所述第1位线及所述第3位线各自连接于所述第1晶体管及所述第2晶体管各自的另一端，所述第2位线连接于所述第1晶体管的另一端且不连接于所述第2晶体管的另一端，所述第4位线连接于所述第2晶体管的另一端且不连接于所述第1晶体管的另一端。

2.根据权利要求1所述的存储器器件，其中

所述多个位线包含含有所述第1位线、所述第2位线、所述第3位线及所述第4位线的组，

所述组在所述第1方向上重复配置。

3.根据权利要求2所述的存储器器件，其还具备多个第1触点，且

所述多个第1触点包含连接所述第1位线与所述第1晶体管之间的第1触点、连接所述第1位线与所述第2晶体管之间的第1触点、连接所述第3位线与所述第1晶体管之间的第1触点、及连接所述第3位线与所述第2晶体管之间的第1触点。

4.根据权利要求3所述的存储器器件，其中

所述多个第1触点包含连接所述第2位线与所述第1晶体管之间的第1触点、及连接所述第4位线与所述第2晶体管之间的第1触点。

5.根据权利要求3所述的存储器器件，其中

所述第2位线与所述第4位线的各者设置在与所述多个第1触点相同的高度。

6.根据权利要求1至5中任一项所述的存储器器件，其中

所述多个晶体管各自包含：半导体层，在所述第3方向上延伸设置；及栅极绝缘层，设置在所述半导体层与所述多个字线的任一者之间；且

所述半导体层包含氧化物半导体。

7.一种存储器器件，具备：

多个字线，分别在第1方向上延伸设置，且在与所述第1方向交叉的第2方向上排列；

多个位线，分别在所述第2方向上延伸设置，且在所述第1方向上排列；

多个晶体管，分别具有在所述第1方向及所述第2方向交叉的第3方向上延伸设置的通道；

多个电容器，各自的一电极分别连接于所述多个晶体管各自的一端；及

板线，连接有所述多个电容器各自的另一电极；且

所述多个晶体管包含：多个第1晶体管及多个第2晶体管，包含在第1区域中；及多个第3晶体管及多个第4晶体管，包含在第2区域中；所述多个第1晶体管各自的栅极端连接于所述多个字线中所包含的第1字线，所述多个第2晶体管各自的栅极端连接于包含在所述多个字线中且与所述第1字线相邻的第2字线，所述多个第3晶体管各自的栅极端连接于所述多个字线中所包含的第3字线，所述多个第4晶体管各自的栅极端连接于包含在所述多个字线中且与所述第3字线相邻的第4字线，所述多个第1晶体管与所述多个第2晶体管在所述第1方向上相互交错配置，所述多个第3晶体管与所述多个第4晶体管在所述第1方向上相互交错配置，

所述多个位线包含在所述第1区域中在所述第1方向上依序排列的第1至第4位线部、及在所述第2区域中在所述第1方向上依序排列的第5至第8位线部，

所述第1位线部及所述第3位线部各自连接于所述第1晶体管及所述第2晶体管各自的另一端，所述第2位线部连接于所述第1晶体管的另一端且不连接于所述第2晶体管的另一端，所述第4位线部连接于所述第2晶体管的另一端且不连接于所述第1晶体管的另一端，所述第5位线部及所述第7位线部各自连接于所述第3晶体管及所述第4晶体管各自的另一端，所述第6位线部连接于所述第3晶体管的另一端且不连接于所述第4晶体管的另一端，所述第8位线部连接于所述第4晶体管的另一端且不连接于所述第3晶体管的另一端，

所述第1位线部与所述第5位线部及所述第7位线部的一者连接，所述第3位线部与所述第5位线部及所述第7位线部的另一者连接，所述第2位线部与所述第6位线部及所述第8位线部的一者连接，所述第4位线部与所述第6位线部及所述第8位线部的另一者连接。

8.根据权利要求7所述的存储器器件，其中

所述多个位线包含含有所述第1至第4位线部的第1组、及含有所述第5至第8位线部的第2组，所述第1组与所述第2组的各者在所述第1方向上重复配置。

9.根据权利要求7所述的存储器器件，其中

所述第1位线部至所述第4位线部分别与所述第5位线部至所述第8位线部在所述第2方向上相邻，

所述第1位线部与所述第7位线部连接，所述第3位线部与所述第5位线部连接，所述第2位线部与所述第6位线部连接，所述第4位线部与所述第8位线部连接。

10.根据权利要求7所述的存储器器件，其中

所述第1位线部至所述第4位线部分别与所述第5位线部至所述第8位线部在所述第2方向上相邻，

所述第1位线部与所述第5位线部连接，所述第3位线部与所述第7位线部连接，所述第2位线部与所述第8位线部连接，所述第4位线部与所述第6位线部连接。

11.根据权利要求10所述的存储器器件，其中

所述多个晶体管包含第3区域中所包含的多个第5晶体管及多个第6晶体管，所述多个第5晶体管各自的栅极端连接于所述多个字线中所包含的第5字线，所述多个第6晶体管各自的栅极端连接于包含在所述多个字线中且与所述第5字线相邻的第6字线，所述多个第5晶体管与所述多个第6晶体管在所述第1方向上相互交错配置，所述第2区域配置在所述第1区域与所述第3区域之间，

所述多个位线包含在所述第3区域中在所述第1方向上依序排列的第9至第12位线部，所述第9位线部及所述第11位线部各自连接于所述第5晶体管及所述第6晶体管各自的另一端，所述第10位线部连接于所述第5晶体管的另一端且不连接于所述第6晶体管的另一端，所述第12位线部连接于所述第6晶体管的另一端且不连接于所述第5晶体管的另一端，

所述第5位线部至所述第8位线部分别与所述第9位线部至所述第12位线部在所述第2方向上相邻，

所述第5位线部与所述第9位线部连接，所述第6位线部与所述第12位线部连接，所述第7位线部与所述第11位线部连接，所述第8位线部与所述第10位线部连接。

12.根据权利要求7所述的存储器器件，其中

所述第1位线部至所述第4位线部分别与所述第5位线部至所述第8位线部在所述第2方向上相邻，

所述第1位线部与所述第7位线部连接，所述第3位线部与所述第5位线部连接，所述第2位线部与所述第8位线部连接，所述第4位线部与所述第6位线部连接。

13.根据权利要求12所述的存储器器件，其中

所述多个晶体管包含第3区域中所包含的多个第5晶体管及多个第6晶体管，所述多个第5晶体管各自的栅极端连接于所述多个字线中所包含的第5字线，所述多个第2晶体管各自的栅极端连接于包含在所述多个字线中且与所述第5字线相邻的第6字线，所述多个第5晶体管与所述多个第6晶体管在所述第1方向上相互交错配置，所述第2区域配置在所述第1区域与所述第3区域之间，

所述多个位线包含在所述第3区域中在所述第1方向上依序排列的第9至第12位线部，所述第9位线部及所述第11位线部各自连接于所述第5晶体管与所述第6晶体管的各者的另一端，所述第10位线部连接于所述第5晶体管的另一端且不连接于所述第6晶体管的另一端，所述第12位线部连接于所述第6晶体管的另一端且不连接于所述第5晶体管的另一端，

所述第5位线部至所述第8位线部分别与所述第9位线部至所述第12位线部在所述第2方向上相邻，

所述第5位线部与所述第11位线部连接，所述第6位线部与所述第12位线部连接，所述第7位线部与所述第9位线部连接，所述第8位线部与所述第10位线部连接。

14.根据权利要求11或13所述的存储器器件，其中

所述多个位线包含含有所述第9至第12位线部的第3组，所述第3组在所述第1方向上重复配置。

15.根据权利要求8所述的存储器器件，其中

所述第1位线部至所述第4位线部分别与所述第5位线部至所述第8位线部在所述第2方向上相邻，

在所述第2方向上相邻的所述第1组及所述第2组中，所述第1位线部与所述第5位线部连接，所述第3位线部与所述第7位线部连接，所述第2位线部与所述第8位线部连接，所述第4位线部与邻近的第2组中所包含的所述第6位线部连接，

连接所述第2位线部与所述第8位线部的配线、及连接所述第4位线部与所述第6位线部的配线不交叉。

16.根据权利要求8所述的存储器器件，其中

所述第1位线部至所述第4位线部分别与所述第5位线部至所述第8位线部在所述第2方向上相邻，

在所述第2方向上相邻的所述第1组及所述第2组中，所述第1位线部与所述第7位线部连接，所述第3位线部与邻近的第2组中所包含的所述第5位线部连接，所述第2位线部与所述第6位线部连接，所述第4位线部与所述第8位线部连接，

连接所述第1位线部与所述第7位线部的配线、及连接所述第3位线部与所述第5位线部的配线不交叉。

17.根据权利要求8所述的存储器器件，其中

在所述第2组中，将所述第5位线部与所述第6位线部的配置进行调换，且将所述第7位线部与所述第8位线部的配置进行调换，

在所述第2方向上相邻的所述第1组及所述第2组中，所述第1位线部至所述第4位线部分别连接于所述第5位线部至所述第8位线部。

18.根据权利要求7所述的存储器器件，其中

在所述第1区域与所述第2区域之间的第4区域中，还具备设置在第1层的配线，

所述多个位线设置在第2层，所述多个晶体管设置在第3层，所述第2层在所述第3方向上位于所述第1层与所述第3层之间，

所述第1位线部至所述第4位线部的任一者与所述第5位线部至所述第8位线部的任一者之间经由所述配线电连接。

19.根据权利要求7所述的存储器器件，其中

在所述第1区域与所述第2区域之间的第4区域中，还具备设置在设置有所述多个字线的高度的配线，

所述第1位线部至所述第4位线部的任一者与所述第5位线部至所述第8位线部的任一者之间经由所述配线电连接。

20.根据权利要求19所述的存储器器件，其还具备分别贯通所述配线而设置的2个第1触点，

所述多个晶体管各自包含：半导体层，在所述第3方向上延伸设置；及栅极绝缘层，设置在所述半导体层与所述多个字线的任一者之间；

所述2个第1触点中的一者连接于所述第1位线部至所述第4位线部中的任一者，所述2个第1触点中的另一者连接于所述第5位线部至所述第8位线部中的任一者，

所述第1触点的底面高度与所述半导体层的底面高度一致，所述第1触点的上表面高度与所述半导体层的上表面高度一致，

所述第1触点包含与所述半导体层不同的导电体。

21.根据权利要求19所述的存储器器件，其还具备分别贯通所述配线而设置的2个第1触点，

所述多个晶体管各自包含：半导体层，在所述第3方向上延伸设置；及栅极绝缘层，设置在所述半导体层与所述多个字线的任一者之间；

所述2个第1触点中的一者连接于所述第1位线部至所述第4位线部中的任一者，所述2个第1触点中的另一者连接于所述第5位线部至所述第8位线部中的任一者，

所述第1触点的底面高度与所述半导体层的底面高度一致，所述第1触点的上表面高度与所述半导体层的上表面高度一致，

所述第1触点包含与所述半导体层相同的材料。

22.根据权利要求19所述的存储器器件，其还具备：

2个第1触点，分别贯通所述配线而设置；及

至少1个虚设电容器，在所述第4区域中设置在与所述多个电容器相同的高度；

所述多个晶体管各自包含：半导体层，在所述第3方向上延伸设置；及栅极绝缘层，设置在所述半导体层与所述多个字线的任一者之间；

所述2个第1触点中的一者连接于所述第1位线部至所述第4位线部中的任一者，所述2个第1触点中的另一者连接于所述第5位线部至所述第8位线部中的任一者，

所述第1触点的底面设置在比所述虚设电容器的上表面高的位置，所述第1触点的上表面高度与所述半导体层的上表面高度一致。