CN111129018A - 半导体存储装置 - Google Patents

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Abstract

本发明的实施方式提供一种可减少耗电的半导体存储装置。实施方式的半导体存储装置包含：第1配线(BL)；第2配线(SL)；第3配线(SG)；第4配线(WL)；第5配线(TG)；半导体层(46)，一端位于第4配线与第5配线之间，另一端连接于第1配线；存储单元(MC)；导电层，一端连接于第2配线，另一端连接于半导体层；第1绝缘层(45)，以延伸存在于第3配线与半导体层之间、第4配线与半导体层之间、及第5配线与导电层之间的方式设置；氧化物半导体层(44)，以延伸存在于第4配线与第1绝缘层之间、及第5配线与第1绝缘层之间的方式设置；以及第2绝缘层(43)，以延伸存在于第4配线与氧化物半导体层之间、及第5配线与氧化物半导体层之间的方式设置。

Description

半导体存储装置
[相关申请]
本申请享有以日本专利申请2018-205642号(申请日：2018年10月31日)为基础申请的优先权。本申请通过参考该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及一种半导体存储装置。
背景技术
近年来，利用信息终端或因特网、云等处理的数据量爆发性地增加。随之，要求存储设备的大容量化、比特成本的降低。
理想的存储设备是高速性、高存储密度及低比特成本的非易失性半导体存储装置。现状下，不存在满足所有要求的存储设备，而是根据用途将合适的存储设备提供给用户。
发明内容
本发明所要解决的问题是提供一种能够减少耗电的半导体存储装置。
实施方式的半导体存储装置包含：第1配线；第2配线，在第1方向上设置在第1配线的上方；第3配线，在第1方向上设置在第1配线与第2配线之间的位置；第4配线，在第1方向上设置在第2配线与第3配线之间的位置；第5配线，在第1方向上设置在第2配线与第4配线之间的位置；半导体层，在第1方向延伸，且在第1方向上一端位于第4配线与第5配线之间，另一端连接于第1配线；存储单元，对半导体层与第4配线之间施加电压并存储信息；导电层，在第1方向延伸，且在第1方向上一端连接于第2配线，另一端连接于半导体层；第1绝缘层，在第1方向延伸，且以延伸存在于第3配线与半导体层之间、第4配线与半导体层之间、及第5配线与导电层之间的方式设置；氧化物半导体层，在第1方向延伸，且以延伸存在于第4配线与第1绝缘层之间、及第5配线与第1绝缘层之间的方式设置；以及第2绝缘层，在第1方向延伸，且以延伸存在于第4配线与氧化物半导体层之间、及第5配线与氧化物半导体层之间的方式设置。
附图说明
图1是第1实施方式的半导体存储装置的整体图。
图2是第1实施方式的半导体存储装置所具备的存储单元阵列的电路图。
图3是第1实施方式的半导体存储装置所具备的存储组件的立体图。
图4是第1实施方式的半导体存储装置所具备的存储单元阵列中的字线的俯视图。
图5是第1实施方式的半导体存储装置所具备的存储组件的剖视图。
图6是表示第1实施方式的半导体存储装置所具备的存储单元的V-I特性的曲线图。
图7是表示第1实施方式的半导体存储装置所具备的存储组件的写入动作的示意图。
图8是表示第1实施方式的半导体存储装置的写入动作的存储组件的等效电路图。
图9是第1实施方式的半导体存储装置所具备的存储组件中的氧化物半导体的带隙图。
图10是表示第1实施方式的半导体存储装置的读出动作的存储组件的等效电路图。
图11是表示第1实施方式的半导体存储装置的写入动作、数据保存状态、及读出动作时的各配线的电压的时序图。
图12是表示第1实施方式的半导体存储装置所具备的存储组件的制造步骤的剖视图。
图13是表示第1实施方式的半导体存储装置所具备的存储组件的制造步骤的剖视图。
图14是表示第1实施方式的半导体存储装置所具备的存储组件的制造步骤的剖视图。
图15是表示第1实施方式的半导体存储装置所具备的存储组件的制造步骤的剖视图。
图16是表示第1实施方式的半导体存储装置所具备的存储组件的制造步骤的剖视图。
图17是表示第1实施方式的半导体存储装置所具备的存储组件的制造步骤的剖视图。
图18是表示第1实施方式的半导体存储装置所具备的存储组件的制造步骤的剖视图。
图19是表示第1实施方式的半导体存储装置所具备的存储组件的制造步骤的剖视图。
图20是表示第1实施方式的半导体存储装置所具备的存储组件的制造步骤的剖视图。
图21是第2实施方式的半导体存储装置所具备的存储单元阵列中的传送栅极线的俯视图。
图22是第3实施方式的半导体存储装置所具备的存储单元阵列的俯视图。
图23是第3实施方式的半导体存储装置所具备的存储单元阵列的电路图。
图24是第4实施方式的半导体存储装置所具备的存储单元阵列的电路图。
图25是第4实施方式的半导体存储装置所具备的存储组件的剖视图。
图26是表示第5实施方式的半导体存储装置所具备的存储单元的V-I特性的曲线图。
具体实施方式
以下，参考附图，对实施方式进行说明。在该说明时，对具有大致相同的功能及构成的构成要素标注相同符号。另外，以下所示的各实施方式是例示用来将该实施方式的技术思想具体化的装置或方法的实施方式，实施方式的技术思想并非将构成零件的材质、形状、构造、配置等特定为下述情况。实施方式的技术思想可在权利要求书中添加各种变更。
1.第1实施方式
对第1实施方式的半导体存储装置进行说明。在本实施方式中，对在存储单元的电荷储存层使用氧化物半导体的情况进行说明。
1.1构成
1.1.1半导体存储装置的构成
首先，使用图1对半导体存储装置1的整体构成进行说明。此外，在图1的例子中，利用箭头线表示各区块的连接的一部分，但各区块间的连接并不限定于此。
如图1所示，半导体存储装置1电连接于主机设备2。主机设备2例如是存储器控制器或处理器(例如CPU(Central Processing Unit，中央处理单元))等。
半导体存储装置1例如响应来自主机设备2的要求(命令)，而执行数据的读出动作、写入动作、及删除动作等。
主机设备2设置在半导体存储装置1的外部。此外，半导体存储装置1也可以设置在主机设备2的内部。
主机设备2当使半导体存储装置1动作时，将命令、地址、及各种控制信号发送至半导体存储装置1。更具体来说，例如，主机设备2在半导体存储装置1的写入动作时，将应写入的数据(应存储的数据)与写入命令一同发送至半导体存储装置1。另外，例如，主机设备2在半导体存储装置1的读出动作时，接收从半导体存储装置1读出的数据作为对读出命令的应答。
半导体存储装置1包含存储单元阵列10、解码器11、行控制电路12、列控制电路13、写入/读出电路14、输入输出电路15、电压产生电路16、及定序器17。
存储单元阵列10例如包含1个或多个子阵列。子阵列包含非易失地存储数据的多个存储组件MU。子阵列包含沿着行方向配置的多条字线、传送栅极线、及选择栅极线。另外，子阵列包含沿着列方向配置的多条位线及源极线。存储组件MU与字线、传送栅极线、选择栅极线、位线、及源极线建立关联而配置在m×n个(m及n为1以上的整数)矩阵上。
解码器11对从主机设备2供给的地址进行解码。利用解码器11对存储单元阵列10的行地址、及存储单元阵列10的列地址进行解码。
行控制电路12基于利用解码器11所得的行地址的解码结果，控制配置在存储单元阵列10的行方向的字线、传送栅极线、及选择栅极线。更具体来说，行控制电路12基于行地址来选择子阵列。进而，行控制电路12选择所选择的子阵列中的行方向，将从电压产生电路16供给的电压施加至字线等。例如，行控制电路12包含字线驱动器(字线选择电路)等。
列控制电路13基于利用解码器11所得的列地址的解码结果，控制配置在存储单元阵列10的列方向的位线及源极线。列控制电路13包含BL选择电路18及SL选择电路19。
BL选择电路18基于列地址，选择1条或多条位线。
SL选择电路19基于列地址，选择1条或多条源极线。
写入/读出电路14基于写入命令及读出命令，进行针对存储单元阵列10内所选择的存储组件MU的数据的写入动作及读出动作。例如，写入/读出电路14包含数据寄存器、写入驱动器、读出驱动器、及感测放大器等。
输入输出电路15作为半导体存储装置1的内部接口发挥功能。输入输出电路15从主机设备2接收数据、命令、控制信号、及地址等。输入输出电路15将从存储单元阵列10读出的数据向主机设备2发送。例如，输入输出电路15包含能够暂时保存数据、命令、信号、及地址的锁存电路。
电压产生电路16产生用于写入动作及读出动作等的各种电压。电压产生电路16将所产生的电压供给至行控制电路12、列控制电路13、及写入/读出电路14等。
定序器17基于命令及控制信号，以执行主机设备2所要求的动作的方式控制半导体存储装置1内的各电路10～16的动作。
1.1.2存储单元阵列的电路构成
接下来，使用图2，对存储单元阵列10的电路构成进行说明。在图2的例子中，为了使说明简略，而表示存储单元阵列10内的m×n个存储组件MU中的呈2×2(m＝n＝2)排列的存储组件MU。此外，在以下说明中，将晶体管的源极或漏极的其中一个称为“晶体管的一端”，将源极或漏极的另一个称为“晶体管的另一端”。
如图2所示，在存储单元阵列10内，多个(此处为4个)存储组件MU沿着行方向及列方向排列。
多条(此处为2条)位线BL(BL1及BL2)以与排列在行方向的存储组件MU的个数对应的方式，设置在存储单元阵列10内。在各位线BL共通连接着排列在列方向的多个(此处为2个)存储组件MU。各位线BL的一端连接于BL选择电路18。
多条(此处为2条)源极线SL(SL1及SL2)以与排列在行方向的存储组件MU的个数对应的方式，设置在存储单元阵列10内。在各源极线SL共通连接着排列在列方向的多个(此处为2个)存储组件MU。各源极线SL的一端连接于SL选择电路19。
多条(此处为2条)传送栅极线TG(TG1及TG2)以与排列在列方向的存储组件MU的个数对应的方式，设置在存储单元阵列10内。在各传送栅极线TG共通连接着排列在行方向的多个(此处为2个)存储组件MU。各传送栅极线TG的一端连接于行控制电路12。
多条(此处为2条)选择栅极线SG(SG1及SG2)以与排列在列方向的存储组件MU的个数对应的方式设置在存储单元阵列10内。在各选择栅极线SG共通连接着排列在行方向的多个(此处为2个)存储组件MU。各选择栅极线SG的一端连接于行控制电路12。
多条(此处为2条)字线WL(WL1及WL2)以与排列在列方向的存储组件MU的个数对应的方式设置在存储单元阵列10内。在各字线WL共通连接着排列在行方向的多个(此处为2个)存储组件MU。各字线WL的一端连接于行控制电路12。
接下来，对存储组件MU进行说明。
存储组件MU包含存储单元MC、传送晶体管TT、及选择晶体管ST。
存储单元MC具备控制栅极及电荷储存层CS，非易失地保存数据。也就是说，存储单元MC是积层栅极构造的场效应晶体管。此外，存储单元MC能够保存1比特以上的数据。在电荷储存层CS例如使用氧化物半导体。换句话说，本实施方式中的电荷储存层CS是使用氧化物半导体的浮栅。存储单元MC的一端连接于源极线SL，存储单元MC的另一端连接于选择晶体管ST的一端。另外，存储单元MC的栅极连接于字线WL，电荷储存层CS连接于传送晶体管TT的一端。
数据的写入动作是针对连接于任一字线WL的多个存储单元MC(存储组件MU)一并进行的。
传送晶体管TT作为用来控制存储单元MC的数据保存状态的元件发挥功能。例如，在写入动作及删除动作中，经由传送晶体管TT进行存储单元MC的电荷储存层CS中的电荷的充放电(电荷的传送)。另外，传送晶体管TT在写入动作及删除动作中，作为用来在列方向上选择存储组件MU的选择元件发挥功能。
传送晶体管TT的另一端连接于源极线SL，传送晶体管TT的栅极连接于传送栅极线TG。也就是说，存储单元MC的电荷储存层CS经由传送晶体管TT的通道区域而连接于源极线SL。
选择晶体管ST在读出动作中，当选择排列在列方向的多个存储组件MU中的任一个时使用。选择晶体管ST的另一端连接于位线BL，选择晶体管ST的栅极连接于选择栅极线SG。
1.1.3存储组件MU的整体构成
接下来，使用图3对存储组件的整体构成进行说明。图3是存储组件MU的立体图。此外，在图3的例子中，省略了绝缘层。
如图3所示，例如，在由X方向及与X方向正交的Y方向形成的XY平面中，设置着在Y方向延伸的配线层30。配线层30作为位线BL发挥功能。在与XY平面正交的Z方向上，在配线层30的上方，沿X方向延伸的3层配线层31～33在Z方向上隔开、也就是在各个配线层间介置未图示的绝缘层而依次积层。配线层31作为选择栅极线SG发挥功能。配线层32作为字线WL发挥功能。配线层33作为传送栅极线TG发挥功能。进而，在Z方向上，在配线层33的上方，在Z方向上隔开而设置着沿Y方向延伸的配线层34。配线层34作为源极线SL发挥功能。
贯通配线层31～33且底面与配线层30相接的柱PLR在Z方向上延伸设置。1个柱PLR与1个存储组件MU对应。在柱PLR的上表面设置着上表面与配线层34的底面相接的导电层35。导电层35作为将柱PLR与配线层34电连接的接触插塞V1发挥功能。
在配线层31与柱PLR交叉的位置(交叉部)设置着选择晶体管ST。同样地，在配线层32与柱PLR交叉的位置设置着存储单元MC。在配线层33与柱PLR交叉的位置设置着传送晶体管TT。
1.1.4存储单元阵列的平面构成
接下来，使用图4对存储单元阵列10的平面构成进行说明。图4表示XY平面内的配线层32(字线WL)的上表面。
如图4所示，在沿Y方向延伸的多个配线层30(位线BL)的上方设置着沿X方向延伸的配线层31(未图示)、配线层32、及配线层33(未图示)。在配线层32内设置着多个柱PLR，所述多个柱PLR配置在各配线层30上且贯通配线层32(以及配线层31及33)。
图4的例子表示X方向上的配线层30的间距与柱PLR的中心轴的间距相同的情况。也就是说，在柱PLR的下方配置着1个配线层30。此外，未图示的配线层34(源极线SL)在柱PLR上方以与配线层30相同的间距配置。也就是说，在柱PLR的上方配置1个配线层34。
多个柱PLR在X方向上以成为一列错开排列的方式配置。例如，第1柱PLR与第2柱PLR在X方向上相邻配置，第3柱PLR在X方向上配置在第1柱PLR与第2柱PLR之间，在Y方向上配置在与第1柱PLR及第2柱PLR不同的位置。此外，也可以是多个柱PLR沿着X方向排列成一列。另外，X方向上的配线层30(及34)的配线宽度任意。X方向上的配线层30(及34)的配线宽度可小于X方向上的柱PLR的直径，也可大于X方向上的柱PLR的直径。
沿着配线层32的上表面的柱PLR的截面例如在XY平面中具有圆形的形状。例如，柱PLR包含以Z方向为中心轴呈同心圆状配置的多个层(膜)。例如，柱PLR包含层43～47。更具体来说，在配线层32与柱PLR的中心部(轴部)的层47之间依次设置着多个层46、45、44、及43。
层47例如在XY平面中具有圆形的形状。在层47使用绝缘体。例如，在层47使用氧化硅。以下，将层47也表述为绝缘层47。
层46设置在层47的侧面(与XY平面平行的方向的面，以下也称为外周面)上。层46设置在层47与层45之间。层46是半导体层。以下，将层46也表述为半导体层46。半导体层46在存储单元MC中是形成通道的区域。
半导体层46的材料从多晶硅(Si)、多晶锗(Ge)、多晶硅锗(SiGe)、氧化物半导体(例如InGaZnO)、及二维半导体材料(例如MoS2或WSe2)等中选择。此外，也可以将包含由这些材料所构成的膜中的至少2种的积层膜、例如硅与锗的积层膜、或多种二维半导体材料的积层膜用于半导体层46。
层45设置在层46的侧面(外周面)上。层45设置在层46与层44之间。在层45使用绝缘体。以下，将层45也表述为绝缘层45。绝缘层45在存储单元MC中作为隧道绝缘膜发挥功能。例如，XY平面中的隧道绝缘膜(绝缘层45)的膜厚设定为1nm至10nm左右的范围。例如，XY平面中的隧道绝缘膜的膜厚优选的是3nm至7nm的范围内的厚度。
例如，绝缘层45的材料从氧化硅、氮化硅、氮氧化硅、高介电常数材料(例如氧化铝、氧化铪、或氧化锆)等中选择。绝缘层45也可以是这些材料的混合物膜、或积层膜。
层44设置在层45的侧面(外周面)上。层44设置在层45与层43之间。在层44使用氧化物半导体。以下，将层44也表述为氧化物半导体层44。氧化物半导体层44在存储单元MC中作为电荷储存层CS发挥功能。例如，XY平面中的电荷储存层CS(氧化物半导体层44)的膜厚设定为1nm至15nm左右的范围。例如，XY平面中的电荷储存层CS的膜厚优选的是3nm至10nm的范围内的厚度。
氧化物半导体层44的材料是铟(In)、镓(Ga)、锌(Zn)、锡(Sn)等的氧化物、或这些氧化物的混合物(化合物)。例如，氧化物半导体层44的材料是InGaZnO、及InGaSnO等。此外，也可以将用于氧化物半导体层44的材料用于半导体层46。
层43设置在层44的侧面(外周面)上。层43设置在层44与配线层32之间。在层43使用绝缘体。以下，将层43也表述为绝缘层43。绝缘层43作为存储单元MC中的阻挡绝缘膜发挥功能。例如，XY平面中的阻挡绝缘膜(绝缘层43)的膜厚设定为与隧道绝缘膜的膜厚相同程度。此外，阻挡绝缘膜的膜厚也可以与隧道绝缘膜的膜厚不同。
例如，在绝缘层43使用与绝缘层45相同的材料。此外，在绝缘层43也可以使用与绝缘层45不同的绝缘材料。
1.1.5存储组件的截面构成
接下来，使用图5对存储单元阵列10的截面构成进行说明。图5是沿着图4的A1-A2线的存储组件MU的剖视图。
如图5所示，在半导体衬底100上形成着绝缘层40。在绝缘层40例如使用氧化硅。此外，也可以在形成着绝缘层40的区域、也就是半导体衬底100与配线层30之间设置着行控制电路12或列控制电路13等电路。
在绝缘层40上形成着绝缘层41及配线层30。在绝缘层41例如使用氧化硅。
配线层30在Y方向延伸。配线层30由导电材料构成。例如，配线层30是包含添加了杂质的半导体、金属(例如钨(W)、铜(Cu)、铝(Al)、钛(Ti)、钽(Ta))、及导电性化合物(例如氮化钛、氮化钽、氮化钨)中的至少一种的单层膜或积层膜。
在配线层30的上方分别介隔绝缘层41依次积层着沿X方向延伸的配线层31～33。
配线层31～33由导电材料构成。例如，配线层31～33是包含添加了杂质的半导体、金属(例如钨、铜、铝、钛、钽)、及导电性化合物(例如氮化钛、氮化钽、氮化钨)中的至少一种的单层膜或积层膜。此外，在配线层31～33可使用相同的导电材料，也可以使用不同的导电材料。
在配线层33上形成着绝缘层41，进而在绝缘层41的上层形成着绝缘层42。在绝缘层42例如使用氧化硅。
在绝缘层42上形成着绝缘层41及配线层34。配线层34在Y方向延伸。配线层34由导电材料构成。例如，配线层34是包含添加了杂质的半导体、金属(例如钨、铜、铝、钛、钽)、及导电性化合物(例如氮化钛、氮化钽、氮化钨)中的至少一种的单层膜或积层膜。
形成着存储器孔MH，所述存储器孔MH贯通设置在配线层31上的绝缘层41、配线层32、设置在配线层32上的绝缘层41、及配线层33且底面与配线层31相接。在存储器孔MH的侧面及一部分底面依次积层着绝缘层43及氧化物半导体层44。
氧化物半导体层44的底面(一端部)在Z方向上比配线层31的上表面更高，且比配线层32的底面更低。另外，氧化物半导体层44的上表面(另一端部)比配线层33的上表面更高，且能够与配线层34(源极线SL)电连接。
形成着孔HL，所述孔HL贯通配线层30上的绝缘层41、配线层31、及存储器孔MH且底面与配线层30相接。因此，在XY平面中，孔HL的直径小于存储器孔MH的直径。在孔HL的侧面形成着绝缘层45。也就是说，绝缘层45的侧面与氧化物半导体层44的侧面、绝缘层43的底面的一部、配线层31的侧面、及设置在配线层31上的绝缘层41的侧面相接。
在孔HL内的下部区域形成着半导体层46，所述半导体层46的侧面与绝缘层45的侧面的一部分相接且底面(一端部)与配线层30相接。半导体层46的上表面(另一端部)在Z方向上比配线层32的上表面更高，比配线层33的底面更低。
以将半导体层46的内部填埋的方式，也就是以侧面及底面与半导体层46相接的方式，形成着绝缘层47。
在孔HL内的上部区域形成着导电层48，所述导电层48的侧面与绝缘层45的侧面的一部分相接且底面与半导体层46的上表面及绝缘层47的上表面相接。导电层48的底面在Z方向上比配线层32的上表面更高，比配线层33的底面更低。另外，导电层48的上表面在Z方向上为与氧化物半导体层44的上表面大致相同的高度。导电层48作为用来将氧化物半导体层44、半导体层46及配线层34(源极线SL)电连接的接触插塞V0发挥功能。导电层48由导电材料构成。例如，导电层48是包含添加了杂质的半导体、金属(例如钨、铜、铝、钛、钽)、及导电性化合物(例如氮化钛、氮化钽、氮化钨)中的至少一种的单层膜或积层膜。
在氧化物半导体层44及导电层48上形成着导电层49。导电层49的下表面与绝缘层45接触。此外，导电层49的下表面也可以不与绝缘层45接触。导电层49作为用来将氧化物半导体层44及导电层48与配线层34(源极线SL)电连接的接触插塞CH发挥功能。导电层49由导电材料构成。例如，导电层49是包含添加了杂质的半导体、金属(例如钨、铜、铝、钛、钽)、及导电性化合物(例如氮化钛、氮化钽、氮化钨)中的至少一种的单层膜或积层膜。
在导电层49上设置着上表面与配线层34的底面相接的导电层35。导电层35由导电材料构成。例如，导电层35是包含添加了杂质的半导体、金属(例如钨、铜、铝、钛、钽)、及导电性化合物(例如氮化钛、氮化钽、氮化钨)中的至少一种的单层膜或积层膜。
此外，导电层48、49、及35也可以由1个导电层构成。在此情况下，例如，也可以将导电层48表述为第1部分，将导电层49表述为第2部分，将导电层35表述为第3部分。另外，导电层35(接触插塞V1)也可以省略。例如，当在X方向上源极线的配线宽度充分大于导电层49(接触插塞CH)的直径的情况下，也可以省略导电层35。
柱PLR包含所述绝缘层43、氧化物半导体层44、绝缘层45、半导体层46、绝缘层47、以及导电层48及49。
在柱PLR与配线层32的交叉部构成存储单元MC。氧化物半导体层44作为存储单元MC的电荷储存层CS发挥功能。在半导体层46形成存储单元MC的通道。
在柱PLR与配线层31的交叉部构成选择晶体管ST。在半导体层46形成选择晶体管ST的通道。在柱PLR与配线层31的交叉部未设置氧化物半导体层44。因此，选择晶体管ST是不包含浮栅的晶体管。
在柱PLR与配线层33的交叉部构成传送晶体管TT。在氧化物半导体层44形成传送晶体管TT的通道。在柱PLR与配线层33的交叉部，未设置半导体层46，而设置着与半导体层46连接的导电层48。因此，传送晶体管TT中的氧化物半导体层44不作为浮栅发挥功能。
1.2存储单元的特性
接下来，使用图6对存储单元MC的特性进行说明。图6是表示存储单元MC的V-I特性的曲线图。
在图6中，曲线图的横轴与存储单元MC(晶体管)的栅极电压对应，曲线图的纵轴与存储单元MC的漏极电流对应。特性线(实线)L1表示在存储单元MC的电荷储存层CS内储存着电子的状态(累积状态)下的晶体管的V-I特性。特性线(虚线)L2表示在存储单元MC的电荷储存层CS内未储存电子的状态(空乏状态)下的晶体管的V-I特性。
如图6所示，存储单元MC在电荷储存层CS(氧化物半导体层44)内未储存电荷的状态(空乏状态)下为常导通(normally on)型晶体管。因此，像特性线L2所示那样，电荷储存层CS内未储存电荷的状态的存储单元MC具有负阈值电压Va1。
在常导通型存储单元MC的栅极电压为0V的情况下，存储单元MC为导通状态。在此情况下，存储单元MC输出电流值I1的漏极电流。
像特性线L1所示那样，电荷储存层CS内储存着电荷的状态(累积状态)的存储单元MC的阈值电压值上升。通过控制电荷储存层CS内的电荷量，存储单元MC变为常断开(normally off)型晶体管。
例如，在常断开型存储单元MC的栅极电压为0V的情况下，存储单元MC为断开状态。在此情况下，存储单元MC的漏极电流实质上为0。具有累积状态的电荷储存层CS的存储单元MC通过被施加比高于0V的阈值电压Va2更高的栅极电压，而变为导通状态。由此，具有累积状态的电荷储存层的存储单元MC输出漏极电流。
其结果为，可通过将漏极电流的大小(或存储单元的导通/断开状态)与数据建立关联，而判别存储单元MC是保存着“1”数据还是保存着“0”数据。
以下，对如下情况进行说明：对电荷储存层CS设定为空乏状态的存储单元MC分配“0”数据，对电荷储存层CS设定为累积状态的存储单元MC分配“1”数据。此外，数据的分配能够任意地设定，也可以对电荷储存层CS处于空乏状态的存储单元MC分配“1”数据，对电荷储存层CS处于累积状态的存储单元MC分配“0”数据。
例如，如果将0V的栅极电压作为读出电压VRD施加至存储单元MC的控制栅极电极(字线WL)，那么可基于漏极电流的大小判定存储单元MC内的数据是“1”数据还是“0”数据。
存储单元MC的阈值电压根据存储单元MC的电荷储存层CS内的电荷(电子)的有无而变化。其结果为，在对存储单元MC的栅极施加了某一大小的读出电压VRD的情况下，漏极电流的大小根据电荷储存层CS内的电荷量而变化。利用这种特性，本实施方式的半导体存储装置1中的存储单元MC可存储1比特以上的数据。
1.3写入动作
接下来，使用图7及图8对写入动作进行说明。图7是用来说明对存储组件MU(存储单元MC)进行的写入动作的示意图。图8表示存储组件MU的等效电路。此外，在图7的例子中，省略了半导体衬底100、以及绝缘层40、41、及42。
如图7所示，在对存储组件MU例如写入“1”数据的情况下，对电荷储存层CS、也就是存储单元MC的控制栅极电极(字线WL)施加比源极线SL更高的电压。由此，从源极线SL向存储单元MC的电荷储存层CS内储存电荷。
更具体来说，电荷(e-)从源极线SL经由接触插塞V1及CH、以及导通状态的传送晶体管TT中的氧化物半导体层44内所形成的通道被供给至电荷储存层CS。
此外，对存储单元MC的电荷储存层CS进行的电荷供给(或电荷释放)是从相对于电荷储存层CS的层面(氧化物半导体膜44的膜面)平行的方向执行的。电荷储存层CS的层面是相对于Z方向实质上平行的面。
如图8所示，对源极线SL施加电压Vx。电压Vx例如是0V、或小于写入电压VWR的正电压。
对传送晶体管TT的栅极电极(传送栅极线TG)施加导通电压Von。电压Von是将对应的晶体管设为导通状态、也就是使通道产生的电压，根据晶体管的特性而不同。由此，传送晶体管TT设为导通状态，在传送晶体管TT的氧化物半导体层44内形成通道。存储单元MC的电荷储存层CS经由传送晶体管TT的氧化物半导体层44内的通道(以及接触插塞CH及V1)而电连接于源极线SL。
在将电荷储存(累积)在电荷储存层CS内的情况下，也就是说，在对存储组件MU写入“1”数据的情况下，对存储单元MC的控制栅极电极(字线WL)例如施加写入电压VWR。电压VWR是比施加到源极线SL的电压Vx更高的正电压。由此，电荷(e-)从源极线SL经由传送晶体管TT而储存到存储单元MC的电荷储存层CS内。
对选择晶体管ST的栅极电极(选择栅极线SG)施加断开电压Voff。断开电压Voff是将对应的晶体管设为断开状态、也就是不使通道产生的电压，根据晶体管的特性而不同。例如，在晶体管为常导通型晶体管的情况下，电压Voff设定为负电压。由此，选择晶体管ST设为断开状态。
位线BL未与存储单元MC电连接。因此，对位线BL可施加与源极线SL相同的电压Vx，也可以设为浮动状态，还可以施加任意的电压。
在将电荷储存到电荷储存层CS之后，在对字线WL施加了电压VWR的状态下，对传送栅极线TG施加断开电压Voff。由此，传送晶体管TT设为断开状态。累积有电荷的状态的电荷储存层CS与源极线SL电分离，防止电荷从电荷储存层CS向源极线SL泄漏。
当电荷储存层CS与源极线SL电分离之后，字线WL设定为电浮动状态。另外，对源极线SL及位线BL施加例如电压Voff。由此，存储单元MC维持将电子储存(累积)在电荷储存层CS内的状态。通过在电荷储存层CS内储存电荷，存储单元MC成为常断开型晶体管。
接下来，对将存储单元MC的电荷储存层CS设定为空乏状态的情况进行说明。也就是说，对在存储组件MU写入”0”数据的情况或删除动作的情况进行说明。
在存储组件MU中，当传送晶体管TT的氧化物半导体层44内的通道产生时，例如将电压Voff(例如电压VSS或0V)施加至字线WL。由此，在存储单元MC的电荷储存层CS内不诱发电子而将电子从电荷储存层CS释放。其结果为，存储单元MC的电荷储存层CS设定为空乏状态。
以如上方式，执行针对存储单元MC的数据写入动作。这样，通过获得电荷储存层CS内储存着电荷的累积状态及电荷储存层CS内未储存电荷的空乏状态，存储单元MC可保存1比特的数据。
接下来，使用图9，对存储单元MC的“1”数据保存状态(累积状态)进行说明。图9是表示存储单元MC的“1”数据保存状态下的带隙状态的示意图。在图9中，基于存储单元MC与传送晶体管TT的位置关系表示用于电荷储存层CS的氧化物半导体层44的传导带下端的能量Ec及价带上端的能量Ev的带能量的状态。
如图9所示，传送晶体管TT及存储单元MC设置在连续的氧化物半导体层44上。电荷(e-)累积在电荷储存层CS的情况下，存储单元MC中的氧化物半导体层44的能量Ec比费米能级(Fermi level)Ef降低。
用于电荷储存层CS的氧化物半导体层44的带隙(能量Ec与能量Ev的差)具有硅带隙的3倍左右的大小。例如，InGaZnO的带隙为3.5eV左右。因此，即便在存储单元的电荷储存层CS内储存着电荷(e-)，因与氧化物半导体层44中的传导带及价带之间的带间隧道导致的电子的泄漏也小到可以忽视。因此，只要传送晶体管TT未导通，那么存储单元MC的电荷储存层CS内的电荷便保存在氧化物半导体层44内，不会释放到源极线SL。
因此，在本实施方式的半导体存储装置1中，即便存储单元MC的电荷储存层CS并非从其它部件孤立的浮栅电极，存储单元MC也能实质上非易失地保存数据。
1.4读出动作
接下来，使用图10对读出动作进行说明。
如图10所示，对位线BL施加正电压VBL。电压VBL是高于断开电压Voff的电压。对源极线SL例如施加电压Voff。此外，源极线SL也可以设为浮动状态。
对传送晶体管TT的栅极电极(传送栅极线TG)施加断开电压Voff。由此，传送晶体管TT设为断开状态。
对选择晶体管ST的栅极电极(选择栅极线SG)施加导通电压Von。由此，选择晶体管ST成为导通状态，在选择晶体管ST的半导体层46内形成通道。
在该状态下，对存储单元MC的控制栅极电极(字线WL)施加读出电压VRD。电流(读出电流)根据被施加了读出电压VRD的存储单元MC的动作而流入到源极线SL与位线BL之间的半导体层46内。
读出电流的大小根据存储单元MC的电荷储存层CS内的电荷量而变化。更具体来说，在存储单元MC处于累积状态的情况下，也就是说，在存储单元MC的阈值电压为Va2(＞VRD)的情况下，存储单元MC处于断开状态。另一方面，在存储单元MC处于空乏状态的情况下，也就是说，在存储单元MC的阈值电压为Va1(＜VRD)的情况下，存储单元MC处于导通状态。由此，与处于累积状态的存储单元MC对应的读出电流变得比与处于空乏状态的存储单元MC对应的读出电流更小。此外，以确保与电荷储存层CS内的电荷量对应的读出电流的电流值的容限的方式，适当设定读出电压VRD。
写入/读出电路14的感测放大器感测读出电流(或源极线SL的电位)，并与某一参考值进行比较。或者，感测放大器感测读出电流的有无。由此，判别选择单元MC内的数据是“1”数据还是“0”数据。
1.5写入动作及读出动作中的各配线的电压
接下来，使用图11对写入动作及读出动作中的各配线的电压的一例进行说明。图11的例子表示写入动作、数据保存动作、及读出动作中的各配线的电压。以下，作为动作的对象被选择的存储组件MU及存储单元MC分别表述为选择组件MU及选择单元MC。相对于此，未被选择的存储组件MU及存储单元MC分别表述为非选择组件MU及非选择单元MC。另外，与选择组件MU对应的源极线SL、传送栅极线TG、字线WL、选择栅极线SG、及位线BL分别表述为源极线SL(选择)、传送栅极线TG(选择)、字线WL(选择)、选择栅极线SG(选择)、及位线BL(选择)。与非选择组件MU对应的源极线SL、传送栅极线TG、字线WL、选择栅极线SG、及位线BL分别表述为源极线SL(非选择)、传送栅极线TG(非选择)、字线WL(非选择)、选择栅极线SG(非选择)、及位线BL(非选择)。
首先，对写入动作进行说明。
如图11所示，在时刻t0，对源极线SL(选择/非选择)、传送栅极线TG(选择/非选择)、字线WL(选择/非选择)、选择栅极线SG(选择/非选择)、及位线BL(选择/非选择)的各配线施加断开电压Voff。
接着，在时刻t1，写入/读出电路14经由SL选择电路19对与选择组件MU对应的源极线SL(选择)施加电压Vx。另外，写入/读出电路14在连接于传送栅极线TG(选择)的非选择组件MU为累积状态(“1”数据保存状态)的情况下，向对应的源极线SL(非选择)施加电压Vx，在非选择组件MU为空乏状态(“0”数据保存)的情况下，对非选择源极线SL施加电压Voff。由此，防止向非选择组件MU的误写入。
在该状态下，行控制电路12对与选择组件MU对应的传送栅极线TG(选择)施加电压Von。由此，连接于传送栅极线TG(选择)的传送晶体管TT设为导通状态。
行控制电路12于在电荷储存层CS中储存电荷而设为累积状态的情况(例如写入“1”数据的情况)下，对字线WL(选择)施加电压VWR。另外，行控制电路12在将电荷储存层CS的电荷释放而设为空乏状态的情况(例如写入“0”数据的情况或删除动作的情况)下，对字线WL(选择)施加电压Voff。
接着，在时刻t2，对源极线SL(选择/非选择)、字线WL(选择)、及传送栅极线TG(选择)施加电压Voff。由此，选择单元MC的电荷储存层CS与源极线SL电分离，保持选择单元MC的电荷储存层CS的空乏状态或累积状态。
例如，当对选择单元MC进行的写入动作结束时，定序器17对主机设备2通知动作已结束的意旨。
在时刻t2～t3期间，存储单元MC的数据被保存。更具体来说，对源极线SL(选择/非选择)、传送栅极线TG(选择/非选择)、字线WL(选择/非选择)、选择栅极线SG(选择/非选择)、及位线BL(选择/非选择)的各配线施加断开电压Voff。由此，选择单元MC内的电荷储存层CS设为浮动状态，而抑制电荷的发散(泄漏)或侵入。由此，继续存储单元MC的数据的保存状态。
接下来，对读出动作进行说明。
在时刻t3，写入/读出电路14对源极线SL(选择/非选择)及位线BL(非选择)施加电压Voff，对位线BL(选择)施加电压VBL。
在该状态下，行控制电路12对与选择组件MU对应的传送栅极线TG(选择)施加电压Voff，对字线WL(选择)施加电压VRD，对选择栅极线SG(选择)施加电压Von。由此，选择组件MU中的传送晶体管TT设为断开状态，选择晶体管ST设为导通状态。然后，与选择单元MC的阈值电压(电荷储存层CS的电荷量)对应的读出电流从位线BL(选择)流入到源极线SL(选择)。
更具体来说，在选择单元MC的阈值电压低于电压VRD的情况下，也就是说，在选择单元MC为空乏状态的情况下，选择单元MC设为导通状态，相对较大的读出电流从位线BL(选择)流入到源极线SL(选择)。另一方面，在选择单元MC的阈值电压高于电压VRD的情况下，也就是说，在选择单元MC为累积状态的情况下，选择单元MC设为断开状态，相对较小的读出电流从位线BL(选择)流入到源极线SL(选择)。
另外，行控制电路12对与非选择组件MU对应的字线WL(非选择)施加电压Voff，对传送栅极线TG(非选择)及选择栅极线SG(非选择)施加负电压Vneg。例如，在氧化物半导体层44受到导电层48(V0)的电位的影响或通过设定阈值电压而变为传送晶体管TT中的寄生通道，半导体层46变为选择晶体管ST中的寄生通道的情况下，也以非选择组件MU的传送晶体管TT及选择晶体管ST成为断开状态的方式，适当设定负电压Vneg。此外，对传送栅极线TG(非选择)及选择栅极线SG(非选择)施加的电压并不限定于负电压Vneg。如果传送晶体管TT及选择晶体管ST设为断开状态，那么施加到传送栅极线TG(非选择)及选择栅极线SG(非选择)的电压也可以为0V。由此，非选择组件MU的非选择单元MC、传送晶体管TT、及选择晶体管ST设为断开状态。
写入/读出电路14的感测放大器感测读出电流(或源极线SL(选择)的电位)。由此，判别选择单元MC内的数据是“1”数据还是“0”数据。
在时刻t4，对传送栅极线TG(非选择)、字线WL(选择)、选择栅极线(选择/非选择)、及位线BL(选择)施加电压Voff。
在时刻t4～t5期间，例如，定序器17将读出的数据传送给主机设备2，读出动作结束。
1.6存储单元阵列的制造方法
接下来，使用图12至图20对存储单元阵列的制造方法进行说明。
如图12所示，首先，在半导体衬底100上形成绝缘层40。接着，在绝缘层40上形成配线层30。此外，配线层30可通过对用于配线层30的导电材料进行蚀刻而形成，也可以作为槽配线(镶嵌配线)形成。之后，以被覆配线层30的方式形成绝缘层41。在绝缘层41上，使绝缘层41介置在配线层间而依次积层配线层31～33。进而，在配线层33上形成绝缘层41。
接着，形成底面到达配线层31的存储器孔MH。
如图13所示，依次积层绝缘层43、半导体层44、及绝缘层45。之后，通过回蚀将最上层的绝缘层41的表面及存储器孔MH底面的半导体层44及绝缘层45去除。此外，在图13的例子中，在最上层的绝缘层41的表面去除了绝缘层43，但绝缘层43也可以残留。
如图14所示，形成孔HL，所述孔HL贯通存储器孔MH且底面到达配线层30。接着，形成绝缘层45，被覆最上层的绝缘层41的表面以及孔HL的侧面及底面。
如图15所示，通过回蚀将孔HL底部的绝缘层45去除。之后，形成半导体层46。
如图16所示，利用绝缘层47将孔HL的下部区域填埋。此时，绝缘层47的上表面设为比配线层32的上表面更高且比配线层33的底面更低的位置。更具体来说，利用绝缘层47将孔HL内填埋之后，对绝缘层47进行回蚀，来调整孔HL内的绝缘层47的上表面的高度位置。
如图17所示，通过蚀刻将在绝缘层45上的表面及孔HL的上部区域的侧面露出的半导体层46去除。此时，残留的半导体层46的上表面设为比配线层32的上表面更高且比配线层33的底面更低的位置。另外，当对露出的半导体层46进行蚀刻时，也对绝缘层45进行蚀刻，直到半导体层44的上表面露出为止。
如图18所示，利用导电层48将孔HL内填埋。导电层48的底面与半导体层46及绝缘层47相接。更具体来说，例如，在使用钨作为导电材料的情况下，首先，在形成钛及氮化钛作为阻挡金属之后，形成钨将孔HL内填埋。之后，通过CMP(chemical mechanical polishing，化学机械抛光)将绝缘层41上的剩余的钛、氮化钛、及钨去除。
如图19所示，在形成绝缘层41之后，形成与接触插塞CH对应的接触孔。之后，利用导电层49将接触孔内填埋。导电层49的底面的一部分与氧化物半导体层44及导电层48相接。此外，导电层49的材料可与导电层48相同，也可以不同。
如图20所示，在形成绝缘层42之后，形成与接触插塞V1对应的接触孔。之后，利用导电层35将接触孔内填埋。导电层35的底部与导电层49相接。此外，导电层35的材料可与导电层48或49相同，也可以不同。
之后，如图5所示，在导电层35上形成配线层34。
1.7本实施方式的效果
如果是本实施方式的构成，那么可减少耗电。对本效果详细地进行叙述。
例如，使用电容器的DRAM(Dynamic Random Access Memory，动态随机存取存储器)在读出动作后及数据保存时，执行用来维持数据的可靠性的更新动作。DRAM具有因更新动作引起的耗电增大的问题。
另外，在使用DRAM的系统中，会产生像在系统休眠时，从DRAM内向非易失存储器的数据的退避动作、动作重新开始时的数据加载等那样因DRAM为易失性存储器而导致的多余动作。随之，有系统成本增大的可能性。
相对于此，本实施方式的半导体存储装置1通过在具有相对较大的带隙的氧化物半导体层44内累积电荷，而存储数据。由此，本实施方式的半导体存储装置1可抑制电荷从存储单元MC泄漏，从而能够提高存储单元MC的数据保存特性。因此，本实施方式的半导体存储装置1可削减更新动作的执行。其结果为，本实施方式的半导体存储装置1可减少耗电。
进而，本实施方式的半导体存储装置1可从相对于电荷储存层CS的层面平行的方向执行针对存储单元MC的电荷储存层CS的电荷供给。因此，可不使用高电压而实现存储单元MC的写入动作/读出动作，因此，可抑制存储单元MC的膜的劣化。
进而，本实施方式的半导体存储装置1可提高存储单元阵列10中的单元密度。
更具体来说，例如，在传送栅极线TG(配线层33)沿Y方向延伸、字线WL(配线层32)及选择栅极线SG(配线层31)沿X方向延伸的情况下，传送栅极线TG为了供柱PLR贯通，必须使X方向上的配线宽度比柱PLR的直径更宽。另外，在配置多条传送栅极线TG的情况下，必须在X方向上确保配线间的空间。因此，X方向上的柱PLR的间隔依存于传送栅极线TG的配线间距。
相对于此，本实施方式的半导体存储装置1包含在X方向延伸的字线WL(配线层32)、传送栅极线TG(配线层33)、及选择栅极线SG(配线层31)、在Y方向延伸的位线BL(配线层30)及源极线SL(配线层34)、以及贯通字线WL、传送栅极线TG、及选择栅极线SG的柱PLR。本实施方式的半导体存储装置1可使字线WL、传送栅极线TG、及选择栅极线SG在相同方向延伸。因此，X方向上的柱PLR的间隔可基于柱PLR的直径与位线BL及源极线SL的配线间距来设定。因此，在本实施方式的半导体存储装置1中，可使X方向上的柱PLR的间隔比字线WL、传送栅极线TG、及选择栅极线SG未在相同方向延伸的情况更窄(密集)。由此，可提高存储单元阵列10中的单元密度。因此，本实施方式的半导体存储装置1可减少用于数据存储的控制单元的面积。
进而，本实施方式的半导体存储装置1可使保存在存储单元MC内的数据多值化。由此，本实施方式的半导体存储装置1可减少比特成本。
进而，在本实施方式的半导体存储装置1中，在选择栅极线SG与柱PLR的交叉部未设置氧化物半导体层44。另外，在传送栅极线TG与柱PLR的交叉部未设置半导体层46。因此，氧化物半导体层44不作为选择晶体管ST及传送晶体管TT的浮栅发挥功能。由此，选择晶体管ST及传送晶体管TT的阈值电压几乎不变动。因此，例如，可抑制在读出动作中因选择晶体管ST及传送晶体管TT的阈值电压的变动导致的读出电流的变动。由此，可抑制误读出，从而提高半导体存储装置1的可靠性。
2.第2实施方式
接下来，对第2实施方式进行说明。关于第2实施方式，对与第1实施方式不同的柱PLR的布局进行说明。以下，以与第1实施方式不同的方面为中心进行说明。
2.1存储单元阵列的平面构成
使用图21对存储单元阵列的平面构成进行说明。图21表示XY平面内的配线层33(传送栅极线TG)及配线层34(源极线SL)的俯视图。此外，在图21中，省略了绝缘层41及42。
如图21所示，在沿Y方向延伸的多个配线层34的下方设置着沿X方向延伸的配线层33。在配线层33内设置着贯通配线层33的多个柱PLR。
图21的例子表示在1个柱PLR的上方配置着2个配线层34的情况。在此情况下，多个柱PLR以在X方向上成为两列错开排列的方式配置。沿着Y方向排列的2个柱PLR经由导电层35(接触插塞V1)分别连接于配置在柱PLR上方的不同的2个配线层34。此外，未图示的配线层30(位线BL)在配线层31～33的下方，以与配线层34相同的间距配置。也就是说，在柱PLR之下配置着2个配线层30。
此外，图21的例子表示在柱PLR上方配置2条源极线SL的情况，但并不限定于此。例如，也可以在柱PLR上方配置3条以上的源极线SL。在此情况下，在配线层33(以及配线层31及32)内，沿着Y方向配置与源极线SL的条数对应个数的柱PLR。
2.2本实施方式的效果
如果是本实施方式的构成，那么可获得与第1实施方式同样的效果。
3.第3实施方式
接下来，对第3实施方式进行说明。在第3实施方式中，对将存储组件MU呈三维配置的情况进行说明。以下，以与第1及第2实施方式不同的方面为中心进行说明。
3.1存储单元阵列的截面构成
使用图22对存储单元阵列的截面构成的一例进行说明。
如图22所示，在半导体衬底100的上方设置着第1阵列层200及第2阵列层201。
在第1阵列层200内，多个存储组件MU在XY平面上二维地配置。与第1阵列层200同样地，在第2阵列层201内，多个存储组件MU在XY平面上二维地配置。各存储组件MU的构成与第1实施方式相同。
此外，积层在半导体衬底100上方的阵列层(存储组件MU)的数量是任意的，也可以积层2层以上。进而，各阵列层中的存储组件MU的配置在各阵列层中可任意地设定。
3.2存储单元阵列的电路构成
接下来，使用图23对存储单元阵列10的电路构成进行说明。在图23的例子中，为了使说明简略，而表示设置在第1阵列层200的2个存储组件MU1及MU2、以及设置在第2阵列层201的2个存储组件MU3及MU4。
如图23所示，设置在第1阵列层200的存储组件MU1及MU2共通连接于传送栅极线TG1、字线WL1、及选择栅极线SG1。另外，存储组件MU1连接于位线BL1及源极线SL1，存储组件MU2连接于位线BL2及源极线SL2。
设置在第2阵列层201的存储组件MU3及MU4共通连接于传送栅极线TG2、字线WL2、及选择栅极线SG2。另外，存储组件MU3连接于位线BL1及源极线SL1，存储组件MU4连接于位线BL2及源极线SL2。
存储组件MU1～MU4的构成与第1实施方式的图2相同。
位线BL1及BL2分别经由晶体管60_1及60_2而连接于BL选择电路18。此外，晶体管60_1及60_2也可以设置在BL选择电路18内。
在晶体管60_1及60_2的栅极分别连接着信号线SBL1及SBL2。例如，从解码器11对信号线SBL1及SBL2发送基于列地址的解码结果的控制信号。例如，在控制信号为“高”电平的情况下，晶体管设为导通状态，在控制信号为“低”电平的情况下，晶体管设为断开状态。
源极线SL1及SL2分别经由晶体管61_1及61_2而连接于SL选择电路19。此外，晶体管61_1及61_2也可以设置在SL选择电路19内。
在晶体管61_1及61_2的栅极分别连接着信号线SSL1及SSL2。例如，从解码器11对信号线SSL1及SSL2发送基于列地址的解码结果的控制信号。
传送栅极线TG1及TG2分别经由晶体管62_1及62_2而连接于行控制电路12。此外，晶体管62_1及62_2也可以设置在行控制电路12内。
在晶体管62_1及62_2的栅极分别连接着信号线STG1及STG2。例如，从解码器11对信号线STG1及STG2发送基于行地址的解码结果的控制信号。
字线WL1及WL2分别经由晶体管63_1及63_2而连接于行控制电路12。此外，晶体管63_1及63_2也可以设置在行控制电路12内。
在晶体管63_1及63_2的栅极分别连接着信号线SWL1及SWL2。例如，从解码器11对信号线SWL1及SWL2发送基于行地址的解码结果的控制信号。
选择栅极线SG1及SG2分别经由晶体管64_1及64_2而连接于行控制电路12。此外，晶体管64_1及64_2也可以设置在行控制电路12内。
在晶体管64_1及64_2的栅极分别连接着信号线SSG1及SSG2。例如，从解码器11对信号线SSG1及SSG2发送基于行地址的解码结果的控制信号。
例如，在选择设置在第1阵列层200的存储组件MU1及MU2的情况下，对信号线STG1、SWL1、及SSG1发送“高”电平的控制信号，晶体管62_1、63_1、及64_1设为导通状态。另一方面，对信号线STG2、SWL2、及SSG2发送“低”电平的控制信号，晶体管62_2、63_2、及64_2设为断开状态。
进而，在选择存储组件MU1的情况下，对信号线SBL1及SSL1发送“高”电平的控制信号，晶体管60_1及61_1设为导通状态。另一方面，对信号线SBL2及SSL2发送“低”电平的控制信号，晶体管60_2及61_2设为断开状态。
3.3本实施方式的效果
如果是本实施方式的构成，那么可获得与第1实施方式同样的效果。
进而，如果是本实施方式的构成，那么可将存储组件MU三维地配置。由此，可提高存储单元阵列10的存储密度，从而可抑制芯片面积的增加。
4.第4实施方式
接下来，对第4实施方式进行说明。关于第4实施方式，对与第1实施方式不同的存储组件MU的构成进行说明。以下，以与第1实施方式不同的方面为中心进行说明。
4.1存储单元阵列的电路构成
首先，使用图24对存储单元阵列的电路构成进行说明。在图24的例子中，为了使说明简略，而表示存储单元阵列10内的m×n个存储组件MU中的呈2×2(m＝n＝2)排列的存储组件MU。
如图24所示，与第1实施方式的图2同样地，在存储单元阵列10内，多个(此处为4个)存储组件MU沿着行方向及列方向排列。
存储单元MC的一端连接于位线BL，存储单元MC的另一端连接于选择晶体管ST的一端。另外，存储单元MC的栅极连接于字线WL，电荷储存层CS连接于传送晶体管TT的一端。
传送晶体管TT的另一端连接于位线BL，栅极连接于传送栅极线TG。
选择晶体管的另一端连接于源极线SL，栅极连接于选择栅极线SG。
4.2存储组件MU的截面构成
接下来，使用图25对存储组件MU的截面构成进行说明。
如图25所示，本实施方式的存储组件MU成为将第1实施方式的图5的位线BL(配线层34)与源极线SL(配线层30)调换的构成。因此，导电层48作为用来将氧化物半导体层44、半导体层46及配线层30(位线BL)电连接的接触插塞V0发挥功能。其他构成与图5相同。
4.3本实施方式的效果
如果是本实施方式的构成，那么可获得与第1实施方式同样的效果。
5.第5实施方式
接下来，对第5实施方式进行说明。在第5实施方式中，对在存储单元MC的电荷储存层CS处于空乏状态的情况下，存储单元MC为常断开型晶体管的情况进行说明。以下，以与第1～第4实施方式不同的方面为中心进行说明。
5.1存储单元的特性
本实施方式中，使用图26对存储单元MC的特性进行说明。图26是表示存储单元MC的V-I特性的曲线图。
在图26中，特性线(实线)L3表示在存储单元MC的电荷储存层CS内储存着电荷的状态(累积状态)下的晶体管的V-I特性。特性线(虚线)L4表示在存储单元MC的电荷储存层CS内未储存电荷的状态(空乏状态)下的晶体管的V-I特性。
如图26所示，常断开型存储单元MC在施加0V的栅极电压时，为断开状态。通过将高于0V的正电压施加至栅极电极，常断开型存储单元MC变为导通状态。
如特性线L3及L4所示那样，在将常断开型晶体管用于存储单元MC的情况下，存储单元MC的阈值电压Vb1、Vb2及漏极电流的大小也根据电荷储存层CS中的电子的有无(累积状态/空乏状态)而变化。
在此情况下，通过将读出电压VRD设定为成为Vb1＜VRD＜Vb2的正电压，可与常导通型晶体管同样地判定存储单元MC内的数据是“1”数据还是“0”数据。
由此，存储单元MC可保存1比特以上的数据。
例如，于在半导体层46使用低浓度的n型半导体层(n-型半导体层)或p型半导体层的情况下，存储单元MC作为常断开型晶体管动作。
5.2本实施方式的效果
可将本实施方式的构成应用于第1至第4实施方式。
6.变化等
所述实施方式的半导体存储装置包含：第1配线(BL)；第2配线(SL)，在第1方向(Z方向)上设置在第1配线的上方；第3配线(SG)，在第1方向上设置在第1配线与第2配线之间的位置；第4配线(WL)，在第1方向上设置在第2配线与第3配线之间的位置；第5配线(TG)，在第1方向上设置在第2配线与第4配线之间的位置；半导体层(46)，在第1方向延伸，且在第1方向上，一端位于第4配线与第5配线之间，另一端连接于第1配线；存储单元(MC)，对半导体层与第4配线之间施加电压而存储信息；导电层(48、49、35)，在第1方向延伸，且在第1方向上，一端连接于第2配线，另一端连接于半导体层；第1绝缘层(45)，在第1方向延伸，且以延伸存在于第3配线与半导体层之间、第4配线与半导体层之间、及第5配线与导电层之间的方式设置；氧化物半导体层(44)，在第1方向延伸，且以延伸存在于第4配线与第1绝缘层之间、及第5配线与第1绝缘层之间的方式设置；以及第2绝缘层(43)，在第1方向延伸，且以延伸存在于第4配线与氧化物半导体层之间、及第5配线与氧化物半导体层之间的方式设置。
通过应用所述实施方式，可提供一种能够减少耗电的半导体存储装置。
此外，实施方式并不限定于上文所说明的方式，能够进行各种变化。
例如，存储单元MC也可以存储2比特以上的数据。在此情况下，在存储单元MC中，设定与各数据对应的阈值电压电平。例如，在写入动作中，设定与各阈值电压电平对应的写入电压VWR。由此，通过控制储存在电荷储存层CS的电荷量(阈值电压电平)，存储单元MC可存储2比特以上的数据。另外，例如，在读出动作中，分别设定与阈值电压电平对应的读出电压VRD。由此，可读出与阈值电压电平对应的数据。
另外，可将第1至第5实施方式尽可能地组合。
另外，所述实施方式中的“连接”也包含中间介置例如晶体管或电阻等其它部件而间接地连接的状态。
已对本发明的若干实施方式进行了说明，但这些实施方式是作为例子提出的，并非意图限定发明的范围。这些新颖的实施方式能以其它各种方式实施，且可在不脱离发明主旨的范围内进行各种省略、置换、变更。这些实施方式或它们的变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。
符号的说明
1 半导体存储装置
2 主机设备
10 存储单元阵列
11 解码器
12 行控制电路
13 列控制电路
14 写入/读出电路
15 输入输出电路
16 电压产生电路
17 定序器
18 BL选择电路
19 SL选择电路
30～34 配线层
35、48、49 导电层
40～43、45、47 绝缘层
44 氧化物半导体层
46 半导体层
60_1、60_2、61_1、61_2、62_1、62_2、63_1、63_2、64_1、64_2 晶体管
100 半导体衬底
200、201 阵列层

Claims (19)

1.一种半导体存储装置，具备：
第1配线；
第2配线，在第1方向上设置在所述第1配线的上方；
第3配线，在所述第1方向上设置在所述第1配线与所述第2配线之间的位置；
第4配线，在所述第1方向上设置在所述第2配线与所述第3配线之间的位置；
第5配线，在所述第1方向上设置在所述第2配线与所述第4配线之间的位置；
半导体层，在所述第1方向延伸，且在所述第1方向上，一端位于所述第4配线与所述第5配线之间，另一端连接于所述第1配线；
存储单元，在所述半导体层与所述第4配线之间存储信息；
导电层，在所述第1方向延伸，且在所述第1方向上，一端连接于所述第2配线，另一端连接于所述半导体层；
第1绝缘层，在所述第1方向延伸，且以延伸存在于所述第3配线与所述半导体层之间、所述第4配线与所述半导体层之间、及所述第5配线与所述导电层之间的方式设置；
氧化物半导体层，在所述第1方向延伸，且以延伸存在于所述第4配线与所述第1绝缘层之间、及所述第5配线与所述第1绝缘层之间的方式设置；以及
第2绝缘层，在所述第1方向延伸，且以延伸存在于所述第4配线与所述氧化物半导体层之间、及所述第5配线与所述氧化物半导体层之间的方式设置。
2.根据权利要求1所述的半导体存储装置，其中所述第1配线及第2配线在与所述第1方向交叉的第2方向延伸，所述第3、第4、及第5配线在与所述第1及所述第2方向交叉的第3方向延伸。
3.根据权利要求1所述的半导体存储装置，其中所述导电层具有：
第1部分，与所述半导体层的上表面连接，且在所述第1方向延伸；以及
第2部分，连接于所述第1部分的上表面及所述氧化物半导体层。
4.根据权利要求3所述的半导体存储装置，其中所述导电层还具有第3部分，所述第3部分连接于所述第2部分的上表面，在所述第1方向延伸且连接于所述第2配线。
5.根据权利要求1所述的半导体存储装置，其中所述第1绝缘层与所述导电层中连接于所述氧化物半导体层的部分的下表面接触。
6.根据权利要求1所述的半导体存储装置，其中所述氧化物半导体层的一端在所述第1方向上位于所述第3配线与所述第4配线之间。
7.根据权利要求1所述的半导体存储装置，其还具备：
第1晶体管，包含所述第3配线及所述半导体层；以及
第2晶体管，包含所述第5配线及所述氧化物半导体层。
8.根据权利要求1所述的半导体存储装置，其中所述第1配线为位线，所述第2配线为源极线。
9.一种半导体存储装置，具备：
第1配线；
第2配线，与所述第1配线在第1方向上相邻配置；
第3配线，与所述第2配线在所述第1方向上相邻配置；
第4配线，在与所述第1方向交叉的第2方向上设置在所述第1配线的上方；
第5配线，与所述第4配线在所述第1方向上相邻配置；
第6配线，与所述第5配线在所述第1方向上相邻配置；
第7配线，设置在所述第1配线与所述第4配线之间、所述第2配线与所述第5配线之间、所述第3配线与所述第6配线之间；
第8配线，设置在所述第7配线与所述第4配线之间、所述第7配线与所述第5配线之间、及所述第7配线与所述第6配线之间；
第9配线，设置在所述第8配线与所述第4配线之间、所述第8配线与所述第5配线之间、及所述第8配线与所述第6配线之间；
第1柱，在所述第2方向延伸，一端电连接于所述第1配线，另一端电连接于所述第4配线，且设置在所述第7配线、所述第8配线及所述第9配线；
第2柱，与所述第1柱在所述第1方向上相邻，在所述第2方向延伸，一端电连接于所述第3配线，另一端电连接于所述第6配线；以及
第3柱，一端电连接于第2配线，另一端电连接于所述第5配线，在所述第1方向上，设置在所述第1柱与所述第2柱之间，在与所述第1及第2方向交叉的第3方向上，设置在与所述第1柱及所述第2柱不同的位置；且
所述第1柱包含：
第1半导体层，在所述第2方向延伸，且在所述第2方向上，一端位于所述第8配线与所述第9配线之间，另一端与所述第1配线连接；
第1存储单元，在所述第1半导体层与所述第8配线之间存储信息；
第1导电层，在所述第2方向延伸，且在所述第2方向上，一端连接于所述第4配线，另一端连接于所述第1半导体层；
第1绝缘层，在所述第2方向延伸，且以延伸存在于所述第7配线与所述第1半导体层之间、所述第8配线与所述第1半导体层之间、及所述第9配线与所述第1导电层之间的方式设置；
第1氧化物半导体层，在所述第2方向延伸，且以延伸存在于所述第8配线与所述第1绝缘层之间、及所述第9配线与所述第1绝缘层之间的方式设置；以及
第2绝缘层，在所述第2方向延伸，且以延伸存在于所述第8配线与所述第1氧化物半导体层之间、及所述第9配线与所述第1氧化物半导体层之间的方式设置。
10.根据权利要求9所述的半导体存储装置，其中
所述第2柱包含：
第2半导体层，在所述第2方向延伸，且在所述第2方向上，一端位于所述第8配线与所述第9配线之间，另一端与所述第3配线连接；
第2存储单元，在所述第2半导体层与所述第8配线之间存储信息；
第2导电层，在所述第2方向延伸，且在所述第2方向上，一端连接于所述第6配线，另一端连接于所述第2半导体层；
第3绝缘层，在所述第2方向延伸，且以延伸存在于所述第7配线与所述第2半导体层之间、所述第8配线与所述第2半导体层之间、及所述第9配线与所述第2导电层之间的方式设置；
第2氧化物半导体层，在所述第2方向延伸，且以延伸存在于所述第8配线与所述第3绝缘层之间、及所述第9配线与所述第3绝缘层之间的方式设置；以及
第4绝缘层，在所述第2方向延伸，且以延伸存在于所述第8配线与所述第2氧化物半导体层之间及所述第9配线与所述第2氧化物半导体层之间的方式设置；且
所述第3柱包含：
第3半导体层，在所述第2方向延伸，且在所述第2方向上，一端位于所述第8配线与所述第9配线之间，另一端与所述第2配线连接；
第3存储单元，对所述第3半导体层与所述第8配线之间施加电压而存储信息；
第3导电层，在所述第2方向延伸，且在所述第2方向上，一端连接于所述第5配线，另一端连接于所述第3半导体层；
第5绝缘层，在所述第2方向延伸，且以延伸存在于所述第7配线与所述第3半导体层之间、所述第8配线与所述第3半导体层之间、及所述第9配线与所述第3导电层之间的方式设置；
第3氧化物半导体层，在所述第2方向延伸，且以延伸存在于所述第8配线与所述第5绝缘层之间及所述第9配线与所述第5绝缘层之间的方式设置；以及
第6绝缘层，在所述第2方向延伸，且以延伸存在于所述第8配线与所述第3氧化物半导体层之间及所述第9配线与所述第3氧化物半导体层之间的方式设置。
11.根据权利要求9所述的半导体存储装置，其中所述第1至第6配线在所述第3方向延伸，所述第7至第9配线在所述第1方向延伸。
12.根据权利要求9所述的半导体存储装置，其中所述第1导电层具有：
第1部分，与所述第1半导体层的上表面连接，且在所述第2方向延伸；以及
第2部分，连接于所述第1部分的上表面及所述第1氧化物半导体层。
13.根据权利要求12所述的半导体存储装置，其中所述第1导电层还具有第3部分，所述第3部分连接于所述第2部分的上表面，在所述第2方向延伸且与所述第4配线连接。
14.根据权利要求9所述的半导体存储装置，其还具备：
第1晶体管，包含所述第7配线及所述第1半导体层；以及
第2晶体管，包含所述第9配线及所述第1氧化物半导体层。
15.根据权利要求9所述的半导体存储装置，其中所述第1配线为位线，所述第2配线为源极线。
16.一种半导体存储装置，具备：
位线；
源极线；
柱，延伸存在于从所述位线朝向所述源极线的第1方向，且包含半导体层；
第1、第2、及第3导电层，沿着所述第1方向配置，且与所述柱的侧面对向；
第1晶体管，配置在所述第1导电层与所述柱的第1交叉部；
存储单元，配置在所述第1导电层与所述柱的第2交叉部，且包含配置在所述半导体层与所述第2导电层之间的氧化物半导体层所构成的电荷储存层；以及
第2晶体管，配置在所述第3导电层与所述柱的第3交叉部；且
所述氧化物半导体层的所述第1方向上的第1端部能够经由所述第2晶体管而电连接于所述源极线；
所述氧化物半导体层的所述第1方向上的第2端部位于所述第1交叉部与所述第2交叉部之间。
17.根据权利要求16所述的半导体存储装置，其中
所述半导体层的所述第1方向上的第3端部位于所述第2交叉部与所述第3交叉部之间，
所述半导体层的所述第1方向上的第4端部与所述位线接触。
18.根据权利要求16或17所述的半导体存储装置，其中
所述第1晶体管的通道区域及所述存储单元的通道区域配置在所述半导体层内。
19.根据权利要求16至17中任一项所述的半导体存储装置，其中
所述第2晶体管的通道区域配置在所述氧化物半导体层内。
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