TW201836072A - 半導體記憶體 - Google Patents

半導體記憶體 Download PDF

Info

Publication number
TW201836072A
TW201836072A TW106131743A TW106131743A TW201836072A TW 201836072 A TW201836072 A TW 201836072A TW 106131743 A TW106131743 A TW 106131743A TW 106131743 A TW106131743 A TW 106131743A TW 201836072 A TW201836072 A TW 201836072A
Authority
TW
Taiwan
Prior art keywords
memory cell
memory
layer
semiconductor layer
oxide semiconductor
Prior art date
Application number
TW106131743A
Other languages
English (en)
Other versions
TWI648825B (zh
Inventor
勉
荒井史
池田圭司
上田知正
斉藤信美
田中千加
三浦健太郎
Original Assignee
日商東芝記憶體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商東芝記憶體股份有限公司 filed Critical 日商東芝記憶體股份有限公司
Publication of TW201836072A publication Critical patent/TW201836072A/zh
Application granted granted Critical
Publication of TWI648825B publication Critical patent/TWI648825B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
    • G11C2216/02—Structural aspects of erasable programmable read-only memories
    • G11C2216/06—Floating gate cells in which the floating gate consists of multiple isolated silicon islands, e.g. nanocrystals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42332—Gate electrodes for transistors with a floating gate with the floating gate formed by two or more non connected parts, e.g. multi-particles flating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H01L29/42348—Gate electrodes for transistors with charge trapping gate insulator with trapping site formed by at least two separated sites, e.g. multi-particles trapping site
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

依據一個實施例，半導體記憶體包含：在半導體層上的閘極絕緣膜上之第一選擇電晶體的第一閘極和第二選擇電晶體的第二閘極；在半導體層之上的氧化物半導體層；在氧化物半導體層上的絕緣層上之第一記憶胞元的第一控制閘極和第二記憶胞元的第二控制閘極；在第一控制閘極與第二控制閘極間之第一電晶體的第三閘極；在氧化物半導體層的第一末端與第二控制閘極間之第二電晶體的第四閘極；連接至第一末端的互連部；連接至第一選擇電晶體的源極線；以及連接至第二選擇電晶體的位元線。

Description

半導體記憶體
[0001] 本文中所述的實施例一般係有關半導體記憶體。
[0002] 近年來，在資訊終端處和在網際網路(Internet)與雲端上所處理的資料量一直爆炸性地增長。此爆炸性的增長已經導致記憶體裝置之容量上的增加以及位元成本(bit cost)上的縮減的需求。 　　[0003] 理想的記憶體裝置為非揮發性半導體記憶體，其操作速和儲存密度高，而且其位元成本低。目前，沒有任何符合所有這些需求的記憶體裝置出現，並且適合於個別所想要之目的的記憶體裝置被提供給使用者。
及
[0005] 通常，依據一個實施例，半導體記憶體包括：半導體層；在該半導體層上的閘極絕緣膜；在該閘極絕緣膜上之第一選擇電晶體的第一閘極電極；在該閘極絕緣膜上之第二選擇電晶體的第二閘極電極；經由該閘極絕緣膜而被配置於該半導體層之上，介於該等第一與第二選擇電晶體之間的氧化物半導體層；在該氧化物半導體層上的絕緣層；在該絕緣層上之第一記憶胞元(memory cell)的第一控制閘極電極；在該絕緣層上之第二記憶胞元的第二控制閘極電極；在該絕緣層上，介於該第一控制閘極電極與該第二控制閘極電極間之第一電晶體的第三閘極電極；在該絕緣層上，介於該氧化物半導體層的第一末端與該第二控制閘極電極間之第二電晶體的第四閘極電極；連接至該氧化物半導體層之該第一末端的第一互連部；連接至該第一選擇電晶體之第一端子的源極線；以及連接至該第二選擇電晶體之第二端子的位元線。 　　[0006] [實施例] 　　[0007] 參照圖1至圖18，實施例的半導體記憶體將被說明，具有相同功能及組態的元件在下文中以相同的參考數字來表示。當具有添加在其參考數字之末尾的編號或字母以供區別的組件(例如，字線WL或位元線BL，以及各種電壓和信號)無法辨識彼此時，具有省略於其末尾之編號或字母的參考數字被使用。 　　[0008] [1] 第一實施例 　　[0009] 參照圖1至圖10，第一實施例的半導體記憶體將被說明。 　　[0010] (1) 基本範例 　　[0011] 參照圖1至圖6F，本實施例之半導體記憶體的基本範例將被說明。 　　[0012] ＜組態＞ 　　[0013] 本實施例之半導體記憶體之基本範例的結構將被說明。 　　[0014] 圖1為繪示本實施例之半導體記憶體之組態的剖面視圖。 　　[0015] 如圖1所描述者，本實施例之半導體記憶體包含多個記憶胞元。一定數量的記憶胞元MC被設置於記憶胞元串列(string) MS中作為控制單元(選擇單元)。 　　[0016] 在本實施例中，除了該等記憶胞元MC以外，該記憶胞元串列MS還包含多個選擇閘極電晶體和多個截止(cut-off)電晶體XG。 　　[0017] 在該記憶胞元串列MS中，該等記憶胞元MC沿著Y方向而被排列在半導體基板90(半導體區AA)上。該半導體基板90例如為矽(Si)基板。 　　[0018] 該等記憶胞元MC為場效電晶體，各自具有包含電荷儲存層CS之堆疊的閘極結構。該等記憶胞元之各者基於資料與該電荷儲存層CS中之電荷數量(該記憶胞元的臨界電壓)的關聯性而儲存1位元以上的資料。 　　[0019] 該電荷儲存層CS被設置在該半導體基板90上的閘極絕緣膜60上。 　　[0020] 例如，用於該閘極絕緣膜60的材料係選自氧化矽、氮氧化矽、和高介電常數(high-dielectric)材料(例如，氧化鋁、氧化鉿、或氧化鋯)。該閘極絕緣膜60可為這些材料的混合物膜或堆疊膜。該閘極絕緣膜60具有設定在從約1 nm到約10 nm之範圍內的膜厚度。例如，該閘極絕緣膜60較佳具有從3 nm到7 nm之範圍內的膜厚度。 　　[0021] 該電荷儲存層CS係使用，例如，氧化物半導體層61來予以構成的。 　　[0022] 用於該氧化物半導體層61的材料為銦(In)、鎵(Ga)、鋅(Zn)、或錫(Sn)的氧化物或其混合物(化合物)。例如，用於該氧化物半導體層61的材料為InGaZnO。該氧化物半導體層61具有設定在從約1 nm到約15 nm之範圍內的膜厚度。例如，該氧化物半導體層61較佳具有從3 nm到10 nm之範圍內的膜厚度。 　　[0023] 控制閘極電極80被設置在各自的電荷儲存層CS之上。用作為控制閘極電極的導電層80被使用作為字線WL。例如，該等字線WL被稱為控制閘極線。在該記憶胞元串列MS中，該等記憶胞元MC被連接至不同的字線WL。 　　[0024] 絕緣層62被設置在控制閘極電極80與電荷儲存層CS之間。該絕緣層62使該控制閘極電極80與該電荷儲存層CS電隔離。 　　[0025] 該絕緣層62延伸於Y方向上而且在該氧化物半導體層61係連續的。 　　[0026] 用於該絕緣層62的材料包含使用於該閘極絕緣膜60之該等材料的至少其中一者。例如，該絕緣層62具有等於該閘極絕緣膜60之膜厚度的膜厚度。然而，用於該絕緣層62的材料可以和用於該閘極絕緣膜60的材料不同。該絕緣層62的膜厚度可以和該閘極絕緣膜60的的膜厚度不同。 　　[0027] 該等記憶胞元MC的源極/汲極區域64被設置在該半導體基板90中。該等源極/汲極區域64例如為n型矽擴散層，其添加有諸如磷或砷之高濃度的n型摻雜劑。 　　[0028] 介於該兩個源極/汲極區域64之間的半導體區對應於該等記憶胞元MC的通道區域。該控制閘極電極80係配置在該通道區域之上。該等源極/汲極區域64使多個記憶胞元MC的電流路徑串聯連接在一起。 　　[0029] 當包含介於源極/汲極區域64間之該通道區域的部位(元件)在下文中被注意到時，該等記憶胞元MC可以被稱為感測電晶體(或讀出電晶體)。 　　[0030] 多個截止電晶體XG係配置在該半導體基板90之上。 　　[0031] 該等截止電晶體XG之各者係設置在兩個記憶胞元MC之間。在該半導體基板90之上，該等截止電晶體XG和該等記憶胞元MC係交替地排列於Y方向上。 　　[0032] 該等截止電晶體XG之各者的閘極電極81係設置在該氧化物半導體層61上的絕緣層62上。在該等截止電晶體XG中，該絕緣層62被使用作為閘極絕緣膜。 　　[0033] 該等截止電晶體XG使用該氧化物半導體層61用於該等通道區域。該氧化物半導體層61為使用於該等記憶胞元MC之電荷儲存層CS和該等電晶體XG之通道區域的連續膜。 　　[0034] 各截止電晶體XG的閘極電極81係設置在該等記憶胞元MC之對應的源極/汲極區域64之上。因此，在該等截止電晶體XG的閘極電極81之下，該半導體基板90中之用於該等截止電晶體XG的通道區域(寄生通道區域)不被形成於該半導體基板90中。 　　[0035] 導電層81被使用作為該等電晶體SX的閘極電極而且也被使用作為截止閘極線XL。該記憶胞元串列MS中的該多個截止電晶體XG被連接至不同的截止閘極線XL。 　　[0036] 該等截止電晶體XG之各者為組構成控制電荷注射入該對應的記憶胞元MC內、電荷從該記憶胞元MC發射出、以及將資料保持在該記憶胞元MC中之元件。 　　[0037] 例如，該截止電晶體XG在寫入操作時被設定於導通狀態(on state)。例如，該截止電晶體XG在讀出操作時被設定於關斷狀態(off state)。 　　[0038] 在本實施例中，該記憶胞元串列MS中之截止電晶體XG的數量和該記憶胞元串列MS中之記憶胞元的數量相同。例如，在該記憶胞元串列MS中，一個截止電晶體XG和一個記憶胞元MC構成一對。圖1繪示其中設置有四個記憶胞元MC的範例。該記憶胞元串列MS中之記憶胞元的數量可為5或更多或者3或更少。 　　[0039] 該等截止電晶體XG也可以被稱為胞元電晶體、轉移閘極電晶體、或選擇電晶體。相應地，該等截止閘極線XL也可以被稱為字線、轉移閘極線、或選擇線。 　　[0040] 選擇電晶體SG1, SG2係分別配置於串聯連接在一起之該多個記憶胞元MC的第一末端和第二末端處。該等記憶胞元MC和該等截止電晶體XG係排列在該兩個選擇電晶體SG1, SG2之間。 　　[0041] 該等選擇電晶體SG1, SG2係設置在該半導體基板90上。延伸於Y方向上之該氧化物半導體層61係設置在該兩個選擇電晶體SG1, SG2之間的區域上。 　　[0042] 該等選擇電晶體SG1, SG2的閘極電極82, 83係設置在該半導體基板90上的閘極絕緣膜60上。該等選擇電晶體SG1, SG2的閘極電極82, 83用作為用於該記憶胞元串列MS的選擇閘極線SGS, SGD。 　　[0043] 該等選擇電晶體SG1, SG2的源極/汲極區域64, 69A, 69B係設置在該半導體基板90中。該等選擇電晶體SG1, SG2的通道區域係設置在該半導體基板90中。 　　[0044] 該等選擇電晶體SG1, SG2被使用作為用於該記憶胞元串列MS的選擇元件。 　　[0045] 源極側選擇電晶體SG1和選擇閘極線SGS不需要被收納(received)。 　　[0046] 源極線SL經由源極線接點89A而被連接至該記憶胞元串列MS中之源極側選擇電晶體SG1的源極/汲極區域69A。 　　[0047] 位元線BL經由位元線接點89B而被連接至該記憶胞元串列MS中之位元側選擇電晶體SG2的源極/汲極區域69B。 　　[0048] 用作為源極線SL的導電層84和用作為位元線BL的導電層85係設置在層間絕緣膜(未描述於圖形中)中。例如，導電層84和85為含有銅(Cu)和鋁(Al)之至少其中一者的金屬層。 　　[0049] 在本實施例的半導體記憶體中，導電層86經由接點89C而被連接至該氧化物半導體層61。該導電層86使用和用於導電層84和85之材料相同的材料來予以形成的。 　　[0050] 該導電層86為注入線IL。 　　[0051] 該注入線IL為用來控制電荷注射入該記憶胞元MC之電荷儲存層CS內和電荷從該記憶胞元MC之電荷儲存層CS發射出的互連部(控制線)。 　　[0052] 該半導體基板90可為設置在該絕緣基板(絕緣層)上的半導體層。該半導體基板90可由鍺(Ge)、矽鍺(SiGe)、碳化矽(SiC)、III-V半導體、或氧化物半導體所構成。該III-V半導體可為氮化鎵(GaN)、氮化銦鎵(InGaN)、砷化鎵(GaAs)、砷化銦鎵(InGaAs)、等等。該氧化物半導體可為Ga2 O3 , InGaZnO, InGaSnO, SnO2 等等。諸如硫化鉬(MoS2 )或硒化鎢(WSe2 )的過渡金屬硫化物半導體也可被使用於該半導體基板90。 　　[0053] 圖2為以電路形式來描述本實施例之半導體記憶體中之記憶胞元串列MS組態的圖形。 　　[0054] 如圖2所描述者，源極線SL在該記憶胞元串列MS的第一末端處被連接至該選擇電晶體SG1的端子(源極/汲極)。位元線BL在該記憶胞元串列MS的第二末端處被連接至該選擇電晶體SG2的端子(源極/汲極)。 　　[0055] 該等選擇電晶體SG1, SG2的閘極分別被連接至該等選擇閘極線SGS, SGD。 　　[0056] 各記憶胞元MC的閘極被連接至對應的字線WL。 　　[0057] 該等截止電晶體XG之各者的閘極被連接至對應的截止閘極線XL。 　　[0058] 該等記憶胞元MC的源極和汲極在該兩個選擇電晶體之間被串聯連接在一起。 　　[0059] 各記憶胞元MC的電荷儲存層CS被連接至該對應之截止電晶體XG的源極和汲極。該電荷儲存層CS經由該等截止電晶體XG的源極和汲極(以及通道區域)而被連接至該注入線IL。在本文中，該截止電晶體的源極和汲極表示該氧化物半導體層在閘極長度方向上該截止電晶體之閘極的兩個末端側的部位。 　　[0060] 在該多個截止電晶體XG中，鄰接於該注入線IL之接點89C的截止電晶體XG可具有比其他截止電晶體XG之閘極長度更長的閘極長度。這能夠抑制電荷從該電荷儲存層CS漏洩到接點89C。 　　[0061] 上述本實施例之半導體記憶體中的記憶胞元串列MS可使用眾所周知之膜沉積技術、微影技術、和蝕刻技術來予以形成。 　　[0062] ＜原理和操作＞ 　　[0063] 將使用圖3和圖4來說明本實施例之半導體記憶體的操作原理。 　　[0064] 圖3為繪示本實施例之半導體記憶體中之記憶胞元串列(記憶胞元)特性的圖形。 　　[0065] 在圖3中，圖形的橫軸對應於該記憶胞元(電晶體)的閘極電壓，且圖形的縱軸對應於該記憶胞元的汲極電流。 　　[0066] 在圖3中，特性線(實線)B1表示該電晶體在電荷(電子)被儲存於該記憶胞元之電荷儲存層中之狀態(累積狀態)下的特性。特性線(虛線)B2表示該電晶體在沒有電荷(電子)被儲存於該記憶胞元之電荷儲存層中之狀態(空乏狀態)下的特性。 　　[0067] 該記憶胞元MC為常時關斷(normally off)電晶體，其在沒有電荷被儲存於該記憶胞元之電荷儲存層(氧化物半導體層)中的狀態(空乏狀態)下係常時關斷的。 　　[0068] 如同由該特性線B2所表示者，當該記憶胞元的控制閘極電壓為0 V時，處於空乏狀態下之具有電荷儲存層CS的該記憶胞元MC係關斷的。在此情況下，該記憶胞元MC的汲極電流實質上為0。 　　[0069] 當處於空乏狀態下之具有電荷儲存層CS的該記憶胞元MC的控制閘極電壓被設定於電壓值Va或更大時，該記憶胞元MC被設定於導通(on)狀態。在此情況下，該記憶胞元MC輸出具有對應於該閘極電壓之電流值的汲極電流。 　　[0070] 如同由該特性線B1所表示者，當電荷被儲存於該記憶胞元MC之電荷儲存層CS中(累積狀態)時，臨界電壓的值更大。 　　[0071] 當該閘極電壓等於電壓值Va時，處於累積狀態下之具有電荷儲存層的該記憶胞元MC係關斷的。在此情況下之汲極電流的電流值實質上為0。 　　[0072] 當電壓值Vb (＞ Va)或更大的閘極電壓被施加於處於累積狀態下之具有電荷儲存層CS的該記憶胞元MC時，該記憶胞元MC被設定於導通(on)狀態。在此情況下，該記憶胞元MC輸出具有對應於該閘極電壓之電流值的汲極電流。 　　[0073] 因此，處於空乏狀態下之具有電荷儲存層CS的該記憶胞元MC之汲極電流相對於閘極電壓的輸出特性與處於累積狀態下之具有電荷儲存層CS的該記憶胞元MC之汲極電流相對於閘極電壓的輸出特性不同。 　　[0074] 資料與汲極電流之量值(或該記憶胞元的導通(on)/關斷(off)狀態)的關聯性能夠決定該記憶胞元MC是保持“1”資料或是“0”資料。 　　[0075] 例如，“0”資料係分配給設定於空乏狀態之具有電荷儲存層CS的該記憶胞元，且“1”資料係分配給設定於累積狀態之具有電荷儲存層CS的該記憶胞元。 　　[0076] 例如，該記憶胞元MC中的資料可藉由將具有介於電壓值Va與電壓值Vb間之電壓值Vc的電壓施加於該記憶胞元MC之控制閘極電極(字線WL)作為讀出電壓來予以決定的。 　　[0077] 例如，在包含圖1之記憶胞元串列的半導體記憶體中，讀出操作被實施如下所述。 　　[0078] 在讀出操作中，在該記憶胞元串列之個別末端處的該等選擇電晶體SG1, SG2被設定於on狀態。 　　[0079] 具有某電壓值的電壓(在下文中被稱為位元線電壓)VBL被施加於該位元線BL。例如，該源極線SL的電位被設定於0 V。低於該電壓VBL的電壓被施加於該源極線SL。 　　[0080] 0 V的電壓被施加於各截止電晶體XG的閘極電極。因此，該截止電晶體XG被設定於off狀態。該氧化物半導體層61的該多個電荷儲存層CS係維持彼此電隔離。 　　[0081] 高於該讀出電壓的電壓被施加於各個未被選擇到之胞元的閘極電極。因此，該未被選擇到之胞元被設定於on狀態。在該未被選擇到之胞元的閘極電極之下，通道被形成在該半導體基板90中。 　　[0082] 該讀出電壓被施加於選擇到之胞元MC的閘極電極(字線WL)。流經該源極線SL的電流(在下文中被稱為源極線電流)被感測放大器電路所感測到。基於電流是否依據該選擇到之胞元的開啟或關閉或者介於參考值與源極線電流的電流值之間的比較而被產生，該選擇到之胞元中的資料被決定。 　　[0083] 因此，該資料從該選擇到之胞元中被讀出。 　　[0084] 本實施例之半導體記憶體中之該記憶胞元的資料保持狀態將使用圖4來予以說明。 　　[0085] 圖4為繪示在本實施例之半導體記憶體中之記憶胞元MC係處於資料保持狀態下所觀察到之帶隙(band gap)狀態的示意圖。圖4繪示基於記憶胞元MC與截止電晶體XG之間的位置關係，在使用於電荷儲存層CS的氧化物半導體中於導電帶下端(lower end)處之能量Ec與價電帶上端(upper end)處之能量Ev間之帶能量(band energy)的狀態。 　　[0086] 如圖4所繪示者，記憶胞元MC和截止電晶體XG係設置在該連續的氧化物半導體層OS上。 　　[0087] 如果電子(e-)被累積在電荷儲存層CS中，則處於累積狀態下之具有電荷儲存層的該記憶胞元MC中之該氧化物半導體層OS中的能量Ec減小在費米(Fermi)能階Ef以下。 　　[0088] 在使用於電荷儲存層CS之氧化物半導體中的帶隙(能量Ec與能量Ev之間的差值)具有約為和矽中之帶隙的量值三倍一樣大的量值。例如，InGaZnO中的帶隙為約3.5 eV。 　　[0089] 因此，即使電子(e-)被儲存在該記憶胞元MC的電荷儲存層CS中，穿過該氧化物半導體中之導電帶與價電帶間的帶間隧道(inter-band tunnel)之電子的漏洩係可以省略地微小。 　　[0090] 因此，除非該對應的截止電晶體XG被開啟，否則該記憶胞元MC之電荷儲存層CS中的電子被保持在該氧化物半導體層OS中。 　　[0091] 因而，在本實施例的半導體記憶體中，即使該等記憶胞元MC之電荷儲存層CS並非為與其他構件隔離的浮動閘極電極，該等記憶胞元MC仍可實質上以非揮發性方式保持資料。 　　[0092] 對本實施例之半導體記憶體的寫入操作將使用圖5A至圖5F來予以說明。圖5A至圖5F為繪示對本實施例之半導體記憶體中之記憶胞元串列(記憶胞元)的寫入操作的示意圖。 　　[0093] 如圖5A至圖5F中所描述者，該寫入操作涉及了用以累積電荷於該等記憶胞元MC之電荷儲存層CS中或者從該等記憶胞元MC之電荷儲存層CS中發射出電荷之操作的執行。 　　[0094] 在本實施例的半導體記憶體中，電荷的注入或發射係經由處於導通(on)狀態下之該截止電晶體XG的氧化物半導體層61中所形成之累積層(通道)而被執行於注入線IL與電荷儲存層CS之間。 　　[0095] 在本實施例中，電荷供應至該等記憶胞元MC之電荷儲存層CS中或者從該等記憶胞元MC之電荷儲存層CS中發射出電荷係執行於與該電荷儲存層CS之層表面(氧化物半導體膜63的膜表面)平行的方向上。在本實施例中，該電荷儲存層CS的層表面為實質上平行於X-Y平面(基板90的正面)的表面。 　　[0096] 如圖5A中所描述者，當資料被寫入該記憶胞元串列MS的該等記憶胞元MC中時，具有電壓值Von的電壓被施加於該等記憶胞元MC的控制閘極電極(字線)80和該等截止電晶體XG的閘極電極(截止閘極線)81。 　　[0097] 例如，0 V被施加於該注入線IL。 　　[0098] 在本實施例的半導體記憶體中，在該寫入操作期間，該記憶胞元串列MS的該等選擇電晶體SG1, SG2被設定於off狀態。例如，0 V被施加於該位元線BL和該源極線SL。 　　[0099] 該電壓值Von為該等截止電晶體XG的on電壓。該電壓值Von讓通道(累積層)能夠被形成在該氧化物半導體層61中。在該等閘極電極80, 81之下，通道被形成在該氧化物半導體層61中。 　　[0100] 這讓電子能夠被感應遍及該氧化物半導體層61。 　　[0101] 如上所述，在對本實施例之半導體記憶體的寫入操作開始時，該氧化物半導體層61被電初始化(初始化操作)。該初始化操作可被使用作為該記憶體的擦除操作。 　　[0102] 例如，在圖5A至圖5F中所繪示之寫入操作的範例中，以包含在該記憶胞元串列MS中之多個記憶胞元MC1, MC2, MC3, MC4中且位於和該注入線IL相反的記憶胞元MC1來開始資料寫入。 　　[0103] 如圖5B中所描述者，讓資料寫入能夠被控制的電壓(被稱為寫入電壓)被施加於該記憶胞元MC1的控制閘極電極WL1。 　　[0104] 在資料被寫入該記憶胞元MC1期間，on電壓Von被施加於其他記憶胞元MC2, MC3, MC4和該等截止電晶體XG的閘極電極。因此，該記憶胞元MC1的電荷儲存層CS被電連接至該注入線IL。 　　[0105] 例如，寫入電壓具有對應於要被寫入之資料的電壓值。 　　[0106] 當該電荷儲存層CS被設定於空乏狀態時，具有電壓值Voff的寫入電壓被施加於該記憶胞元MC1的控制閘極電極，以便發射該電荷儲存層CS中的電子。例如，該電壓值Voff為0 V。當0 V的電壓被施加於該記憶胞元MC1的控制閘極電極時，該電荷儲存層CS中的電子被消除。 　　[0107] 因此，該記憶胞元MC1的電荷儲存層CS被設定於空乏狀態999。 　　[0108] 如圖5C中所描述者，隨著該寫入電壓被施加於該記憶胞元MC1，鄰接於該記憶胞元MC1之截止電晶體XG1的off電壓(電壓值Voff)被施加於該截止電晶體XG1的閘極電極XL1。該截止電晶體XG1被施加於off狀態。 　　[0109] 隨著該記憶胞元MC1的電荷儲存層CS被設定於空乏狀態999，處於off狀態的該截止電晶體XG1使該記憶胞元MC1與其他記憶胞元MC2, MC3, MC4和該注入線IL電隔離。 　　[0110] 隨後，該記憶胞元MC1的控制閘極電極WL1被設定於電浮動狀態。 　　[0111] 如圖5D中所描述者，對記憶胞元MC2執行資料寫入。 　　[0112] 如同具有資料要被寫入該記憶胞元MC1的情況一般，依據要被寫入該記憶胞元MC2的資料來控制施加於控制閘極電極(字線)WL2之寫入電壓的電壓值。 　　[0113] 當電子被累積在該記憶胞元MC2的電荷儲存層CS中時，具有電壓值Von (＞ Voff)的寫入電壓被施加於該記憶胞元MC2的控制閘極電極WL2。該記憶胞元MC2維持電子被感應於該電荷儲存層CS中的狀態。 　　[0114] 隨著具有該電壓值Von的寫入電壓被施加於該記憶胞元MC2，該off電壓Voff被施加於截止電晶體XG2的閘極電極XL2。 　　[0115] 因此，該記憶胞元MC2係與該注入線IL和其他記憶胞元MC3, MC4電隔離。該記憶胞元MC2的電荷儲存層CS被設定於累積狀態995。 　　[0116] 如圖5E中所描述者，對記憶胞元MC3執行資料寫入。 　　[0117] 例如，當該記憶胞元MC3的電荷儲存層CS被設定於空乏狀態時，具有電壓值Voff的寫入電壓被施加於該記憶胞元MC3的控制閘極電極WL3。 　　[0118] 隨著該寫入電壓被施加，該off電壓Voff被施加於截止電晶體XG3的閘極電極XL3。 　　[0119] 因此，該記憶胞元MC3的電荷儲存層CS被設定於空乏狀態999。 　　[0120] 如圖5F中所描述者，對記憶胞元MC4執行資料寫入。 　　[0121] 例如，當該記憶胞元MC4的電荷儲存層CS被設定於累積狀態時，具有該電壓值Von的寫入電壓被施加於該記憶胞元MC4的控制閘極電極WL4。 　　[0122] 隨著該寫入電壓被施加，該off電壓Voff被施加於截止電晶體XG4的閘極電極XL4。 　　[0123] 因此，該記憶胞元MC4的電荷儲存層CS被設定於累積狀態995。 　　[0124]在完成對一或多個記憶胞元MC之資料寫入的時序(timing)時，該注入線IL被設定於某電位(例如，0 V)。 　　[0125] 如圖5A至圖5F中所描述者，預定的資料可被寫入於共有該單一氧化物半導體層61之該多個記憶胞元MC的各者。 　　[0126] 將使用圖6A至圖6F來說明在本實施例之半導體記憶體中與圖5A至圖5F中之模式不同的模式中之寫入操作。 　　[0127] 在圖6A至圖6F中，在本實施例之半導體記憶體中，在寫入操作期間，該氧化物半導體層61的初始狀態被設定於空乏狀態，而後，該等記憶胞元MC1至MC4之各者的電荷儲存層CS被設定於空乏狀態或累積狀態。 　　[0128] 如圖6A中所描述者，當資料被寫入該等記憶胞元MC時，該電壓值(off電壓)Voff被施加於各記憶胞元MC的控制閘極電極(字線)WL和各截止電晶體XG的閘極電極(截止閘極線)XL。例如，正電壓被施加於該注入線IL。該氧化物半導體層61中的電子被發射至該注入線IL。因此，該氧化物半導體層61整體被空乏。 　　[0129] 在該氧化物半導體層61被設定於空乏狀態之後，如果各記憶胞元MC的電荷儲存層CS被設定於空乏狀態/累積狀態，則藉由將來自該注入線側之記憶胞元MC4的電荷轉移朝向記憶胞元MC1來執行資料寫入。 　　[0130] 如圖6B中所描述者，on電壓Von被施加於截止電晶體XG4的閘極電極XL4。off電壓Voff被施加於其他截止電晶體XG1, XG2, XG3的閘極電極XL1, XG2, XG3。 　　[0131] 在on狀態下，該記憶胞元MC4的電荷儲存層CS經由該電晶體XG4而被電連接至該注入線IL。在off狀態下，其他記憶胞元MC1, MC2, MC3的電荷儲存層CS藉由截止電晶體XG1, XG2, XG3而與該注入線IL電隔離。 　　[0132] 隨著截止電晶體XG4被設定於on狀態，寫入電壓被施加於該記憶胞元MC4的控制閘極電極WL4。 　　[0133] 例如，當該記憶胞元MC4的電荷儲存層CS被設定於累積狀態時，正電壓(例如，電壓值Von)被施加於該控制閘極電極WL4。 　　[0134] 因此，電子被感應於該記憶胞元MC4的該閘極電極WL4之下。 　　[0135] 如圖6C中所描述者，隨著電子被感應於該記憶胞元MC4的電荷儲存層CS中，該off電壓Voff被施加於閘極電極XL4。因此，該截止電晶體XG4被設定於off狀態。該記憶胞元MC4的電荷儲存層CS被設定於累積狀態995。 　　[0136] 如圖6D中所描述者，在該記憶胞元MC4之電荷儲存層CS的電狀態(累積狀態或空乏狀態)被設定之後，為相對於該記憶胞元MC4而位在相反於該注入線IL的記憶胞元MC3來設定電荷儲存層CS的電狀態。 　　[0137] 在該記憶胞元MC4與該記憶胞元MC3之間的截止電晶體XG3被設定於on狀態。此時，在該注入線IL與該記憶胞元MC4之間的截止電晶體XG4被設定於off狀態。截止電晶體XG1, XG2被設定於off狀態。 　　[0138] 閘極電壓被施加於該記憶胞元MC3的控制閘極電極WL3。 　　[0139] 當該記憶胞元MC3的電荷儲存層CS被設定於累積狀態時，電壓值Von被施加於該控制閘極電極WL3。 　　[0140] 在on狀態下，該記憶胞元MC3的電荷儲存層CS經由該電晶體XG3而被電連接至該記憶胞元MC4的電荷儲存層CS。 　　[0141] 如圖6E中所描述者，該off電壓Voff被施加於該記憶胞元MC4的閘極電極WL4。隨後，隨著電壓值Von被施加於該記憶胞元MC3的該控制閘極電極WL3，該off電壓Voff被施加於該電晶體XG3的截止閘極電極XL3。 　　[0142] 因此，該記憶胞元MC4之電荷儲存層CS中的電子被轉移進入該記憶胞元MC3的電荷儲存層CS中。 　　[0143] 該記憶胞元MC3的電荷儲存層CS被設定於累積狀態。該記憶胞元MC4的電荷儲存層CS被設定於空乏狀態。 　　[0144] 如圖6F中所描述者，該記憶胞元MC4藉由類似於圖6B和圖6C中所繪示之操作的操作而被設定於累積狀態。 　　[0145] 例如，當該記憶胞元MC2的電荷儲存層CS被設定於累積狀態時，截止電晶體XG2藉由類似於圖6B和圖6C中所繪示之操作的操作而被設定於on狀態，並且具有電壓值Von的電壓被施加於該記憶胞元MC2的閘極電極WL2。因此，電子從該記憶胞元MC3之電荷儲存層CS中被轉移至該記憶胞元MC2的電荷儲存層CS。 　　[0146] 類似於圖6A至圖6F中之操作的操作依據要被儲存的資料而將記憶胞元MC1之電荷儲存層CS的狀態設定於累積狀態或空乏狀態。 　　[0147] 在各記憶胞元MC之電荷儲存層CS的電狀態被設定之後，字線WL被設定於電浮動狀態。 　　[0148] 如上所述，該氧化物半導體層61中之電荷的轉移讓預定的資料能夠被寫入至各記憶胞元MC。 　　[0149] 電晶體的開啟或關閉(通道區域中之累積狀態/空乏狀態的控制)除了藉由控制字線WL的電位之外，還藉由控制該注入線IL的電位而讓資料能夠被可控制地寫入至該記憶胞元MC。 　　[0150] 例如，在本實施例的半導體記憶體中，預定的資料可藉由依據要被寫入的資料來改變該注入線IL的電位，連同將該字線WL的電位固定於某值而能夠被寫入至該記憶胞元MC。 　　[0151] (2) 特定範例 　　[0152] 參照圖7至圖10，本實施例之半導體記憶體的特定範例將被說明。 　　[0153] ＜電路組態＞ 　　[0154] 圖7為繪示本實施例之半導體記憶體之組態範例的方塊圖。 　　[0155] 如圖7中所描述者，本實施例之半導體記憶體1係電連接至主機裝置9。例如，主機裝置9為記憶體控制器或處理器(例如，CPU)。 　　[0156] 半導體記憶體1依據來自主機裝置9的請求或命令而操作。主機裝置9係設置於該半導體記憶體1之外。該半導體記憶體1可以被設置在該主機裝置9之內。 　　[0157] 要操作該半導體記憶體1，主機裝置9將命令、位址、和各種的控制信號發送給該半導體記憶體1。 　　[0158] 在對該半導體記憶體1的寫入操作期間，該主機裝置9將要被寫入的資料(要被儲存的資料)連同寫入命令一起發送給該半導體記憶體1。 　　[0159] 在對該半導體記憶體1的讀出操作期間，該主機裝置9接收從該半導體記憶體1所讀出的資料作為對讀出命令的回應。 　　[0160] 本實施例之半導體記憶體1為，例如，循序存取記憶體。 　　[0161] 本實施例之半導體記憶體1包含記憶胞元陣列10、列控制電路12、行控制電路13、寫入/讀出電路14、輸入/輸出電路15、電壓產生電路16、和定序器17。 　　[0162] 記憶胞元陣列10包含多個記憶胞元串列MS。 　　[0163] 記憶胞元陣列10包含多個位元線BL、多個源極線SL、多個字線WL、和多個截止閘極線XL。這些互連部連接至該等記憶胞元串列MS。 　　[0164] 解碼器11將由該主機裝置9所供應之位址解碼。該解碼器11將來自該記憶胞元陣列10的列位址和來自該記憶胞元陣列10的行位址解碼。 　　[0165] 該列控制電路12基於藉由該解碼器11所解碼之位址的結果來控制該記憶胞元陣列10中的諸列。該列控制電路12允許在該記憶胞元陣列10中選擇相關於X方向與解碼後之列位址對應的記憶胞元串列MS。該列控制電路12控制該等字線WL之各者的電位、選擇閘極線SGS, SGD的電位、和該等截止閘極線XL之各者的電位。例如，該列控制電路12包含字線驅動器(字線選擇電路)和截止閘極線驅動器。 　　[0166] 該行控制電路13基於藉由該解碼器11所解碼之位址的結果來控制該記憶胞元陣列10中的諸行。該行控制電路13允許在該記憶胞元陣列10中選擇相關於Y方向與解碼後之行位址對應的記憶胞元串列MS。該行控制電路13控制該等位元線BL之各者的電位。例如，該行控制電路13包含感測放大器電路和位元線驅動器(位元線選擇電路)。 　　[0167] 該行控制電路13包含，例如，組構成控制該注入線IL之電位的電路(在下文中被稱為注入線控制電路)130。該注入線控制電路130允許多條注入線IL的可控制啟動/失效(inactivation)。該注入線控制電路130致使對應於該資料的電壓在該寫入操作期間能夠被寫入而被供應至該注入線IL。 　　[0168] 在將資料寫入至該記憶胞元串列MS或者從該記憶胞元串列MS中讀取出資料期間，該資料保持電路14暫時地保持來自該主機裝置9的資料或來自該記憶胞元陣列10的資料。該資料保持電路14可保持至少一分頁的資料。分頁(page)是該記憶胞元陣列10用的資料存取單位。該資料保持電路14也被稱為分頁緩衝器電路。 　　[0169] 該輸入/輸出電路15用作為該半導體記憶體1用的內部介面。該輸入/輸出電路15接收來自該主機裝置9的資料、命令、控制信號、和位址。該輸入/輸出電路15將資料從該記憶胞元陣列10送至該主機裝置9。例如，該輸入/輸出電路15包含能夠暫時地保持資料、命令、和位址的鎖存器電路。 　　[0170] 該電壓產生電路16產生使用於該寫入操作和該讀出操作的各種電壓。該電壓產生電路16將所產生的電壓供應至列控制電路12和行控制電路13。例如，該電壓產生電路16在該寫入操作期間產生寫入電壓。該電壓產生電路16在該讀出操作期間產生讀出電壓。該電壓產生電路16產生要被供應至該等截止閘極線XL的電壓、要被供應至未被選擇到之字線WL的電壓、和要被供應至被選擇到之選擇閘極線SGS, SGD的電壓。 　　[0171] 該定序器17控制該半導體記憶體1中的電路10至16，使得該等電路實施由該主機裝置9所請求/命令的操作。 　　[0172] 組構成控制該注入線IL的電路可被設置而與該列控制電路12和該行控制電路13分開。 　　[0173] 本實施例之半導體記憶體1為循序存取記憶體，其中，該氧化物半導體被使用於該電荷儲存層(記憶膜(memory film))。 　　[0174] 圖8為繪示本實施例之循序存取記憶胞元陣列的等效電路圖。 　　[0175] 為了簡化繪示，圖8描述該記憶胞元陣列10中之m個記憶胞元串列中的三個，其中，m表示2以上的自然數。 　　[0176] 如圖8中所描述者，在該記憶胞元陣列10中，多個(在此情況中為三個)記憶胞元串列係沿著X方向而排列。 　　[0177] 一條源極線SL被設置於該記憶胞元陣列10中以便為該多個記憶胞元串列所共有。該源極線SL連接至排列在X方向上之多個(在此情況中為三個)記憶胞元串列MS之各者的第一末端。 　　[0178] 多條(在此情況中為三條)位元線BL被設置於該記憶胞元陣列10中以便對應於該數量的記憶胞元串列MS。該等位元線BL連接至該等對應之記憶胞元串列MS的第二末端。 　　[0179] 多條(在此情況中為四條)截止閘極線XL被設置於該記憶胞元陣列10中以便對應於該記憶胞元串列MS中之該數量的截止電晶體XG，該等截止閘極線XL之各者係連接至排列在X方向上之該多個截止電晶體XG的閘極。 　　[0180] 多條(在此情況中為四條)字線WL被設置於該記憶胞元陣列10中以便對應於該記憶胞元串列MS中之該數量的記憶胞元MC。該等字線WL之各者係連接至排列在Y方向上之該多個記憶胞元MC的閘極。 　　[0181] 如上所述，該等記憶胞元MC之該電荷儲存層(氧化物半導體層)CS經由該氧化物半導體層61中之該等電晶體XG的通道區域而被連接至該注入線IL。 　　[0182] 一條注入線IL係連接至該等記憶胞元串列MS之各者。例如，該等注入線IL的電位，例如，藉由該行控制電路13而被獨立地控制。藉由該列控制電路12來實施該等注入線IL之電位的控制。 　　[0183] ＜結構範例＞ 　　[0184] 將使用圖9和圖10來說明本實施例之半導體記憶體(循序存取記憶體)中之記憶胞元陣列的結構範例。 　　[0185] 圖9為描述本實施例之半導體記憶體中之記憶胞元陣列結構範例的頂視圖。 　　[0186] 圖10為描述本實施例之半導體記憶體中之記憶胞元陣列結構範例的剖面視圖。圖10描述沿著X方向之記憶胞元陣列的剖面結構。 　　[0187] 圖9和圖10中之記憶胞元陣列沿著Y方向的剖面結構實質上和圖1中所繪示之範例中的剖面結構相同。圖1在下文中被用來說明記憶胞元陣列沿著Y方向的剖面結構。 　　[0188] 如圖9和圖10中所描述者，該記憶胞元串列MS係設置在半導體區AA中，延伸於Y方向上。 　　[0189] 在X方向上彼此鄰接的半導體區AA藉由半導體基板90中的元件隔離絕緣層99而互相電隔離。例如，該元件隔離絕緣層99延伸於Y方向上。 　　[0190] 該等選擇閘極線SGS, SGD延伸於X方向上。該等選擇閘極線SGS, SGD各自經由絕緣層60而跨坐該多個半導體區AA。 　　[0191] 用作為該等字線WL的導電層80延伸於X方向上。該等字線WL各自跨坐排列於X方向上的多個氧化物半導體層61。 　　[0192] 在圖10的範例中，該等氧化物半導體層61的側表面經由絕緣層62而用該導電層80來予以覆蓋。然而，該等氧化物半導體層的側表面可以用該元件隔離絕緣層99而不是用該導電層80來予以覆蓋。 　　[0193] 用作為該等截止閘極線XL的導電層延伸在X方向上，與該等字線WL平行。該等截止閘極線XL跨坐排列於X方向上的該多個氧化物半導體層61。 　　[0194] 對於具有該等氧化物半導體層61和用作為該等截止閘極線XL的該等導電層來說，該等截止閘極線XL實質上具有和該等字線WL之結構相同的結構。 　　[0195] 該等注入線IL和該等位元線BL延伸於Y方向上。用作為該等注入線IL的導電層85和用作為該等位元線BL的導電層83係設置在該等導電層80上的絕緣層(層間絕緣膜)95上。該等導電層83, 85係位於相同的互連位準(level)上。在本實施例中，互連位準表示基於該半導體基板之正面的位置(高度)。 　　[0196] 例如，該等位元線BL係配置在該等半導體區AA之上。該等注入線IL係配置在該元件隔離絕緣層99之上。該等注入線IL具有一部位，該部位係從對應之氧化物半導體層61上方的位置拉到對應之元件隔離絕緣層99上方的位置。該等注入線IL與該等位元線BL之間的佈局關係可以是如此，以致於該等位元線BL的佈局和該等注入線IL的佈局相反。 　　[0197] 例如，該等源極線SL係設置在該等位元線BL之互連位準以下的互連位準處。例如，該等源極線SL延伸在X方向上。 　　[0198] ＜操作範例＞ 　　[0199] 現在，將說明本實施例之半導體記憶體(例如，循序存取記憶體)的操作。 　　[0200] 選擇作為操作標的之記憶胞元串列和記憶胞元在下文中分別被稱為選擇到的串列和選擇到的胞元。相反地，未被選擇作為操作標的之記憶胞元串列和記憶胞元在下文中分別被稱為未選擇到的串列和未選擇到的胞元。 　　[0201] (A) 寫入操作 　　[0202] 在對本實施例之循序存取記憶體的寫入操作期間，該主機裝置9將寫入命令、各種控制信號、表示資料寫入標的之位址、和要被寫入至記憶胞元的資料(在下文中被稱為寫入資料)轉移至該循序存取記憶體1。例如，一個分頁的資料被供應至該記憶體1。 　　[0203] 該循序存取記憶體1基於該命令和控制信號，將資料寫入至由該位址所指示的記憶胞元串列(記憶胞元)。 　　[0204] 該定序器17基於該命令和控制信號，控制該循序存取記憶體1中之該等電路各者的操作。該列控制電路12和該行控制電路13基於藉由解碼器11來解碼該位址的結果來執行該記憶胞元陣列10中之該等互連部的啟動和失效。來自該輸入/輸出電路15之一個分頁的資料被供應至該資料保持電路14。 　　[0205] 該行控制電路13中的注入線控制電路130基於該寫入資料來決定施加於該等互連部(例如，該等注入線IL)的電壓。施加於該等注入線IL的電壓可藉由該列控制電路12來予以決定。 　　[0206] 該寫入操作用的各種電壓被供應至該記憶胞元陣列10中的該等互連部。 　　[0207] 例如，在該寫入操作期間，該等選擇電晶體SG1, SG2被設定於off狀態，而且該等位元線BL和該等源極線SL與該等記憶胞元串列MS電隔離。 　　[0208] 該定序器17讓本實施例之循序存取記憶體1中的該等電路能夠實施各自的操作，以便允許圖5A至圖5F中所繪示之寫入操作(或圖6A至圖6F中所繪示之寫入操作)的執行。 　　[0209] 例如，對連接至共同之選擇到的字線之多個該等記憶胞元MC同時執行資料寫入。依據各自的記憶胞元串列MS來控制該等注入線IL的電位，以讓預定的資料能夠被寫入至連接到該共同之選擇到的字線之該等個別的記憶胞元MC。 　　[0210] 該等注入線IL的電位可被控制，以便將該多個選擇到的胞元的至少其中一者設定為禁止受到資料寫入。 　　[0211] 因此，各記憶胞元MC之電荷儲存層CS的電狀態(累積狀態或空乏狀態)被控制。 　　[0212] 如上所述，在本實施例之循序存取記憶體1中，完成對該等選擇到之記憶胞元的寫入操作。 　　[0213] 例如，該定序器17可通知該主機裝置9該寫入操作的完成。 　　[0214] (B) 資料保持操作 　　[0215] 在本實施例之循序存取記憶體1中，在完成寫入操作之後，該等選擇到之串列實施資料保持操作。 　　[0216] 在資料保持操作中，各截止閘極線XL的電位被設定於0 V。該等截止閘極線XG被設定於off狀態。該等字線WL之各者被設定於電浮動狀態。 　　[0217] 這防止各記憶胞元MC之電荷儲存層CS中之電子的擴散(漏洩)以及電子進入該電荷儲存層CS中。 　　[0218] 如上所述，在本實施例之循序存取記憶體中，繼續各記憶胞元MC的資料保持狀態。 　　[0219] (C) 讀出操作 　　[0220] 在對本實施例之循序存取記憶體的讀出操作期間，該主機裝置9將讀出命令、各種控制信號、和表示資料讀出標的之位址轉移至該循序存取記憶體1。 　　[0221] 該循序存取記憶體1基於該命令和控制信號，從由該位址所指示的分頁中讀取出資料。 　　[0222] 該定序器17基於該命令和控制信號，控制該循序存取記憶體1中之該等電路各者的操作。該列控制電路12和該行控制電路13基於該位址之解碼的結果來執行該記憶胞元陣列10中之該等互連部的啟動和失效。該感測放大器電路、驅動器電路、等等被啟動。 　　[0223] 因此，該讀出操作用的各種電壓被施加於該記憶胞元陣列10中的該等互連部。 　　[0224] 例如，對連接至該選擇到的字線之該多個記憶胞元MC的全體同時執行資料讀出(屬於該選擇到的分頁之該多個記憶胞元)。 　　[0225] 該列控制電路12將用於該等選擇電晶體SG1, SG2的on電壓施加於該等選擇閘極線SGS, SGD。因此，該等選擇電晶體SG1, SG2被開啟。該列控制電路12將用於該等截止電晶體的off電壓(例如，0 V)施加於該等截止閘極線XL。非選擇電壓被施加於該等未被選擇到的字線WL。 　　[0226] 該行控制電路13充電多個位元線BL。位元線電壓被施加於該多個位元線BL。該行控制電路13中的該注入線控制電路130將0 V施加於多個注入線IL。 　　[0227] 如上所述，使用圖3，讀出電壓被施加於該選擇到的字線WL。該行控制電路13中的該感測放大器電路感測到各位元線BL之電位的波動，其係由於該等記憶胞元MC的開啟/關閉或在該位元線BL與該源極線SL間之電流產生的出現/未出現所造成的。 　　[0228] 基於該感測結果，連接到該選擇到的字線WL之該等記憶胞元MC中的資料被決定。 　　[0229] 各記憶胞元MC中的資料被輸出至該分頁緩衝器電路14。該分頁緩衝器電路14中的一個分頁資料經由該輸入/輸出電路15而被轉移至該主機裝置9。 　　[0230] 如上所述，在本實施例之循序存取記憶體1中，完成對等該選擇到的胞元之讀出操作。 　　[0231] 修正 　　[0232] 在包含各自具有由氧化物半導體層所構成之電荷儲存層的記憶胞元之半導體記憶體1中，在寫入操作期間，2位元以上的資料可藉由控制施加於對應之字線WL的電壓或者對應之注入線IL的電位而被儲存在各記憶胞元MC中。 　　[0233] 如果記憶胞元MC儲存2位元資料(“00”, “01”, “10”, 和“11”)，則該2位元資料依據在該電荷儲存層CS中之電荷的數量而與四個狀態(電荷儲存狀態)相關聯。 　　[0234] 四個電壓值被使用於施加於該字線WL(或該注入線IL)之寫入電壓，以將2位元資料寫入於該記憶胞元MC中。該記憶胞元MC可依據該寫入電壓的量值而被設定於該四個狀態的其中一者。 　　[0235] 在該電荷儲存層CS中所感應之電子的數量依據該寫入電壓的量值而改變。當該寫入電壓為0 V時，在該電荷儲存層CS中之電子的數量被設定於對應於“11”資料之儲存狀態的值(範圍)。 　　[0236] 如果寫入電壓VWR的量值等於電壓值V1，則在該電荷儲存層CS中之電子的數量被設定於對應於“00”資料之儲存狀態的值。 　　[0237] 當該寫入電壓的電壓值被減小而在讓“00”資料能夠被寫入的電壓值V1以下時，在該電荷儲存層CS中之電子的數量可被設定於大於對應於“11”資料之值且小於對應於“00”資料之值的值。 　　[0238] 例如，當該寫入電壓的量值被設定於讓“00”資料能夠被寫入之電壓值V1的三分之一時，在該電荷儲存層CS中之電子的數量被設定於對應於“10”資料之儲存狀態的值。 　　[0239] 當該寫入電壓的量值被設定於讓“00”資料能夠被寫入之電壓值V1的三分之二時，在該電荷儲存層CS中之電子的數量被設定於對應於“01”資料之儲存狀態的值。 　　[0240] 對於如此的資料寫入，根據該記憶胞元MC是否回應在讀出操作期間讀出電壓的施加或者基於讀出電流之電流值的比較結果而被開啟來決定各記憶胞元MC中的資料。 　　[0241] 3位元以上的資料可藉由控制對應之字線WL(和對應之注入線IL)的電位而被儲存在該記憶胞元MC中。例如，如果3位元資料被寫入於該記憶胞元MC，則八個電壓值被使用於該寫入電壓。 　　[0242] 如上所述，2位元以上的資料可藉由將該寫入電壓的電壓值再細分(subdivide)而被儲存在該記憶胞元MC中。 　　[0243] 結論 　　[0244] 第一實施例之半導體記憶體為一記憶體(例如，循序存取記憶體)，其包含記憶胞元，各記憶胞元具有使用於電荷儲存層的氧化物半導體層。 　　[0245] 例如，在用作為循序存取記憶體的習知NAND快閃記憶體中，拭除操作以區塊為單位來予以實施，各區塊為一組的多個分頁。因而，在該快閃記憶體中，在對區塊的拭除操作和更新後之資料的寫入被實施之前，該區塊中的資料先被暫時地儲存在另一記憶體中。因此，在該快閃記憶體中，該寫入操作被非常緩慢地實施。 　　[0246] 此外，在該快閃記憶體中，藉由使用穿隧效應而將電子注射入及發射進該電荷儲存層中和從該電荷儲存層中將電子注射及發射出來執行資料的拭除與寫入，因而，相對高的電壓被施加於閘極電極和施加於閘極絕緣膜。因此，在該快閃記憶體中，由於該電壓所導致的應力(stress)造成各記憶胞元之該閘極絕緣膜被逐漸地劣化。結果，在該快閃記憶體中，可使該記憶胞元之資料保持特性劣化而導致資料丟失。 　　[0247] 在本實施例之半導體記憶體中，一個記憶胞元串列的氧化物半導體層可被充電於幾奈秒到幾十奈秒。因此，本實施例之半導體記憶體讓拭除操作與寫入操作能夠比NAND快閃記憶體更快速地被實施。 　　[0248] 因此，資料可被相對快速地寫入至本實施例之半導體記憶體中。 　　[0249] 本實施例之半導體記憶體讓電壓能夠被施加於該控制閘極電極(字線)，其致使在寫入操作期間電荷能夠可控制地累積和空乏於該電荷儲存層中。在本實施例之半導體記憶體中，電荷藉由電荷沿著該氧化物半導體層之該層的遷移而被儲存在該電荷儲存層中。 　　[0250] 因此，本實施例之半導體記憶體讓電子能夠被儲存於該氧化物半導體層61之該電荷儲存層CS中以及從該氧化物半導體層61之該電荷儲存層CS中被發射出，而並未使用高電壓，高電壓是利用電子穿隧現象所必需的。 　　[0251] 因此，在本實施例之半導體記憶體中，實質地抑制該等記憶胞元由於寫入操作/拭除操作的數目而被劣化。結果，本實施例之半導體記憶體可被使用而沒有在重寫的數目方面被限制。因此，本實施例之半導體記憶體可維持資料可靠性。 　　[0252] 本實施例之半導體記憶體藉由累積電荷於該氧化物半導體層中來儲存資料，其具有大的帶隙。因此，本實施例之半導體記憶體能夠使用低功率耗損來抑制電子的漏洩和改善該等記憶胞元的資料保持特性。 　　[0253] 如上所述，本實施例之半導體記憶體可提供高性能的半導體記憶體。 　　[0254] [2] 第二實施例 　　[0255] 參照圖11至圖14，第二實施例之半導體記憶體將被說明。 　　[0256] 圖11為繪示本實施例之半導體記憶體結構範例的剖面視圖。 　　[0257] 如圖11中所描述者，注入線ILA, ILB可被設置在該氧化物半導體層61之各自的末端處。兩條注入線ILA, ILB的電位係獨立地控制。 　　[0258] 用作為注入線ILA的導電層86A經由接點89CA而被連接至該氧化物半導體層61的第一末端。用作為注入線ILB的導電層86B經由接點89CB而被連接至該氧化物半導體層61的第二末端。 　　[0259] 該等記憶胞元MC和該等截止電晶體XG係交替地排列在該兩個接點89CA, 89CB之間。 　　[0260] 如同在本實施例之半導體記憶體中，如果該兩條注入線ILA, ILB係連接至該氧化物半導體層61，則截止電晶體XG的數目比記憶胞元MC的數目大1。 　　[0261] 圖12為繪示圖11中之記憶胞元串列MS的等效電路圖。 　　[0262] 如圖12所描述者，該第一注入線ILA經由該等電荷儲存層CS而被連接至串聯連接在一起之一組該多個截止電晶體XG的第一末端。該第二注入線ILB經由該等電荷儲存層CS而被連接至串聯連接在一起之一組該多個截止電晶體XG的第二末端。 　　[0263] 該等截止電晶體XG之各者中的電流路徑被連接在彼此鄰接於Y方向上之該等記憶胞元MC的該等電荷儲存層CS之間。 　　[0264] 藉由該等截止電晶體XG來控制該等注入線ILA, ILB之各者與該等記憶胞元MC的該等電荷儲存層CS之間的電連接。 　　[0265] 將使用圖13A和圖13B來說明對圖11和圖12中半導體記憶體(例如，循序存取記憶體)之寫入操作的範例。 　　[0266] 像參照圖5A至圖5F所說明的寫入操作一樣，圖13A至圖13E中的寫入操作繪示一操作範例，其中，圖11和圖12中半導體記憶體中之氧化物半導體層61的初始狀態被設定於累積狀態。 　　[0267] 如圖13A中所描述者，on電壓Von被施加於截止電晶體XG和記憶胞元MC的閘極電極。例如，正電壓被施加於該等注入線ILA, ILB。 　　[0268] 因此，電子被感應於該氧化物半導體層61中，其因而被設定於累積狀態。 　　[0269] 如圖13B中所描述者，在該多個截止電晶體XG中，中間的截止電晶體XG1被設定於off狀態。在該截止電晶體XG1的閘極電極XL1之下，使該氧化物半導體層61空乏。 　　[0270] 因此，對於夾住該截止電晶體XG1的兩個記憶胞元MC1, MC2而言，該記憶胞元MC1的電荷儲存層藉由該截止電晶體XG1而與該記憶胞元MC2的電荷儲存層電隔離。 　　[0271] 如圖13C中所描述者，例如，對於鄰接於該截止電晶體XG1的該兩個記憶胞元MC1, MC2而言，該記憶胞元MC1的電荷儲存層被設定於空乏狀態999，且該記憶胞元MC2的電荷儲存層被設定於累積狀態995。 　　[0272] 在此情況下，有了施加於該等注入線ILA, ILB的正電壓，0 V的寫入電壓被施加於該記憶胞元MC1的閘極電極WL1，而且具有電壓值Von的寫入電壓被施加於該記憶胞元MC2的閘極電極WL2。 　　[0273] 因此，使該記憶胞元MC1的電荷儲存層空乏，並且該記憶胞元MC2的電荷儲存層維持該累積狀態。 　　[0274] 其他的截止電晶體XG2, XG3, XG4, XG5被設定於on狀態。記憶胞元MC3, MC4的電荷儲存層CS被充電。 　　[0275] 如圖13D中所描述者，鄰接於該記憶胞元MC1的截止電晶體XG2被設定於off狀態。鄰接於該記憶胞元MC2的截止電晶體XG3被設定於off狀態。 　　[0276] 因此，該等記憶胞元MC1, MC2與該等注入線IL1, IL2電隔離。 　　[0277] 如圖13E中所描述者，資料被寫入至該等記憶胞元MC3, MC4。 　　[0278] 例如，具有電壓值Von的寫入電壓被施加於該記憶胞元MC3的閘極電極WL3，而且0 V的寫入電壓被施加於該記憶胞元MC4的閘極電極WL4。 　　[0279] 有了施加於該等閘極電極WL3, WL4的寫入電壓，該截止電晶體XG4和該截止電晶體XG5被設定於off狀態。 　　[0280] 因此，該等記憶胞元MC3, MC4與該等注入線IL1, IL2電隔離。該記憶胞元MC3的電荷儲存層CS被設定於累積狀態995，且該記憶胞元MC4的電荷儲存層CS被設定於空乏狀態。 　　[0281] 該等控制閘極電極WL1, WL2, WL3, WL4的電位被設定於電浮動狀態。因此，該等記憶胞元MC1, MC2, MC3, MC4被設定於資料保持狀態。 　　[0282] 將使用圖14A至圖14E來說明與圖13A至圖13E中之寫入操作不同之寫入操作的範例。 　　[0283] 像參照圖6A至圖6F所說明的寫入操作一樣，圖14A至圖14E中的寫入操作繪示一操作範例，其中，圖11和圖12中循序存取記憶體中之氧化物半導體層61的初始狀態被設定於空乏狀態。 　　[0284] 如圖14A中所描述者，off電壓被施加於截止電晶體XG和記憶胞元MC的閘極電極。例如，正電壓被施加於該等注入線ILA, ILB。 　　[0285] 因此，電子從該氧化物半導體層61內被放電至該等注入線ILA, ILB。該氧化物半導體層61被設定於空乏狀態。 　　[0286] 如圖14B中所描述者，該注入線ILA側的截止電晶體XG4和該注入線ILB側的截止電晶體XG5被可控制地開啟或關閉，以便實施容許資料寫入的電荷轉移。 　　[0287] 連接至記憶胞元串列MS之源極側(源極線SL側)注入線ILA的截止電晶體XG4被設定於off狀態。在該閘極電極XL4之下，使該氧化物半導體層61空乏，而且使該截止電晶體XG4的通道區域進入到空乏狀態。 　　[0288] 連接至記憶胞元串列MS之汲極側(位元線BL側)注入線ILB的截止電晶體XG5被設定於on狀態。通道被形成在閘極電極XL5之下，而且使該截止電晶體XG5的通道區域進入到累積狀態。 　　[0289] 如圖14C中所描述者，off電壓Voff被施加於該記憶胞元MC3的閘極電極WL3，並且on電壓Von被施加於該記憶胞元MC4的閘極電極WL4。隨後，該等截止電晶體XG4, XG5被設定於off狀態。 　　[0290] 在該截止電晶體XG與該等記憶胞元MC之間的電荷轉移讓該記憶胞元MC3的電荷儲存層CS能夠被設定於空乏狀態999，而讓該記憶胞元MC4的電荷儲存層CS能夠被設定於累積狀態995。 　　[0291] 在圖14C中的某時間點上，對應於該等記憶胞元MC3, MC4的電荷儲存層CS之資料分別被寫入至該等記憶胞元MC1, MC2。 　　[0292] 如圖14D中所描述者，該等截止電晶體XG2, XG3, XG4, XG5控制閘極電極XL2, XL3, XL4的電位。 　　[0293] 例如，off電壓Voff被施加於該截止電晶體XG2的該閘極電極XL2，並且on電壓Von被施加於該截止電晶體XG3的該閘極電極XL3。 　　[0294] 處於off狀態之該截止電晶體XG2的通道區域係保持在空乏狀態999。 　　[0295] 處於on狀態之該截止電晶體XG3的通道區域被電連接至該記憶胞元MC3的電荷儲存層CS。隨著該截止電晶體XG3 on，該電壓值Voff被施加於該記憶胞元MC4的該閘極電極WL4。因此，電子從該記憶胞元MC4的電荷儲存層CS被轉移至該截止電晶體XG3的通道區域。 　　[0296] on電壓Von被施加於截止電晶體XG4的閘極電極XL4。因此，該截止電晶體XG4的通道區域被設定於累積狀態995。 　　[0297] off電壓Voff被施加於截止電晶體XG5的閘極電極XL5。因此，該截止電晶體XG5的通道區域維持空乏狀態。 　　[0298] 如圖14E中所描述者，該等記憶胞元MC1, MC2, MC3, MC4之該等控制閘極電極WL1, WL2, WL3, WL4的電位各自被控制。 　　[0299] off電壓Voff被施加於該閘極電極WL1。因此，該記憶胞元MC1的電荷儲存層CS被設定於空乏狀態999。 　　[0300] on電壓Von被施加於該閘極電極WL2。因此，該記憶胞元MC2的電荷儲存層CS被電連接至該截止電晶體XG3的通道區域，其係處於累積狀態。該記憶胞元MC2的電荷儲存層CS被設定於累積狀態995。 　　[0301] on電壓Von被施加於該閘極電極WL3。因此，該記憶胞元MC3的電荷儲存層CS被電連接至該截止電晶體XG4的通道區域，其係處於累積狀態。該記憶胞元MC3的電荷儲存層CS被設定於累積狀態995。 　　[0302] 電壓Voff被施加於該閘極電極WL4。因此，該記憶胞元MC1的電荷儲存層CS被設定於空乏狀態。 　　[0303] 隨後，off電壓Voff被施加於該等截止電晶體的閘極電極XL1, XL2, XL3, XL4, XL5。 　　[0304] 依據該等記憶胞元MC1至MC4，處於off狀態之該等截止電晶體XG1至XG5使該等記憶胞元MC1至MC4的電荷儲存層CS互相電隔離。 　　[0305] 因此，該等記憶胞元MC1至MC4各自之電荷儲存層CS的狀態依據要被寫入之資料而被設定於狀態995或999。 　　[0306] 隨後，該等控制閘極電極WL1, WL2, WL3的電位被設定於電浮動狀態。 　　[0307] 因而，該等記憶胞元MC1, MC2, MC3, MC4被設定於資料保持狀態。 　　[0308] 如上所述，在本實施例之半導體記憶體中，該等注入線被連接至記憶胞元串列MS之該氧化物半導體層61的個別末端，以讓資料能夠經由其第一末端側和第二末端側而被寫入至該氧化物半導體層61。在本實施例之半導體記憶體中，藉由經由其第一末端側和第二末端側而將電荷供應至該氧化物半導體層61或者從該氧化物半導體層61中發射出電荷，資料可被同時寫入至該兩個記憶胞元MC。 　　[0309] 結果，本實施例之半導體記憶體致使能夠縮減用於寫入操作的時間期間以及增進寫入操作的速度。 　　[0310] 如上所述，本實施例之半導體記憶體讓操作特性能夠被改進。 　　[0311] [3] 第三實施例 　　[0312] 參照圖15至圖18，第三實施例之半導體記憶體將被說明。 　　[0313] ＜基本範例＞ 　　[0314] 圖15為描述本實施例之半導體記憶體中的記憶胞元串列MS之結構的剖面視圖。圖16為描述本實施例之半導體記憶體中的記憶胞元串列MS之結構的頂視圖。 　　[0315] 如圖15中所描述者，該記憶胞元串列MS可包含實際上垂直於基板之正面所堆疊的多個記憶胞元MC。在此情況下，該記憶胞元陣列具有三維結構。 　　[0316] 在具有三維結構的記憶胞元陣列中，該記憶胞元串列MS包含具有氧化物半導體層的支柱PLR和多個堆疊的導電層(互連部) 80A, 81A。 　　[0317] 該等導電層80A, 81A係堆疊在垂直於基板90之正面(X-Y平面)的Z方向上。絕緣層98各自被設置在彼此鄰接於Z方向上的該等導電層80A, 81A之間，該等絕緣層98使該等導電層80A, 81A互相電隔離。 　　[0318] 用作為該等字線WL的導電層80A和用作為該等截止閘極線XL的導電層81A係交替地堆疊於Z方向上。 　　[0319] 用作為該選擇閘極線SGD的導電層83A係設置在導電層(位元線BL) 85A上的絕緣層96上。 　　[0320] 絕緣層95, 98, 98A係設置在最低的字線WL與該選擇閘極線SGD之間。 　　[0321] 用作為源極線SL的導電層84A係設置在最上層中的字線WL之上。用作為位元線BL的導電層85A係設置在基板90上的絕緣層91上。用作為注入線IL的導電層86A係設置在該最上面的絕緣層98與絕緣層92之間。 　　[0322] 該等記憶胞元MC係設置在該支柱PLR和該等導電層80A的交叉點處。 　　[0323] 該等截止電晶體XG係設置在該支柱PLR和該等導電層81A的交叉點處。 　　[0324] 選擇電晶體SG2Z係設置在該支柱PLR和該導電層85A的交叉點處。 　　[0325] 例如，該等導電層80A, 81A延伸於X方向上。該等導電層85A, 86A延伸於Y方向上。 　　[0326] 該支柱PLR係形成於在該等導電層80A, 81A和該等絕緣層91, 95, 96, 98中所形成的孔洞(通孔)中。例如，該支柱PLR具有圓柱形結構。 　　[0327] 在此情況下，如圖16中所描述者，該支柱PLR包含使用Z方向作為中央軸來予以同心地配置的多個層(膜)。在此情況下，多個層71, 60A, 61A, 62A係設置在該支柱PLR的中央部分(軸向部分)與該等導電層WL(和該等導電層XG)之間。 　　[0328] 層70具有圓柱形結構。層70為絕緣體。例如，層70為氧化矽層。 　　[0329] 層71係設置在層70的側表面(延伸在平行於X-Y平面之方向上的表面)上。層71係設置在層70與層60A之間。層71具有圓柱形結構。 　　[0330] 用於層71的材料為半導體。層71在下文中被稱為半導體層71。 　　[0331] 用於該半導體層71的材料係選自多晶矽(Si)、多晶鍺(Ge)、多晶矽鍺(SiGe)、二維半導體材料(例如，MoS2 或WSe2 )、等等。矽或鍺的堆疊膜可以被使用於該半導體層71。 　　[0332] 層60A係設置在層71的側表面(外圍表面)上。層60A係設置在層71與層61A之間。層60A具有圓柱形結構。 　　[0333] 層60A為絕緣體。層60A在下文中被稱為絕緣層。 　　[0334] 例如，用於該層60A的材料係選自氧化矽、氮氧化矽、和高介電常數材料(例如，氧化鋁、氧化鉿、或氧化鋯)。該絕緣層60A可為這些材料的混合膜或堆疊膜。 　　[0335] 該絕緣層60A具有設定在從約1 nm到約10 nm之範圍內的膜厚度。例如，該絕緣層60A較佳具有從3 nm到7 nm之範圍內的膜厚度。 　　[0336] 層61A係設置在層60A的側表面(外圍表面)上。層61A係設置在層60A與層62A之間。層61A具有圓柱形結構。 　　[0337] 層61A為氧化物半導體層。用於該氧化物半導體層61A的材料為In, Ga, Zn, 或Sn的氧化物或者其混合物(化合物)。例如，用於該氧化物半導體層61A的材料為InGaZnO。使用於該氧化物半導體層61A的材料可以被使用於該半導體層71。 　　[0338] 該氧化物半導體層61A具有設定在從約1 nm到約15 nm之範圍內的膜厚度。例如，該氧化物半導體層61A較佳具有從3 nm到10 nm之範圍內的膜厚度。 　　[0339] 層62A係設置在層61A的側表面(外圍表面)上。層62A係設置在該氧化物半導體層61A與該等導電層80A, 81A和絕緣層89之間。層62A具有圓柱形結構。 　　[0340] 層62A為絕緣體。層62A在下文中被稱為絕緣層。 　　[0341] 用於絕緣層62A的材料可以和用於該絕緣層60A的材料相同。該絕緣層62A具有設定等於該閘極絕緣膜60A之膜厚度的膜厚度。然而，用於絕緣層62A的材料可以和用於該絕緣層60A的材料不同。該絕緣層62A的膜厚度可以和該閘極絕緣層60A的膜厚度不同。 　　[0342] 該等層71, 60A, 61A, 62A各自的膜厚度為相關於與X-Y平面平行之方向的厚度。 　　[0343] 在該支柱PLR的底部側上，該半導體層71係設置在該導電層85A的頂部表面上。該半導體層71被夾在該絕緣層70的底部部分與該導電層83的頂部表面之間。 　　[0344] 該半導體層71經由該源極線接點89A而被連接至該源極線SL。 　　[0345] 該氧化物半導體層61A在Z方向上的底部部分經由該絕緣層62A而被設置在該絕緣層95的頂部表面上。氧化物半導體層61Z藉由該絕緣層95而與該位元線BL隔離。 　　[0346] 該氧化物半導體層61A在Z方向上的頂部部分與該注入線IL相接觸。 　　[0347] 該源極線SL可與該注入線IL電連接。 　　[0348] 該源極線SL可用作為該注入線IL。如果該源極線SL用作為該注入線IL，則注入線IL未被形成。該源極線SL直接與該氧化物半導體層61A相接觸。 　　[0349] 記憶胞元MCZ為各自包含電荷儲存層CS的場效電晶體。 　　[0350] 該氧化物半導體層61A被使用作為電荷儲存層CS。 　　[0351] 該半導體層71被使用作為該等記憶胞元MC的通道區域。該絕緣層60A被使用作為用於該等電晶體MC的閘極絕緣膜。絕緣層62A被使用作為阻隔絕緣膜，其係組構成使該等導電層(閘極電極)81A與該氧化物半導體層(電荷儲存層)61A隔離。 　　[0352] 該等截止電晶體XGZ包含位於該支柱PLR和該等導電層81A之交叉點附近的構件。 　　[0353] 在該等截止電晶體XGZ之各者中，該氧化物半導體層61A被使用作為通道區域。在各截止電晶體XGZ中，該絕緣層62A被使用作為用於該氧化物半導體層61A的閘極絕緣膜。 　　[0354] 例如，該多個截止電晶體XGZ之設置在最上層互連位準處的其中一者可被使用作為源極側選擇電晶體。該源極側選擇電晶體可被設置在該最上層截止電晶體XGZ與該源極線SL之間。 　　[0355] 在該電晶體XGZ中，依據該電晶體XGZ的操作，該半導體層71可用作為寄生通道區域。為了抑制該電晶體XGZ的寄生通道，負電壓被施加於該電晶體XGZ的閘極電極81A。 　　[0356] 選擇電晶體SG2Z係配置在該支柱PLR的底部側，並且包含位於該導電層85A和該支柱PLR之交叉點附近的構件。 　　[0357] 在該選擇電晶體SG2Z中，用作為用於該選擇電晶體SG2Z之閘極絕緣膜的該絕緣層60A和絕緣層79被設置在閘極電極(選擇閘極線SGD)的導電層83A與該半導體層71之間。然而，該絕緣層60A和該絕緣層79的其中一者不需要被設置在該導電層85A與該半導體層71之間。 　　[0358] 該氧化物半導體層61A並未被設置在該導電層83A與該半導體層71之間。 　　[0359] 該氧化物半導體層61A和該絕緣層62A並未被設置在該支柱PLR之位於該絕緣層95的頂部表面之下的部分中。 　　[0360] 在從該絕緣層95中的開口到該導電層(位元線)85A之頂部表面的區域中，包含在該支柱PLR之該等組件中的絕緣層70和60A以及該半導體層71被設置。 　　[0361] 該絕緣層95中之開口的開口尺寸D2係小於在該堆疊的頂部部位處之通孔的開口尺寸D1。 　　[0362] 使用眾所周知之技術來形成本實施例的半導體記憶體。 　　[0363] 不包含該氧化物半導體層61A的選擇電晶體SG2如下被形成。 　　[0364] 該絕緣層95被使用作為蝕刻停止層(etch stopper)，其被組構成提出要被形成在該堆疊中具有不同開口尺寸D1, D2的通孔。 　　[0365] 在相關於形成在該堆疊中之通孔而形成該等層60A, 61A, 62A之後和該等層70, 71被形成之前，對該等層60A, 61A, 62A執行各向異性蝕刻。因為由於開口尺寸D1, D2間之差異所造成在絕緣層98與該絕緣層95間之高度上的差異，所以從該絕緣層89之下的區域中選擇性地去除該等層60A, 61A, 62A。 　　[0366] 結果，在該選擇電晶體SG2Z中，該氧化物半導體層61A和該絕緣層62A並未被形成在該導電層83A與該半導體層71之間。 　　[0367] 在本實施例的半導體記憶體(例如，循序隨機存取記憶體)中，例如，該等記憶胞元MCZ被組構成當沒有電荷被累積於該氧化物半導體層61A中(空乏狀態)時展現常時導通(normally on)電晶體的特性。因此，該半導體層71為，例如，n型多晶矽層。 　　[0368] 在此情況下，在該等截止電晶體XGZ和該選擇電晶體SG2D之該等位置的各者處，包含該n型半導體層71作為通道區域的常時導通電晶體被形成。 　　[0369] 例如，負偏壓電路被設置在本實施例的半導體記憶體中，以便消除該n型半導體層71中用於該等截止電晶體XGZ和該選擇電晶體SG2Z的通道(以將該等通道設定於關斷狀態)。 　　[0370] 如果該n型半導體層71中用於該等電晶體XGZ和該選擇電晶體SG2Z的該等通道被設定於關斷狀態，則負偏壓電路被施加於閘極電極81A, 83A。 　　[0371] 因此，可針對未被選擇到之串列來防止該位元線BL與該源極線SL之間的連接。 　　[0372] 該等記憶胞元MCZ被組構成當電荷被累積於該氧化物半導體層61A中(累積狀態)時展現常時關斷電晶體的特性。 　　[0373] ＜電路範例＞ 　　[0374] 將使用圖17來說明本實施例之半導體記憶體中之記憶胞元陣列的電路組態。 　　[0375] 圖17為繪示具有三維結構之記憶胞元陣列的電路組態之等效電路圖。在圖17中，為了簡化繪示，包含在該記憶胞元陣列之m × n記憶胞元串列中的2 × 2記憶胞元串列被描述。 　　[0376] 如圖17中所描述者，排列於X方向上的多個記憶胞元串列MS係連接至共同的選擇閘極線SGD。排列於Y方向上的多個記憶胞元串列MS係連接至不同的選擇閘極線SGD。 　　[0377] 在排列於X方向上的該多個記憶胞元串列MS中，在相同的互連位準內之記憶胞元MC係連接至共同的字線WL。 　　[0378] 例如，排列於Y方向上的多個記憶胞元MCZ係連接至不同的字線。 　　[0379] 排列於Y方向上的該多個記憶胞元串列MS係連接至共同的位元線BL。排列於X方向上的該多個記憶胞元串列MS係連接至不同的位元線BL。 　　[0380] 排列於Y方向上的該多個記憶胞元串列MS係連接至共同的源極線SL。排列於X方向上的該多個記憶胞元串列MS係連接至不同的源極線SL。 　　[0381] 排列於Y方向上的該多個記憶胞元串列MS係連接至共同的注入線IL。排列於X方向上的該多個記憶胞元串列MS係連接至不同的注入線IL。 　　[0382] 用於排列在X方向上之該多個記憶胞元串列MS的共同線IL係互相獨立的，且因而，預定的資料可被寫入至共有該字線WL之該多個記憶胞元MCZ的各者。 　　[0383] 對具有三維結構之記憶胞元串列中的記憶胞元MCZ的寫入操作和讀出操作實質上和對具有二維結構之記憶胞元串列中的記憶胞元MCZ的寫入操作和讀出操作係相同的。 　　[0384] ＜修正＞ 　　[0385] 將使用圖18來說明本實施例之半導體記憶體的修正。 　　[0386] 圖18為描述圖15中之記憶胞元串列之修正的剖面視圖。 　　[0387] 如圖18中所描述者，該氧化物半導體層61A係設置在選擇電晶體SG2X的閘極電極83A與該半導體層71之間。 　　[0388] 然而，該氧化物半導體層61A未和該等位元線BL相接觸。 　　[0389] 該選擇電晶體SG2X實質上具有和該等截止電晶體XGZ之結構相同的結構。 　　[0390] 例如，該截止電晶體XGZ係設置在該選擇電晶體SG2X與該記憶胞元MCZ之間。 　　[0391] 該選擇電晶體SG2X較佳為常時關斷電晶體。 　　[0392] 因此，在圖18中的記憶胞元串列MS中，對該選擇電晶體SG2X之該氧化物半導體層61A的寫入操作將該選擇電晶體SG2X之該氧化物半導體層61A的內部設定於累積狀態，使得電子被恆定地累積在該氧化物半導體層61A位於和該選擇電晶體SG2X相反之位置的部位中。 　　[0393] 該選擇電晶體SG2X與該記憶體胞元MCZ之間的該截止電晶體XGZ被設定於關斷狀態，以讓該選擇電晶體SG2X的該氧化物半導體層61A能夠保持累積狀態。 　　[0394] ＜結論＞ 　　[0395] 第二實施例之半導體記憶體具有含有三維結構的記憶胞元串列。 　　[0396] 本實施例之半導體記憶體可產生類似於上述其他實施例之功效的功效。 　　[0397] 本實施例之半導體記憶體讓記憶體的儲存密度能夠藉由該記憶胞元串列的三維結構來予以改善。 　　[0398] 結果，本實施例之半導體記憶體致使能夠降低位元成本。 　　[0399] (4) 其他雜項 　　[0400] 雖然一些實施例已被說明，但是這些實施例已被提出做為範例而沒有打算用來限制本發明的範疇。實際上，本文中所敘述之新穎實施例可以用各種其他的方式來予以施行；此外，形式上的各種省略、替換、和改變可以被做成而沒有違離本發明的本質精神。打算將附加之申請專利範圍及其等同物涵蓋諸如會落在該等發明的範疇和本質精神之中如此的方式和修正。
[0401]
1‧‧‧半導體記憶體(循序存取記憶體)
9‧‧‧主機裝置
10‧‧‧記憶胞元陣列
11‧‧‧解碼器
12‧‧‧列控制
13‧‧‧行控制
14‧‧‧寫入/讀出電路(資料保持電路)
15‧‧‧輸入/輸出電路
16‧‧‧電壓產生電路
17‧‧‧定序器
60、60A‧‧‧閘極絕緣膜
61、61A、61Z‧‧‧氧化物半導體層
62、62A‧‧‧絕緣層
63‧‧‧氧化物半導體層
64、69A、69B‧‧‧源極/汲極區域
70‧‧‧絕緣層
71‧‧‧半導體層
80‧‧‧閘極控制電極(字線)
81、82、83、81A、82A、83A‧‧‧閘極電極(截止閘極線)
84、85、86、80A、81A、82A、83A、84A、85A、86A‧‧‧導電層
89A‧‧‧源極線接點
89B‧‧‧位元線接點
89C、89CA、89CB‧‧‧接點
90‧‧‧半導體基板
91、92、96‧‧‧絕緣層
95‧‧‧絕緣層
98‧‧‧最上面的絕緣層
99‧‧‧元件隔離絕緣層
130‧‧‧注入線控制電路
995‧‧‧累積狀態
999‧‧‧空乏狀態
MC、MC1、MC2、MC3、MC4、MCZ‧‧‧記憶胞元
MS‧‧‧記憶胞元串列
XG、XG1、XG2、XG3、XG4、XG5、XGZ‧‧‧截止電晶體
CS‧‧‧電荷儲存層
XL‧‧‧截止閘極線
SG1、SG2、SG2D、SG2X、SG2Z‧‧‧選擇電晶體
SGS、SGD‧‧‧選擇閘極線
IL、ILA、ILB、IL1、IL2‧‧‧注入線
SL‧‧‧源極線
WL‧‧‧字線
WL1、WL2、WL3‧‧‧閘極電極
XL1、XL2、XL3、XL4、XL5‧‧‧閘極電極
PLR‧‧‧支柱
BL‧‧‧位元線
[0004] 　　圖1係繪示第一實施例之半導體記憶體之基本範例的剖面視圖； 　　圖2係繪示第一實施例之半導體記憶體之基本範例的電路圖； 　　圖3及圖4係繪示第一實施例之半導體記憶體之操作原理的圖形； 　　圖5A、圖5B、圖5C、圖5D、圖5E、和圖5F係繪示第一實施例之半導體記憶體之操作範例的圖形； 　　圖6A、圖6B、圖6C、圖6D、圖6E、和圖6F係繪示第一實施例之半導體記憶體之操作範例的圖形； 　　圖7係繪示第一實施例之半導體記憶體之特定範例的方塊圖； 　　圖8係繪示第一實施例之半導體記憶體之特定範例的電路圖； 　　圖9係繪示第一實施例之半導體記憶體之特定範例的頂視圖； 　　圖10係繪示第一實施例之半導體記憶體之特定範例的剖面視圖； 　　圖11係繪示第二實施例之半導體記憶體的剖面視圖； 　　圖12係繪示第二實施例之半導體記憶體的電路圖； 　　圖13A、圖13B、圖13C、圖13D、和圖13E係繪示第二實施例之半導體記憶體之操作範例的圖形； 　　圖14A、圖14B、圖14C、圖14D、和圖14E係繪示第二實施例之半導體記憶體之操作範例的圖形； 　　圖15係繪示第三實施例之半導體記憶體的剖面視圖； 　　圖16係繪示第三實施例之半導體記憶體的頂視圖； 　　圖17係繪示第三實施例之半導體記憶體的電路圖；以及 　　圖18係繪示第三實施例之半導體記憶體之修正的剖面視圖。

Claims (19)

  1. 一種半導體記憶體，包括： 　　半導體層； 　　在該半導體層上的閘極絕緣膜； 　　在該閘極絕緣膜上之第一選擇電晶體的第一閘極電極； 　　在該閘極絕緣膜上之第二選擇電晶體的第二閘極電極； 　　氧化物半導體層，經由該閘極絕緣膜而被配置於該半導體層之上，在該等第一與第二選擇電晶體之間； 　　在該氧化物半導體層上的絕緣層； 　　在該絕緣層上之第一記憶胞元的第一控制閘極電極； 　　在該絕緣層上之第二記憶胞元的第二控制閘極電極； 　　在該絕緣層上，介於該第一控制閘極電極與該第二控制閘極電極間之第一電晶體的第三閘極電極； 　　在該絕緣層上，介於該氧化物半導體層的第一末端與該第二控制閘極電極間之第二電晶體的第四閘極電極； 　　連接至該氧化物半導體層之該第一末端的第一互連部； 　　連接至該第一選擇電晶體之第一端子的源極線；以及 　　連接至該第二選擇電晶體之第二端子的位元線。
  2. 如申請專利範圍第1項之記憶體，其中，該第一記憶胞元包含該氧化物半導體層中的第一電荷儲存層，以及 　　該第二記憶胞元包含該氧化物半導體層中的第二電荷儲存層。
  3. 如申請專利範圍第2項之記憶體，其中，該第一記憶胞元的臨界電壓依據該第一電荷儲存層中之電荷的數量而改變， 　　當該第一記憶胞元的該臨界電壓具有第一值時，該第一記憶胞元保持第一資料，以及 　　當該第一記憶胞元的該臨界電壓具有與該第一值不同的第二值時，該第一記憶胞元保持與該第一資料不同的第二資料。
  4. 如申請專利範圍第1項之記憶體，其中，該第一電晶體包含該氧化物半導體層中的第一通道區域，以及 　　該第二電晶體包含該氧化物半導體層中的第二通道區域。
  5. 如申請專利範圍第1項之記憶體，其中，該第一記憶胞元包含該半導體層中的第一源極/汲極區域，且該第二記憶胞元包含該半導體層中的第二源極/汲極區域。
  6. 如申請專利範圍第5項之記憶體，其中，該第三閘極電極係配置在該等第一源極/汲極區域的其中一者之上，以及 　　該第四閘極電極係配置在該等第二源極/汲極區域的其中一者之上。
  7. 如申請專利範圍第1項之記憶體，另包括： 　　在該絕緣層上，介於該氧化物半導體層的第二末端與該第一控制閘極電極間之第三電晶體的第五閘極電極；以及 　　連接至該氧化物半導體層之該第二末端的第二互連部。
  8. 如申請專利範圍第1項之記憶體，其中，該氧化物半導體層包含銦(In)、鎵(Ga)、鋅(Zn)、和錫(Sn)的至少其中一者。
  9. 如申請專利範圍第1項之記憶體，其中，電荷經由該第一互連部而被供應至該氧化物半導體層。
  10. 一種半導體記憶體，包括： 　　配置在基板上且延伸於第一方向上的支柱，該支柱包含氧化物半導體層； 　　第一導電層、第二導電層、第三導電層、第四導電層、及第五導電層，係沿著該第一方向且和該支柱的側表面相反地配置於該基板上； 　　選擇電晶體，係配置在該第一導電層和該支柱的交叉點處； 　　第一記憶胞元，係配置在該第二導電層和該支柱的交叉點處； 　　第一電晶體，係配置在該第三導電層和該支柱的交叉點處； 　　第二記憶胞元，係配置在該第四導電層和該支柱的交叉點處； 　　第二電晶體，係配置在該第五導電層和該支柱的交叉點處； 　　位元線，係在該第一方向上連接至該支柱的第一末端； 　　源極線，係在該第一方向上連接至該支柱的第二末端；以及 　　互連部，係連接至該氧化物半導體層。
  11. 如申請專利範圍第10項之記憶體，其中，該第一記憶胞元包含該氧化物半導體層中的第一電荷儲存層，以及 　　該第二記憶胞元包含該氧化物半導體層中的第二電荷儲存層。
  12. 如申請專利範圍第11項之記憶體，其中，該第一記憶胞元的臨界電壓依據該第一電荷儲存層中之電荷的數量而改變， 　　當該第一記憶胞元的該臨界電壓具有第一值時，該第一記憶胞元保持第一資料，以及 　　當該第一記憶胞元的該臨界電壓具有與該第一值不同的第二值時，該第一記憶胞元保持與該第一資料不同的第二資料。
  13. 如申請專利範圍第10項之記憶體，其中，該第一電晶體包含該氧化物半導體層中的第一通道區域，以及 　　該第二電晶體包含該氧化物半導體層中的第二通道區域。
  14. 如申請專利範圍第10項之記憶體，其中，該支柱包含延伸於該第一方向上的半導體層， 　　該氧化物半導體層係配置在該半導體層與該第二至第五導電層之間， 　　該第一記憶胞元包含該半導體層中的第三通道區域， 　　該第二記憶胞元包含該半導體層中的第四通道區域，以及 　　該選擇電晶體包含該半導體層中的第五通道區域。
  15. 如申請專利範圍第14項之記憶體，另包括： 　　第六導電層，係配置在該第一導電層與該第二導電層之間；以及 　　第三電晶體，係配置在該第六導電層和該支柱的交叉點處， 　　其中， 　　該氧化物半導體層係配置在該第一導電層與該半導體層之間以及在該第六導電層與該半導體層之間。
  16. 如申請專利範圍第10項之記憶體，其中，該互連部係配置在該第五導電層與該源極線之間。
  17. 如申請專利範圍第10項之記憶體，其中， 　　該位元線係配置在該支柱的該第一末端與該基板之間，以及 　　該位元線延伸在平行於該基板之正面的第二方向上。
  18. 如申請專利範圍第10項之記憶體，其中，該氧化物半導體層包含銦(In)、鎵(Ga)、鋅(Zn)、和錫(Sn)的至少其中一者。
  19. 如申請專利範圍第10項之記憶體，其中，電荷經由該第一互連部而被供應至該氧化物半導體層。
TW106131743A 2017-03-16 2017-09-15 半導體記憶體 TWI648825B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017051388 2017-03-16
JP2017-051388 2017-03-16

Publications (2)

Publication Number Publication Date
TW201836072A true TW201836072A (zh) 2018-10-01
TWI648825B TWI648825B (zh) 2019-01-21

Family

ID=63014132

Family Applications (2)

Application Number Title Priority Date Filing Date
TW106131743A TWI648825B (zh) 2017-03-16 2017-09-15 半導體記憶體
TW107124205A TWI690062B (zh) 2017-03-16 2018-07-13 半導體記憶體

Family Applications After (1)

Application Number Title Priority Date Filing Date
TW107124205A TWI690062B (zh) 2017-03-16 2018-07-13 半導體記憶體

Country Status (3)

Country Link
US (1) US10043808B1 (zh)
JP (2) JP7080681B2 (zh)
TW (2) TWI648825B (zh)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111129018A (zh) * 2018-10-31 2020-05-08 东芝存储器株式会社 半导体存储装置
TWI710120B (zh) * 2019-03-20 2020-11-11 日商東芝記憶體股份有限公司 半導體記憶裝置
TWI715105B (zh) * 2019-02-21 2021-01-01 日商東芝記憶體股份有限公司 半導體記憶裝置及其製造方法
US11043496B2 (en) 2018-12-18 2021-06-22 Micron Technology, Inc. Thin film transistors and related fabrication techniques
TWI733137B (zh) * 2019-03-18 2021-07-11 日商東芝記憶體股份有限公司 半導體記憶裝置
TWI774251B (zh) * 2020-07-30 2022-08-11 台灣積體電路製造股份有限公司 三維記憶體裝置及其形成方法
US11437521B2 (en) 2018-10-09 2022-09-06 Micron Technology, Inc. Methods of forming a semiconductor device
TWI800845B (zh) * 2020-09-09 2023-05-01 日商鎧俠股份有限公司 半導體裝置及其製造方法
TWI807356B (zh) * 2020-09-15 2023-07-01 日商鎧俠股份有限公司 半導體裝置及半導體裝置的製造方法
TWI834083B (zh) * 2021-05-20 2024-03-01 日商鎧俠股份有限公司 記憶體元件

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10312239B2 (en) * 2017-03-16 2019-06-04 Toshiba Memory Corporation Semiconductor memory including semiconductor oxie
US10553601B2 (en) 2017-03-16 2020-02-04 Toshiba Memory Corporation Semiconductor memory including semiconductor oxide
JP6878228B2 (ja) 2017-09-20 2021-05-26 株式会社東芝 半導体装置
KR102634245B1 (ko) * 2018-11-16 2024-02-07 삼성전자주식회사 이미지 센서
WO2021024071A1 (ja) * 2019-08-02 2021-02-11 株式会社半導体エネルギー研究所 記憶装置
KR20220044546A (ko) * 2019-08-09 2022-04-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 장치
WO2021038363A1 (ja) * 2019-08-29 2021-03-04 株式会社半導体エネルギー研究所 半導体装置、電子機器
WO2021144648A1 (ja) * 2020-01-16 2021-07-22 株式会社半導体エネルギー研究所 記憶装置およびその作製方法
JP2022159956A (ja) 2021-04-05 2022-10-18 キオクシア株式会社 半導体記憶装置

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5936274A (en) * 1997-07-08 1999-08-10 Micron Technology, Inc. High density flash memory
JP3866460B2 (ja) * 1998-11-26 2007-01-10 株式会社東芝 不揮発性半導体記憶装置
JP2007073969A (ja) 2005-09-07 2007-03-22 Samsung Electronics Co Ltd 電荷トラップ型メモリ素子及びその製造方法
US8288795B2 (en) * 2010-03-02 2012-10-16 Micron Technology, Inc. Thyristor based memory cells, devices and systems including the same and methods for forming the same
US9646869B2 (en) * 2010-03-02 2017-05-09 Micron Technology, Inc. Semiconductor devices including a diode structure over a conductive strap and methods of forming such semiconductor devices
WO2011142458A1 (ja) 2010-05-14 2011-11-17 国立大学法人東北大学 半導体集積回路とその製造方法
TWI511236B (zh) 2010-05-14 2015-12-01 Semiconductor Energy Lab 半導體裝置
WO2012008304A1 (en) * 2010-07-16 2012-01-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5735872B2 (ja) * 2010-07-27 2015-06-17 株式会社半導体エネルギー研究所 半導体装置
US9312257B2 (en) 2012-02-29 2016-04-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2013187362A (ja) 2012-03-08 2013-09-19 Toshiba Corp 不揮発性半導体記憶装置
JP6100071B2 (ja) 2012-04-30 2017-03-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9741864B2 (en) * 2013-05-09 2017-08-22 National Institute For Materials Science Thin-film transistor and method for manufacturing same
KR102282108B1 (ko) * 2013-06-13 2021-07-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9583505B2 (en) * 2014-06-05 2017-02-28 Kabushiki Kaisha Toshiba Non-volatile memory device
JP6509514B2 (ja) * 2014-09-17 2019-05-08 東芝メモリ株式会社 不揮発性半導体記憶装置及びその製造方法
US9634097B2 (en) 2014-11-25 2017-04-25 Sandisk Technologies Llc 3D NAND with oxide semiconductor channel
JP6010172B2 (ja) 2015-04-06 2016-10-19 株式会社東芝 不揮発性半導体記憶装置
JP6400536B2 (ja) * 2015-08-04 2018-10-03 東芝メモリ株式会社 半導体記憶装置
US9589651B1 (en) * 2015-11-18 2017-03-07 Kabushiki Kaisha Toshiba Semiconductor memory device and controlling method thereof

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI780364B (zh) * 2018-10-09 2022-10-11 美商美光科技公司 形成一記憶體裝置之方法及相關記憶體裝置與電子系統
US11437521B2 (en) 2018-10-09 2022-09-06 Micron Technology, Inc. Methods of forming a semiconductor device
CN111129018A (zh) * 2018-10-31 2020-05-08 东芝存储器株式会社 半导体存储装置
CN111129018B (zh) * 2018-10-31 2023-12-22 铠侠股份有限公司 半导体存储装置
TWI733258B (zh) * 2018-12-18 2021-07-11 美商美光科技公司 薄膜電晶體及相關製造技術
US11043496B2 (en) 2018-12-18 2021-06-22 Micron Technology, Inc. Thin film transistors and related fabrication techniques
TWI811702B (zh) * 2018-12-18 2023-08-11 美商美光科技公司 薄膜電晶體及相關製造技術
US11903223B2 (en) 2018-12-18 2024-02-13 Micron Technology, Inc. Thin film transistors and related fabrication techniques
TWI715105B (zh) * 2019-02-21 2021-01-01 日商東芝記憶體股份有限公司 半導體記憶裝置及其製造方法
TWI733137B (zh) * 2019-03-18 2021-07-11 日商東芝記憶體股份有限公司 半導體記憶裝置
TWI710120B (zh) * 2019-03-20 2020-11-11 日商東芝記憶體股份有限公司 半導體記憶裝置
TWI774251B (zh) * 2020-07-30 2022-08-11 台灣積體電路製造股份有限公司 三維記憶體裝置及其形成方法
US11527553B2 (en) 2020-07-30 2022-12-13 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11910616B2 (en) 2020-07-30 2024-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
TWI800845B (zh) * 2020-09-09 2023-05-01 日商鎧俠股份有限公司 半導體裝置及其製造方法
TWI807356B (zh) * 2020-09-15 2023-07-01 日商鎧俠股份有限公司 半導體裝置及半導體裝置的製造方法
TWI834083B (zh) * 2021-05-20 2024-03-01 日商鎧俠股份有限公司 記憶體元件

Also Published As

Publication number Publication date
JP7242818B2 (ja) 2023-03-20
JP2018157208A (ja) 2018-10-04
JP7080681B2 (ja) 2022-06-06
TWI648825B (zh) 2019-01-21
US10043808B1 (en) 2018-08-07
TW201939725A (zh) 2019-10-01
JP2022016698A (ja) 2022-01-21
TWI690062B (zh) 2020-04-01

Similar Documents

Publication Publication Date Title
TWI648825B (zh) 半導體記憶體
JP7074511B2 (ja) 半導体メモリ
KR102626137B1 (ko) 3-차원 수직 nor 플래시 박막 트랜지스터 스트링들
US10497712B2 (en) Semiconductor memory
US11456297B2 (en) Semiconductor memory device, method of driving the same and method of fabricating the same
KR101844074B1 (ko) 3차원 메모리 어레이 구조
US8320182B2 (en) Nonvolatile semiconductor memory device
US10868037B2 (en) Non-volatile semiconductor memory device
US9117526B2 (en) Substrate connection of three dimensional NAND for improving erase performance
US10553601B2 (en) Semiconductor memory including semiconductor oxide
US10971238B2 (en) Three-dimensional semiconductor memory devices and methods of operating the same
CN114497055A (zh) 半导体存储器装置
CN111129018B (zh) 半导体存储装置
US11551764B2 (en) Memory device
CN110675907B (zh) 非易失性存储器装置和在其内部传输数据的方法
CN117596880A (zh) 非易失性存储器装置和存储器封装件
JP2020047324A (ja) 半導体記憶装置及び半導体記憶装置の制御方法