JP2018157208A - 半導体メモリ - Google Patents

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Abstract

【課題】半導体メモリの特性を向上する。【解決手段】実施形態の半導体メモリは、半導体層９０上のゲート絶縁膜６０上にゲート電極を有するセレクトトランジスタＳＧ１，ＳＧ２と、ゲート絶縁膜６０上の酸化物半導体層６１と、酸化物半導体層６１上の絶縁層６２上の第１メモリセルＭＣの第１制御ゲート電極８０及び第２メモリセルＭＣの第２制御ゲート電極８０と、第１及び第２制御ゲート電極８０間の第１トランジスタＸＧの第３ゲート電極８１と、酸化物半導体層６１の一端と第２制御ゲート電極８１との間の第２トランジスタＸＧの第４ゲート電極８１と、酸化物半導体層６１の一端に接続された配線ＩＬと、セレクトトランジスタＳＧ１に接続されたソース線ＳＬと、セレクトトランジスタＳＧ２に接続されたビット線ＢＬと、を含む。第１及び第２メモリセルＭＣは、酸化物半導体層６１内に、電荷格納層ＣＳを含む。【選択図】 図１

Description

本発明の実施形態は、半導体メモリに関する。
近年、情報端末やインターネット、クラウドなどで取り扱われるデータ量が爆発的に増
加している。それに伴いメモリデバイスの大容量化、ビットコストの低減が求められてい
る。
理想的なメモリデバイスは、高速性、高記憶密度及び低ビットコストの不揮発性半導体
メモリである。現状では、全ての要求を満たすメモリデバイスは存在せず、用途によって
適したメモリデバイスが、ユーザーに提供されている。
特開２００７−０７３９６９号公報 特開２０１１−２５８３０３号公報 特開２０１３−２５１５３３号公報 特開２０１５−１２８１９２号公報
Hiroki Inoue et al., IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 47, NO. 9, pp.2258-2265, SEPTEMBER 2012. Takanori Matsuzaki et al., ECS Transactions, 64 (14) 101-111 (2014). Yoshimitsu Yamauchi et al., Japanese Journal of Applied Physics 52 (2013) 094101.
半導体メモリの特性を向上する。
実施形態の半導体メモリは、半導体層と、前記半導体層上のゲート絶縁膜上に配置された第１のゲート電極を有する第１のセレクトトランジスタと、前記ゲート絶縁膜上に配置された第２のゲート電極を有する第２のセレクトトランジスタと、前記ゲート絶縁膜を介して前記第１及び第２のセレクトトランジスタの間の前記半導体層上方に配置された酸化物半導体層と、絶縁層を介して前記酸化物半導体層上方に配置された第１のメモリセルの第１の制御ゲート電極及び第２のメモリセルの第２の制御ゲート電極と、前記第１の制御ゲート電極と前記第２の制御ゲート電極との間において、前記絶縁層を介して前記酸化物半導体層上方に配置された第１のトランジスタの第３のゲート電極と、前記酸化物半導体層の第１の端部と前記第２の制御ゲート電極との間において、前記絶縁層を介して前記酸化物半導体層上方に配置された第２のトランジスタの第４のゲート電極と、前記酸化物半導体層の前記第１の端部に接続された第１の配線と、前記第１のセレクトトランジスタの
第１の端子に接続されたソース線と、前記第２のセレクトトランジスタの第２の端子に接続されたビット線と、を含み、前記第１のメモリセルは、前記酸化物半導体層内に、第１の電荷格納層を含み、前記第２のメモリセルは、前記酸化物半導体層内に、第２の電荷格納層を含む。
第１の実施形態の半導体メモリの基本例を説明するための断面図。 第１の実施形態の半導体メモリの基本例を説明するための回路図。 第１の実施形態の半導体メモリの動作原理を説明するための図。 第１の実施形態の半導体メモリの動作原理を説明するための図。 第１の実施形態の半導体メモリの動作例を説明するための図。 第１の実施形態の半導体メモリの動作例を説明するための図。 第１の実施形態の半導体メモリの動作例を説明するための図。 第１の実施形態の半導体メモリの動作例を説明するための図。 第１の実施形態の半導体メモリの動作例を説明するための図。 第１の実施形態の半導体メモリの動作例を説明するための図。 第１の実施形態の半導体メモリの動作例を説明するための図。 第１の実施形態の半導体メモリの動作例を説明するための図。 第１の実施形態の半導体メモリの動作例を説明するための図。 第１の実施形態の半導体メモリの動作例を説明するための図。 第１の実施形態の半導体メモリの動作例を説明するための図。 第１の実施形態の半導体メモリの動作例を説明するための図。 第１の実施形態の半導体メモリの具体例を説明するためのブロック図。 第１の実施形態の半導体メモリの具体例を説明するための回路図。 第１の実施形態の半導体メモリの具体例を説明するための上面図。 第１の実施形態の半導体メモリの具体例を説明するための断面図。 第２の実施形態の半導体メモリを説明するための断面図。 第２の実施形態の半導体メモリを説明するための回路図。 第２の実施形態の半導体メモリの動作例を説明するための図。 第２の実施形態の半導体メモリの動作例を説明するための図。 第２の実施形態の半導体メモリの動作例を説明するための図。 第２の実施形態の半導体メモリの動作例を説明するための図。 第２の実施形態の半導体メモリの動作例を説明するための図。 第２の実施形態の半導体メモリの動作例を説明するための図。 第２の実施形態の半導体メモリの動作例を説明するための図。 第２の実施形態の半導体メモリの動作例を説明するための図。 第２の実施形態の半導体メモリの動作例を説明するための図。 第２の実施形態の半導体メモリの動作例を説明するための図。 第３の実施形態の半導体メモリを説明するための断面図。 第３の実施形態の半導体メモリを説明するための上面図。 第３の実施形態の半導体メモリを説明するための回路図。 第３の実施形態の半導体メモリの変形例を説明するための断面図。 第４の実施形態の半導体メモリを説明するための断面図。 第５の実施形態の半導体メモリを説明するための断面図。 第６の実施形態の半導体メモリを説明するための断面図。 第６の実施形態の半導体メモリを説明するための断面図。 第６の実施形態の半導体メモリを説明するための断面図。
［実施形態］
図１乃至図２３を参照して、実施形態の半導体メモリについて、説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。また、以下の実施形態において、区別化のために数字／英字が参照符号の末尾に付された構成要素（例えば、ワード線ＷＬやビット線ＢＬ、各種の電圧及び信号など）が相互に区別されない場合、末尾の数字／英字が省略された表記が用いられる。
［１］第１の実施形態
図１乃至図１０を参照して、第１の実施形態の半導体メモリについて、説明する。
（１） 基本例
図１乃至図６Ｆを参照して、本実施形態の半導体メモリの基本例について、説明する。
＜構成＞
図１及び図２を用いて、本実施形態の半導体メモリの基本例の構造について、説明する。
図１は、本実施形態の半導体メモリの構成を説明するための断面図である。
図１に示されるように、本実施形態の半導体メモリは、複数のメモリセルを含む。ある個数のメモリセルＭＣが、制御単位（選択単位）としてのメモリセルストリングＭＳ内に、設けられている。
本実施形態において、メモリセルストリングＭＳは、メモリセルＭＣに加え、複数のセレクトゲートトランジスタと、複数のカットオフトランジスタＸＧとを、含む。
メモリセルストリングＭＳ内において、メモリセルＭＣは、Ｙ方向に沿って、半導体基板９０（半導体領域ＡＡ）上に配列されている。半導体基板９０は、例えば、シリコン（Ｓｉ）基板である。
メモリセルＭＣは、電荷格納層ＣＳを含む積層ゲート構造の電界効果トランジスタである。電荷格納層ＣＳ内の電荷量（メモリセルの閾値電圧）とデータとの関連づけによって、メモリセルは、１ビット以上のデータを記憶する。
電荷格納層ＣＳは、半導体基板９０上のゲート絶縁膜６０上に設けられている。
例えば、ゲート絶縁膜６０の材料は、酸化シリコン、酸窒化シリコン、高誘電率材料（例えば、酸化アルミニウム、酸化ハフニウム、又は、酸化ジルコニウム）などから選択される。ゲート絶縁膜６０は、これらの材料の混合物膜、又は、積層膜でもよい。ゲート絶縁膜６０の膜厚は、１ｎｍから１０ｎｍ程度の範囲に設定される。例えば、ゲート絶縁膜６０の膜厚は、３ｎｍから７ｎｍの範囲内の厚さであることが好ましい。
電荷格納層ＣＳは、例えば、酸化物半導体層６１を用いて形成されている。
酸化物半導体層６１の材料は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、錫（Ｓｎ）などの酸化物、又は、それらの混合物（化合物）である。例えば、酸化物半導体層６１の材料は、ＩｎＧｎＺｎＯなどである。酸化物半導体層６１の膜厚は、１ｎｍから１５ｎｍ程度の範囲に設定される。例えば、酸化物半導体層６１の膜厚は、３ｎｍから１０ｎｍの範囲内の厚さであることが好ましい。
制御ゲート電極８０は、電荷格納層ＣＳの上方に、設けられている。制御ゲート電極として導電層８０は、ワード線ＷＬとして用いられる。例えば、ワード線ＷＬは、制御ゲート線ともよばれる。メモリセルストリングＭＳにおいて、メモリセルＭＣは、互いに異なるワード線ＷＬに接続されている。
制御ゲート電極８０は、例えば、ポリシリコン、金属及び導電性化合物（例えば、シリサイド）のうち少なくとも１つを含む単層膜又は積層膜である。
絶縁層６２は、制御ゲート電極８０と電荷格納層ＣＳとの間に、設けられている。絶縁層６２は、制御ゲート電極８０を電荷格納層ＣＳから電気的に分離している。
絶縁層６２は、Ｙ方向に延在し、酸化物半導体層６１上において、連続している。
絶縁層６２の材料は、例えば、ゲート絶縁膜６０に用いられる材料のうち少なくとも１つを含む。例えば、絶縁層６２の膜厚は、ゲート絶縁膜６０の膜厚と同程度に設定される。但し、絶縁層６２の材料は、ゲート絶縁膜６０の材料と異なる材料でもよい。また、絶縁層６２の膜厚は、ゲート絶縁膜６０の膜厚と異なる厚さでもよい。
メモリセルＭＣのソース／ドレイン領域６４が、半導体基板９０内に設けられている。ソース／ドレイン領域６４は、例えば、リンやヒ素などｎ型ドーパントが高濃度に添加されたｎ型シリコン拡散層である。
２つのソース／ドレイン領域６４間の半導体領域が、メモリセルＭＣのチャネル領域となる。メモリセルＭＣのチャネル領域は、ｐ型半導体層である。チャネル領域の上方に、制御ゲート電極８０が、配置されている。ソース／ドレイン領域６４によって、複数のメモリセルＭＣの電流経路が直列に接続されている。
尚、以下において、ソース／ドレイン領域６４間のチャネル領域を含む部分（素子）を着目する場合、メモリセルＭＣのことを、センストランジスタ（又は、リードトランジスタ）とよぶ場合もある。
複数のカットオフトランジスタＸＧが、半導体基板９０の上方に配置されている。
カットオフトランジスタＸＧは、２つのメモリセルＭＣ間に設けられている。半導体基板９０上方において、カットオフトランジスタＸＧとメモリセルＭＣとが、Ｙ方向において交互に並んでいる。
カットオフトランジスタＸＧのゲート電極８１は、酸化物半導体層６１上の絶縁層６２上に、設けられている。カットオフトランジスタＸＧにおいて、絶縁層６２は、ゲート絶縁膜として用いられる。
カットオフトランジスタＸＧは、酸化物半導体層６１をチャネル領域に用いる。酸化物半導体層６１は、メモリセルＭＣの電荷格納層ＣＳ及びトランジスタＸＧのチャネル領域に用いられる連続した膜である。
カットオフトランジスタＸＧのゲート電極８１は、メモリセルＭＣのソース／ドレイン領域６４の上方に設けられている。これによって、カットオフトランジスタＸＧのゲート電極８１の下方において、カットオフトランジスタＸＧの半導体基板９０内におけるチャネル領域（寄生チャネル領域）は、半導体基板９０内に、形成されない。
導電層８１は、トランジスタＳＸのゲート電極として用いられるとともに、カットオフゲート線ＸＬとして用いられる。メモリセルストリングＭＳ内における複数のカットオフトランジスタＸＧは、互いに異なるカットオフゲート線ＸＬに、接続されている。
例えば、ゲート電極（導電層）８１は、制御ゲート電極８０の材料及び／又は構造を有する。
カットオフトランジスタＸＧは、メモリセルＭＣに対する電荷の注入、メモリセルＭＣからの電荷の放出、及び、メモリセルＭＣのデータ保持を制御するための素子である。
例えば、カットオフトランジスタＸＧは、書き込み動作時に、オン状態に設定される。例えば、カットオフトランジスタＸＧは、データ保持動作及び読み出し動作時に、オフ状態に設定される。
本実施形態において、メモリセルストリングＭＳ内におけるカットオフトランジスタＸＧの個数は、メモリセルの個数と同じである。例えば、メモリセルストリングＭＳにおいて、１つのカットオフトランジスタＸＧと１つのメモリセルＭＣとが、ペアを形成する。
図１において、４つのメモリセルＭＣが、設けられている例が示されている。メモリセルストリングＭＳ内のメモリセルの個数は、５以上でもよいし、３以下でもよい。
尚、カットオフトランジスタＸＧは、セルトランジスタ、転送ゲートトランジスタ又はセレクトトランジスタとよばれる場合もある。これに伴って、カットオフゲート線ＸＬは、ワード線、転送ゲート線又はセレクトゲート線とよばれる場合もある。
セレクトトランジスタＳＧ１，ＳＧ２は、直列接続された複数のメモリセルＭＣの一端及び他端に、配置されている。２つのセレクトトランジスタＳＧ１，ＳＧ２間に、メモリセルＭＣ及びカットオフトランジスタＸＧが配列されている。
セレクトトランジスタＳＧ１，ＳＧ２は、半導体基板９０上に設けられている。２つのセレクトトランジスタＳＧ１，ＳＧ２間の領域上に、Ｙ方向に延在する酸化物半導体層６１が設けられている。
セレクトトランジスタＳＧ１，ＳＧ２において、ゲート電極８２，８３は、半導体基板９０上のゲート絶縁膜６０上に、設けられている。セレクトトランジスタＳＧ１，ＳＧ２のゲート電極８２，８３は、メモリセルストリングＭＳのセレクトゲート線ＳＧＳ，ＳＧＤとして、それぞれ機能する。
セレクトトランジスタＳＧ１，ＳＧ２のソース／ドレイン領域６４，６９Ａ，６９Ｂは、半導体基板９０内に設けられている。セレクトゲートトランジスタＳＧ１，ＳＧ２のチャネル領域は、半導体基板９０内に設けられている。
セレクトトランジスタＳＧ１，ＳＧ２は、メモリセルストリングＭＳの選択素子として用いられる。
尚、ソース側のセレクトトランジスタＳＧ１及びセレクトゲート線ＳＧＳは、受けられなくとも良い。
ソース線ＳＬは、メモリセルストリングＭＳのソース線側のセレクトトランジスタＳＧ１のソース／ドレイン領域６９Ａに、ソース線コンタクト８９Ａを介して接続されている。
ビット線ＢＬは、メモリセルストリングＭＳのビット線側のセレクトトランジスタＳＧ２のソース／ドレイン領域６９Ｂに、ビット線コンタクト８９Ｂを介して、接続されている。
ソース線ＳＬとしての導電層８４、及び、ビット線ＢＬとしての導電層８５は、層間絶縁膜（図示せず）内に設けられている。例えば、銅（Ｃｕ）及びアルミニウム（Ａｌ）のうち少なくとも一方を含む金属層である。
本実施形態の半導体メモリにおいて、導電層８６が、コンタクト８９Ｃを介して、酸化物半導体層６１の一端に接続されている。導電層８６は、例えば、導電層８４，８６の材料と同じ材料を用いて形成される。
導電層８６は、注入線ＩＬである。
注入線ＩＬは、メモリセルＭＣの電荷格納層ＣＳに対する電荷の注入、及び、メモリセルＭＣの電荷格納層ＣＳからの電荷の放出の制御のために用いられる配線（制御線）である。
尚、半導体基板９０は、絶縁性基板（絶縁層）上に設けられた半導体層でもよい。半導体基板９０に、ゲルマニウム（Ｇｅ），シリコンゲルマニウム（ＳｉＧｅ）、炭化シリコン（ＳｉＣ）、ＩＩＩ−Ｖ族半導体、酸化物半導体が、用いられてもよい。ＩＩＩ−Ｖ族半導体として、窒化ガリウム（ＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、ガリウムヒ素（ＧａＡｓ）、インジウムガリウムヒ素（ＩｎＧａＡｓ）等が、用いられる。酸化物半導体として、Ｇａ２Ｏ３、ＩｎＧａＺｎＯ、ＩｎＧａＳｎＯ、ＳｎＯ２等が、用いられる。更に、硫化モリブデン（ＭｏＳ２）やセレン化タングステン（ＷＳｅ２）等の遷移金属硫化物半導体が、半導体基板２０に用いられてもよい。
図２は、本実施形態の半導体メモリにおけるメモリセルストリングＭＳの構成を回路的に示した図である。
図２に示されるように、ソース線ＳＬは、メモリセルストリングの一端のセレクトトランジスタＳＧ１の端子（ソース／ドレイン）に、接続されている。ビット線ＢＬは、メモリセルストリングＭＳの他端のセレクトトランジスタＳＧ２の端子（ソース／ドレイン）に、接続されている。
セレクトトランジスタＳＧ１，ＳＧ２のゲートは、セレクトゲート線ＳＧＳ，ＳＧＤにそれぞれ接続されている。
メモリセルＭＣのゲートは、対応するワード線ＷＬに接続されている。
カットオフトランジスタＸＧのゲートは、対応するカットオフゲート線ＸＬに接続されている。
各メモリセルＭＣのソース／ドレインは、２つのセレクトトランジスタ間で、直列に接続されている。
メモリセルＭＣの電荷格納層ＣＳは、カットオフトランジスタＸＧのソース／ドレインに接続されている。電荷格納層ＣＳは、カットオフトランジスタＸＧのソース／ドレイン（及びチャネル領域）を介して、注入線ＩＬに接続されている。
カットオフトランジスタＸＧのチャネル領域は、ゲート電極８１に対向する酸化物半導体層６１の部分に対応する。カットオフトランジスタＸＧのソース／ドレインは、酸化物半導体層６１内におけるチャネル領域の両端の部分に対応する。
複数のカットオフトランジスタＸＧのうち、注入線ＩＬのコンタクト８９Ｃに隣り合うカットオフトランジスタＸＧのゲート長は、他のカットオフトランジスタＸＧのゲート長よりも長くてもよい。これによって、電荷格納層ＣＳからコンタクト８９Ｃへの電荷のリークを抑制できる。
尚、本実施形態の半導体メモリにおける上述のメモリセルストリングＭＳは、周知の膜堆積技術、リソグラフィ技術及びエッチング技術を用いて、形成できる。
＜原理及び動作＞
図３及び図４を用いて、本実施形態の半導体メモリの動作の原理について説明する。
図３は、本実施形態の半導体メモリにおけるメモリセルストリング（メモリセル）の特性を説明するための図である。
図３において、グラフの横軸は、メモリセル（トランジスタ）のゲート電圧に対応し、グラフの縦軸は、メモリセルのドレイン電流に対応している。
図３において、特性線（実線）Ｂ１は、メモリセルの電荷格納層内に電荷（電子）が格納されている状態（蓄積状態）におけるトランジスタの特性を示している。特性線（破線）Ｂ２は、メモリセルの電荷格納層内に電荷が格納されていない状態（空乏状態）におけるトランジスタの特性を示している。
メモリセルＭＣは、電荷格納層（酸化物半導体層）ＣＳ内に電荷が格納されていない状態（空乏状態）において、ノーマリオフ型のトランジスタである。
特性線Ｂ２に示されるように、空乏状態の電荷格納層ＣＳを有するメモリセルＭＣの制御ゲート電圧が０Ｖである場合において、メモリセルＭＣはオフしている。この場合において、メモリセルＭＣのドレイン電流は、実質的にゼロである。
空乏状態の電荷格納層ＣＳを有するメモリセルＭＣの制御ゲート電圧が電圧値Ｖａ以上に設定された場合において、メモリセルＭＣはオン状態に設定される。この場合において、メモリセルＭＣは、ゲート電圧に応じた電流値のドレイン電流を出力する。
特性線Ｂ１に示されるように、電荷格納層ＣＳ内に電荷が格納された状態（蓄積状態）のメモリセルＭＣは、閾値電圧の値が上昇する。
ゲート電圧が電圧値Ｖａである場合、蓄積状態の電荷格納層を有するメモリセルＭＣは、オフしている。この場合におけるドレイン電流の電流値は、実質的にゼロである。
蓄積状態の電荷格納層ＣＳを有するメモリセルに、電圧値Ｖｂ（＞Ｖａ）以上のゲート電圧が印加された場合、メモリセルＭＣは、オン状態に設定される。この場合において、メモリセルＭＣは、ゲート電圧に応じた電流値のドレイン電流を出力する。
このように、ゲート電圧に対する空乏状態の電荷格納層ＣＳを有するメモリセルのドレイン電流の出力特性は、デート電圧に対する蓄積状態の電荷格納層ＣＳを有するメモリセルＭＣのドレイン電流の出力特性は異なる。
ドレイン電流の大きさ（又はメモリセルのオン／オフ状態）とデータとが関連づけられることによって、メモリセルＭＣが、“１”データを保持しているか、“０”データを保持しているか、判別できる。
例えば、電荷格納層ＣＳが空乏状態に設定されたメモリセルに対して、“０”データが割り付けられ、電荷格納層ＣＳが蓄積状態に設定されたメモリセルに対して、“１”データが割り付けられる。
例えば、電圧値Ｖａと電圧値Ｖｂの間の電圧値Ｖｃを有する電圧が読み出し電圧として、メモリセルＭＣの制御ゲート電極（ワード線ＷＬ）に印加されることによって、メモリセルＭＣ内のデータを判定できる。
例えば、図１のメモリセルストリングを含む半導体メモリにおいて、読み出し動作は、以下のように、実行される。
読み出し動作において、メモリセルストリングの両端のセレクトトランジスタＳＧ１，ＳＧ２がオン状態に設定される。
ある電圧値の電圧（以下では、ビット線電圧とよぶ）ＶＢＬが、ビット線ＢＬに、印加される。例えば、ソース線ＳＬの電位は、０Ｖに設定される。尚、ソース線ＳＬに、電圧ＶＢＬより低い電圧が印加されてもよい。
カットオフトランジスタＸＧのゲート電極に、０Ｖの電圧が印加される。これによって、カットオフトランジスタＸＧは、オフ状態に設定される。酸化物半導体層６１内の複数の電荷格納層ＣＳは、電気的に分離された状態を維持する。
非選択セルのゲート電極に、読み出し電圧より高い電圧が印加される。これによって、非選択セルは、オン状態に設定される。非選択セルのゲート電極の下方において、半導体基板９０内に、チャネルが形成される。
読み出し電圧が選択セルＭＣのゲート電極（ワード線ＷＬ）に印加される。ソース線ＳＬに流れる電流（以下では、ソース線電流とよぶ）が、センスアンプ回路によって、セン
スされる。選択セルＭＣのオン／オフに応じた電流の発生の有無、又は、ソース線電流の電流値と参照値との比較結果に基づいて、選択セル内のデータが、判別される。
これによって、選択セルからデータが読み出される。
図４を用いて、本実施形態の半導体メモリにおけるメモリセルのデータ保持状態について説明する。
図４は、本実施形態の半導体メモリにおけるメモリセルＭＣのデータ保持状態におけるバンドギャップ状態を示す模式図である。図４において、メモリセルＭＣとカットオフトランジスタＸＧとの位置関係に基づいて電荷格納層ＣＳに用いられる酸化物半導体の伝導帯下端のエネルギーＥｃと価電子帯上端のエネルギーＥｖのバンドエネルギーの状態が示される。
図４に示されるように、メモリセルＭＣ及びカットオフトランジスタＸＧが、連続した酸化物半導体層ＯＳ上に設けられている。
電子（ｅ−）が、電荷格納層ＣＳに蓄積されている場合、蓄積状態の電荷格納層を有するメモリセルＭＣにおける酸化物半導体層ＯＳのエネルギーＥｃは、フェルミレベルＥｆより低下する。
電荷格納層ＣＳに用いられた酸化物半導体のバンドギャップ（エネルギーＥｃとエネルギーＥｖとの差）は、シリコンのバンドギャップの３倍程度の大きさを有する。例えば、ＩｎＧａＺｎＯのバンドギャップは、３．５ｅＶ程度である。
このため、メモリセルの電荷格納層ＣＳ内に電子（ｅ−）が格納されていたとしても、酸化物半導体における伝導帯及び価電子帯との間におけるバンド間トンネルによる電子のリークは、無視できるほど小さい。
それゆえ、カットオフトランジスタＸＧがオンされない限り、メモリセルＭＣの電荷格納層ＣＳ内の電子は、酸化物半導体層ＯＳ内に保持される。
そのため、本実施形態の半導体メモリにおいて、メモリセルＭＣの電荷格納層ＣＳが、他の部材から孤立したフローティングゲート電極でなくとも、メモリセルＭＣは、実質的に不揮発にデータを保持できる。
図５Ａ乃至図５Ｆを用いて、本実施形態の半導体メモリの書き込み動作について説明する。図５Ａ乃至図５Ｆは、本実施形態の半導体メモリにおけるメモリセルストリング（メモリセル）に対する書き込み動作を説明するための模式図である。
図５Ａ乃至図５Ｆに示されるように、書き込み動作時において、メモリセルＭＣの電荷格納層ＣＳに対する電荷の蓄積又は電荷の放出のための動作が実行される。
本実施形態の半導体メモリにおいて、電荷の注入又は放出は、オン状態のカットオフトランジスタＸＧにおける酸化物半導体層６１内に形成された蓄積層（チャネル）を経由して、注入線ＩＬと電荷格納層ＣＳとの間で行われる。
本実施形態において、メモリセルＭＣの電荷格納層ＣＳにおける電荷の供給/放出は、電荷格納層ＣＳの層面（酸化物半導体膜６３の膜面）に対して平行な方向から実行される。尚、本実施形態において、電荷格納層ＣＳの層面は、Ｘ−Ｙ平面（基板９０の表面）に対して実質的に平行な面である。
図５Ａに示されるように、メモリセルストリングＭＳ内のメモリセルＭＣに対するデータの書き込み時において、電圧値Ｖｏｎの電圧が、メモリセルＭＣの制御ゲート電極（ワード線）８０及びカットオフトランジスタＸＧのゲート電極（カットオフゲート線）８１に、印加される。
例えば、注入線ＩＬに、０Ｖが印加されている。
本実施形態の半導体メモリにおいて、書き込み動作時において、メモリセルストリングＭＳ内のセレクトトランジスタＳＧ１，ＳＧ２は、オフ状態に設定される。例えば、ビット線ＢＬ及びソース線ＳＬに、０Ｖが印加される。
電圧値Ｖｏｎは、カットオフトランジスタＸＧのオン電圧である。電圧値Ｖｏｎは、酸化物半導体層６１においてチャネル（蓄積層）が形成される電圧値を有する。ゲート電極８０，８１下方において、チャネルが、酸化物半導体層６１内に形成される。
これによって、酸化物半導体層６１内の全体に、電子が誘起される。
このように、本実施形態の半導体メモリ１の書き込み動作の開始時において、酸化物半導体層６１の電気的な初期化（初期化動作）が行われる。尚、この初期化動作は、メモリの消去動作として用いられてもよい。
例えば、図５Ａ乃至５Ｆに示される書き込み動作の例において、データの書き込みは、メモリセルストリングＭＳ内の複数のメモリセルＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４のうち、酸化物半導体層６１の注入線ＩＬ側とは反対側に位置するメモリセルＭＣ１から実行される。
図５Ｂに示されるように、データの書き込みを制御するための電圧（書き込み電圧とよぶ）が、メモリセルＭＣ１の制御ゲート電極ＷＬ１に印加される。
メモリセルＭＣ１に対するデータの書き込み時において、オン電圧Ｖｏｎが、他のメモリセルＭＣ２，ＭＣ３，ＭＣ４及びカットオフゲートトランジスタＸＧのゲート電極に、印加される。これによって、メモリセルＭＣ１の電荷格納層ＣＳは、注入線ＩＬに電気的に接続される。
例えば、書き込み電圧は、書き込むべきデータに応じた電圧値を有する。
電荷格納層ＣＳが空乏状態に設定される場合、電荷格納層ＣＳ内の電荷を排出するために、電圧値Ｖｏｆｆの書き込み電圧が、メモリセルＭＣ１の制御ゲート電極に、印加される。例えば、電圧値Ｖｏｆｆは、０Ｖである。０Ｖの電圧が、メモリセルＭＣ１の制御ゲート電極に印加された場合、電荷格納層ＣＳ内の電荷（電子）は、排除される。
これによって、メモリセルＭＣ１の電荷格納層ＣＳは、空乏状態９９９に設定される。
図５Ｃに示されるように、メモリセルＭＣ１に書き込み電圧が印加された状態で、メモリセルＭＣ１に隣り合うカットオフトランジスタＸＧ１のゲート電極ＸＬ１に、カットオフトランジスタＸＧ１のオフ電圧（電圧値Ｖｏｆｆ）が、印加される。カットオフトランジスタＸＧ１は、オフ状態に設定される。
オフ状態のカットオフトランジスタＸＧ１によって、メモリセルＭＣ１の電荷格納層ＣＳが空乏状態９９９に設定された状態で、メモリセルＭＣ１は、他のメモリセルＭＣ２〜ＭＣ４及び注入線ＩＬから電気的に分離される。
この後、メモリセルＭＣ１の制御ゲート電極ＷＬ１は、電気的にフローティングな状態に設定される。
図５Ｄに示されるように、メモリセルＭＣ２に対するデータの書き込みが実行される。
メモリセルＭＣ１に対するデータの書き込みと同様に、メモリセルＭＣ２に書き込むべきデータに応じて、制御ゲート電極（ワード線）ＷＬ２に印加される書き込み電圧の電圧値が、制御される。
メモリセルＭＣ２の電荷格納層ＣＳ内に、電荷が蓄積される場合、電圧値Ｖｏｎ（＞Ｖｏｆｆ）の書き込み電圧が、メモリセルＭＣ２の制御ゲート電極ＷＬ２に、印加される。メモリセルＭＣ２は、電荷格納層ＣＳ内に、電子が誘起された状態を維持する。
電圧値Ｖｏｎの書き込み電圧がメモリセルＭＣ２に印加された状態で、オフ電圧Ｖｏｆｆが、カットオフトランジスタＸＧ２のゲート電極ＸＬ２に、印加される。
これによって、メモリセルＭＣ２は、注入線ＩＬ及び他のメモリセルＭＣ３，４から電気的に分離される。メモリセルＭＣ２の電荷格納層ＣＳは、蓄積状態９９５に設定される。
図５Ｅに示されるように、メモリセルＭＣ３に対するデータの書き込みが実行される。
例えば、メモリセルＭＣ３の電荷格納層ＣＳが、空乏状態に設定される場合、電圧値Ｖｏｆｆの書き込み電圧が、メモリセルＭＣ３の制御ゲート電極ＷＬ３に、印加される。
書き込み電圧が印加された状態で、オフ電圧Ｖｏｆｆが、カットオフトランジスタＸＧ３のゲート電極ＸＬ３に、印加される。
これによって、メモリセルＭＣ３の電荷格納層ＣＳは、空乏状態９９９に設定される。
図５Ｆに示されるように、メモリセルＭＣ４に対するデータの書き込みが実行される。
例えば、メモリセルＭＣ４の電荷格納層ＣＳが、蓄積状態に設定される場合、電圧値Ｖｏｎの書き込み電圧が、メモリセルＭＣ４の制御ゲート電極ＷＬ４に、印加される。
書き込み電圧が印加された状態で、オフ電圧Ｖｏｆｆが、カットオフトランジスタＸＧ４のゲート電極ＸＬ４に、印加される。
これによって、メモリセルＭＣ４の電荷格納層ＣＳは、蓄積状態９９５に設定される。
注入線ＩＬの電位は、１以上のメモリセルＭＣに対するデータの書き込みが完了したタイミングで、ある電位（例えば、０Ｖ）に設定される。
図５Ａ乃至図５Ｆのように、１つの酸化物半導体層６１を共有する複数のメモリセルＭＣに対して、各メモリセルＭＣに、所定のデータを書き込むことができる。
図６Ａ乃至図６Ｆを用いて、本実施形態の半導体メモリにおける図５Ａ乃至図５Ｆと異なるモードの書き込み動作を説明する。
図６Ａ乃至図６Ｆにおいて、本実施形態の半導体メモリは、書き込み動作時における酸化物半導体層６１の初期状態が、空乏状態に設定されてから、各メモリセルＭＣ１〜ＭＣ４の電荷格納層ＣＳが、空乏状態又は蓄積状態に設定される。
図６Ａに示されるように、メモリセルＭＣに対するデータの書き込み時において、電圧値（オフ電圧）Ｖｏｆｆが、メモリセルＭＣの制御ゲート電極（ワード線）ＷＬ及びカットオフトランジスタＸＧのゲート電極（カットオフゲート線）ＸＬに、印加される。例えば、注入線ＩＬに、正電圧が、印加される。酸化物半導体層６１内の電子が、注入線ＩＬに排出される。これによって、酸化物半導体層６１の全体が、空乏化する。
酸化物半導体層６１が空乏状態に設定されてから各メモリセルＭＣの電荷格納層が空乏状態／蓄積状態に設定される場合、注入線側のメモリセルＭＣ４からメモリセルＭＣ１へ向かって電荷を転送することによって、データの書き込みが実行される。
図６Ｂに示されるように、オン電圧Ｖｏｎが、カットオフトランジスタＸＧ４のゲート電極ＸＬ４に、印加される。他のカットオフトランジスタＸＧ１，ＸＧ２，ＸＧ３のゲート電極ＸＬ１，ＸＬ２，ＸＬ３に対して、オフ電圧Ｖｏｆｆが、印加される。
オン状態のトランジスタＸＧ４を介して、メモリセルＭＣ４の電荷格納層ＣＳは、注入線ＩＬに電気的に接続される。他のメモリセルＭＣ１，ＭＣ２，ＭＣ３の電荷格納層ＣＳは、オフ状態のカットオフトランジスタＸＧ１，ＸＧ２，ＸＧ３によって、注入線ＩＬから電気的に分離される。
カットオフトランジスタＸＧ４がオン状態に設定された状態で、書き込み電圧が、メモリセルＭＣ４の制御ゲート電極ＷＬ４に、印加される。
例えば、メモリセルＭＣ４の電荷格納層ＣＳが、蓄積状態に設定される場合、正の電圧（例えば、電圧値Ｖｏｎ）が、制御ゲート電極ＷＬ４に印加される。
これによって、メモリセルＭＣ４のゲート電極ＷＬ４の下方に、電子が誘起される。
図６Ｃに示されるように、メモリセルＭＣ４の電荷格納層ＣＳ内に、電子が誘起された状態で、オフ電圧Ｖｏｆｆが、ゲート電極ＸＬ４に印加される。これによって、カットオフトランジスタＸＧ４が、オフ状態に設定される。メモリセルＭＣ４の電荷格納層ＣＳは、蓄積状態９９５に、設定される。
図６Ｄに示されるように、メモリセルＭＣ４の電荷格納層ＣＳの電気的状態（蓄積状態又は空乏状態）が設定された後、メモリセルＭＣ４に対して注入線ＩＬ側の反対側に位置するメモリセルＭＣ３に対して、電荷格納層の電気的状態が、設定される。
メモリセルＭＣ４とメモリセルＭＣ３との間のカットオフトランジスタＸＧ３が、オン状態に設定される。この時において、注入線ＩＬとメモリセルＭＣ４との間のカットオフトランジスタＸＧ４は、オフ状態に設定される。また、カットオフトランジスタＸＧ１，ＸＧ２は、オフ状態に設定されている。
ゲート電圧が、メモリセルＭＣ３の制御ゲート電極ＷＬ３に印加される。
メモリセルＭＣ３の電荷格納層ＣＳが、蓄積状態に設定される場合、電圧値Ｖｏｎが、制御ゲート電極ＷＬ３に印加される。
メモリセルＭＣ３の電荷格納層ＣＳは、オン状態のトランジスタＸＧ３を介して、メモリセルＭＣ４の電荷格納層ＣＳに電気的に接続される。
図６Ｅに示されるように、メモリセルＭＣ４のゲート電極ＷＬ４にオフ電圧Ｖｏｆｆが、印加される。この後、メモリセルＭＣ３の制御ゲート電極ＷＬ３に電圧値Ｖｏｎが印加された状態で、オフ電圧Ｖｏｆｆが、カットオフトランジスタＸＧ３のゲート電極ＸＬ３に、印加される。
このように、メモリセルＭＣ４の電荷格納層ＣＳ内の電荷が、メモリセルＭＣ３の電荷格納層ＣＳ内に、転送される。
メモリセルＭＣ３の電荷格納層ＣＳは、蓄積状態になる。メモリセルＭＣ４の電荷格納層ＣＳは、空乏状態になる。
図６Ｆに示されるように、図６Ｂ及び図６Ｃに示される動作と同様の動作によって、メモリセルＭＣ４が、蓄積状態に設定される。
例えば、メモリセルＭＣ２の電荷格納層ＣＳが、蓄積状態に設定される場合、図６Ｂ及び図６Ｃに示される動作と同様の動作によって、カットオフトランジスタＸＧ２がオン状態に設定された後、メモリセルＭＣ２のゲート電極ＷＬ２に、電圧値Ｖｏｎの電圧が印加される。これによって、電子が、メモリセルＭＣ３の電荷格納層からメモリセルＭＣ２の電荷格納層に転送される。
図６Ａ乃至図６Ｆと同様の動作によって、メモリセルＭＣ１の電荷格納層の状態が、記憶すべきデータに応じて、蓄積状態又は空乏状態に設定される。
各メモリセルＭＣの電荷格納層ＣＳの電気的状態が設定された後、ワード線ＷＬは、電気的にフローティングな状態に設定される。
以上のように、酸化物半導体層６１内における電荷転送によって、各メモリセルＭＣに対して、所定のデータを書き込むことができる。
尚、トランジスタのオン／オフ（チャネル領域における蓄積状態／空乏状態の制御）は、トランジスタのソースとゲートとの電位差に基づくため、ワード線ＷＬの電位の制御に加えて、注入線ＩＬの電位を制御することによって、メモリセルＭＣに対するデータの書き込みを制御することができる。
例えば、本実施形態の半導体メモリにおいて、ワード線ＷＬの電位がある電位に固定された状態で、注入線ＩＬの電位が書き込むべきデータに応じて変化されることで、メモリセルＭＣに所定のデータを書きこむことができる。
（２） 具体例
図７乃至図１０を参照して、本実施形態の半導体メモリの具体例について、説明する。
＜回路構成＞
図７は、本実施形態の半導体メモリの構成例を示すブロック図である。
図７に示されるように、本実施形態の半導体メモリ１は、ホストデバイス９に電気的に接続されている。ホストデバイス９は、例えば、メモリコントローラ又はプロセッサ（例えば、ＣＰＵ）などである。
半導体メモリ１は、ホストデバイス９からの要求又は命令によって、動作する。ホストデバイス９は、半導体メモリ１の外部に設けられている。尚、半導体メモリ１が、ホストデバイス９の内部に設けられていてもよい。
ホストデバイス９は、半導体メモリ１を動作させる際に、コマンド、アドレス及び各種の制御信号を半導体メモリ１に送信する。
ホストデバイス９は、半導体メモリ１の書き込み動作時において、書き込みコマンドと共に、書き込むべきデータ（記憶すべきデータ）を、半導体メモリ１に送信する。
ホストデバイス９は、半導体メモリ１の読み出し動作時において、読み出しコマンドに対するレスポンスとして、半導体メモリ１から読み出されたデータを、受信する。
本実施形態の半導体メモリ１は、例えば、シーケンシャルアクセスメモリである。
本実施形態の半導体メモリ１は、メモリセルアレイ１０、ロウ制御回路１２、カラム制御回路１３、書き込み／読み出し回路１４、入出力回路１５、電圧生成回路１６及びシーケンサ１７を含む。
メモリセルアレイ１０は、複数のメモリセルストリングＭＳを含む。
メモリセルアレイ１０は、複数のビット線ＢＬ、複数のソース線ＳＬ、複数のワード線ＷＬ及び複数のカットオフゲート線ＸＬを含む。これらの配線に、メモリセルストリングＭＳが接続されている。
デコーダ１１は、ホストデバイス９から供給されたアドレスをデコードする。デコーダ１１によって、メモリセルアレイ１０のロウアドレス、及び、メモリセルアレイ１０のカラムアドレスが、デコードされる。
ロウ制御回路１２は、デコーダ１１によるアドレスのデコード結果に基づいて、メモリセルアレイ１０のロウを制御する。ロウ制御回路１２によって、メモリセルアレイ１０内のＸ方向に関して、デコードされたロウアドレスに対応するメモリセルストリングＭＳが、選択される。ロウ制御回路１２は、ワード線ＷＬの電位、セレクトゲート線ＳＧＳ，ＳＧＤの電位及びカットオフゲート線ＸＬの電位を制御する。例えば、ロウ制御回路１２は、ワード線ドライバ（ワード線選択回路）、カットオフゲート線ドライバなどを含む。
カラム制御回路１３は、デコーダ１１によるアドレスのデコード結果に基づいて、メモリセルアレイ１０のカラムを、制御する。カラム制御回路１３によって、メモリセルアレイ１０内のＹ方向に関して、デコードされたカラムアドレスに対応するメモリセルストリングＭＳが選択される。カラム制御回路１３は、ビット線ＢＬの電位を制御する。例えば、カラム制御回路１３は、センスアンプ回路、及び、ビット線ドライバ（ビット線選択回路）などを含む。
カラム制御回路１３は、例えば、注入線ＩＬの電位を制御するための回路（以下は、注入線制御回路とよぶ）１３０を含む。注入線制御回路１３０によって、複数の注入線ＩＬの活性化／非活性化が制御される。注入線制御回路１３０は、書き込み動作時に、書き込むべきデータに応じた電圧を、注入線ＩＬに供給できる。
データ保持回路１４は、メモリセルストリングＭＳに対するデータの書き込み時及び読み出し時において、ホストデバイス９からのデータ又はメモリセルアレイ１０からのデータを一時的に保持する。データ保持回路１４は、少なくとも１ページ分のデータを保持できる。ページとは、メモリセルアレイ１０に対するデータのアクセス単位である。データ保持回路１４のことを、ページバッファ回路ともよぶ。
入出力回路１５は、半導体メモリ１の内部インターフェイスとして、機能する。入出力回路１５は、ホストデバイス９からのデータ、コマンド、制御信号及びアドレスを受ける。入出力回路１５は、メモリセルアレイ１０からのデータを、ホストデバイス９へ送る。
例えば、入出力回路１５は、データ、コマンド、信号及びアドレスを一時的に保持可能なラッチ回路を含んでいる。
電圧生成回路１６は、書き込み動作及び読み出し動作に用いられる各種の電圧を生成する。電圧生成回路１６は、生成した電圧を、ロウ制御回路１２及びカラム制御回路１３に、供給する。例えば、電圧生成回路１６は、書き込み動作時に、書き込み電圧を生成する。電圧生成回路１６は、読み出し動作時に、読み出し電圧を生成する。電圧生成回路１６は、カットオフゲート線ＸＬに印加される電圧、非選択ワード線ＷＬに印加される電圧、及び、セレクトゲート線ＳＧＳ，ＳＧＤに印加される電圧を生成する。
シーケンサ１７は、コマンド及び制御信号に基づいて、ホストデバイス９から要求／命令された動作を実行するように、半導体メモリ１内の各回路１０〜１６の動作を制御する。
尚、注入線ＩＬを制御するための回路が、ロウ制御回路１２及びカラム制御回路１３とは別途に設けられてもよい。
本実施形態の半導体メモリ１は、酸化物半導体を電荷格納層（メモリ膜）に用いたシーケンシャルアクセスメモリである。
図８は、本実施形態のシーケンシャルアクセスのメモリセルアレイの等価回路図である。
図８において、図示の簡略化のため、メモリセルアレイ内のｍ個のメモリセルストリングのうち、３個のメモリセルストリングが、図示されている。ｍは、２以上の自然数である。
図８に示されるように、メモリセルアレイ１０内において、複数（ここでは、３個）のメモリセルストリングは、Ｘ方向に沿って、配列されている。
複数のメモリセルストリングＭＳに共有されるように、１本のソース線ＳＬが、メモリセルアレイ１０内に設けられている。ソース線ＳＬに、Ｘ方向に配列された複数（ここでは、３つ）のメモリセルストリングＭＳの一端が接続されている。
メモリセルストリングＭＳの個数に対応するように、複数（ここでは、３本）のビット線ＢＬが、メモリセルアレイ１０内に設けられている。各ビット線ＢＬに、対応するメモリセルストリングＭＳの他端が、接続されている。
メモリセルストリングＭＳ内のカットオフトランジスタＸＧの個数に対応するように、複数（ここでは、４本）のカットオフゲート線ＸＬが、メモリセルアレイ１０内に設けられている。各カットオフゲート線ＸＬは、Ｘ方向に配列された複数のカットオフトランジスタＸＧのゲートに、共通に接続されている。
メモリセルストリングＭＳ内のメモリセルＭＣの個数に対応するように、複数（ここでは、４本）のワード線ＷＬが、メモリセルアレイ１０内に設けられている。各ワード線ＷＬは、Ｙ方向に配列された複数のメモリセルＭＣのゲートに、接続されている。
上述のように、メモリセルＭＣの電荷格納層（酸化物半導体層）ＣＳは、トランジスタＸＧの酸化物半導体層６１のチャネル領域を経由して、注入線ＩＬに接続されている。
各メモリセルストリングＭＳに対して１つの注入線ＩＬが、接続されている。例えば、注入線ＩＬの電位は、例えば、カラム制御回路１３によって、互いに独立に制御される。尚、注入線ＩＬの電位の制御は、ロウ制御回路１２によって実行されてもよい。
＜構造例＞
図９及び図１０を用いて、本実施形態の半導体メモリ（シーケンシャルアクセスメモリ）におけるメモリセルアレイの構造例について、説明する。
図９は、本実施形態の半導体メモリのメモリセルアレイの構造例を示す上面図である。
図１０は、本実施形態の半導体メモリのメモリセルアレイの構造例を示す断面図である。図１０は、メモリセルアレイのＸ方向に沿う断面構造を示している。
尚、図９及び図１０のメモリセルアレイのＹ方向に沿う断面構造は、図１に示される例と実質的に同じである。ここでは、メモリセルアレイのＹ方向に沿う断面構造について説明する場合には、図１を用いる。
図９及び図１０に示されるように、メモリセルストリングＭＳは、Ｙ方向に延在する半導体領域ＡＡ内に設けられている。
Ｘ方向に隣り合う半導体領域ＡＡは、半導体基板９０内の素子分離絶縁層９９によって、電気的に分離されている。例えば、素子分離絶縁層９９は、Ｙ方向に延在する。
セレクトゲート線ＳＧＤ，ＳＧＳは、Ｘ方向に延在する。セレクトゲート線ＳＧＤ，ＳＧＳは、絶縁層６０を介して複数の半導体領域ＡＡにまたがる。
ワード線ＷＬとしての導電層８０は、Ｘ方向に延在する。ワード線ＷＬは、Ｘ方向に配列された複数の酸化物半導体層６１に、またがる。
図１０の例において、酸化物半導体層６１の側面は、絶縁層６２を介して、導電層８０に覆われている。但し、酸化物半導体層の側面は、導電層８０に覆われずに、素子分離絶縁層９９に覆われていてもよい。
カットオフゲート線ＸＬとしての導電層は、ワード線ＷＬと平行にＸ方向に延在する。カットオフゲート線ＸＬは、Ｘ方向に配列された複数の酸化物半導体層６１に、またがる。
酸化物半導体層６１とカットオフゲート線ＸＬとしての導電層との構造に関して、カットオフゲート線ＸＬは、ワード線ＷＬと実質的に同じ構造を有する。
注入線ＩＬ及びビット線ＢＬは、Ｙ方向に延在する。注入線ＩＬとしての導電層８５及びビット線ＢＬとしての導電層８３は、導電層８０上の絶縁層（層間絶縁膜）９５上に設けられている。導電層８３，８５は、同じ配線レベルに位置する。本実施形態において、配線レベルとは、半導体基板の表面を基準とした位置（高さ）を示している。
例えば、ビット線ＢＬは、半導体領域ＡＡの上方に配置されている。注入線ＩＬは、素子分離絶縁層９９上方に配置されている。注入線ＩＬは、酸化物半導体層６１の上方から素子分離絶縁層９９の上方へ引き出される部分を有している。尚、ビット線ＢＬと注入線ＩＬとのレイアウトの関係は、互いに反対でもよい。
例えば、ソース線ＳＬは、ビット線ＢＬの配線レベルより下方の配線レベルに設けられている。例えば、ソース線ＳＬは、Ｘ方向に延在する。
＜動作例＞
ここで、本実施形態の半導体メモリ（例えば、シーケンシャルアクセスメモリ）の動作例について、説明する。
以下では、動作の対象として選択されたメモリセルストリング及びメモリセルは、選択ストリング及び選択セルとそれぞれよばれる。これに対して、選択されないメモリセルストリング及びメモリセルは、非選択ストリング及び非選択セルとそれぞれよばれる。
（ａ） 書き込み動作
本実施形態のシーケンシャルアクセスメモリの書き込み動作時において、ホストデバイス９は、書き込みコマンド、各種の制御信号、データの書き込み対象を示すアドレス、及び、メモリセルに書き込むべきデータ（以下では、書き込みデータとよぶ）が、シーケンシャルアクセスメモリ１に転送する。例えば、１ページ分のデータが、メモリ１に供給される。
シーケンシャルアクセスメモリ１は、コマンド及び制御信号に基づいて、アドレスに示されるメモリセルストリング（メモリセル）に対して、データの書き込みを実行する。
シーケンサ１７は、コマンド及び制御信号に基づいて、シーケンシャルアクセスメモリ１内の各回路の動作を制御する。ロウ制御回路１２及びカラム制御回路１３は、デコーダ１１におけるアドレスのデコード結果に基づいて、メモリセルアレイ１０内の各配線の活性化及び非活性化を行う。１ページ分のデータが、入出力回路１５からページバッファ回路１４に供給される。
カラム制御回路１３の注入線制御回路１３０は、書き込みデータに基づいて、メモリセルアレイ１０内の配線（例えば、注入線ＩＬ）に印加する電圧を、決定する。尚、ロウ制御回路１２によって、注入線ＩＬに印加される電圧が決定されてもよい。
メモリセルアレイ１０内の各配線に、書き込み動作のための各種の電圧が、印加される。
例えば、書き込み動作時において、セレクトトランジスタＳＧ１，ＳＧ２はオフ状態に設定され、ビット線ＢＬ及びソース線ＳＬは、メモリセルストリングＭＳから電気的に分離されている。
シーケンサ１７は、選択されたページに属する複数のメモリセルに対して、図５Ａ乃至図５Ｆに示される書き込み動作（又は図６Ａ乃至図６Ｆに示される書き込み動作）を実行するように、本実施形態のシーケンシャルアクセスメモリ１内の各回路の動作を実行する。
例えば、データの書き込みは、共通の選択ワード線に接続された複数のメモリセルＭＣに対して、同時に実行される。注入線ＩＬの電位が、メモリセルストリングＭＳ毎に制御されることによって、共通の選択ワード線に接続された複数のメモリセルＭＣに対して、所定のデータをメモリセルＭＣ毎に書き込むことができる。
尚、注入線ＩＬの電位の制御によって、複数の選択セルのうち少なくとも１つのセルが、データの書き込み禁止状態に設定されてもよい。
これによって、メモリセルＭＣ内の電荷格納層ＣＳの電気的状態（蓄積状態又は空乏状態）が制御される。
以上のように、本実施形態のシーケンシャルアクセスメモリにおいて、選択セルに対する書き込み動作が完了する。
例えば、シーケンサ１７は、書き込み動作の完了を、ホストデバイス９に通知できる。
（ｂ） データ保持動作
本実施形態のシーケンシャルアクセスメモリにおいて、書き込み動作が完了した後、選択ストリングの動作は、データ保持動作となる。
データ保持動作において、カットオフゲート線ＸＬの電位は、０Ｖに設定される。カットオフトランジスタＸＧは、オフ状態に設定される。ワード線ＷＬは、電気的にフローティング状態に設定される。
これによって、メモリセルＭＣ内の電荷格納層ＣＳ内の電子の発散（リーク）、又は、電荷格納層ＣＳに対する電子の侵入が、防止される。
このように、本実施形態のシーケンシャルメモリにおいて、メモリセルＭＣのデータの保持状態が、継続される。
（ｃ） 読み出し動作
本実施形態のシーケンシャルアクセスメモリの読み出し動作時において、ホストデバイス９は、読み出しコマンド、各種の制御信号、及び、データの読み出し対象を示すアドレスを、シーケンシャルアクセスメモリ１に転送する。
シーケンシャルアクセスメモリ１は、コマンド及び制御信号に基づいて、アドレスに示されるページに対して、データの読み出しを実行する。
シーケンサ１７は、コマンド及び制御信号に基づいて、シーケンシャルアクセスメモリ１内の各回路の動作を制御する。ロウ制御回路１２及びカラム制御回路１３は、アドレスのデコード結果に基づいて、メモリセルアレイ１０内の各配線の活性化及び非活性化を行う。センスアンプ回路及びドライバ回路などが、活性化される。
これによって、メモリセルアレイ１０内の各配線に、読み出し動作のための各種の電圧が、印加される。
例えば、データの読み出しは、選択ワード線に接続された複数のメモリセル（選択されたページに属する複数のメモリセル）に対して、共通に実行される。
ロウ制御回路１２は、セレクトゲート線ＳＧＳ，ＳＧＤに、セレクトトランジスタＳＧ１，ＳＧ２のオン電圧を印加する。これによって、セレクトトランジスタＳＧ１，ＳＧ２がオンする。ロウ制御回路１２は、カットオフゲート線ＸＬにカットオフトランジスタのオフ電圧（例えば、０Ｖ）を印加する。非選択ワード線ＷＬに、非選択電圧が印加される。
カラム制御回路１３は、複数のビット線ＢＬを充電する。ビット線電圧が、各ビット線ＢＬに印加される。また、カラム制御回路１３の注入線制御回路１３０は、複数の注入線ＩＬに、０Ｖを印加する。
図３を用いて説明したように、読み出し電圧が、選択ワード線ＷＬに、印加される。カラム制御回路１３のセンスアンプ回路は、メモリセルＭＣのオン／オフに伴う各ビット線ＢＬの電位の変動、又は、ビット線−ソース線間の電流の発生の有無を、センスする。
センス結果に基づいて、選択ワード線ＷＬに接続されたメモリセルＭＣのデータが、判別される。
各メモリセルＭＣのデータが、ページバッファ回路１４に出力される。ページバッファ回路１４内の１ページ分のデータが、入出力回路１５を介して、ホストデバイス９に転送される。
以上のように、本実施形態のシーケンシャルアクセスメモリにおいて、選択セルに対する読み出し動作が完了する。
（３） 変形例
酸化物半導体層の電荷格納層を有するメモリセルを含む半導体メモリにおいて、書き込み動作時におけるワード線ＷＬの印加電圧、又は、注入線ＩＬの電位を制御することによって、メモリセルＭＣは、２ビット以上のデータを記憶できる。
メモリセルＭＣが２ビットのデータ（“００”、“０１”、“１０”及び“１１”）を記憶する場合、電荷格納層ＣＳの電荷量に応じた４つの状態（電荷格納状態）が、２ビットのデータに関連付けられる。
ワード線ＷＬ（又は注入線ＩＬ）に印加される書き込み電圧に４つ電圧値が用いられることによって、メモリセルＭＣ内に、２ビットのデータが、書き込まれる。メモリセルＭＣは、書き込み電圧の大きさに応じて、４つの状態のうちいずれか１つに設定できる。
書き込み電圧の大きさに応じて、電荷格納層ＣＳ内に誘起される電子量が、変わる。書き込み電圧が０Ｖである場合において、電荷格納層ＣＳ内の電子量は、“１１”データの記憶状態に対応する値（範囲）に設定される。
書き込み電圧ＶＷＲの大きさが、電圧値Ｖ１である場合において、電荷格納層ＣＳ内の電子量は、“００”データの記憶状態に対応する値に設定される。
書き込み電圧の電圧値が、“００”データを書き込むための電圧値Ｖ１より小さくされることによって、電荷格納層ＣＳ内に蓄積される電子量は、“１１”データに対応する値より多く、且つ、“００”データより少ない値に、設定できる。
例えば、書き込み電圧の大きさが、“００”データの書き込みのための電圧値Ｖ１の３分の１に設定されることによって、電荷格納層ＣＳ内の電子量は、“１０”データの記憶状態に対応する値に設定される。
また、書き込み電圧の大きさが、“００”データの書き込みのための電圧値Ｖ１の３分の２に設定されることによって、電荷格納層ＣＳ内の電子量は、“０１”データの記憶状態に対応する値に設定される。
このようなデータの書き込みに対して、読み出し動作時における読み出し電圧の印加に対して、メモリセルＭＣがオンするか否かに応じて、又は、読み出し電流の電流値の比較結果に基づいて、メモリセルＭＣのデータが、判別される。
尚、ワード線ＷＬ（及び注入線）の電位制御によって、メモリセルＭＣは、３ビット以上のデータを記憶できる。例えば、メモリセルＭＣに３ビットのデータが書き込まれる場合、書き込み電圧に８つの電圧値が用いられる。
このように、書き込み電圧の電圧値が細分化されることによって、メモリセルＭＣは、２ビット以上のデータを記憶できる。
（４） まとめ
第１の実施形態の半導体メモリは、酸化物半導体層が電荷格納層に用いられたメモリセルを含むメモリ（例えば、シーケンシャルアクセスメモリ）である。
例えば、シーケンシャルアクセスメモリとしてのＮＡＮＤ型フラッシュメモリは、書き込み動作時に、複数のページの集合であるブロック単位での消去動作が実行される。このため、フラッシュメモリは、ブロック内のデータを他のメモリに一度に退避させてから、ブロックに対する消去動作及び更新したデータの書き込みが実行される。そのため、フラッシュメモリは、書込み動作の速度が非常に遅い。
また、フラッシュメモリは、トンネル効果を用いた電荷格納層に対する電子の注入及び電荷格納層からの電荷の放出によって、データの書き込み及び消去が実行されるため、比較的高い電圧が、ゲート電極とゲート絶縁膜との間に印加される。このため、フラッシュメモリは、電圧に起因するストレスによってメモリセルのゲート絶縁膜が徐々に劣化する。この結果として、フラッシュメモリは、メモリセルのデータリテンション特性が劣化し、データの損失が生じる可能性がある。
本実施形態の半導体メモリは、１つのメモリセルストリング換算で、数ナノ秒から数十ナノ秒程度の時間で、酸化物半導体層内を充電できるため、ＮＡＮＤ型フラッシュメモリに比べて高速に消去動作及び書き込み動作を実行できる。
それゆえ、本実施形態の半導体メモリは、比較的早い速度で、データを書きこむことができる。
本実施形態の半導体メモリは、書き込み動作時において、酸化物半導体層６１内における電荷の蓄積及び空乏化が制御可能な電圧を、制御ゲート電極（ワード線）に印加する。
本実施形態の半導体メモリは、酸化物半導体層の層面に沿った電荷の移動によって、電荷格納層内に電荷が格納される。
これによって、本実施形態の半導体メモリは、電子のトンネル現象を引き起こす高い電圧を用いること無しに、酸化物半導体層６１内の電荷格納層ＣＳに対する電子の格納／放出を、実行できる。
それゆえ、本実施形態の半導体メモリは、書き込み動作/消去動作の回数に起因するメモリセルの劣化は、ほとんど生じない。この結果として、本実施形態の半導体メモリは、書き換え回数の制限を受けずに、使用することができる。したがって、本実施形態の半導体メモリは、データの信頼性を維持できる。
また、本実施形態の半導体メモリは、バンドギャップの大きい酸化物半導体層内に電荷を蓄積することによって、データを記憶する。これによって、本実施形態の半導体メモリは、低い消費電力で、メモリセルからの電子のリークを抑制でき、メモリセルのデータリテンション特性を向上できる
以上のように、本実施形態の半導体メモリは、高い性能を有する半導体メモリを提供できる。
［２］第２の実施形態
図１１乃至図１４Ｅを参照して、第２の実施形態の半導体メモリについて、説明する。
図１１は、本実施形態の半導体メモリの構造例を説明するための断面図である。
図１１に示されるように、酸化物半導体層６１の両端に、注入線ＩＬＡ，ＩＬＢが設けられてもよい。２つの注入線ＩＬＡ，ＩＬＢの電位は、互いに独立に制御される。
注入線ＩＬＡとしての導電層８６Ａは、コンタクト８９ＣＡを介して、酸化物半導体層６１の一端に接続されている。注入線ＩＬＢとしての導電層８６Ｂは、コンタクト８９ＣＢを介して、酸化物半導体層６１の他端に接続されている。
２つのコンタクト８９ＣＡ，８９ＣＢ間に、メモリセルＭＣ及びカットオフトランジスタＸＧが、交互に配列されている。
本実施形態の半導体メモリのように、２つの注入線ＩＬＡ，ＩＬＢが１つの酸化物半導体層６１に接続されている場合、カットオフトランジスタＸＧの個数は、メモリセルＭＣの個数より１つ多い。
図１２は、図１１のメモリセルストリングＭＳの等価回路図である。
図１２に示されるように、第１の注入線ＩＬＡは、電荷格納層ＣＳを介して直列接続された複数のカットオフトランジスタＸＧの一端に、接続されている。第２の注入線ＩＬＢは、電荷格納層ＣＳを介して直列接続された複数のカットオフトランジスタＸＧの他端に、接続されている。
Ｙ方向に隣り合うメモリセルＭＣの電荷格納層ＣＳ間に、カットオフトランジスタＸＧの電流経路が接続されている。
注入線ＩＬＡ，ＩＬＢとメモリセルＭＣの電荷格納層との電気的な接続は、カットオフトランジスタＸＧによって、制御される。
図１３Ａ乃至図１３Ｅを用いて、図１１及び図１２の半導体メモリ（例えば、シーケンシャルアクセスメモリ）の書き込み動作の一例を説明する。
図１３Ａ乃至図１３Ｅの書き込み動作は、図５Ａ乃至図５Ｆで説明された書き込み動作のように、図１１及び図１２の半導体メモリにおける酸化物半導体層６１の初期状態が蓄積状態に設定された場合における動作例を示している。
図１３Ａに示されるように、カットオフトランジスタＸＧ及びメモリセルＭＣのゲート電極に、オン電圧Ｖｏｎが印加される。例えば、注入線ＩＬＡ，ＩＬＢに、正の電圧が印加されている。
これによって、電子が酸化物半導体層６１内に誘起され、酸化物半導体層６１は、蓄積状態に設定される。
図１３Ｂに示されるように、複数のカットオフトランジスタＸＧのうち、中央のカットオフトランジスタＸＧ１が、オフ状態に設定される。カットオフトランジスタＸＧ１のゲート電極ＸＬ１の下方の部分において、酸化物半導体層６１は、空乏化する。
これによって、カットオフトランジスタＸＧ１を挟む２つのメモリセルＭＣ１，ＭＣ２において、メモリセルＭＣ１の電荷格納層は、オフ状態のカットオフトランジスタＸＧ１によって、メモリセルＭＣ２の電荷格納層から電気的に分離される。
図１３Ｃに示されるように、例えば、カットオフトランジスタＸＧ１に隣り合う２つのメモリセルＭＣ１，ＭＣ２のうち、メモリセルＭＣ１の電荷格納層が空乏状態９９９に設定され、メモリセルＭＣ２の電荷格納層が蓄積状態９９５に設定される。
この場合において、注入線ＩＬＡ，ＩＬＢに正の電圧が印加された状態で、０Ｖの書き込み電圧が、メモリセルＭＣ１のゲート電極ＷＬ１に印加され、電圧値Ｖｏｎの書き込み電圧が、メモリセルＭＣ２のゲート電極ＷＬ２に印加される。
これによって、メモリセルＭＣ１の電荷格納層は、空乏化し、メモリセルＭＣ２の電荷格納層は、蓄積状態を維持する。
尚、他のカットオフトランジスタＸＧ２，ＸＧ３，ＸＧ４，ＸＧ５は、オン状態に設定されている。また、メモリセルＭＣ３，ＭＣ４の電荷格納層ＣＳは、充電されている。
図１３Ｄに示されるように、メモリセルＭＣ１に隣り合うカットオフトランジスタＸＧ２は、オフ状態に設定される。また、メモリセルＭＣ２に隣り合うカットオフトランジスタＸＧ３は、オフ状態に設定される。
これによって、メモリセルＭＣ１，ＭＣ２は、注入線ＩＬ１，ＩＬ２から電気的に分離される。
図１３Ｅに示されるように、メモリセルＭＣ３，ＭＣ４に対するデータの書き込みが実行される。
例えば、電圧値Ｖｏｎの書き込み電圧が、メモリセルＭＣ３のゲート電極ＷＬ３に、印加され、０Ｖの書き込み電圧が、メモリセルＭＣ４のゲート電極ＷＬ４に、印加される。
ゲート電極ＷＬ３，ＷＬ４に書き込み電圧が印加された状態で、カットオフトランジスタＸＧ４及びカットオフトランジスタＸＧ５が、オフ状態に設定される。
これによって、メモリセルＭＣ３，ＭＣ４は、注入線ＩＬ１，ＩＬ２から電気的に分離される。メモリセルＭＣ３の電荷格納層ＣＳは、蓄積状態９９５に設定され、メモリセルＭＣ４の電荷格納層ＣＳは、空乏状態に設定される。
尚、各制御ゲート電極ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４の電位は、電気的にフローティングな状態に設定される。これによって、メモリセルＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４は、データ保持状態に設定される。
図１４Ａ乃至図１４Ｅを用いて、図１３Ａ乃至図１３Ｅと異なる書き込み動作の一例を説明する。
図１４Ａ乃至図１４Ｅの書き込み動作は、図６Ａ乃至図６Ｆで説明された書き込み動作のように、図１１及び図１２のシーケンシャルアクセスメモリにおける酸化物半導体層６１の初期状態が空乏状態に設定された場合における動作例を示している。
図１４Ａに示されるように、カットオフトランジスタＸＧ及びメモリセルＭＣのゲート電極に、オフ電圧が印加される。例えば、注入線ＩＬＡ，ＩＬＢに、正の電圧が印加されている。
これによって、電子が、酸化物半導体層６１内から注入線ＩＬＡ，ＩＬＢに排出される。酸化物半導体層６１は、空乏状態に設定される。
図１４Ｂに示されるように、データの書き込みのための電荷転送を実行するために、注入線ＩＬＡ，ＩＬＢ側のカットオフトランジスタＸＧ４，ＸＧ５のオン／オフが、制御される。
メモリセルストリングＭＳのソース側（ソース線ＳＬ側）の注入線ＩＬＡに接続されたカットオフトランジスタＸＧ４は、オフ状態に設定される。ゲート電極ＸＬ４の下方において、酸化物半導体層６１が空乏化し、カットオフトランジスタＸＧ４のチャネル領域は、空乏状態９９９になる。
メモリセルストリングＭＳのドレイン側（ビット線ＢＬ側）の注入線ＩＬＢに接続され
たカットオフトランジスタＸＧ５が、オン状態に設定される。ゲート電極ＸＬ５の下方に、チャネルが形成され、カットオフトランジスタＸＧ５のチャネル領域は、蓄積状態９９５になる。
図１４Ｃに示されるように、オフ電圧Ｖｏｆｆが、メモリセルＭＣ３のゲート電極ＷＬ３に印加され、オン電圧Ｖｏｎが、メモリセルＭＣ４のゲート電極ＷＬ４に印加される。この後、カットオフトランジスタＸＧ４，ＸＧ５がオフ状態に設定される。
カットオフトランジスタＸＧとメモリセルＭＣとの間の電荷の転送によって、メモリセルＭＣ３の電荷格納層ＣＳは、空乏状態９９９に設定され、メモリセルＭＣ４の電荷格納層ＣＳは、蓄積状態９９５に設定される。
尚、図１４Ｃの時点において、メモリセルＭＣ３，ＭＣ４の電荷格納層ＣＳに対応するデータは、メモリセルＭＣ１，ＭＣ２にそれぞれ書き込まれるデータである。
図１４Ｄに示されるように、カットオフトランジスタＸＧ２，ＸＧ３，ＸＧ４，ＸＧ５において、ゲート電極ＸＬ２，ＸＬ３，ＸＬ４，ＸＬ５の電位が、制御される。
例えば、カットオフトランジスタＸＧ２のゲート電極ＸＬ２に、オフ電圧Ｖｏｆｆが印加され、カットオフトランジスタＸＧ３のゲート電極ＸＬ３に、オン電圧Ｖｏｎが印加される。
オフ状態のカットオフトランジスタＸＧ２のチャネル領域は、空乏状態９９９に維持される。
オン状態のカットオフトランジスタＸＧ３のチャネル領域は、メモリセルＭＣ３の電荷格納層ＣＳに電気的に接続される。トランジスタＸＧ３がオンされた状態で、電圧値ＶｏｆｆがメモリセルＭＣ４のゲート電極ＷＬ４に、印加される。これによって、電子が、メモリセルＭＣ４の電荷格納層ＣＳからカットオフトランジスタＸＧ３のチャネル領域へ、転送される。
また、カットオフトランジスタＸＧ４のゲート電極ＸＬ４に、オン電圧Ｖｏｎが印加される。これによって、カットオフトランジスタＸＧ４のチャネル領域は、蓄積状態９９５に設定される。
カットオフトランジスタＸＧ５のゲート電極ＸＬ５に、オフ電圧Ｖｏｆｆが印加される。これによって、カットオフトランジスタＸＧ５のチャネル領域は、空乏状態を維持する。
図１４Ｅに示されるように、メモリセルＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４のゲート電極ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４の電位が、それぞれ制御される。
ゲート電極ＷＬ１に対して、オフ電圧Ｖｏｆｆが、印加される。これによって、メモリセルＭＣ１の電荷格納層ＣＳは、空乏状態９９９に設定される。
ゲート電極ＷＬ２に対して、オン電圧Ｖｏｎが、印加される。これによって、メモリセルＭＣ２の電荷格納層ＣＳは、カットオフトランジスタＸＧ３の蓄積状態のチャネル領域に電気的に接続される。メモリセルＭＣ２の電荷格納層ＣＳは、蓄積状態９９５に設定される。
ゲート電極ＷＬ３に対して、オン電圧Ｖｏｎが、印加される。これによって、メモリセルＭＣ３の電荷格納層ＣＳは、カットオフトランジスタＸＧ４の蓄積状態のチャネル領域に電気的に接続される。メモリセルＭＣ３の電荷格納層ＣＳは、蓄積状態９９５に設定される。
ゲート電極ＷＬ４に対して、電圧値Ｖｏｆｆが、印加される。これによって、メモリセルＭＣ１の電荷格納層ＣＳは、空乏状態に設定される。
この後、オフ電圧Ｖｏｆｆが、カットオフトランジスタのゲート電極ＸＬ１，ＸＬ２，ＸＬ３，ＸＬ４，ＸＬ５に印加される。
オフ状態のカットオフトランジスタＸＧ１〜ＸＧ５によって、各メモリセルＭＣ１〜ＭＣ４の電荷格納層ＣＳは、メモリセルＭＣ１〜ＭＣ４毎に電気的に分離される。
これによって、メモリセルＭＣ１〜ＭＣ４のそれぞれにおいて、電荷格納層の状態は、書き込むべきデータに応じた状態９９５，９９９に設定される。
この後、各制御ゲート電極ＷＬ１，ＷＬ２，ＷＬ３の電位は、電気的にフローティングな状態に設定される。
これによって、メモリセルＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４は、データ保持状態に設定される。
このように、本実施形態の半導体メモリは、メモリセルストリングＭＳ内の酸化物半導体層６１の両端に注入線が接続されることによって、酸化物半導体層６１の一端側及び他端側からデータを書き込むことができる。また、本実施形態の半導体メモリは、酸化物半導体層６１の一端側及び他端側から電荷の供給／放出によって、２つのメモリセルＭＣに対して同時にデータを書き込むことができる。
この結果として、本実施形態の半導体メモリは、書き込み動作のための期間を削減でき、書き込み動作を高速化できる。
以上のように、本実施形態の半導体メモリは、動作特性を向上できる。
［３］第３の実施形態
図１５乃至図１８を参照して、第３の実施形態の半導体メモリについて、説明する。
＜基本例＞
図１５は、本実施形態の半導体メモリのメモリセルストリングの構造を示す断面図である。図１６は、本実施形態の半導体メモリのメモリセルストリングの構造を示す上面図である。
図１５に示されるように、メモリセルストリングＭＳは、基板表面に対してほぼ垂直方向に積層された複数のメモリセルＭＣを、含んでいてもよい。この場合において、メモリセルアレイは、３次元構造を有する。
３次元構造のメモリセルアレイにおいて、メモリセルストリングＭＳは、酸化物半導体層を含むピラーＰＬＲ及び積層された複数の導電層（配線）８０Ａ，８１Ａから構成される。
複数の導電層８０Ａ，８１Ａは、基板９０の表面（Ｘ−Ｙ平面）に対して垂直なＺ方向に積層されている。Ｚ方向に隣り合う導電層８０Ａ，８１Ａ間に、絶縁層９８が設けられている。絶縁層９８によって、各導電層８０Ａ，８１Ａは、電気的に分離されている。
ワード線ＷＬとしての導電層８０Ａとカットオフゲート線ＸＬとしての導電層８１Ａが、Ｚ方向において、交互に積層されている。
セレクトゲート線ＳＧＤとしての導電層８３Ａは、導電層（ビット線ＢＬ）８５Ａ上の絶縁層９６上に設けられている。
最下層のワード線ＷＬとセレクトゲート線ＳＧＤとの間に、絶縁層９５，９８，９８Ａが設けられている。
ソース線ＳＬとしての導電層８４Ａは、最上層のワード線ＷＬの上方に設けられている。ビット線ＢＬとしての導電層８５Ａは、基板９０上の絶縁層９１上に設けられている。注入線ＩＬとしての導電層８６Ａは、最上層の絶縁層９８と絶縁層９２との間に設けられている。
メモリセルＭＣは、ピラーＰＬＲと導電層８０Ａとの交差位置に設けられている。
カットオフトランジスタＸＧは、ピラーＰＬＲと導電層８１Ａとの交差位置に設けられている。
セレクトトランジスタＳＧ２Ｚは、ピラーＰＬＲと導電層８５Ａとの交差位置に設けられている。
例えば、導電層８０Ａ，８１Ａは、Ｘ方向に延在する。導電層８５Ａ，８６Ａは、Ｙ方向に延在する。
ピラーＰＬＲは、導電層８０Ａ，８１Ａ及び絶縁層９１，９５，９６，９８内に形成されたホール（貫通孔）内に、形成される。例えば、ピラーＰＬＲは、円柱状の構造を有している。
この場合において、図１６に示されるように、ピラーＰＬＲは、Ｚ方向を中心軸として同心円状に配置された複数の層（膜）を含む。この場合、導電層ＷＬ（及び導電層ＸＧ）とピラーＰＬＲの中心部（軸部）７０との間に、複数の層７１，６０Ａ，６１Ａ，６２Ａが設けられている。
層７０は、円柱状の構造を有する。層７０は、絶縁体からなる。例えば、層７０は、酸化シリコン層である。
層７１は、層７０の側面（Ｘ−Ｙ平面に平行な方向の面）上に設けられている。層７１は、層７０と層６０Ａとの間に設けられている。層７１は、円筒状の構造を有する。
層７１の材料は、半導体である。以下では、層７１を、半導体層７１とよぶ。
半導体層７１の材料は、多結晶シリコン（Ｓｉ）、多結晶ゲルマニウム（Ｇｅ）、多結晶シリコンゲルマニウム（ＳｉＧｅ）、及び、２次元半導体材料（例えば、ＭｏＳ２又はＷＳｅ２）、酸化物半導体（例えば、ＩｎＧａＺｎＯ、ＩｎＺｎＯ、ＺｎＯ等）などから選択される。尚、シリコンとゲルマニウムとの積層膜が、半導体層７１に用いられてもよい。
層６０Ａは、半導体層７１の側面（外周面）上に設けられている。層６０Ａは、層７１と層６１Ａとの間に設けられている。層６０Ａは、円筒状の構造を有する。
層６０Ａは、絶縁体からなる。以下では、層６０Ａは、絶縁層ともよばれる。
例えば、絶縁層６０Ａの材料は、酸化シリコン、酸窒化シリコン、高誘電率材料（例えば、酸化アルミニウム、酸化ハフニウム、又は、酸化ジルコニウム）などから選択される。絶縁層６０Ａは、これらの材料の混合物膜、又は、積層膜でもよい。
絶縁層６０Ａの膜厚は、１ｎｍから１０ｎｍ程度の範囲に設定される。例えば、絶縁層６０Ａの膜厚は、３ｎｍから７ｎｍの範囲内の厚さであることが好ましい。
層６１Ａは、層６０Ａの側面（外周面）上に設けられている。層６１Ａは、層６０Ａと層６２Ａとの間に設けられている。層６１Ａは、円筒状の構造を有する。
層６１Ａは、酸化物半導体層である。酸化物半導体層６１Ａの材料は、Ｉｎ、Ｇａ、Ｚｎ、Ｓｎなどの酸化物、又は、それらの混合物（化合物）である。例えば、酸化物半導体層６１Ａの材料は、ＩｎＧｎＺｎＯなどである。尚、酸化物半導体層６１Ａに用いられる材料が、半導体層７１に用いられてもよい。
酸化物半導体層６１Ａの膜厚は、１ｎｍから１５ｎｍ程度の範囲に設定される。例えば、酸化物半導体層６１Ａの膜厚は、３ｎｍから１０ｎｍの範囲内の厚さであることが好ましい。
層６２Ａは、層６１Ａの側面（外周面）上に設けられている。層６２Ａは、酸化物半導体層６１Ａと導電層８０Ａ，８１Ａ及び絶縁層８９との間に設けられている。層６２Ａは、円筒状の構造を有する。
層６２Ａは、絶縁体からなる。以下では、層６２Ａのことを、絶縁層ともよぶ。
絶縁層６２Ａの材料は、絶縁層６０Ａの材料と同じでもよい。絶縁層６２Ａの膜厚は、絶縁層６０Ａの膜厚と同程度に設定される。但し、絶縁層６２Ａの材料は、絶縁層６０Ａの材料と異なる材料でもよい。また、絶縁層６２Ａの膜厚は、絶縁層６０Ａの膜厚と異なる材料でもよい。
尚、層７１，６０Ａ，６１Ａ，６２Ａの膜厚は、Ｘ−Ｙ平面に対して平行な方向に関する厚さである。
ピラーＰＬＲの底部側において、半導体層７１が、導電層８５Ａの上面上に設けられている。半導体層７１が、絶縁層７０の底部と導電層８３の上面との間に挟まれている。
半導体層７１は、ソース線コンタクト８９Ａを介して、ソース線ＳＬに接続されている。
酸化物半導体層６１ＡのＺ方向における底部は、絶縁層６２Ａを介して、絶縁層９５の上面上に設けられている。酸化物半導体層６１Ｚは、絶縁層９５によってビット線ＢＬから分離されている。
酸化物半導体層６１ＡのＺ方向における上部は、注入線ＩＬに接触する。
尚、ソース線ＳＬが、注入線ＩＬに電気的に接続されてもよい。
また、ソース線ＳＬが、注入線ＩＬとしての機能を有していてもよい。ソース線ＳＬが、注入線ＩＬとしての機能する場合、注入線ＩＬは、形成されない。ソース線ＳＬが、酸化物半導体層６１Ａに直接接触する。
メモリセルＭＣＺは、電荷格納層ＣＳを含む電界効果トランジスタである。
酸化物半導体層６１Ａは、電荷格納層ＣＳとして用いられる。
半導体層７１は、メモリセルＭＣのチャネル領域として用いられる。絶縁層６０Ａは、トランジスタＭＣのゲート絶縁膜として用いられる。絶縁層６２Ａは、導電層（ゲート電極）８１Ａと酸化物半導体層（電荷格納層）６１Ａとを分離するためのブロック絶縁膜として用いられる。
カットオフトランジスタＸＧＺは、導電層８１ＡとピラーＰＬＲとの交差部分の近傍の部材から構成される。
トランジスタＸＧＺにおいて、酸化物半導体層６１Ａがチャネル領域として用いられている。トランジスタＸＧＺにおいて、絶縁層６２Ａは、酸化物半導体層６１Ａに対するゲート絶縁膜として用いられる。
例えば、複数のカットオフトランジスタＸＧＺのうち最上層の配線レベルに設けられたカットオフトランジスタＸＧＺは、ソース側のセレクトトランジスタとしても用いられてもよい。この場合において、ソース側のセレクトトランジスタが、削減される。尚、ソース側のセレクトトランジスタが、最上層のカットオフトランジスタＸＧＺとソース線ＳＬとの間に、設けられていてもよい。
尚、トランジスタＸＧＺにおいて、半導体層７１は、トランジスタＸＧＺの動作に応じ
て、寄生的なチャネル領域として機能する可能性がある。トランジスタＸＧＺの寄生チャ
ネルを抑制する場合、トランジスタＸＧＺのゲート電極８１Ａに、負電圧が印加される。
セレクトトランジスタＳＧ２Ｚは、ピラーＰＬＲの底部側において、導電層８５ＡとピラーＰＬＲとの交差部分の近傍の部材から構成される。
セレクトトランジスタＳＧ２Ｚにおいて、ゲート電極（セレクトゲート線ＳＧＤ）としての導電層８３Ａと半導体層７１との間には、セレクトトランジスタＳＧ２Ｚのゲート絶縁膜としての絶縁層６０Ａと絶縁層７９が設けられている。但し、絶縁層６０Ａ及び絶縁層７９のうちいずれか一方は、導電層８５Ａと半導体層７１との間に設けられなくともよい。
導電層８３Ａと半導体層７１との間に、酸化物半導体層６１Ａは、設けられていない。
酸化物半導体層６１Ａ及び絶縁層６２Ａは、絶縁層９５の上面より下方のピラーＰＬＲの部分内に設けられていない。
絶縁層９５の開口部から導電層（ビット線）８５Ａの上面までの領域において、ピラーＰＬＲの構成部材のうち、絶縁層７０，６０Ａ及び半導体層７１が、設けられている。
絶縁層９５の開口部の開口寸法Ｄ２は、積層体の上部における貫通孔の開口寸法Ｄ１より小さい。
本実施形態の半導体メモリは、周知の技術を用いて、形成される。
尚、酸化物半導体層６１Ａを含まないセレクトトランジスタＳＧ２は、以下のように、形成される。
絶縁層９５は、積層体内に形成されるべき貫通孔に開口寸法Ｄ１，Ｄ２の違いを生じさせるためのエッチングストッパに用いられる。
積層体内に形成された貫通孔内に対する層６０Ａ，６１Ａ，６２Ａの形成の後、層７０，７１の形成の前に、層６０Ａ，６１Ａ，６２Ａに対する異方性エッチングが、実行される。開口寸法Ｄ１，Ｄ２の違いに起因する絶縁層９８と絶縁層９５との段差によって、層６０Ａ，６１Ａ，６２Ａが絶縁層８９の下方の領域から選択的に除去される。
この結果として、セレクトトランジスタＳＧ２Ｚにおいて、導電層８３Ａと半導体層７１との間に、酸化物半導体層６１Ａ及び絶縁層６２Ａは、形成されない。
本実施形態の半導体メモリ（例えば、シーケンシャルランダムアクセスメモリ）において、例えば、メモリセルＭＣＺは、酸化物半導体層６１Ａ内に電荷が蓄積されていない状態（空乏状態）である場合に、ノーマリオン型トランジスタの特性を示すように、構成されている。このため、半導体層７１は、例えば、ｎ型多結晶シリコン層である。
この場合において、カットオフトランジスタＸＧＺ及びセレクトトランジスタＳＧ２Ｄの位置において、ｎ型半導体層７１をチャネル領域とするノーマリオン型トランジスタが形成される。
例えば、カットオフトランジスタＸＧＺ及びセレクトトランジスタＳＧ２Ｚにおけるｎ型半導体層７１内のチャネルを消失させる（オフ状態に設定する）ために、負バイアス回路が、本実施形態の半導体メモリ１内に設けられる。
カットオフトランジスタＸＧＺ及びセレクトトランジスタＳＧ２Ｚおけるｎ型半導体層７１内のチャネルが、オフ状態に設定される場合において、ゲート電極８１Ａ，８３Ａに、負電圧が印加される。
これによって、非選択ストリングにおけるビット線ＢＬとソース線ＳＬとの接続を、防止できる。
尚、酸化物半導体層６１Ａ内に電荷が蓄積されている状態（蓄積状態）である場合に、メモリセルＭＣＺは、ノーマリオフ型トランジスタの特性を示すように、構成される。
＜回路例＞
図１７を用いて、本実施形態の半導体メモリのメモリセルアレイの回路構成について説明する。
図１７は、３次元構造のメモリセルアレイの回路構成を示す等価回路図である。図１７において、図示の簡略化のために、メモリセルアレイ内のｍ×ｎのメモリセルストリングのうち、２×２のメモリセルストリングが示されている。
図１７に示されるように、Ｘ方向に配列された複数のメモリセルストリングＭＳは、共通のセレクトゲート線ＳＧＤに接続されている。Ｙ方向に配列された複数のメモリセルストリングＭＳは、互いに異なるセレクトゲート線ＳＧＤに接続されている。
Ｘ方向に配列された複数のメモリセルストリングＭＳにおいて、同じ配線レベル内のメモリセルＭＣは、共通のワード線ＷＬに接続されている。
例えば、Ｙ方向に配列されたメモリセルＭＣＺは、互いに異なるワード線に接続されている。
Ｙ方向に配列された複数のメモリセルストリングＭＳは、共通のビット線ＢＬに接続されている。Ｘ方向に配列された複数のメモリセルストリングＭＳは、互いに異なるビット線ＢＬに接続されている。
Ｙ方向に配列された複数のメモリセルストリングＭＳは、共通のソース線ＳＬに接続されている。Ｘ方向に配列された複数のメモリセルストリングＭＳは、互いに異なるソース
線ＳＬに接続されている。
Ｙ方向に配列された複数のメモリセルストリングＭＳは、共通の注入線ＩＬに接続されている。Ｘ方向に配列された複数のメモリセルストリングＭＳは、互いに異なる注入線ＩＬに接続されている。
Ｘ方向に配列された複数のメモリセルストリングＭＳに対して共通線ＩＬが互いに独立していることで、ワード線ＷＬを共有する複数のメモリセルＭＣＺに対して、メモリセル毎に所定のデータを書き込むことができる。
尚、３次元構造のメモリセルアレイ内のメモリセルＭＣＺに対する書き込み動作及び読
み出し動作は、２次元構造のメモリセルアレイ内にメモリセルに対する動作と実質的に同
じ動作によって、実行される。
＜変形例＞
図１８を用いて、本実施形態の半導体メモリの変形例について、説明する。
図１８は、図１５のメモリセルストリングの変形例を示す断面図である。
図１８に示されるように、酸化物半導体層６１Ａは、セレクトトランジスタＳＧ２Ｘのゲート電極８３Ａと半導体層７１との間に設けられていてもよい。
但し、酸化物半導体層６１Ａは、ビット線ＢＬに接触しない。
セレクトトランジスタＳＧ２Ｘは、カットオフトランジスタＸＧＺと実質的に同じ構造を有する。
例えば、セレクトトランジスタＳＧ２ＸとメモリセルＭＣＺとの間に、カットオフトランジスタＸＧＺが、設けられている。
セレクトトランジスタＳＧ２Ｘは、ノーマリオフ型のトランジスタであることが好ましい。
それゆえ、図１８のメモリセルストリングＭＳにおいて、セレクトトランジスタＳＧ２ＸＺに対向する酸化物半導体層６１Ａの部分が、常に電子が蓄積された状態となるように、セレクトトランジスタＳＧ２Ｘの酸化物半導体層６１Ａに対する書き込み動作によって、セレクトトランジスタＳＧ２Ｘの酸化物半導体層６１Ａ内が、蓄積状態に設定される。
セレクトトランジスタＳＧ２ＸとメモリセルＭＣＺとの間のカットオフトランジスタＸＧＺが、オフ状態に設定されることによって、セレクトトランジスタＳＧ２Ｘの酸化物半導体層６１Ａは、蓄積状態を維持する。
＜まとめ＞
第３の実施形態の半導体メモリは、３次元構造のメモリセルアレイを有する。
本実施形態の半導体メモリは、上述の他の実施形態と同様の効果を得ることができる。
さらに、本実施形態の半導体メモリは、メモリセルアレイの３次元構造化によって、メモリの記憶密度を向上できる。
この結果として、本実施形態の半導体メモリは、ビットコストを低減できる。
［４］第４の実施形態
図１９を参照して、第４の実施形態の半導体メモリについて、説明する。
図１９は、本実施形態の半導体メモリのメモリセルストリングの構造を示す断面図である。
カットオフトランジスタＸＧのゲート電極（カットオフゲート線）８１ａの材料は、メモリセルの制御ゲート電極（ワード線）８０の材料と異なってもよい。
図１９において、カットオフトランジスタＸＧのゲート電極８１ａの材料は、ｐ型半導体（例えば、ｐ＋型ポリシリコン）である。
メモリセルＭＣの制御ゲート電極８０の材料は、ｎ型半導体（例えば、ｎ＋型ポリシリコン）である。尚、制御ゲート電極８０の材料は、金属（例えば、タングステン）、又は、導電性化合物（例えば、シリサイド）でもよい。
酸化物半導体層（例えば、ｎ型酸化物半導体層）６１とｐ＋型シリコン層８１ａとの間の仕事関数の差は、酸化物半導体層６１とｎ＋型シリコン層との間の仕事関数の差より大きい。
それゆえ、カットオフトランジスタＸＧのゲート電極８１ａがｐ＋型シリコンから形成されることによって、カットオフトランジスタＸＧのしきい値電圧（トランジスタＸＧのオン電圧）は、ｎ＋型シリコンのゲート電極を有するカットオフトランジスタのしきい値電圧に比較して、上昇する。
例えば、カットオフトランジスタＸＧがｐ＋型シリコンのゲート電極８１ａを有する場合、カットオフトランジスタＸＧのしきい値電圧は、１Ｖより大きくなる。
これによって、本実施形態において、カットオフトランジスタＸＧのオフリークが低減される。
この結果として、本実施形態の半導体メモリにおいて、メモリセルＭＣのデータリテンション特性は、向上する。
尚、第２及び第３の実施形態の半導体メモリにおいて、カットオフトランジスタＸＧ，ＸＧＺのゲート電極に、ｐ型半導体層が用いられてもよい。
以上のように、第４の実施形態の半導体メモリは、メモリの信頼性を向上できる。
［５］第５の実施形態
図２０を参照して、第５の実施形態の半導体メモリについて、説明する。
図２０は、本実施形態の半導体メモリのメモリセルストリングの構造を示す断面図である。
本実施形態において、図２０に示されるように、カットオフトランジスタＸＧの酸化物半導体層６１に対するゲート絶縁膜６９９は、第１の酸素密度を有する層（例えば、酸化物層）６２と、第１の酸素密度と異なる第２の酸素密度を有する層（例えば、酸化物層）６８とを含む。例えば、ゲート絶縁膜６９９は、酸化シリコン層６２と高誘電率絶縁層６８との積層構造を有する。
カットオフトランジスタＸＧにおいて、高誘電率絶縁層（例えば、高誘電率酸化物層）６８は、酸化シリコン層６２とゲート電極８１との間に設けられている。
高誘電率絶縁層６８に用いられる材料の酸素原子の数密度（酸素密度）が、酸化シリコンの酸素原子の数密度より高いことが、望ましい。
例えば、高誘電率絶縁層６８の材料は、酸化ハフニウム、酸化アルミニウム、及び、酸化タンタルなどの中から選択される少なくとも１つの材料である。高誘電率絶縁層６８の材料は、ハフニウム、アルミニウム及びタンタルなどのうち少なくとも２つの元素を含む酸化物（二元又は三元酸化物）でもよい。
例えば、メモリセルＭＣのゲート電極８０と酸化物半導体層６１との間の絶縁層６２は、酸化シリコン層の単層構造を有する。尚、メモリセルＭＣのゲート電極８０と絶縁層６２との間に、高誘電率絶縁層６８が設けられてもよい。
酸化シリコン層６２と高誘電率絶縁層６８との積層構造において、ダイポールが、酸化シリコン層６２と高誘電率絶縁層６８との界面（境界近傍の領域）に、形成される。例えば、界面における高誘電率体絶縁層６８の側の部分が正に帯電し、界面における酸化シリコン層６２の側の部分が負に帯電するように、高誘電率絶縁層６８の材料が選択される。選択された高誘電率絶縁層６８が、酸化シリコン層６２上に配置される。
これによって、本実施形態において、カットオフトランジスタＸＧのしきい値電圧（オン電圧）が、上昇する。
この結果として、本実施形態の半導体メモリにおいて、カットオフトランジスタＸＧのオフリークの低減によって、メモリセルＭＣのデータリテンション特性は、向上する。
尚、第２及び第３の実施形態の半導体メモリにおいて、カットオフトランジスタＸＧ，ＸＧＺにおける酸化物半導体層とゲート電極との間の絶縁層に、図２０に相当する積層構造の絶縁層が設けられてもよい。
以上のように、第５の実施形態の半導体メモリは、メモリの信頼性を向上できる。
［６］第６の実施形態
図２１乃至図２３を参照して、第６の実施形態の半導体メモリについて、説明する。
図２１は、本実施形態の半導体メモリのメモリセルストリングの構造を示す断面図である。
本実施形態の半導体メモリにおいて、カットオフトランジスタＸＧは、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）構造を有する。
図２１に示されるように、電荷トラップ層６６が、ゲート電極８０，８１と酸化物半導体層６１との間に設けられている。電荷トラップ層６６は、例えば、窒化シリコン層である。
絶縁層６７が、電荷トラップ層６６とゲート電極８０，８１との間に設けられている。絶縁層６７は、酸化シリコン層である。電荷トラップ層６６は、２つ絶縁層（例えば、２つの酸化シリコン層）６２，６７の間に設けられている。
電荷トラップ層６６は、酸化物半導体層６１の延在方向に沿って、延在する。電荷トラップ層６６は、酸化物半導体層６１上方において、トランジスタＸＧとメモリセルＭＣとの間で連続している。電荷トラップ層６６は、複数のトランジスタＸＧ及びメモリセルＭＣで、共通化されている。
例えば、本実施形態の半導体メモリの製造後のテスト工程、又は、半導体メモリの出荷時（又は半導体メモリの出荷後）において、カットオフトランジスタＸＧのゲート電極８１に対向する位置における電荷トラップ層６６に、電荷が注入される。
所定の制御電圧が、電荷トラップ層６６に対する電荷注入のために、ゲート電極８１に印加される。
制御電圧の印加によるトンネル効果によって、酸化物半導体層６１内の電荷が、電荷トラップ層６６内に注入される。
電荷トラップ層６６は、注入された電荷を、トラップ準位内に保持する。
これによって、カットオフトランジスタＸＧのしきい値電圧（オン電圧）は、上昇する。尚、半導体メモリの動作時におけるカットオフトランジスタＸＧのオン電圧は、電荷トラップ層６６に対する電荷の注入するための制御電圧より低い。
電荷トラップ層６６は、所定の電圧がカットオフトランジスタＸＧに印加されるまで、電荷の保持を継続できる。
カットオフトランジスタＸＧに対する電荷トラップ層に対する電荷の注入時（所定の制御電圧の印加時）において、電荷トラップ層６６に対する電荷の注入が生じる電圧は、メモリセルＭＣの制御ゲート電極８０に、印加されない。それゆえ、カットオフトランジスタＸＧのしきい値電圧の制御（調整）時において、メモリセルＭＣの電荷トラップ層６６に対する電荷の注入は生じない。それゆえ、電荷トラップ層６６に対する電荷の注入に起因するメモリセルＭＣのしきい値電圧の上昇は、生じない。
図２２は、図２１の変形例の半導体メモリの断面図である。
図２２に示されるように、各カットオフトランジスタＸＧ及び各メモリセルＭＣが、互いに独立した電荷トラップ層６６ａを、有していてもよい。
図２３は、図２１及び図２２の変形例の半導体メモリの断面図である。
図２３に示されるように、電荷トラップ層６６ａは、カットオフトランジスタＸＧに対してのみ設けられてもよい。カットオフトランジスタＸＧのゲート電極８１と酸化物半導体層６１との間に、電荷トラップ層６６ａを含む積層膜６２，６６ａ，６７が、設けられている。
メモリセルＭＣにおいて、制御ゲート電極８０は、絶縁層６２に直接接触する。
図２２及び図２３の構造によって、メモリセルＭＣにおいて、電荷トラップ層による電荷のトラップに起因した意図しないしきい値電圧の上昇は、抑制できる。
尚、第２及び第３の実施形態の半導体メモリにおいて、カットオフトランジスタＸＧ及びメモリセルＭＣが、図２１乃至図２３のうちいずれか１つに相当するゲート構造を有していてもよい。
以上のように、第６の実施形態の半導体メモリは、メモリの信頼性を向上できる。
［７］その他
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１：半導体メモリ、ＭＣ，ＭＣＺ：メモリセル、６１，６１Ａ：酸化物半導体層、ＣＳ：電荷格納層、ＸＧ，ＸＧＺ：カットオフトランジスタ、７１：半導体層。

Claims (15)

  1. 半導体層と、
    前記半導体層上のゲート絶縁膜上に配置された第１のゲート電極を有する第１のセレクトトランジスタと、
    前記ゲート絶縁膜上に配置された第２のゲート電極を有する第２のセレクトトランジスタと、
    前記ゲート絶縁膜を介して前記第１及び第２のセレクトトランジスタの間の前記半導体層上方に配置された酸化物半導体層と、
    第１の絶縁層を介して前記酸化物半導体層上方に配置された第１のメモリセルの第１の制御ゲート電極及び第２のメモリセルの第２の制御ゲート電極と、
    前記第１の制御ゲート電極と前記第２の制御ゲート電極との間において、前記第１の絶縁層を介して前記酸化物半導体層上方に配置された第１のトランジスタの第３のゲート電極と、
    前記酸化物半導体層の第１の端部と前記第２の制御ゲート電極との間において、前記第１の絶縁層を介して前記酸化物半導体層上方に配置された第２のトランジスタの第４のゲート電極と、
    前記酸化物半導体層の前記第１の端部に接続された第１の配線と、
    前記第１のセレクトトランジスタの第１の端子に接続されたソース線と、
    前記第２のセレクトトランジスタの第２の端子に接続されたビット線と、
    を具備し、
    前記第１のメモリセルは、前記酸化物半導体層内に、第１の電荷格納層を含み、
    前記第２のメモリセルは、前記酸化物半導体層内に、第２の電荷格納層を含む、
    半導体メモリ。
  2. 前記第１のトランジスタのチャネル領域、及び、前記第２のトランジスタのチャネル領域は、前記酸化物半導体層内に配置されている、
    請求項１に記載の半導体メモリ。
  3. 前記第１のメモリセルの第１のソース／ドレイン領域、及び、前記第２のメモリセルの第２のソース／ドレイン領域は、前記半導体層内に配置され、
    前記第３のゲート電極は、前記第１のソース／ドレイン領域の上方に配置され、
    前記第４のゲート電極は、前記第２のソース／ドレイン領域の上方に配置されている、
    請求項１又は２に記載の半導体メモリ。
  4. 前記酸化物半導体層の第２の端部と前記第１の制御ゲート電極との間に配置された第３のトランジスタの第５のゲート電極と、
    前記酸化物半導体層の前記第２の端部に接続された第２の配線と、
    をさらに具備する請求項１乃至３のいずれか１項に記載の半導体メモリ。
  5. 前記第３のゲート電極は、ｐ型半導体を含み、
    前記第１及び第２の制御ゲート電極は、前記ｐ型半導体と異なる材料を含む、
    請求項１乃至４のいずれかに１項に記載の半導体メモリ。
  6. 前記第３のゲート電極と前記第１の絶縁層との間に設けられた酸化物層を、
    をさらに具備し、
    前記酸化物層の酸素原子の数密度は、前記第１の絶縁層の酸素原子の数密度より大きい、
    請求項１乃至４のいずれか１項に記載の半導体メモリ。
  7. 前記第３のゲート電極と前記第１の絶縁層との間に設けられた第２の絶縁層と、
    前記第１の絶縁層と前記第２の絶縁層との間の設けられた電荷トラップ層と、
    をさらに具備する請求項１乃至４のいずれか１項に記載の半導体メモリ。
  8. 基板上に配置され、第１の方向に延在し、酸化物半導体層を含むピラーと、
    前記第１の方向に沿って前記基板上に配置され、前記ピラーの側面に対向する第１乃至第５の導電層と、
    前記第１の導電層と前記ピラーとの交差部に配置されたセレクトトランジスタと、
    前記第２の導電層と前記ピラーとの交差部に配置された第１のメモリセルと、
    前記第３の導電層と前記ピラーとの交差部に配置された第１のトランジスタと、
    前記第４の導電層と前記ピラーとの交差部に配置された第２のメモリセルと、
    前記第５の導電層と前記ピラーとの交差部に配置された第２のトランジスタと、
    前記ピラーの前記第１の方向における第１の端部に接続されたビット線と、
    前記ピラーの前記第１の方向における第２の端部に接続されたソース線と、
    前記酸化物半導体層に接続された配線と、
    を具備し、
    前記第１のメモリセルは、前記酸化物半導体層内に、第１の電荷格納層を含み、
    前記第２のメモリセルは、前記酸化物半導体層内に、第２の電荷格納層を含む、
    半導体メモリ。
  9. 前記第１のトランジスタは、第１のチャネル領域を、前記酸化物半導体層内に含み、
    前記第２のトランジスタは、第２のチャネル領域を、前記酸化物半導体層内に含む、
    請求項８に記載の半導体メモリ。
  10. 前記ピラーは、前記第１の方向に延在する半導体層を含み、
    前記酸化物半導体層は、前記第２乃至第５の導電層と前記半導体層との間に配置され、
    前記第１のメモリセル、前記第２のメモリセル、及び、前記セレクトトランジスタは、前記半導体層内に、チャネル領域を含む、
    請求項８又は９に記載の半導体メモリ。
  11. 前記第１の導電層と前記第２の導電層との間に配置された第６の導電層と、
    前記第６の導電層と前記ピラーとの交差部に配置された第３のトランジスタと、
    をさらに具備し、
    前記酸化物半導体層は、前記第１の導電層と前記半導体層との間、及び、前記第６の導電層と前記半導体層との間に配置されている、
    請求項１０に記載の半導体メモリ。
  12. 前記配線は、前記第５の導電層と前記ソース線との間に配置されている、
    請求項８乃至１１のいずれか１項に記載の半導体メモリ。
  13. 前記第３及び第５の導電層は、ｐ型半導体を含み、
    前記第２及び第４の導電層は、前記ｐ型半導体と異なる材料を含む、
    請求項８乃至１２のいずれかに１項に記載の半導体メモリ。
  14. 前記第３及び第５の導電層と前記ピラーとの間に設けられた第１の絶縁層と、
    前記第３及び第５の導電層と前記第１の絶縁層との間に設けられ、前記第１の絶縁層とは異なる酸素原子の数密度を有する酸化物層と、
    をさらに具備する請求項８乃至１２のいずれか１項に記載の半導体メモリ。
  15. 前記第３及び第５の導電層と前記前記ピラーとの間に設けられた第１の絶縁層と、
    前記第３及び第５の導電層と前記第１の絶縁層との間に設けられた第２の絶縁層と、
    前記第１の絶縁層と前記第２の絶縁層との間の設けられた電荷トラップ層と、
    をさらに具備する請求項８乃至１２のいずれか１項に記載の半導体メモリ。
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